JP2013125567A - 不揮発性メモリセルおよび不揮発性メモリ - Google Patents
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Abstract
【解決手段】 不揮発性記憶部12は、揮発性記憶部11のノードV1とビット線BLとの間に直列に介挿されたNチャネルトランジスタTw1および抵抗変化型素子R1と、揮発性記憶部11のノードV2と反転ビット線BLBとの間に直列に介挿されたNチャネルトランジスタTw2および抵抗変化型素子R2を有する。電源電圧VDCが1.2Vの場合、ストアを行うために、NチャネルトランジスタTw1およびTw2はONとされ、ビット線BLおよび反転ビット線BLBの電圧が0.6Vとされる。これにより抵抗変化型素子R1およびR2には、一方が高抵抗、他方が低抵抗となる。リコール時は、揮発性記憶部11のフリップフロップに対する電源電圧VDCを立ち上げる。
【選択図】図1
Description
以下、このSNMへの悪影響について説明する。
図1は、この発明の第1実施形態である不揮発性メモリセル10の構成を示す回路図である。この不揮発性メモリセル10は、揮発性記憶部11と、不揮発性記憶部12とを有する。揮発性記憶部11は、通常のSRAMにおいてメモリセルとして用いられるものと同様な構成を有している。
図4は、この発明の第2実施形態である不揮発性メモリセル10Aの構成を示す回路図である。この不揮発性メモリセル10Aは、上記第1実施形態のものと同様な揮発性記憶部11と、不揮発性記憶部12Aとを有する。ここで、不揮発性記憶部12Aは、上記第1実施形態におけるNチャネルトランジスタTw1と抵抗変化型素子R1との位置関係、NチャネルトランジスタTw2と抵抗変化型素子R2との位置関係を各々入れ替えた構成となっている。さらに詳述すると、抵抗変化型素子R1およびR2を例えばスピン注入型MTJ素子とする場合、不揮発性記憶部12Aでは、インバータINV1(INV2)の出力ノードV1(V2)に抵抗変化型素子R1(R2)のフリー層が接続され、この抵抗変化型素子R1(R2)のピン層にNチャネルトランジスタTw1(Tw2)のドレインが接続され、このNチャネルトランジスタTw1(Tw2)のソースがビット線BL(反転ビット線BLB)に接続されている。
図6は、この発明の第3実施形態である不揮発性RAMの全体構成を示すブロック図である。図6において、不揮発性RAMセルアレイ100は、上記第1実施形態の不揮発性メモリセル10を行列状に配列したセルアレイである。この例では、不揮発性RAMセルアレイ100のメモリ容量は、64Mビット(4M×16ビット)である。
上記第3実施形態では、列デコーダ300に全ての列を選択させ、行単位で、その行に属する全ての不揮発性メモリセルのストア動作を行わせた。しかし、同時にストア動作を行わせる不揮発性メモリセルの数が多いと、ストア電流が大きくなる。そこで、本実施形態では、一行に属する全ての不揮発性メモリセルを複数のグループに分割し、各グループを順次選択してストア動作を行わせる分割ストアを採用している。ここで、1個の抵抗変化型素子へのデータ書き込みに要するストア電流が49μAである場合において、一行分の不揮発性メモリセルを各々16ビット分の不揮発性メモリセルからなる複数のグループに分割するものとすると、1グループ当たりのストア電流は49μA×16×2(R1とR2)=1.6mAとなる。また、1グループ=128ビットページ単位でのストア動作を行うとすると、1グループ当たりのストア電流は49μA×128×2=12.5mAとなる。
図13はこの発明の第5実施形態である不揮発性RAMの構成を示すブロック図である。本実施形態は、行単位でリコール動作を行うための変形を上記第3実施形態に加えたものである。
図17はこの発明の第6実施形態である不揮発性RAMの構成を示すブロック図である。本実施形態は、上記第5実施形態に変形を加えたものである。本実施形態では、上記第5実施形態における不揮発性RAMセルアレイ110、列選択回路300−j(j=0〜n)、カラムゲート400が不揮発性RAMセルアレイ120、列選択回路320−j(j=0〜n)、カラムゲート420に置き換えられている。
図18はこの発明の第7実施形態である不揮発性RAMの構成を示す回路図である。本実施形態は、上記第5実施形態(図13)に変形を加えたものである。本実施形態では、上記第5実施形態における列選択回路300−j(j=0〜n)が列選択回路330−j(j=0〜n)に置き換えられ、さらにビット線BITj(j=0〜n)および反転ビット線BITjB(j=0〜n)にストアおよびリコール専用のバイアス回路900が接続されている。
図19はこの発明の第8実施形態である不揮発性RAMの一行分の行選択回路230−kおよび不揮発性メモリセルMkj(j=0〜n)の構成を示す回路図である。本実施形態は上記第5実施形態(図13)に変形を加えたものである。
本実施形態におけるストア動作は上記第5実施形態と同様なので説明を省略する。
図21はこの発明の第9実施形態である不揮発性RAMの一行分の行選択回路240−kおよび不揮発性メモリセルMkj(j=0〜n)の構成を示す回路図である。本実施形態は上記第5実施形態(図13)に変形を加えたものである。本実施形態の第5実施形態に対する相違点は、電源電圧VDCおよびVSSを供給する各電源線を不揮発性メモリセルMkj(k=0〜m、j=0〜n)の各列に沿って各々設け、この各列の電源電圧VDCを供給するための電源線と不揮発性メモリセルMkj(k=0〜m、j=0〜n)の各列のPチャネルトランジスタP1およびP2の各ソースの接続点との間にPチャネルのソース選択トランジスタTw3を介挿し、各行に対応した行選択回路240−kからその行kの不揮発性メモリセルMkj(j=0〜n)のソース選択トランジスタTw3の各ゲートにソース選択制御電圧RCSBkを供給するようにした点にある。
本実施形態におけるストア動作は上記第5実施形態と同様なので説明を省略する。
図22はこの発明の第10実施形態である不揮発性RAMの一行分の行選択回路250−kおよび不揮発性メモリセルMkj(j=0〜n)の構成を示す回路図である。本実施形態は上記第8実施形態(図19)に変形を加えたものである。本実施形態の第8実施形態に対する相違点は、電源電圧VDCおよびVSSを供給する各電源線を不揮発性メモリセルMkj(k=0〜m、j=0〜n)の各列に沿って各々設け、この各列の電源電圧VSSを供給するための電源線と不揮発性メモリセルMkj(k=0〜m、j=0〜n)の各列のNチャネルトランジスタN1およびN2の各ソースの接続点との間にNチャネルのソース選択トランジスタTw4を介挿し、各行に対応した行選択回路250−kからその行kの不揮発性メモリセルMkj(j=0〜n)のソース選択トランジスタTw4の各ゲートにソース選択制御電圧RCSkを供給するようにした点にある。
本実施形態においても上記第9実施形態と同様な効果が得られる。
以上、この発明の第1〜第10実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
Claims (36)
- 揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。 - 前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1に記載の不揮発性メモリセル。
- 請求項1に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第3および第4のスイッチをONとし、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を0Vから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。 - 請求項1に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高い電源電圧を前記揮発性記憶部に与え、このストア時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、このストア時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第3および第4のスイッチをONとし、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を0Vから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。 - 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの前記第3および第4のスイッチのON/OFF制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記行デコーダは、前記ストア時において行アドレスが示す行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力し、前記リコール時には、前記不揮発性メモリセルアレイの全ての行の各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力することを特徴とする請求項5に記載の不揮発性メモリ。
- 前記不揮発性メモリに対する電源電圧を昇圧する昇圧回路を含む電源制御回路を有し、
前記行デコーダは、前記ストア時に、前記昇圧回路により昇圧された第1の電圧を前記不揮発性メモリセルアレイの各不揮発性メモリセルに対する電源電圧として出力し、前記昇圧回路により昇圧された電圧であって、前記第1の電圧より高い第2の電圧を前記書込電圧として前記行アドレスが示す行の各不揮発性メモリセルに供給することを特徴とする請求項6に記載の不揮発性メモリ。 - 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御と、前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記行デコーダは、前記ストア時に、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第3および第4のスイッチをONさせる書込電圧を出力し、前記リコール時には、前記不揮発性メモリに対する電源電圧の立ち上げ後、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第3および第4のスイッチをONさせる書込電圧を出力するとともに、当該行に属する各不揮発性メモリセルに対する電源電圧を立ち上げ、この立ち上げた電源電圧を維持することを特徴とする請求項8に記載の不揮発性メモリ。
- 前記列デコーダは、前記ストア時において前記行デコーダが1つの行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に接続するための前記カラムゲートの制御を順次行うことを特徴とする請求項5または8に記載の不揮発性メモリ。
- 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時および前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線から切り離すための前記カラムゲートの制御を行う列デコーダと、
前記ストア時には、前記不揮発性メモリセルアレイの各列の不揮発性メモリセルが接続された各ビット線および各反転ビット線に対し、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として出力し、前記リコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を前記基準ビット線電圧として出力するバイアス回路と
を具備することを特徴とする不揮発性メモリ。 - 前記バイアス回路は、前記基準ビット線電圧を供給するための共通ソース線と、前記共通ソース線と前記各ビット線および前記各反転ビット線との間に各々介挿された複数のビット線選択スイッチを具備し、前記ストア時および前記リコール時に前記複数のビット線選択スイッチをONにすることを特徴とする請求項11に記載の不揮発性メモリ。
- 前記バイアス回路は、前記ストア時において前記行デコーダが1つの行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線に前記基準ビット電圧を出力する制御を順次行うことを特徴とする請求項11に記載の不揮発性メモリ。
- 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する低電位側電源電圧を低下させることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、高電位側電源電圧を供給するための電源線と前記揮発性記憶部における高電位側電源ノードとの間に介挿された高電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時には、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には、前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御と、前記第3および第4のスイッチをONとした各不揮発性メモリセルの前記高電位側電源スイッチをONにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項15に記載の不揮発性メモリ。
- 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、低電位側電源電圧を供給するための電源線と前記揮発性記憶部における低電位側電源ノードとの間に介挿された低電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルの前記低電位側電源スイッチをONにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項17に記載の不揮発性メモリ。
- 揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。 - 前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項19に記載の不揮発性メモリセル。
- 請求項19に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第3および第4のスイッチをONとし、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を0Vから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。 - 請求項19に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高い電源電圧を前記揮発性記憶部に与え、このストア時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、このストア時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第3および第4のスイッチをONとし、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を0Vから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。 - 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの前記第3および第4のスイッチのON/OFF制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記行デコーダは、前記ストア時において行アドレスが示す行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力し、前記リコール時には、前記不揮発性メモリセルアレイの全ての行の各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力することを特徴とする請求項23に記載の不揮発性メモリ。
- 前記不揮発性メモリに対する電源電圧を昇圧する昇圧回路を含む電源制御回路を有し、
前記行デコーダは、前記ストア時に、前記昇圧回路により昇圧された第1の電圧を前記不揮発性メモリセルアレイの各不揮発性メモリセルに対する電源電圧として出力し、前記昇圧回路により昇圧された電圧であって、前記第1の電圧より高い第2の電圧を前記書込電圧として前記行アドレスが示す行の各不揮発性メモリセルに供給することを特徴とする請求項24に記載の不揮発性メモリ。 - 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御と、前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記行デコーダは、前記ストア時に、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第3および第4のスイッチをONさせる書込電圧を出力し、前記リコール時には、前記不揮発性メモリに対する電源電圧の立ち上げ後、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第3および第4のスイッチをONさせる書込電圧を出力するとともに、当該行に属する各不揮発性メモリセルに対する電源電圧を立ち上げ、この立ち上げた電源電圧を維持することを特徴とする請求項26に記載の不揮発性メモリ。
- 前記列デコーダは、前記ストア時において前記行デコーダが1つの行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に接続するための前記カラムゲートの制御を順次行うことを特徴とする請求項23または26に記載の不揮発性メモリ。
- 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時および前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線から切り離すための前記カラムゲートの制御を行う列デコーダと、
前記ストア時には、前記不揮発性メモリセルアレイの各列の不揮発性メモリセルが接続された各ビット線および各反転ビット線に対し、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として出力し、前記リコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を前記基準ビット線電圧として出力するバイアス回路と
を具備することを特徴とする不揮発性メモリ。 - 前記バイアス回路は、前記基準ビット線電圧を供給するための共通ソース線と、前記共通ソース線と前記各ビット線および前記各反転ビット線との間に各々介挿された複数のビット線選択スイッチを具備し、前記ストア時および前記リコール時に前記複数のビット線選択スイッチをONにすることを特徴とする請求項29に記載の不揮発性メモリ。
- 前記バイアス回路は、前記ストア時において前記行デコーダが1つの行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線に前記基準ビット電圧を出力する制御を順次行うことを特徴とする請求項29に記載の不揮発性メモリ。
- 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する低電位側電源電圧を低下させることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、高電位側電源電圧を供給するための電源線と前記揮発性記憶部における高電位側電源ノードとの間に介挿された高電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には、前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御と、前記第3および第4のスイッチをONとした各不揮発性メモリセルの前記高電位側電源スイッチをONにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項33に記載の不揮発性メモリ。
- 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、低電位側電源電圧を供給するための電源線と前記揮発性記憶部における低電位側電源ノードとの間に介挿された低電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、
前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、
前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、
前記不揮発性記憶部は、
前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、
前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、
前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、
前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、
前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“1”/“0”を表現するのに用いられる2種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルの前記低電位側電源スイッチをONにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。 - 前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項35に記載の不揮発性メモリ。
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