JP6146178B2 - 不揮発性メモリ - Google Patents

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図２５（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセルの構成と動作を示す図である。また、図２５（ｃ）は、図２５（ａ）および（ｂ）に示す回路を利用した不揮発性メモリセルの等価回路を示す図である。

図２５（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜（絶縁膜）と、磁気の方向が変化するフリー層とからなる。図２５（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２５（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。

このようなＭＴＪ素子により不揮発性メモリセルを構成する場合には、図２５（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、Ｎチャネル選択トランジスタＴ１がＭＴＪ素子に直列接続される。図２５（ｃ）に示す不揮発性メモリセルは、抵抗変化型素子Ｒ１とＮチャネル選択トランジスタＴ１とにより構成されている。ここで、抵抗変化型素子Ｒ１は、図２５（ａ）および（ｂ）のＭＴＪ素子である。この抵抗変化型素子Ｒ１では、矢印の先端側にフリー層があり、後端側はピン層がある。従って、図２５（ｃ）において矢印と逆方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は低抵抗化し、矢印と同方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は高抵抗化する。

図２５（ｃ）に示す例では、ＭＴＪ素子である抵抗変化型素子Ｒ１のフリー層にビット線ＢＬが接続され、Ｎチャネル選択トランジスタＴ１のソースにソース線ＳＬが接続されている。そして、ビット線ＢＬおよびソース線ＳＬ間に書き込みデータに対応した電圧を印加し、かつ、Ｎチャネル選択トランジスタＴ１にワード線ＷＬを介して所定の行選択電圧を与え、Ｎチャネル選択トランジスタＴ１をＯＮさせることにより、抵抗変化型素子Ｒ１に電流を流し、抵抗変化型素子Ｒ１に対するデータ“１”または“０”の書き込みが行われる。このような不揮発性メモリセルの構成は、例えば非特許文献１に開示されている。

図２６は、図２５（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来の不揮発性メモリセルアレイの断面構造を例示する図である。図２６に示す例では、半導体基板に図２５（ａ）および（ｂ）に示すＮチャネル選択トランジスタＴ１が２個形成されている。そして、１つの不揮発性メモリセルを構成する２つのＮチャネル選択トランジスタＴ１のゲートがワード線ＷＬとなっている。これらのＮチャネル選択トランジスタＴ１のソースは、コンタクトホールＣＳと第１メタル層１Ｍと第１層および第２層間のビアＶ１を介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネル選択トランジスタＴ１の共用のドレインは、コンタクトホールＣＳを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はビアＶ１を介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図２７は、図２５および図２６に示す不揮発性メモリセルの動作例を示している。ＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネル選択トランジスタのゲートにワード線ＷＬを介して１．２Ｖの選択電圧を与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。

特許文献１は、抵抗変化型素子を用いた書き換え可能な不揮発性ＲＡＭを開示している。この特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用している。

図２８は、特許文献１の図３に開示された不揮発性ＲＡＭのメモリセルの構成を示す回路図である。図２８では、ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータと、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータとによりフリップフロップが構成されている。ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータの出力ノードＳ０はＮチャネルトランジスタＮａ０を介してビット線ＢＬ０に接続されている。また、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータの出力ノードＳ１はＮチャネルトランジスタＮａ１を介してビット線ＢＬ１に接続されている。そして、ＮチャネルトランジスタＮａ０およびＮａ１には、選択電圧ＷＬが与えられる。以上の回路は、通常のＳＲＡＭ用のメモリセルである。図２８に示すメモリセルでは、このＳＲＡＭ用メモリセルに対して、相変化メモリ素子ＲｒおよびＲｍと、ＮチャネルトランジスタＮｓが追加されている。ここで、相変化メモリ素子ＲｒはＰチャネルトランジスタＰ０のソースと電源線ＰＷＲの間に、相変化メモリ素子ＲｍはＰチャネルトランジスタＰ１のソースと電源線ＰＷＲの間に各々介挿されている。ＮチャネルトランジスタＮｓは、ＰチャネルトランジスタＰ１および相変化メモリ素子Ｒｍの接続点とストア線ＳＴＲとの間に介挿されており、そのゲートにはノードＳ０の電圧が与えられる。

特許文献１によると、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。論理記憶抵抗Ｒｍは、電源線ＰＷＲ、スイッチング素子（トランジスタＮｓ）、ストア線ＳＴＲにより、相変化を起こす電流を印加される。読み出し時は、点線で示したＳＲＡＭ回路部を通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。このように電源がＯＦＦするときとＯＮするときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する（以上、特許文献１の段落００１２、００１３参照）。

特許第３８４５７３４号 特開２０１３−３０２４０号公報 特開２００２−８３６９号公報 特表２００７−５３６６８０号公報

電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

上述した特許文献１の不揮発性ＲＡＭには、幾つかの問題がある。まず、特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ“１”を書き込む場合も、データ“０”を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図２８にも示すように、特許文献１の不揮発性ＲＡＭでは、フリップフロップを構成する２つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子（ＲｒとＲｍ）が介挿されている。このため、フリップフロップがアンバランスとなり、ＳＲＡＭの特性として最も重要なＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ；スタティックノイズマージン）に大きな悪影響を与える。
以下、このＳＮＭへの悪影響について説明する。

図２９は一般的なＳＲＡＭ用のメモリセルの構成を示す回路図である。図示の例では、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２により１つのメモリセルが構成されている。

図３０（ａ）〜（ｄ）は、図２９に示すメモリセルのＳＮＭの特性を例示するものである。図３０（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。

図３０（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図３０（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。

図３０（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図３０（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。

ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図３０（ａ）において、トランジスタＰ２のベータ値βｐとトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２の閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２の閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。

また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。

このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。

図３０（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。

このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧ＶＴやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。

また、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図３０（ｂ）および（ｄ）はその例を示すものである。この図３０（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図３０（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図３０（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。

このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、ＳＲＡＭのＳＮＭが悪影響を受け、特に電源電圧ＶＤＤが低いときにその悪影響が大きくなる。

しかるに特許文献１の技術では、このようなＳＲＡＭのメモリセルを構成する２つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタＰ０およびＮ０と他方のインバータを構成するトランジスタＰ１およびＮ１（図２９参照）とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのＳＮＭを大きく劣化させるのである。以上はＳＲＡＭの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードＳ０にトランジスタＮｓのゲート容量が加わり、ノードＳ０とノードＳ１とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。

また、通常のＳＲＡＭと同様、不揮発性メモリについてもチップ面積を増大させることなくメモリ容量を増加させたいという要求がある。特許文献２は、抵抗変化型素子を用いた不揮発性メモリにおいてＳＮＭを改善する技術を開示している。しかし、特許文献２のものは、揮発性記憶部および不揮発性記憶部間のデータ転送を制御するためのトランジスタが必要であり、メモリセルの面積が多少増加する欠点がある。

メモリ容量を増大させるためには、不揮発性メモリセルの素子数を減らすことが求められる。そこで、特許文献３は、面積を縮小するために、選択用のトランジスタを省略して１個の抵抗のみでメモリセルを構成したクロスポイント型メモリを提案している（特許文献３の図３（ａ）（ｂ）（ｃ）参照）。また、特許文献４も、同様なクロスポイント型メモリを提案している（特許文献３の図４６〜図４８参照）。しかし、特許文献３に記載の構成は、不揮発性メモリセルへのアクセス時に、不必要な回り込みの電流が他の不揮発性メモリセルに流れ、消費電流が多くなるという問題がある。また、不揮発性メモリセルの記憶素子としてＭＴＪ素子のようなバイポーラ型抵抗素子を使用した場合、書き込み時に不揮発性メモリセルに対して双方向電流を流す必要があるが、このような書き込み方法を実現するための技術が特許文献３には開示されていない。特許文献４も同様であり、不揮発性メモリセルの記憶素子としてバイポーラ型抵抗素子を使用することを可能にする技術を開示していない。

この発明は、以上説明した事情に鑑みてなされたものであり、その第１の目的は、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリを提供することにある。また、この発明の第２の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリを提供することにある。また、この発明の第３の目的は、少ない素子数（小さい面積）で、より具体的にはトランジスタ数を増やすことなく高速動作可能な不揮発性メモリを提供することにある。

この発明は、揮発性記憶部と第１および第２の不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第２の閾素子および第２の抵抗変化型素子を有することを特徴とする不揮発性メモリセルを提供する。

かかる発明によれば、第１および第２のスイッチをＯＦＦとし、第１および第２の閾素子をＯＮさせる適切な電圧をビット線および反転ビット線に与えることにより、揮発性記憶部の記憶データに対応した電流であって、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させることができる（ストア動作）。この場合、第１および第２の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部の記憶データを表す。

また、第１および第２のスイッチをＯＦＦとし、ビット線および反転ビット線に適切な電圧を与えて揮発性記憶部に対する電源電圧を立ち上げると、揮発性記憶部の第１のインバータの出力ノードに対する電流と第２のインバータの出力ノードに対する電流との間に不揮発性記憶部の記憶データ（第１および第２の抵抗変化型素子の各抵抗値の大小関係）に応じた差を生じさせ、揮発性記憶部に不揮発性記憶部の記憶データを書き込むことができる（リコール動作）。

この発明では、不揮発性記憶部および揮発性記憶部間の接続／切断を切り換えるためのスイッチが不要である。従って、この発明によれば、ＳＲＡＭとしての機能を損なうことなく、かつ、所要面積、素子数を増加させることなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明において、不揮発性記憶部では、２つの抵抗変化型素子の抵抗値の大小関係が記憶データを示す。また、ストア時には、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させる。従って、抵抗変化型素子の特性ばらつきが大きくても、ストア時には、第１および第２の抵抗変化型素子の各抵抗値の大小関係を揮発性記憶部の記憶データに応じた大小関係とすることができる。よって、この発明によれば、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを実現することができる。

また、この発明によれば、不揮発性メモリセルに設ける不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。

好ましい態様では、抵抗変化型素子として、ＭＴＪ素子や電界誘起巨大抵抗変化の発生する抵抗素子が用いられる。この態様によれば、高速にストアおよびリコールを行うことができる。

この発明の各実施形態において使用する不揮発性メモリ素子の構成を示す回路図である。 同不揮発性メモリ素子の閾素子の特性を示す図である。 同不揮発性メモリ素子の動作条件を示す図である。 不揮発性メモリ素子の他の例を示す回路図である。 この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。 同不揮発性メモリセルの動作条件を示す図である。 この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。 同不揮発性メモリセルの動作条件を示す図である。 この発明の第３実施形態である不揮発性ＲＡＭの概略構成を示すブロック図である。 同不揮発性ＲＡＭの具体的構成例を示す回路図である。 同不揮発性ＲＡＭの行選択回路の構成例を示す回路図である。 同不揮発性ＲＡＭの制御部の構成を示すブロック図である。 同実施形態のストア動作を示すタイムチャートである。 同実施形態のリコール動作を示すタイムチャートである。 この発明の第４実施形態である不揮発性ＲＡＭのリコール動作を示すタイムチャートである。 この発明の第５実施形態である不揮発性ＲＡＭのカラムゲートの電源線駆動回路の構成を示す回路図である。 同実施形態のリコール動作を示すタイムチャートである。 この発明の第６実施形態である不揮発性ＲＡＭのカラムゲートの電源制御回路の構成を示す回路図である。 同実施形態のストア動作の概略を示す図である。 同ストア動作の詳細を示すタイムチャートである。 この発明の第７実施形態である不揮発性ＲＡＭの構成を示す回路図である。 同不揮発性ＲＡＭにおける行選択回路の構成を示す回路図である。 同不揮発性ＲＡＭのストア動作を示すタイムチャートである。 同不揮発性ＲＡＭのリコール動作を示すタイムチャートである。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。 同メモリセルの動作条件を示す図である。 従来の不揮発性メモリセルの構成例を示す回路図である。 一般的なＳＲＡＭのメモリセルの構成を示す回路図である。 同メモリセルのスタティックノイズマージンを例示する図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜各実施形態において使用する不揮発性メモリ素子＞
図１はこの発明の各実施形態において使用する不揮発性メモリ素子の構成例を示す回路図である。図１に示すように、この不揮発性メモリ素子は、抵抗変化型素子Ｒと、互いに逆並列接続されたダイオードＤ１およびＤ２からなる閾素子とを任意のノードＮａおよびＮｂ間に直列接続してなるものである。抵抗変化型素子Ｒとしては、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様なバイポーラ型抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子ＲはＭＲＡＭに使用されるＭＴＪ素子である。そして、抵抗変化型素子ＲであるＭＴＪ素子のフリー層はノードＮａに接続され、ピン層はダイオードＤ１のカソードおよびダイオードＤ２のアノードの共通接続点に接続されている。そして、ダイオードＤ１のアノードおよびダイオードＤ２のカソードがノードＮｂに共通接続されている。

図２はダイオードＤ１およびＤ２からなる閾素子の電圧−電流特性を示す図である。この図２において、横軸は抵抗変化型素子Ｒおよび閾素子間のノードＮｃの電位ＶＮｃからノードＮｂの電位ＶＮｂを減算した電圧ＶＮｃ−ＶＮｂを示しており、縦軸はノードＮｃからノードＮｂに向けて流れる電流を示している。この例では、ダイオードＤ１およびＤ２の順方向電圧が閾素子の閾値電圧となる。電圧ＶＮｃ−ＶＮｂの絶対値がこの閾値電圧（図示の例では約０．５Ｖ）以下の領域では、電流Ｉは０である。しかし、電圧ＶＮｃ−ＶＮｂが正であり、かつ、閾値電圧（この場合、ダイオードＤ２の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ２の順方向電流が流れる。また、電圧ＶＮｃ−ＶＮｂが負であり、かつ、その絶対値が閾値電圧（この場合、ダイオードＤ１の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ１の順方向電流が流れる。

図３は本実施形態による不揮発性メモリセルの動作条件を示す図である。図３に示すように、“０”書き込みの場合は、ノードＮａに１．０Ｖ、ノードＮｂに０Ｖを印加する。この場合、ダイオードＤ２がＯＮし、ノードＮｃおよびＮｂ間に略０．５Ｖの電圧が印加され、ノードＮａおよびＮｃ間の抵抗変化型素子Ｒには略０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにフリー層からピン層に向かう順方向の電流が流れて低抵抗となり、“０”が書き込まれた状態となる。一方、“１”書き込みの場合は、ノードＮａに０Ｖ、ノードＮｂに１．０Ｖを印加する。この場合、ダイオードＤ１がＯＮし、ノードＮｃおよびＮｂ間に略−０．５Ｖの電圧が印加され、ノードＮａおよびＮｃ間の抵抗変化型素子Ｒに略−０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにピン層からフリー層に向かう逆方向の電流が流れ、高抵抗化し、“１”が書き込まれた状態となる。

データ読み出しを行う場合には、ノードＮａに０．５Ｖ、ノードＮｂに０Ｖを印加する。この場合、ダイオードＤ２がＯＮし、ノードＮｃおよびＮｂ間に略０．５Ｖの電圧が印加され、ノードＮａおよびＮｃ間の抵抗変化型素子Ｒには略０．１Ｖの電圧が印加される。このときノードＮａおよびＮｂ間に流れる電流を検出し、所定の閾値と比較することにより抵抗変化型素子Ｒに記憶されたデータを判定する。すなわち、ノードＮａおよびＮｂ間に流れる電流が閾値よりも大きい場合は、抵抗変化型素子Ｒの抵抗が低く、データ“０”を記憶した状態であると判定し、ノードＮａおよびＮｂ間に流れる電流が閾値よりも小さい場合は、抵抗変化型素子Ｒの抵抗が高く、データ“１”を記憶した状態であると判定する。

図４は不揮発性メモリ素子の他の構成例を示す回路図である。図１では、ダイオードＤ１およびＤ２を逆並列接続したものにより閾素子を構成したが、この例ではツェナーダイオードＤＺにより閾素子を構成した。この例においても、ツェナーダイオードＤＺの降伏電圧をダイオードの順方向電圧である０．５Ｖ程度にすることにより図１に示すものと同様な効果が得られる。

＜第１実施形態＞
図５は、この発明の第１実施形態である不揮発性メモリセル１０の構成を示す回路図である。この不揮発性メモリセル１０は、揮発性記憶部１１と、不揮発性記憶部１２ａおよび１２ｂとを有する。揮発性記憶部１１は、通常のＳＲＡＭにおいてメモリセルとして用いられるものと同様な構成を有している。

より具体的には、揮発性記憶部１１は、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータＩＮＶ１と、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２からなるインバータＩＮＶ２と、第１および第２のスイッチとしてのＮチャネルトランジスタＴａ１およびＴａ２を有している。ここで、インバータＩＮＶ１およびＩＮＶ２は、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップは、高電位側電源電圧ＶＤＣを供給するための電源線と低電位側電源電圧ＶＳＳを供給するための電源線との間に介挿されている。ＮチャネルトランジスタＴａ１は、インバータＩＮＶ１の出力ノードＶ１とビット線ＢＬとの間に介挿されている。また、ＮチャネルトランジスタＴａ２は、インバータＩＮＶ２の出力ノードＶ２と反転ビット線ＢＬＢとの間に介挿されている。これらのＮチャネルトランジスタＴａ１およびＴａ２は、行選択電圧ＷＬがアクティブレベルとなることによりＯＮとなる。これによりビット線ＢＬおよび反転ビット線ＢＬＢを介した揮発性記憶部１１のフリップフロップへのデータ書き込みと、揮発性記憶部１１のフリップフロップからビット線ＢＬおよび反転ビット線ＢＬＢへのデータ読み出しが可能になる。

不揮発性記憶部１２ａおよび１２ｂは、前掲図１の不揮発性メモリ素子と同様な構成を有している。さらに詳述すると、不揮発性記憶部１２ａは、ビット線ＢＬとインバータＩＮＶ１の出力ノードＶ１との間に抵抗変化型素子Ｒ１とダイオードＤ１ａおよびＤ１ｂからなる閾素子を直列に介挿してなるものである。ここで、抵抗変化型素子Ｒ１は、フリー層がビット線ＢＬに接続され、ピン層がダイオードＤ１ａのアノードとダイオードＤ１ｂのカソードの共通接続点に接続されている。そして、ダイオードＤ１ａのカソードとダイオードＤ１ｂのアノードの共通接続点はインバータＩＮＶ１の出力ノードＶ１に接続されている。また、不揮発性記憶部１２ｂは、反転ビット線ＢＬＢとインバータＩＮＶ２の出力ノードＶ２との間に抵抗変化型素子Ｒ２とダイオードＤ２ａおよびＤ２ｂからなる閾素子を直列に介挿してなるものである。ここで、抵抗変化型素子Ｒ２は、フリー層が反転ビット線ＢＬＢに接続され、ピン層がダイオードＤ２ａのアノードとダイオードＤ２ｂのカソードの共通接続点に接続されている。そして、ダイオードＤ２ａのカソードとダイオードＤ２ｂのアノードの共通接続点はインバータＩＮＶ１の出力ノードＶ１に接続されている。
以上が不揮発性記憶部１２ａおよび１２ｂの構成である。

なお、抵抗変化型素子Ｒ１およびＲ２として、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。

次に不揮発性メモリセル１０の動作の概略を説明する。
通常時は、不揮発性メモリセル１０に対する電源電圧ＶＤＣを０．５Ｖとする。この場合、ダイオードＤ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄ２ｂはＯＦＦとなり、抵抗変化型素子Ｒ１、Ｒ２は揮発性記憶部１１から切り離されるので、この不揮発性メモリセル１０はＳＲＡＭのメモリセルとして動作する。

電源を切断するときは、揮発性記憶部１１のデータを不揮発性記憶部１２ａおよび１２ｂに転送するストアを行う必要がある。そこで、電源電圧ＶＤＣを２Ｖ程度の高電圧にしてビット線ＢＬと出力ノードＶ１、反転ビット線ＢＬＢと出力ノードＶ２の間に１Ｖ程度印加することで、抵抗変化型素子Ｒ１、Ｒ２に揮発性記憶部１１の記憶データをストアする。

電源投入時は、電源ＶＤＣとビット線ＢＬ、反転ビット線ＢＬＢの間に０．５Ｖ以上の電圧を生じさせれば、ダイオードＤ１ｂ、Ｄ２ｂがＯＮして、抵抗変化型素子Ｒ１、Ｒ２に記憶されているデータが読み出されて、揮発性記憶部１１に記憶データが読み出される。この動作をリコールという。一旦、揮発性記憶部１１に記憶データを転送すれば、その後は、通常のＳＲＡＭとして動作を行う。従って、不揮発性ＲＡＭとして動作を行うことができる。

図６は不揮発性メモリセル１０の詳細な動作を示す図である。この例では、不揮発性メモリセル１０が搭載されたメモリチップの電源電圧が０．５Ｖであるとする。

ストア時は、ＷＬ＝０ＶとしてＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦさせ、ＶＤＣ＝２．０Ｖ（昇圧電圧）とする。また、ビット線ＢＬおよび反転ビット線ＢＬＢをそれぞれ１Ｖとする。これは、不揮発性記憶部１２ａおよび１２ｂの各々の両端間に約１．０Ｖを印加するためである。

揮発性記憶部１１にデータ“１”が記憶されている場合、Ｖ１＝２．０Ｖ、Ｖ２＝０Ｖとなる。このとき、ビット線ＢＬおよび反転ビット線ＢＬＢはそれぞれ１．０Ｖである。この状態では、Ｖ１＝２．０Ｖ、ＢＬ＝１．０Ｖなので、抵抗変化型素子Ｒ１にピン層からフリー層に向かう逆方向電流が流れるため、抵抗変化型素子Ｒ１は高抵抗となり、不揮発性記憶部１２ａにデータ“１”が書き込まれる。また、Ｖ２＝０Ｖ、ＢＬＢ＝１．０Ｖなので、抵抗変化型素子Ｒ２にはフリー層からピン層に向かう順方向の電流が流れ、抵抗変化型素子Ｒ２は低抵抗となり、不揮発性記憶部１２ｂにデータ“０”が書き込まれる。以上が“１”ストアの動作である。

逆に揮発性記憶部１１にデータ“０”が記憶されている場合、Ｖ１＝０Ｖ、Ｖ２＝２．０Ｖとなる。この状態では、Ｖ１＝０Ｖ、Ｖ２＝２．０Ｖ，ＢＬ＝ＢＬＢ＝１．０Ｖとなるので、抵抗変化型素子Ｒ１にはフリー層からピン層に向かう順方向の電流が流れ、抵抗変化型素子Ｒ２にはピン層からフリー層に向かう逆方向の電流が流れ、抵抗変化型素子Ｒ１は低抵抗、抵抗変化型素子Ｒ２は高抵抗となる。このようにして不揮発性記憶部１２ａにデータ“０”が、不揮発性記憶部１２ｂにデータ“１”が記憶された状態となる。以上が“０”ストアの動作である。

非特許文献１の抵抗変化型素子を用いた場合は、素子間の電圧を０．５Ｖ以上確保できれば書き込みが行われ、そのとき抵抗変化型素子に流れる電流は、４９μＡとなる。

次に、不揮発性記憶部１２ａおよび１２ｂに記憶されたデータを揮発性記憶部１１に転送するリコール動作について説明する。まず、不揮発性記憶部１２ａにデータ“１”が、不揮発性記憶部１２ｂにデータ“０”が記憶されており、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている場合のリコール動作について説明する。

リコール動作では、例えばＢＬ＝ＢＬＢ＝−０．３Ｖとし、揮発性記憶部１１の電源電圧ＶＤＣを０Ｖから０．５Ｖに上げていく。この場合、電源電圧ＶＤＣが０．２Ｖとなると、ノードＶ１、Ｖ２も略０．２Ｖとなり、ダイオードＤ１ａ、Ｄ２ａには、それぞれの順方向電圧ＶＦの０．５Ｖが印加される。さらに電源電圧ＶＤＣを上げていくと、ダイオードＤ１ａ、Ｄ２ａは、順方向電圧ＶＦ以上の電圧が印加され、ＯＮするために、抵抗変化型素子Ｒ１（高抵抗）とＲ２（低抵抗）に電流が流れる。ノードＶ１、Ｖ２からビット線ＢＬ、反転ビット線ＢＬＢに電流が流れるが、抵抗変化型素子Ｒ１の抵抗が抵抗変化型素子Ｒ２の抵抗よりも高いので、ノードＶ１からビット線ＢＬ（−０．３Ｖ）に流れる電流よりもノードＶ２から反転ビット線ＢＬＢ（−０．３Ｖ）に流れる電流の方が大きくなる。従って、ノードＶ１の電圧の方がノードＶ２の電圧より高くなり、揮発性記憶部１１はノードＶ１がＨｉｇｈレベル、ノードＶ２がＬｏｗレベルとなる。すなわち、データ“１”が揮発性記憶部１１にラッチされる。このようにしてデータ“１”がリコールされる。

このとき、抵抗変化型素子Ｒ１、Ｒ２として非特許文献１の素子を用いれば、抵抗変化型素子Ｒ１、Ｒ２に流れる電流は、それぞれ１０μＡ、１５μＡ程度になる。この後、ビット線ＢＬおよび反転ビット線ＢＬＢを０Ｖにすれば、ダイオードＤ１ａ、Ｄ２ａがＯＦＦし、抵抗変化型素子Ｒ１、Ｒ２が揮発性記憶部１１より切り離される。これにより６トランジスタ構成のシンプルなＳＲＡＭ構成が実現される。

次に不揮発性記憶部１２ａにデータ“０”が、不揮発性記憶部１２ｂにデータ“１”が記憶されており、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となっている場合のリコール動作について説明する。

この場合も、電源電圧ＶＤＣを上げていくと、ダイオードＤ１ａ、Ｄ２ａは、順方向電圧ＶＦ以上の電圧が印加され、ＯＮするために、抵抗変化型素子Ｒ１（高抵抗）とＲ２（低抵抗）に電流が流れる。ノードＶ１、Ｖ２からビット線ＢＬ、反転ビット線ＢＬＢに電流が流れるが、抵抗変化型素子Ｒ２の抵抗が抵抗変化型素子Ｒ１の抵抗よりも高いので、ノードＶ２から反転ビット線ＢＬＢ（−０．３Ｖ）に流れる電流よりもノードＶ１からビット線ＢＬ（−０．３Ｖ）に流れる電流のほうが大きくなる。従って、ノードＶ２の電圧の方がノードＶ１の電圧より高くなり、揮発性記憶部１１はノードＶ１がＬｏｗレベル、ノードＶ２がＨｉｇｈレベルとなる。すなわち、データ“０”が揮発性記憶部１１にラッチされる。このようにしてデータ“０”がリコールされる。

ここで、安定的にリコールを行わせるためには、ＮチャネルトランジスタＮ１、Ｎ２がＯＮしないうちに、ノードＶ１、Ｖ２の電位を確定することである。例えば、ＮチャネルトランジスタＮ１、Ｎ２の閾値が０．３Ｖとすると、ノードＶ１、Ｖ２の電圧が０．３Ｖ以下である期間にダイオードＤ１ａ、Ｄ２ａをＯＮさせて、抵抗変化型素子Ｒ１、Ｒ２に電流を流せば良い。そのために、この例のようにビット線ＢＬおよび反転ビット線ＢＬＢの電圧を−０．３Ｖにする。このことにより、トランジスタＮ１、Ｎ２の特性バラツキに依存せずに、安定してリコールを行わせることができる。

なお、ビット線ＢＬ、反転ビット線ＢＬＢの電圧をあまり低くしすぎて、トランジスタＴａ１、Ｔａ２を構成するドレイン（Ｎ＋拡散層）と基板（低濃度Ｐ型層）とのＰＮ接合に順方向電圧ＶＦ（Ｂｕｌｋ）を越える電圧が印加されると、基板に大きな順方向電流が流れるおそれがある。このため、基板電圧Ｖ（Ｓｕｂ）−ビット線電圧Ｖ（ＢＬ）＜順方向電圧ＶＦ（Ｂｕｌｋ）となるように、ビット線電圧Ｖ（ＢＬ）を決定する。ここで、Ｖ（Ｓｕｂ）＝０Ｖ、ＶＦ（Ｂｕｌｋ）＝０．５Ｖとすると、Ｖ（ＢＬ）＞−０．５Ｖとなり、おおよそＶ（ＢＬ）＝−０．３Ｖ〜―０．５Ｖが良好な範囲である。反転ビット線ＢＬＢの電圧Ｖ（ＢＬＢ）も同様である。

揮発性記憶部１１からの読み出し動作は、通常のＳＲＡＭ動作と同じである。本実施形態において、揮発性記憶部１１は、完全対称性のある６Ｔｒ構成のＳＲＡＭとして動作するので、広いスタティックノイズマージンが得られる。

揮発性記憶部１１への書き込みは、通常のＲＡＭと全く同じであるので、ここでは、動作説明は省略する。

＜第２実施形態＞
図７はこの発明の第２実施形態である不揮発性メモリセル１０ａの構成を示す回路図である。本実施形態による不揮発性メモリセル１０ａは、上記第１実施形態と同様な揮発性記憶部１１と、不揮発性記憶部１２ｃおよび１２ｄとにより構成されている。ここで、不揮発性記憶部１２ｃは、上記第１実施形態の不揮発性記憶部１２ａにおける抵抗変化型素子Ｒ１とダイオードＤ１ａおよびＤ１ｂからなる閾素子との位置関係を逆にし、かつ、抵抗変化型素子Ｒ１の極性を逆にした構成となっている。また、不揮発性記憶部１２ｄは、上記第１実施形態の不揮発性記憶部１２ｂにおける抵抗変化型素子Ｒ２とダイオードＤ２ａおよびＤ２ｂからなる閾素子との位置関係を逆にし、かつ、抵抗変化型素子Ｒ２の極性を逆にした構成となっている。

図８は本実施形態による不揮発性メモリセル１０ａの動作を示す図である。ストア時は、ＷＬ＝０Ｖ、ＶＤＣ＝２．０Ｖ（昇圧電圧）とする。また、ビット線ＢＬおよび反転ビット線ＢＬＢをそれぞれ１．０Ｖとする。以上の点は上記第１実施形態と同様である（図６参照）。

揮発性記憶部１１にデータ“１”が記憶されている場合、Ｖ１＝２．０Ｖ、Ｖ２＝０Ｖとなっている。このとき、ビット線ＢＬおよび反転ビット線ＢＬＢはそれぞれ１．０Ｖである。この状態では、Ｖ１＝２．０Ｖ、ＢＬ＝１．０Ｖなので、抵抗変化型素子Ｒ１にフリー層からピン層に向かう順方向電流が流れるため、抵抗変化型素子Ｒ１は低抵抗となり、データ“０”が書き込まれる。ここが上記第１実施形態（図６）と異なる。また、Ｖ２＝０Ｖ、ＢＬＢ＝１．０Ｖなので、抵抗変化型素子Ｒ２にはピン層からフリー層に向かう逆方向電流が流れ、抵抗変化型素子Ｒ２は高抵抗となり、データ“１”が書き込まれる。以上が“１”ストアの動作である。

揮発性記憶部１１にデータ“０”が記憶されている場合、Ｖ１＝０Ｖ、Ｖ２＝２．０Ｖとなっている。この場合、Ｖ１＝０Ｖ、ＢＬ＝１．０Ｖなので、抵抗変化型素子Ｒ１にピン層からフリー層に向かう逆方向電流が流れるため、抵抗変化型素子Ｒ１は高抵抗となり、データ“１”が書き込まれる。また、Ｖ２＝２．０Ｖ、ＢＬＢ＝１．０Ｖなので、抵抗変化型素子Ｒ２にはフリー層からピン層に向かう順方向電流が流れ、抵抗変化型素子Ｒ２は低抵抗となり、データ“０”が書き込まれる。以上が“０”ストアの動作である。

不揮発性記憶部１２ｃおよび１２ｄに記憶されたデータを揮発性記憶部１１に転送するリコール動作では、ＶＤＣ＝０Ｖ、ＷＬ＝０Ｖとするとともに、ビット線ＢＬおよび反転ビット線ＢＬＢの電圧をリコール後の通常の電源電圧０．５Ｖよりも高い０．８Ｖとし、この状態から電源電圧ＶＤＣを０Ｖから０．５Ｖまで上昇させる。

ＶＤＣ＝０Ｖの状態では、Ｖ１＝Ｖ２＝０Ｖであり、ダイオードＤ１ｂ、Ｄ２ｂは、ＶＦ＝０．５Ｖ以上の電圧が印加されるためＯＮとなり、抵抗変化型素子Ｒ１、Ｒ２に電流が流れる。この電流はＰチャネルトランジスタＰ１、Ｐ２を介して電源ＶＤＣに流れる。また、このとき、ノードＶ１およびＶ２の電圧は略０．３Ｖになるので、ＮチャネルトランジスタＮ１、Ｎ２も丁度ＯＦＦ状態である。

ここで、抵抗変化型素子Ｒ１が低抵抗であり、データ“０”が書き込まれており、抵抗変化型素子Ｒ２が高抵抗であり、データ“１”が書き込まれているものとすると、Ｒ１＜Ｒ２なので、電源電圧ＶＤＣを上昇させてゆくとＶ１＞Ｖ２となる。そして、電源電圧ＶＤＣが０Ｖから徐々に０．５Ｖまで上昇すると、揮発性記憶部１１では、ノードＶ１がＨｉｇｈレベル、ノードＶ２がＬｏｗレベルになり、データ“１”がリコールされる。

その後、ビット線ＢＬおよび反転ビット線ＢＬＢを０．５Ｖ以下にすれば、ダイオードＤ１ｂ、Ｄ２ｂがＯＦＦし、抵抗変化型素子Ｒ１、Ｒ２が揮発性記憶部１１から切り離される。これにより６トランジスタ構成のシンプルなＳＲＡＭ構成が実現される。

一方、抵抗変化型素子Ｒ１が高抵抗であり、データ“１”が書き込まれており、抵抗変化型素子Ｒ２が低抵抗であり、データ“０”が書き込まれているものとすると、Ｒ２＜Ｒ１なので、電源電圧ＶＤＣを上昇させてゆくとＶ２＞Ｖ１となる。そして、電源電圧ＶＤＣが０Ｖから徐々に０．５Ｖまで上昇すると、揮発性記憶部１１では、ノードＶ１がＬｏｗレベル、ノードＶ２がＨｉｇｈレベルになり、データ“０”がリコールされる。

以上のリコール動作が安定的に行われるためには、ＮチャネルトランジスタＮ１、Ｎ２がＯＮしないうちに、ノードＶ１、Ｖ２の電位が確定する必要がある。このため、ＮチャネルトランジスタＮ１、Ｎ２の閾値が例えば０．３Ｖである場合に、ノードＶ１、Ｖ２の電圧が０．３Ｖ以下の期間にダイオードＤ１ｂ、Ｄ２ｂをＯＮさせて、抵抗変化型素子Ｒ１、Ｒ２に電流を流す必要がある。また、リコール動作時、ＰチャネルトランジスタＰ１、Ｐ２の形成されたウェルが順方向にバイアスされるため、順方向電圧を０．５Ｖ以下に抑える必要がある。これらの事情に鑑みると、ＢＬ＝ＢＬＢ＝０．８Ｖ程度が最適な電圧である。

揮発性記憶部１１からの読み出し動作は、通常のＳＲＡＭ動作と同じである。本実施形態において、揮発性記憶部１１は、完全対称性のある６Ｔｒ構成のＳＲＡＭとして動作するので、広いスタティックノイズマージンが得られる。

揮発性記憶部１１への書き込みは、通常のＲＡＭと全く同じであるので、ここでは、動作説明は省略する。

本実施形態では、上記第１実施形態のものと異なり、マイナス電源を必要としないので、電源回路が簡略化できる利点がある。

＜第３実施形態＞
図９は、この発明の第３実施形態である不揮発性ＲＡＭの全体構成を示すブロック図である。図９において、不揮発性ＲＡＭセルアレイ１００は、上記第１実施形態の不揮発性メモリセル１０を行列状に配列したセルアレイである。この例では、不揮発性ＲＡＭセルアレイ１００のメモリ容量は、６４Ｍビット（４Ｍ×１６ビット）である。

制御部５００は、制御回路５０１と電源制御回路５１０とを有する。ここで、制御回路５０１は、外部から与えられるチップイネーブル信号ＣＥＢ、出力許可信号ＯＥＢ、ストア指示信号ＳＴＲ、リコール指示信号ＲＣＬ等に応じて、電源制御回路５１０、アドレス入力回路５５０、行デコーダ２００、列デコーダ３００、書込回路８００および入出力バッファ７００を制御する回路である。ここで、チップイネーブル信号ＣＥＢ、出力許可信号ＯＥＢは、通常のＳＲＡＭに使用される制御信号である。ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬは、本実施形態に特有の制御信号であり、各々、不揮発性ＲＡＭにストアを行わせる場合およびリコールを行わせる場合にアクティブレベルとされる制御信号である。電源制御回路５１０は、制御回路５０１による制御の下、行デコーダ２００、列デコーダ３００および書込回路８００を各々動作させるための電圧を発生する回路である。

アドレス入力回路５５０は、制御回路５０１による制御の下、不揮発性ＲＡＭセルアレイ１００内のアクセス先を指定するアドレスＡ０〜Ａ２１を受け取って保持する回路である。このアドレスＡ０〜Ａ２１は、不揮発性ＲＡＭセルアレイ１００内において、アクセス先が属する行を指定する行アドレスと、アクセス先が属する列を指定する列アドレスに区分されている。

行デコーダ２００は、通常動作時は、行アドレスをデコードし、デコード結果に従って不揮発性ＲＡＭセルアレイ１００の各行の中の１つの行を選択する。また、列デコーダ３００は、列アドレスをデコードし、デコード結果に従って不揮発性ＲＡＭセルアレイ１００の各列の中の１つの列を選択する。カラムゲート４００は、ライトアクセス時には書込回路８００を、リードアクセス時にはセンスアンプ６００を、列デコーダ３００によって選択された列のビット線および反転ビット線に接続する。センスアンプ６００は、リードアクセス時にカラムゲート４００を介して供給されるビット線および反転ビット線上の電圧を差動増幅し、入出力バッファ７００に出力する回路である。書込回路８００は、ライトアクセス時に入出力バッファ７００を介して供給される書込データに応じたデータ電圧をカラムゲート４００に供給する回路である。入出力バッファ７００は、１６ビットの書込データを外部から受け取って書込回路８００に供給し、センスアンプ６００の出力信号に基づいて１６ビットの読出データを外部に出力する１６個の双方向入出力回路により構成されている。

本実施形態における行デコーダ２００は、ストア時およびリコール時には、不揮発性ＲＡＭセルアレイ１００の全ての不揮発性メモリセルのＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦとする。また、本実施形態における列デコーダ３００は、ストア時およびリコール時に、不揮発性ＲＡＭセルアレイ１００のストア対象またはリコール対象の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を選択するためのカラムゲート４００の制御を行う。

図１０は本実施形態による不揮発性ＲＡＭの具体的な構成例を示すブロック図である。なお、この図１０では、図面が煩雑になるのを防止するため、１ビット分のデータの記憶および入出力に関連した構成のみが図示されている。実際の不揮発性ＲＡＭは、図１０に示された不揮発性ＲＡＭセルアレイ１００やカラムゲート４００等を１６ビット分並列化した構成となっている。

図１０において、不揮発性ＲＡＭセルアレイ１００は、上記第１実施形態（図１）の不揮発性メモリセル１０を不揮発性メモリセルＭｋｊとし、この不揮発性メモリセルＭｋｊをｍ＋１行ｎ＋１列からなる行列状に配列したものである。不揮発性ＲＡＭセルアレイ１００の最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、ｍ＝１０２４、ｎ＝５１２として、５１２Ｋビット位に分割する。本例の場合には、メモリ容量が６４Ｍビットなので、この最小メモリアレイである不揮発性ＲＡＭセルアレイ１００を１２８個設けることになる。

この行列をなす不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに沿って、対をなすビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢが配線されている。ここで、ビット線ＢＩＴｊには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ１のソースが各々接続され、反転ビット線ＢＩＴｊＢには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ２のソースが各々接続されている。また、ビット線ＢＩＴｊには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の抵抗変化型素子Ｒ１の一端が各々接続され、反転ビット線ＢＩＴｊＢには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の抵抗変化型素子Ｒ２の一端が各々接続されている。

また、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各行ｋに沿って、行選択電圧ＷＬｋを供給する信号線が配線されている。ここで、行ｋに対応した行選択電圧ＷＬｋは、同行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２（図１参照）の各ゲートに供給される。

そして、不揮発性ＲＡＭセルアレイ１００の全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＮ１およびＮ２の各ソースには、低電位側電源電圧ＶＳＳが供給される。また、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊのＰチャネルトランジスタＰ１およびＰ２（図１参照）の各ソースには、基準電源電圧である高電位側電源電圧ＶＤＣｊがカラムゲート４００から供給される。

カラムゲート４００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に対応付けられたｎ＋１組のＮチャネルの列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）の組を有している。列ｊに対応した列選択トランジスタＣＧｊおよびＣＧｊＢは、列選択電圧ＣＯＬｊがアクティブレベルとなることによりＯＮとなり、ビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢをデータ線ＤＬおよび反転データ線ＤＬＢに各々接続する。このデータ線ＤＬおよび反転データ線ＤＬＢは、書込回路８００およびセンスアンプ６００に接続されている。

また、カラムゲート４００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に対応付けられたｎ＋１組のインバータ４０１−ｊ（ｊ＝０〜ｎ）、Ｎチャネルの電源線駆動トランジスタ４０２−ｊ（ｊ＝０〜ｎ）および４０３−ｊ（ｊ＝０〜ｎ）の組を有している。ここで、列ｊに対応したインバータ４０１−ｊは、レベルシフト機能を備えたインバータであり、列選択電圧ＣＯＬｊが０Ｖである場合に電源電圧ＶＤＤに電源線駆動トランジスタ４０２−ｊの閾値電圧を加えたＨｉｇｈレベルの電圧を電源線駆動トランジスタ４０２−ｊのゲートに出力し、列選択電圧ＣＯＬｊがＨｉｇｈレベル（ＶＣＯＬ）である場合に０Ｖ（Ｌｏｗレベル）を電源線駆動トランジスタ４０２−ｊのゲートに出力する。そして、列ｊに対応した電源線駆動トランジスタ４０２−ｊは、Ｈｉｇｈレベルの電圧がゲートに与えられることによりＯＮとなり、不揮発性ＲＡＭに対する電源電圧ＶＤＤを列ｊの不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）に対する電源電圧ＶＤＣｊとして出力する。また、列ｊに対応した電源線駆動トランジスタ４０３−ｊは、列選択電圧ＣＯＬｊがＨｉｇｈレベルである場合にＯＮとなり、電源制御回路５１０が出力する電圧ＶＤＣを列ｊの不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）に対する電源電圧ＶＤＣｊとして出力する。

列デコータ３００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に各々対応したｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）により構成されている。ここで、列ｊに対応した列選択回路３００−ｊは、列アドレス一致検出部３０１と、ＡＮＤゲート３０２と、レベルシフタ３０３とを有する。

列アドレス一致検出部３０１は、列アドレスが当該列ｊを示す場合にＬｏｗレベルの信号を出力する。ＡＮＤゲート３０２は、制御回路５０１が出力する一括選択信号ＡＳＥＬＢがＬｏｗレベルである場合はＬレベルを出力し、一括選択信号ＡＳＥＬＢがＨｉｇｈレベルである場合は列アドレス一致検出部３０１の出力信号をそのまま出力する。一括選択信号ＡＳＥＬＢがＨｉｇｈレベルの状態において、レベルシフタ３０３は、列アドレス一致検出部３０１の出力信号がＬｏｗレベルであるときにＨｉｇｈレベルの行選択電圧ＣＯＬｊを出力し、列ｊに対応したカラムゲートトランジスタＣＧｊおよびＣＧｊＢをＯＮにする。この列選択回路３００−ｊ（ｊ＝０〜ｎ）の各レベルシフタ３０３の高電位側電源端子には、基準列選択電圧ＶＣＯＬが与えられる。この基準列選択電圧ＶＣＯＬは、電源制御回路５１０が出力する電圧である。

行デコーダ２００は、不揮発性ＲＡＭセルアレイ１００の各行ｋ（ｋ＝０〜ｍ）に各々対応したｍ＋１個の行選択回路２００−ｋ（ｋ＝０〜ｍ）により構成されている。各行ｋに対応した行選択回路２００−ｋは、当該行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２（図１参照）の制御を行う。

図１１は、行ｋに対応した行選択回路２００−ｋの構成例を示す回路図である。図１１において、信号ＳＴＲＢおよび信号ＲＣＬＢは、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの論理を反転した信号であり、制御回路５０１により発生される。ＡＤＤＸはアドレス入力回路５５０に保持された行アドレスである。

行アドレス一致検出部２０１は、行アドレスＡＤＤＸが当該行ｋを示す場合にＨｉｇｈレベルを、そうでない場合にＬｏｗレベルを出力する回路である。ＮＡＮＤゲート２０２は、信号ＳＴＲＢおよびＲＣＬＢの両方がＨｉｇｈレベル、すなわち、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベル（Ｌｏｗレベル）であるときには、行アドレス一致検出部２０１の出力信号を反転した信号を、そうでない場合にＨｉｇｈレベルを出力する。インバータ２０３は、このＮＡＮＤゲート２０２の出力信号を反転し、当該行ｋに対する行選択電圧ＷＬｋとして出力する。

従って、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベル（Ｌｏｗレベル）である場合（すなわち、ＳＲＡＭとしての動作モードである場合）、行アドレスＡＤＤＸが当該行ｋを示すときに行選択電圧ＷＬｋがＨｉｇｈレベルとなり、行アドレスＡＤＤＸが当該行ｋを示さないときに行選択電圧ＷＬｋがＬｏｗレベルとなる。また、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの一方がアクティブレベル（Ｈｉｇｈレベル）である場合、行選択電圧ＷＬｋはＬｏｗレベルとなる。

図１０において、書込回路８００は、ライトアクセス時には、不揮発性ＲＡＭの外部からの書き込みデータＤｉｎに応じた電圧であって、各不揮発性メモリセルＭｉｊの不揮発性記憶部１２ａおよび１２ｂに電流を流さない程度（閾素子をＯＮさせない程度）のビット電圧および反転ビット電圧をデータ線ＤＬおよび反転データ線ＤＬＢに出力する。そして、ライトアクセス時、データ線ＤＬには、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）のうちカラムゲート４００により選択された１本のビット線が接続され、反転データ線ＤＬＢには、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）のうちカラムゲート４００により選択された１本の反転ビット線が接続される。

一方、書込回路８００には、基準ビット線電圧ＶＷＤが電源制御回路５１０から与えられる。書込回路８００は、ストア動作時およびリコール動作時、この基準ビット線電圧ＶＷＤをデータ線ＤＬおよび反転データ線ＤＬＢの双方に出力する。

図１２は制御部５００の構成を示すブロック図である。制御部５００において、電源制御回路５１０は、昇圧回路５０２と、降圧回路５０３と、負電圧回路５０４と、出力調整回路５０５を有する。制御回路５０１は、ストア指示信号ＳＴＲ、リコール指示信号ＲＣＬおよびパワーオンパルスＰＯＮに基づき、昇圧回路５０２と、降圧回路５０３と、負電圧回路５０４と、出力調整回路５０５との制御を行う。

昇圧回路５０２は、不揮発性ＲＡＭに対する電源電圧ＶＤＤを昇圧して出力する。また、降圧回路５０３は、同電源電圧を降圧して出力する。また、負電圧回路５０４は、同電源電圧から負電圧を発生して出力する。この昇圧回路５０２と降圧回路５０３と負電圧回路５０４が設けられているのは、図６に示されているように、ストアおよびリコールの動作を行うために不揮発性ＲＡＭに対する電源電圧よりも高い電圧、低い電圧、負の電圧を発生する必要があるからである。出力調整回路５０５は、制御回路５０１による制御の下、昇圧回路５０２の出力電圧、降圧回路５０３の出力電圧、負電圧回路５０４の出力電圧または不揮発性ＲＡＭに対する電源電圧を選択することにより、基準列選択電圧ＶＣＯＬ、基準ビット線電圧ＶＷＤ、不揮発性ＲＡＭセルアレイ１００に対するセル電源電圧ＶＤＣを出力する。

図１３は本実施形態による不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。この例では、前掲図６の動作条件で不揮発性ＲＡＭが動作している。そして、制御回路５０１は、昇圧回路５０２に２．０Ｖの電圧および１．０Ｖの電圧を出力させる。

期間ｔ１において、不揮発性ＲＡＭは、０．５Ｖの電源電圧ＶＤＤの供給を受けて、通常のＳＲＡＭとして動作している。そして、出力調整回路５０５は、制御回路５０１による制御の下、電源電圧ＶＤＤを電圧ＶＤＣとして出力している。

不揮発性ＲＡＭに対する電源電圧ＶＤＤの供給を断つ場合、それに先立って、ストア指示信号ＳＴＲが立ち上げられる。これにより制御回路５０１は、昇圧回路５０２が出力する２．０Ｖの電圧を出力調整回路５０５に選択させ、基準列選択電圧ＶＣＯＬおよび不揮発性ＲＡＭセルアレイ１００に対する電源電圧ＶＤＣとして出力させる。また、制御回路５０１は、昇圧回路５０２が出力する１．０Ｖの電圧を出力調整回路５０５に基準ビット線電圧ＶＷＤとして出力させる。これにより書込回路８００は、基準ビット線電圧ＶＷＤ＝１．０Ｖをデータ線ＤＬおよび反転データ線ＤＬＢに出力する。

また、ストア指示信号ＳＴＲが立ち上がると、行選択回路２００−ｋ（ｋ＝０〜ｍ）は、信号ＳＴＲＢがＬｏｗレベルとなることから、行選択電圧ＷＬｋ（ｋ＝０〜ｍ）を０Ｖとする。これにより全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２がＯＦＦとなる。そして、不揮発性ＲＡＭでは期間ｔ２を利用してストア動作が行われる。

まず、アドレス入力回路５５０は、列アドレスＡＤＤＹとして最初のアドレスＡＹ０を出力し、列選択回路３００−０に時間Δｔ１に亙ってＨｉｇｈレベルの列選択電圧ＣＯＬ０＝ＶＣＯＬを出力させる。これにより第０列に対応した電源線駆動トランジスタ４０３−０がＯＮとなり、第０列の不揮発性メモリセルＭｋ０（ｋ＝０〜ｍ）に対して電源電圧ＶＤＣ＝２．０Ｖが印加される。また、Ｈｉｇｈレベルの列選択電圧ＣＯＬ０＝ＶＣＯＬが出力されることにより、列選択トランジスタＣＧ０およびＣＧ０ＢがＯＮとなり、第０列のビット線ＢＩＴ０がデータ線ＤＬに、反転ビット線ＢＩＴ０Ｂが反転データ線ＤＬＢに接続される。この結果、ビット線ＢＩＴ０および反転ビット線ＢＩＴ０Ｂに基準ビット線電圧ＶＷＤ＝１．０Ｖが印加えられる。これにより第０列の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）において、前掲図６に従い、揮発性記憶部１１に記憶されたデータを不揮発性記憶部１２ａおよび１２ｂに書き込むストア動作が行われる。

具体的には、例えば、不揮発性メモリセルＭ００の揮発性記憶部１１にデータ“１”が保持されていると、Ｖ１＝２．０Ｖ、Ｖ２＝０Ｖとなり、ノードＶ１から不揮発性記憶部１２ａを介してビット線ＢＩＴ０に電流が流れるとともに、反転ビット線ＢＩＴ０Ｂから不揮発性記憶部１２ｂを介してノードＶ２に電流が流れる。この結果、不揮発性メモリセルＭ００では、不揮発性記憶部１２ａの抵抗変化型素子Ｒ１が高抵抗化し、不揮発性記憶部１２ｂの抵抗変化型素子Ｒ２が低抵抗化し、データ“１”がストアされる。第０列に属する他の行の不揮発性メモリセルＭ１０〜Ｍｍ０でも同様なストア動作が行われる。このとき、他の列のビット線ＢＩＴｊ（ｊ＝１〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝１〜ｎ）の電圧はドントケアである。通常はフローティングとなり、０Ｖと０．５Ｖの間の電圧となる。

次に、アドレス入力回路５５０は、列アドレスＡＤＤＹとして２番目のアドレスＡＹ１を出力し、列選択回路３００−１に時間Δｔ１に亙ってＨｉｇｈレベルの列選択電圧ＣＯＬ１＝ＶＣＯＬを出力させる。これにより第１列の全ての不揮発性メモリセルＭｋ１（ｋ＝０〜ｍ）において、揮発性記憶部１１に記憶されたデータが不揮発性記憶部１２ａおよび１２ｂに書き込まれる。

以下同様であり、列アドレスＡＤＤＹが、ＡＹ２〜ＡＹｎまで繰り返して進められ、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のストア動作が行われる。

最後の列のストア動作が終了すると、ストア指示信号ＳＴＲはＬｏｗレベルとされる。そして、その後の期間ｔ３において電源電圧ＶＤＤが０Ｖとされ、電源遮断が行われる。

以上の例では、列毎に一括してストアを行ったが、同時に選択するメモリセルの数が多いと、ストア電流が大きくなるので、列線を分割して同時選択するメモリセルの数を限定して、分割ストアを行なっても良い。

例えば、ストア電流が４９μＡとして、１２８ビット同時ストアを行うと、消費電流は４９μＡ×１２８×２（Ｒ１とＲ２）＝１２．５ｍＡとなる。実際は、１．０Ｖ電源への流入電流、流出電流があり、１２．５ｍＡより小さくなる。

予期しない停電等による突然の電源ＯＦＦに対しては、図示しない電圧降下検知回路により、電圧の低下を検知し、キャパシタ（蓄電池）等に蓄えてあるチャージにより、ストア動作を行い、電源遮断までにストア動作を終了させる機能を付加すれば良い。

図１４は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。この例では、前掲図６の動作条件で不揮発性ＲＡＭが動作している。まず、不揮発性ＲＡＭに対する電源が投入されると、電源電圧ＶＤＤが０．５Ｖまで立ち上がる。図示しない電圧検知回路は、この電源電圧ＶＤＤの立ち上がりを検知して、パワーオンパルスＰＯＮを出力する。このパワーオンパルスＰＯＮにより、内部回路のリセット（初期化）が行なわれる。この期間が電源立ち上げ期間ｔ１である。

次に、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、不揮発性ＲＡＭでは、その後の期間ｔ２を利用してリコール動作が行われる。まず、制御回路５０１は、一括選択信号ＡＳＥＬＢをＬｏｗレベルとし、全ての列選択回路３００−ｊ（ｊ＝０〜ｎ）にＨｉｇｈレベルの列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）を出力させ、全てのビット線ＢＩＴｊをデータ線ＤＬに、全ての反転ビット線ＢＩＴｊＢを反転データ線ＤＬＢに接続する。また、制御回路５０１は、−０．３Ｖの基準ビット線電圧ＶＷＤを出力調整回路５０５に出力させ、書込回路８００にこの基準ビット線電圧ＶＷＤ＝−０．３Ｖをデータ線ＤＬおよび反転データ線ＤＬＢに出力させる。これにより全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝−０．３Ｖが印加される。また、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、信号ＲＣＬＢがＬｏｗレベルとなるため、行選択回路２００−ｋ（ｋ＝０〜ｍ）では、行選択電圧ＷＬｋ（ｋ＝０〜ｍ）がＬｏｗレベルとなる。これにより全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２がＯＦＦとなる。

また、制御回路５０１は、一括選択信号ＡＳＥＬＢをＨｉｇｈレベルとする。これにより列選択回路３００−ｊ（ｊ＝０〜ｎ）は、全ての列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）をＯＮとし、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）をデータ線ＤＬに、全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）を反転データ線ＤＬＢに接続する。この結果、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝０Ｖが印加される。

そして、制御回路５０１は、出力調整回路５０５に、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）に対する電源電圧ＶＤＣを０Ｖから０．５Ｖにかけて所定の時間勾配で立ち上げさせる。これにより不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）では、不揮発性記憶部１２ａおよび１２ｂに記憶されたデータを揮発性記憶部１１に書き込むリコール動作が行われる。

ここで、不揮発性記憶部１２ａおよび１２ｂでは、双方向のダイオード素子に０．５Ｖ以上の電圧が加わるとＯＮするので、抵抗変化型素子Ｒ１、Ｒ２に電流が流れ、抵抗変化型素子Ｒ１、Ｒ２の抵抗値の差に対応して、各メモリセルの揮発性記憶部１１の出力ノードＶ１、Ｖ２の立ち上がりに差が付き、“０”データまたは“１”データがラッチされる。その後、リコール指示信号ＲＣＬがＬｏｗレベルになると、リコール動作のための期間ｔ２が終了し、ＳＲＡＭとしての動作を行う期間ｔ３となる。

＜第４実施形態＞
図１５は、この発明の第４実施形態である不揮発性ＲＡＭのリコール動作の例を示すタイムチャートである。本実施形態は、上記第３実施形態における不揮発性メモリセルを図５に示す構成から図７に示す構成に置き換えたものである。図１５に示す動作において、図１４のリコール動作と異なるところは、期間ｔ２においてビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に０．８Ｖを印加し、電源電圧ＶＤＣとして０．５Ｖを印加することである。

この状態では、図８のようなバイアス条件となり、不揮発性記憶部１２ｃおよび１２ｄにストアされていたデータが、揮発性記憶部１１に読み出される。リコール終了後、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）を０．５Ｖ以下のＬｏｗレベルに戻せば、不揮発性記憶部１２ｃおよび１２ｄの双方向ダイオードがＯＦＦし、期間ｔ３のＳＲＡＭ動作に移行する。

＜第５実施形態＞
上記第３実施形態では、全ての不揮発性メモリセルのリコール動作を一括して行ったが、この発明の第５実施形態である不揮発性ＲＡＭでは、列毎にリコール動作を行う。
このような列毎のリコール動作を可能にするため、本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の列ｊ毎に図１６に示す電源ラッチ回路４１０−ｊをカラムゲート４００（図１０参照）に設ける。なお、図１６では、第ｊ列に対応した電源ラッチ回路４１０と第ｊ列に対応した列選択回路３００−ｊとの関係の理解が容易になるように、両者が併せて図示されている。

電源ラッチ回路４１０−ｊは、ラッチ回路４２０と、遅延回路４３５と、インバータ４３６と、レベルシフタ４３７とを有する。

ラッチ回路４２０は、Ｐチャネルトランジスタ４３１と、Ｎチャネルトランジスタ４３２および４３４と、インバータ４３３とにより構成されている。ここで、Ｐチャネルトランジスタ４３１のソースは、電源電圧ＶＤＤに固定されている。Ｎチャネルトランジスタ４３２は、ソースが接地され、ドレインがＰチャネルトランジスタ４３１のドレインと接続されている。そして、Ｎチャネルトランジスタ４３２のゲートには、列選択回路３００−ｊからの列選択電圧ＣＯＬｊが与えられる。インバータ４３３は、Ｎチャネルトランジスタ４３２およびＰチャネルトランジスタ４３１のドレイン同士の接続点の電圧を反転してＰチャネルトランジスタ４３１のゲートおよび遅延回路４３５に出力する。このインバータ４３３の出力ノードＮ２がラッチ回路４２０の出力ノードとなっている。Ｎチャネルトランジスタ４３４は、このラッチ回路４２０の出力ノードＮ２と接地線との間に介挿されている。このＮチャネルトランジスタ４３４のゲートにはパワーオンパルスＰＯＮが与えられる。

遅延回路４３５はラッチ回路４２０が出力ノードＮ２から出力する信号を所定時間Δｔ１だけ遅延させて出力する。インバータ４３６は、この遅延回路４３５の出力信号を反転して出力する。レベルシフタ４３７は、インバータ４３６の出力信号をレベルシフトして、第ｊ列の電源線駆動トランジスタ４０３−ｊに対する電源電圧ＶＤＣｊとして出力する。より具体的には、レベルシフタ４３７は、インバータ４３６の出力信号がＬｏｗレベルである場合に０Ｖを電源電圧ＶＤＣｊとして出力し、インバータ４３６の出力信号がＨｉｇｈレベルである場合に出力調整回路５０５が出力する電圧ＶＤＣを電源電圧ＶＤＣｊとして出力する。

図１７は、本実施形態におけるリコール動作の例を示すタイムチャートである。
本実施形態では、列選択回路３００−ｊ（ｊ＝０〜ｎ）により列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）を１つずつ順次Ｈｉｇｈレベルとし、各列ｊの不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）に対する電源電圧ＶＤＣｊの印加とビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢに対する基準ビット線電圧ＶＷＤの印加を順次行う。

さらに詳述すると、本実施形態では、電源投入時に、パワーオンパルスＰＯＮが発生すると、カラムゲート４００内の全ての列ｊ（ｊ＝０〜ｎ）に対応した各電源ラッチ回路４１０のラッチ回路４２０では、Ｎチャネルトランジスタ４３４がＯＮ、Ｐチャネルトランジスタ４３１がＯＮ、Ｎチャネルトランジスタ４３２のドレイン電圧がＶＤＤとなり、ノードＮ２がＬｏｗレベルにラッチされる。この結果、全ての列ｊの電源電圧ＶＤＣｊ（ｊ＝０〜ｎ）が０Ｖとなる。

その後、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、制御回路５０１は、ＶＷＤ＝−０．３Ｖを出力調整回路５０５に出力させる。このＶＷＤ＝−０．３Ｖは、書込回路８００によってデータ線ＤＬおよび反転データ線ＤＬＢに出力される。そして、列アドレスＡＤＤＹが最初の列アドレスＡＹ０に設定されると、第０列に対応した列選択電圧ＣＯＬ０がＨｉｇｈレベルとなり、ビット線ＢＩＴ０、反転ビット線ＢＩＴ０Ｂが−０．３Ｖになる。

そして、第０列に対応した列選択電圧ＣＯＬ０がＨｉｇｈレベルになると、第０列に対応した電源ラッチ回路４１０のラッチ回路４２０では、Ｎチャネルトランジスタ４３２がＯＮ、出力ノードＮ２がＨｉｇｈレベル、Ｐチャネルトランジスタ４３１がＯＦＦとなり、以後、ラッチ回路４２０の出力ノードＮ２はＨｉｇｈレベルを維持する。そして、ラッチ回路４２０の出力ノードＮ２はＨｉｇｈレベルになってから期間Δｔ１が経過すると、第０列に対応した電源電圧ＶＤＣ０が０Ｖから０．５Ｖに立ち上がる。これにより第０列の不揮発性メモリセルＭ００〜Ｍｍ０ではリコール動作が行われる。第０列に対応した電源ラッチ回路４１０のラッチ回路４２０の出力ノードＮ２は、その後もＨｉｇｈレベルを維持するため、第０列に対応した電源電圧ＶＤＣ０は、その後も０．５Ｖを維持する。

その後、期間Δｔ２が経過すると、列アドレスＡＤＤＹが次の列アドレスＡＹ１に切り換わり、第１列に対応した列選択電圧ＣＯＬ１がＨｉｇｈレベルとなり、ビット線ＢＩＴ１、反転ビット線ＢＩＴ１Ｂが−０．３Ｖになる。これに伴って、ビット線ＢＩＴ０、反転ビット線ＢＩＴ０Ｂは０Ｖに戻る。このように第０列の不揮発性メモリセルＭ００〜Ｍｍ０では、期間Δｔ２を利用してリコール動作が行われる。

そして、第１列に対応した列選択電圧ＣＯＬ１がＨｉｇｈレベルになると、第１列に対応した電源ラッチ回路４１０のラッチ回路４２０では、出力ノードＮ２がＨｉｇｈレベルになる。その後、期間Δｔ１が経過すると、第１列に対応した電源電圧ＶＤＣ１が０Ｖから０．５Ｖに立ち上がる。これにより第１列の不揮発性メモリセルＭ０１〜Ｍｍ１ではリコール動作が行われる。第１列に対応した電源電圧ＶＤＣ１は、その後も０．５Ｖを維持する。

次に、列アドレスＡＤＤＹが次の列アドレスに切り換えられ、同様に、第２列の不揮発性メモリセルＭ０２〜Ｍｍ２がリコールされる。アドレスがＡＹｎまで進み、最後の第ｎ列の不揮発性メモリセルＭ０ｎ〜Ｍｍｎのリコールが終了すると、リコール指示信号ＲＣＬがＬｏｗレベルとなり、期間ｔ３で、通常のＳＲＡＭ動作に移行する。

＜第６実施形態＞
上記第３実施形態では、ある列ｊのストア動作を行わせる際に、不揮発性記憶部１２ａの抵抗変化型素子Ｒ１および不揮発性記憶部１２ｂの抵抗変化型素子Ｒ２の両方に同時に電流を流した。これに対して、本実施形態では、抵抗変化型素子Ｒ１に対するストア動作と抵抗変化型素子Ｒ２に対するストア動作を分けて行う。さらに詳述すると、本実施形態では、ストア時に、１つの列ｊを選択している期間を２つの期間に分け、２つの期間の一方では、当該列ｊのビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢに第１の基準ビット線電圧を与えるとともに、当該列ｊの揮発性記憶部１１に対して第１の電源電圧を与え、２つの期間の他方では、当該列ｊのビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢに第２の基準ビット線電圧を与えるとともに、当該列ｊの揮発性記憶部１１に対して第２の電源電圧を与える。その際、第１の電源電圧と第１の基準ビット線電圧は、第１の電源電圧が第１の基準ビット線電圧よりも低く、第１の電源電圧の印加時において、第１の基準ビット線電圧と揮発性記憶部１１のノードＶ１またはＶ２のいずれか一方が出力するＬｏｗレベルの電圧との差分が不揮発性記憶部１２ａまたは１２ｂに電流を流す程度の印加電圧となり、かつ、第１の基準ビット線電圧と揮発性記憶部１１のノードＶ１またはＶ２のいずれか一方が出力するＨｉｇｈレベルの電圧との差分が不揮発性記憶部１２ａまたは１２ｂに電流を流さない程度の印加電圧となるように設定される。また、第２の電源電圧と第２の基準ビット線電圧は、第２の電源電圧が第２の基準ビット線電圧よりも高く、第２の電源電圧の印加時において、第２の基準ビット線電圧と揮発性記憶部１１のノードＶ１またはＶ２のいずれか一方が出力するＬｏｗレベルの電圧との差分が不揮発性記憶部１２ａまたは１２ｂに電流を流さない程度の印加電圧となり、かつ、第２の基準ビット線電圧と揮発性記憶部１１のノードＶ１またはＶ２のいずれか一方が出力するＨｉｇｈレベルの電圧との差分が不揮発性記憶部１２ａまたは１２ｂに電流を流す程度の印加電圧となるように設定される。

このようなストア動作を実現するため、本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の列ｊ毎に図１８に示すカラム電源制御部４４０−ｊをカラムゲート４００（図１０参照）に設ける。なお、図１８では、第ｊ列に対応したカラム電源制御部４４０ーｊと、列選択回路３００−ｊと、不揮発性メモリセルＭｋｊとの関係の理解が容易になるように、それらが併せて図示されている。

図１８に示すように、第ｊ列に対応したカラム電源制御部４４０は、ＮＡＮＤゲート４４１と、レベルシフタ４４２と、Ｎチャネルトランジスタ４４３および４４４とを有する。ＮＡＮＤゲート４４１は、第ｊ列の列選択回路３００−ｊが出力する列選択電圧ＣＯＬｊと、制御回路５０１が出力するタイミング信号ＴＰとが入力される。ここで、タイミング信号ＴＰは、列アドレスＡＤＤＹの切り換え周期の前半のΔｔ１の期間、Ｌｏｗレベルとなり、同周期の後半のΔｔ２の期間、Ｈｉｇｈレベルとなる信号である。ＮＡＮＤゲート４４１は、レベルシフト機能を有しており、Ｌｏｗレベルとして０Ｖを出力し、Ｈｉｇｈレベルとして電源電圧ＶＤＤにＮチャネルトランジスタ４４３の閾値電圧を加えた電圧を出力する。レベルシフタ４４２は、ＮＡＮＤゲート４４１の出力信号がＬｏｗレベルであるときはＨｉｇｈレベル、すなわち、電圧ＶＤＣにＮチャネルトランジスタ４４４の閾値電圧を加えた電圧を出力し、ＮＡＮＤゲート４４１の出力信号がＨｉｇｈレベルであるときはＬｏｗレベル、すなわち、０Ｖを出力する。Ｎチャネルトランジスタ４４３は、ＮＡＮＤゲート４４１の出力信号がＨｉｇｈレベルであるときにＯＮとなり、不揮発性ＲＡＭに対する電源電圧ＶＤＤを第ｊ列の不揮発性メモリに対する電源電圧ＶＤＣｊとして出力する。一方、Ｎチャネルトランジスタ４４４は、レベルシフタ４４２の出力信号がＨｉｇｈレベルであるときにＯＮとなり、出力調整回路５０５が出力する電圧ＶＤＣを第ｊ列の不揮発性メモリに対する電源電圧ＶＤＣｊとして出力する。

以上の構成において、ストア動作時に、列アドレスＡＤＤＹが第ｊ列を示すＡＹｊを維持する期間、第ｊ列に対応した列選択回路３００−ｊは、第ｊ列に対応した列選択電圧ＣＯＬｊをＨｉｇｈレベルにする。この結果、カラムゲート４００では、第ｊ列のカラムゲートスイッチＣＧｊおよびＣＧｊＢがＯＮとなり、データ線ＤＬがビット線ＢＩＴｊに、反転データ線ＤＬＢが反転ビット線ＢＩＴｊＢに接続される。

一方、列アドレスＡＤＤＹがＡＹｊを維持する期間の前半のΔｔ１の期間、タイミング信号ＴＰはＬｏｗレベルとなるので、Ｎチャネルトランジスタ４４３がＯＮとなり、電圧ＶＤＤが第ｊ列の不揮発性メモリに対する電源電圧ＶＤＣｊとして出力される。そして、後半のΔｔ２の期間になると、タイミング信号ＴＰがＨｉｇｈレベルになるので、Ｎチャネルトランジスタ４４４がＯＮとなり、電圧ＶＤＣが第ｊ列の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）に対する電源電圧ＶＤＣｊとして出力される。

図１９は本実施形態において行われるストア動作のバイアス条件を示す図である。本実施形態では、第ｊ列の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のストア動作が、上述のΔｔ１の期間を利用して行う第１ステップの動作と、上述のΔｔ２の期間を利用して行う第２ステップの動作に分かれている。

まず、第１ステップ（Δｔ１）では、第ｊ列の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）に対して電源電圧ＶＤＣｊとしてＶＤＤ＝０．５Ｖ（第１の電源電圧）を与え、ビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢに基準ビット線電圧ＶＷＤとして１．０Ｖ（第１の基準ビット線電圧）を与える。

この場合において、ある不揮発性メモリセルＭｋｊの揮発性記憶部１１がデータ“１”を記憶しているとすると、ノードＶ１は０．５Ｖ、ノードＶ２は０Ｖとなっている。この場合、ビット線ＢＩＴｊとノードＶ１との間の電圧は０．５Ｖ、反転ビット線ＢＩＴｊＢとノードＶ２との間の電圧は１．０Ｖとなる。従って、不揮発性記憶部１２ａの抵抗変化型素子Ｒ１には電流が流れず、抵抗変化型素子Ｒ１の抵抗値は変化しない。一方、不揮発性記憶部１２ｂの抵抗変化型素子Ｒ２にはフリー層からピン層に向かう電流が流れ、抵抗変化型素子Ｒ２の抵抗値は低くなる。

次に、第２ステップ（Δｔ２）では、第ｊ列の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）に対して電源電圧ＶＤＣｊとしてＶＤＣ＝１．０Ｖ（第２の電源電圧）を与え、ビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢに基準ビット線電圧ＶＷＤとして０Ｖ（第２の基準ビット線電圧）を与える。

ここで、不揮発性メモリセルＭｋｊの揮発性記憶部１１がデータ“１”を記憶していると、ノードＶ１は１．０、ノードＶ２は０Ｖとなっている。この場合、ビット線ＢＩＴｊとノードＶ１との間の電圧は−１．０Ｖ、反転ビット線ＢＩＴｊＢとノードＶ２との間の電圧は０Ｖとなる。従って、不揮発性記憶部１２ａの抵抗変化型素子Ｒ１にはピン層からフリー層に向かう電流が流れ、抵抗変化型素子Ｒ１の抵抗値は高くなる。一方、不揮発性記憶部１２ｂの抵抗変化型素子Ｒ２には電流が流れず、抵抗変化型素子Ｒ２の抵抗値は変化しない。

このように第１ステップおよび第２ステップを経ることにより、抵抗変化型素子Ｒ１は高抵抗、抵抗変化型素子Ｒ２は低抵抗となり、不揮発性メモリセルＭｋｊの“１”ストアが完了する。

以上、揮発性記憶部１１がデータ“１”を記憶している不揮発性メモリセルＭｋｊのストア動作について説明したが、揮発性記憶部１１がデータ“０”を記憶している不揮発性メモリセルＭｋｊにおいても同様な動作が行われる。

第１ステップ（Δｔ１）において、不揮発性メモリセルＭｋｊの揮発性記憶部１１がデータ“０”を記憶しているとすると、ノードＶ１は０Ｖ、ノードＶ２は０．５Ｖとなっている。この場合、ビット線ＢＩＴｊとノードＶ１との間の電圧は１．０Ｖ、反転ビット線ＢＩＴｊＢとノードＶ２との間の電圧は０．５Ｖとなる。従って、不揮発性記憶部１２ａの抵抗変化型素子Ｒ１にはフリー層からピン層に向かう電流が流れ、抵抗変化型素子Ｒ１の抵抗値は低くなる。一方、不揮発性記憶部１２ｂの抵抗変化型素子Ｒ２には電流が流れず、抵抗変化型素子Ｒ２の抵抗値は変化しない。

次に、第２ステップ（Δｔ２）では、不揮発性メモリセルＭｋｊの揮発性記憶部１１がデータ“０”を記憶していると、ノードＶ１は０Ｖ、ノードＶ２は１．０Ｖとなっている。この場合、不揮発性記憶部１２ａの抵抗変化型素子Ｒ１には電流が流れず、抵抗変化型素子Ｒ１の抵抗値は変化しない。一方、不揮発性記憶部１２ｂの抵抗変化型素子Ｒ２にはピン層からフリー層に向かう電流が流れ、抵抗変化型素子Ｒ２の抵抗値は高くなる。

このように第１ステップおよび第２ステップを経ることにより、抵抗変化型素子Ｒ１は低抵抗、抵抗変化型素子Ｒ２は高抵抗となり、不揮発性メモリセルＭｋｊの“０”ストアが完了する。

図２０は本実施形態におけるストア動作の詳細を示すタイムチャートである。図２０に示すように、ストア指示信号ＳＴＲがＨｉｇｈレベルになると、電源電圧ＶＤＣが０．５Ｖから１Ｖに上昇する。

そして、列アドレスＡＤＤＹが第０列の列アドレスＡＹ０に設定される期間の前半のΔｔ１の期間、第０列に対する電源電圧ＶＤＣ０を０．５Ｖとし、ビット線ＢＩＴ０および反転ビット線ＢＩＴ０Ｂを１．０Ｖとする。ここで、不揮発性メモリセルＭ００の揮発性記憶部１１が例えばデータ“１”を記憶しており、Ｖ１＝０．５Ｖ、Ｖ２＝０Ｖであったとすると、時間Δ１の間、ＶＤＣ０＝０．５Ｖ（＝ＶＤＤ）、ＢＩＴ０＝ＢＩＴ０Ｂ＝１．０Ｖ、Ｖ１＝０．５Ｖ、Ｖ２＝０Ｖとなる。この状態では、抵抗変化型素子Ｒ１には電圧が印加されず、書き込みが行われない。また、抵抗変化型素子Ｒ２には、負の電圧０．５Ｖが印加され、書き込みが行われる。

次に、列アドレスＡＤＤＹが第０列の列アドレスＡＹ０に設定される期間の後半のΔｔ２の期間、ＶＤＣ０＝１．０Ｖ、ＢＩＴ０＝ＢＩＴ０Ｂ＝０Ｖ、Ｖ１＝１．０Ｖ、Ｖ２＝０Ｖとなる。この状態では、抵抗変化型素子Ｒ１には、正の電圧が印加されて書き込みが行われ、抵抗変化型素子Ｒ２には、電流が流れない。

結果として、抵抗変化型素子Ｒ１は高抵抗、抵抗変化型素子Ｒ２は低抵抗に変化し、データ“１”がストアされる。

その後、列アドレスＡＤＤＹを順次インクリメントすれば、ＶＤＣ＝１．０Ｖの低電圧で、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のストア動作を行わせることができる。

＜第７実施形態＞
図２１は、この発明の第７実施形態である不揮発性ＲＡＭの構成を示す回路図である。上記第３実施形態（図１０）では不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の列ｊ単位でストア動作を行った。また、上記第５実施形態（図１６、図１７）では、揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の列ｊ単位でリコール動作を行った。これに対し、本実施形態では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の行ｋ単位でストア動作およびリコール動作を行う。

本実施形態では、列ｊ単位でのストア動作を行わないので、カラムゲート４５０は、上記第３実施形態（図１０）のカラムゲート４００が有していたレベルシフタ４０１−ｊ、Ｎチャネルトランジスタ４０２−ｊおよび４０３−ｊを有していない。

また、本実施形態における不揮発性ＲＡＭセルアレイ１５０では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の行ｋ毎に電源電圧ＶＤＣｋが供給されるようになっている。

そして、本実施形態では、行デコーダを構成する行選択回路２５０−ｋ（ｋ＝０〜ｍ）の構成が上記第３〜第６実施形態のものと異なっている。

図２２は本実施形態における行選択回路２５０−ｋの構成を示す回路図である。図２２において、行アドレス一致検出部２０１は、行アドレスＡＤＤＸが当該行ｋを示すときにＬレベルを出力する回路である。インバータ２０２は、この行アドレス一致検出部２０１の出力信号を反転してノードＮ３に出力する。従って、ノードＮ３は、行アドレスＡＤＤＸが当該行ｋを示すときにＨｉｇｈレベル、そうでないときにＬｏｗレベルとなる。ＮＯＲゲート２１０は、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方がＬｏｗレベルの場合にＨｉｇｈレベルを出力し、そうでない場合、すなわち、ストアモードまたはリコールモードのいずれかである場合にＬｏｗレベルを出力する。ＮＡＮＤゲート２１２は、ＮＯＲゲート２１０の出力信号がＨｉｇｈレベルである場合にノードＮ３の信号を反転して出力し、ＮＯＲゲート２１０の出力信号がＬｏｗレベルである場合にはＨｉｇｈレベルを出力する。インバータ２１３は、このＮＡＮＤゲート２１２の出力信号を反転し、第ｋ行の行選択電圧ＷＬｋとして出力する。従って、行選択電圧ＷＬｋは、ストアモードでもリコールモードでもなく、行アドレスＡＤＤＸが当該行ｋを示すときにＨｉｇｈレベルとなる。また、ストアモードまたはリコールモードでは行選択電圧ＷＬｋはＬｏｗレベルとなる。

ラッチ回路Ｌ２は、Ｎチャネルトランジスタ２０４および２０６と、インバータ２０５と、Ｐチャネルトランジスタ２０３とにより構成されている。このラッチ回路Ｌ２の構成は前掲図１６のラッチ回路４２０と同様である。このラッチ回路Ｌ２は、パワーオンパルスＰＯＮの発生によりノードＮ４がＬｏｗレベルに初期化され、その後、ノードＮ３がＨｉｇｈレベルに立ち上がると、ノードＮ４をＨｉｇｈレベルに立ち上げ、以後、ノードＮ４をＨｉｇｈレベルに維持する回路である。遅延回路２０７は、ノードＮ４の信号を所定時間Δｔ１だけ遅延させて出力する。インバータ２０８は、遅延回路２０７の出力信号を反転させて出力する。インバータ２２１は、ノードＮ３の信号を反転させて出力する。ＡＮＤ−ＯＲゲート２２２は、リコール指示信号ＲＣＬがＨｉｇｈレベルの場合にインバータ２０８の出力信号を選択し、信号ＲＣＬＢがＨｉｇｈレベル（すなわち、リコール指示信号ＲＣＬがＬｏｗレベル）の場合にインバータ２２１の出力信号を選択して出力する。レベルシフタ２０９は、ＡＮＤ−ＯＲゲート２２２の出力信号がＬｏｗレベルの場合は電圧ＶＤＣを、ＡＮＤ−ＯＲゲート２２２の出力信号がＨｉｇｈレベルの場合は電圧ＶＤＳを選択し、第ｋ行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に対する電源電圧ＶＤＣｋとして出力する。ここで、電圧ＶＤＳは、電源制御回路５１０により出力される電圧である。

図２３は本実施形態において行われるストア動作を示すタイムチャートである。ストア指示信号ＳＴＲがＨｉｇｈになると、電源制御回路５１０は、不揮発性メモリセルに供給するための電源電圧ＶＤＣを０．５Ｖから２．０Ｖに切り換える。また、ストア指示信号ＳＴＲがＨｉｇｈになると、行選択回路２５０−ｋ（ｋ＝０〜ｍ）は、行選択電圧ＷＬｋ（ｋ＝０〜ｍ）をＬｏｗレベルとする。また、ストアモードでは、リコール指示信号ＲＣＬがＬｏｗレベル（すなわち、信号ＲＣＬＢがＨｉｇｈレベル）となるので、行選択回路２５０−ｋ（ｋ＝０〜ｍ）では、ノードＮ３の信号がインバータ２２１、ＡＮＤ−ＯＲゲート２２２、レベルシフタ２０９を介し、第ｋ行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に対する電源電圧ＶＤＣｋとして出力される。そして、ストアモードにおいて、制御回路５０１は、一括選択信号ＡＳＥＬＢをＨｉｇｈレベルとする。これにより列選択回路３００−ｊ（ｊ＝０〜ｎ）は、全ての列の列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）をＨｉｇｈレベルとし、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）をデータ線ＤＬに、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）を反転データ線ＤＬＢに接続する。この結果、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝１．０Ｖが供給される。

ここで、行アドレスＡＤＤＸがΔｔ１の期間だけ第０行を示すＡＸ０になると、行選択回路２５０−０では、ノードＮ３がＨｉｇｈレベルとなるため、電圧ＶＤＣ＝２．０ＶがΔｔ１の期間だけ第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）に対する電源電圧ＶＤＣ０として出力される。この結果、第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）においてストア動作が行われる。

このとき、不揮発性メモリセルＭ００の揮発性記憶部１１にデータ“１”が記憶されているとすると、揮発性記憶部１１のノードＶ１が２．０Ｖ、ノードＶ２が０Ｖとなる。従って、不揮発性メモリセルＭ００の抵抗変化型素子Ｒ１には、ノードＶ１からビット線ＢＩＴ０へ向かう逆方向電流が流れ、抵抗変化型素子Ｒ１は高抵抗となる。一方、抵抗変化型素子Ｒ２には、反転ビット線ＢＩＴ０ＢからノードＶ２に向かう順方向電流が流れ、抵抗変化型素子Ｒ２は低抵抗となる。このようにして、不揮発性メモリセルＭ００では、データ“１”のストアが行われる。

次に、行アドレスＡＤＤＸが第１行を示すＡＸ１となると、期間Δｔ１だけ第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）に対する電源電圧ＶＤＣ１が２．０Ｖとなり、第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）においてストア動作が行われる。同様にして、全ての行の不揮発性メモリセルのストア動作が行われる。

全ての行の不揮発性メモリセルのストアが終了すると、ストア指示ＳＴＲがＬｏｗレベルになり、電源制御回路５１０が出力する電源電圧ＶＤＣおよび不揮発性ＲＡＭに対する電源電圧ＶＤＤが０Ｖに落ちる。

図２４は本実施形態において行われるリコール動作を示すタイムチャートである。不揮発性ＲＡＭに対する電源電圧ＶＤＤが０．５Ｖに立ち上がり、図示しない電源電圧検知回路がパワーオンパルスＰＯＮを発生すると、このパワーオンパルスＰＯＮにより不揮発性ＲＡＭの内部回路がリセットされる。例えば行選択回路２５０−ｋ（ｋ＝０〜ｍ）では、パワーオンパルスＰＯＮの発生により、ラッチ回路Ｌ２の出力ノードＮ４がＬｏｗレベルとなる。

次にリコール指示信号ＲＣＬがＨｉｇｈレベルになると、電源制御回路５１０は、基準ビット線電圧ＶＷＤを−０．３Ｖとする。書込回路８００は、この基準ビット線電圧ＶＷＤ＝−０．３Ｖをデータ線ＤＬおよび反転データ線ＤＬＢに出力する。また、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、制御回路５０１は、一括選択信号ＡＳＥＬＢをＬｏｗレベルとする。これにより列選択回路３００−ｊ（ｊ＝０〜ｎ）は、全ての列の列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）をＨｉｇｈレベルにする。この結果、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）がデータ線ＤＬに、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）が反転データ線ＤＬＢに接続され、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝−０．３Ｖが印加される。また、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、行選択回路２５０−ｋ（ｋ＝０〜ｍ）では、インバータ２０８の出力信号がＡＮＤ−ＯＲゲート２２２によって選択され、レベルシフタ２０９に供給される。

そして、行アドレスＡＤＤＸが第０行を示すＡＸ０になると、行選択回路２５０−０のラッチ回路Ｌ２の出力ノードＮ４がＨｉｇｈレベルに立ち上がり、その後、一定時間Δｔ１が経過したとき、レベルシフタ２０９が第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）に対する電源電圧ＶＤＣ０を０Ｖから０．５Ｖに立ち上げる。これにより第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）ではリコール動作が行われ、不揮発性記憶部１２ａおよび１２ｂに記憶されたデータが揮発性記憶部１１に転送される。

その後、時間Δｔ２が経過すると、行アドレスＡＤＤＸが切り換えられる。以下同様に、順次行アドレスを切り換えて、全ての行の不揮発性メモリセルのリコール動作を行う。最後の行の不揮発性メモリセルのリコール動作が完了すると、リコール指示信号ＲＣＬがＬｏｗレベルとなり、リコールモードが終了する。

ここで、注意すべきことは、リコール動作中は、全てのビット線および反転ビット線が−０．３Ｖになっており、揮発性記憶部１１のノードＶ１またはＶ２の一方からビット線または反転ビット線の一方に僅かながら電流が流れる点である。例えば、データ“１”のリコールの場合、Ｖ１＝０．５Ｖであり、ノードＶ１からビット線ＢＬ（−０．３Ｖ）に僅かながら電流が流れる。不揮発性メモリセルの数が多くなると、消費電流が多くなるので、このときは、ビット線および反転ビット線の電圧を最適化して、漏れ電流を最小にする必要がある。

＜他の実施形態＞
以上、この発明の第１〜第７実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）上記各実施形態では、ストア時、リコール時に、列アドレスまたは行アドレスを不揮発性ＲＡＭの外部から与え、この行アドレスを外部から切り換えることにより行単位でのストアおよびリコールを行った。しかし、そのようにする代わりに、例えばカウンタ等により順次変化する行アドレスを出力する行アドレス発生手段を不揮発性ＲＡＭ内に設け、この行アドレス発生手段が出力する行アドレスを利用してストアおよびリコールを行うようにしてもよい。

（２）上記各実施形態では、ＲＡＭセルアレイの全セルを揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、ＲＡＭセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のＳＲＡＭのメモリセルにより構成してもよい。すなわち、ＳＲＡＭの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。

（３）上記第１〜第７実施形態において、不揮発性メモリセルとして、図５の構成のものを使用するか、図７の構成のものを使用するかは任意である。

１０，１０ａ，Ｍｋｊ……不揮発性メモリセル、１１……揮発性記憶部、１２ａ，１２ｂ，１２ｃ，１２ｄ……不揮発性記憶部、Ｐ１，Ｐ２……Ｐチャネルトランジスタ、Ｎ１，Ｎ２，Ｔａ１，Ｔａ２……Ｎチャネルトランジスタ、Ｒ１，Ｒ２……抵抗変化型素子、ＩＮＶ１，ＩＮＶ２……インバータ、ＢＬ，ＢＬＢ，ＢＩＴｊ，ＢＩＴｊＢ……ビット線、１００，１５０……不揮発性ＲＡＭセルアレイ、２００……行デコーダ、３００……列デコーダ、４００，４５０……カラムゲート、６００……センスアンプ、７００……入出力バッファ、８００……書込回路、５００……制御部、５０１……制御回路、５１０……電源制御回路、２００−ｋ，２５０−ｋ……行選択回路、３００−ｊ……列選択回路、２０１，３０１……アドレス一致検出部、４２０，Ｌ２……ラッチ、２０７，４３５……遅延回路、３０３，４０１−ｊ，４３７，４４２，２０９……レベルシフタ。

Claims (8)

1. 不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
   前記不揮発性メモリセルは、
   揮発性記憶部と第１および第２の不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
   前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
   前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、
   前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第２の閾素子および第２の抵抗変化型素子を有し、
   前記第１の不揮発性記憶部では、前記第１の閾素子が前記第１のインバータの出力ノード側に、前記第１の抵抗変化型素子が前記ビット線側に設けられ、
   前記第２の不揮発性記憶部では、前記第２の閾素子が前記第２のインバータの出力ノード側に、前記第２の抵抗変化型素子が前記反転ビット線側に設けられており、
   前記第１および第２のインバータは、Ｐチャネルの電界効果トランジスタおよびＮチャネルの電界効果トランジスタからなるＣＭＯＳインバータであり、
   前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、電源電圧が前記第１および第２の不揮発性記憶部に電流を流すことが可能な印加電圧よりも大きく、かつ、基準ビット線電圧と前記電源電圧および前記基準ビット線電圧間の差電圧の両方が前記第１および第２の不揮発性記憶部に電流を流すことが可能な印加電圧よりも大きくなるように電圧値が決定された前記電源電圧と前記基準ビット線電圧を発生し、前記電源電圧を前記揮発性記憶部に供給するとともに、前記基準ビット線電圧を前記ビット線および前記反転ビット線に供給し、
   前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、前記ビット線および前記反転ビット線に前記第１および第２のインバータのＮチャネル電界効果トランジスタをＯＮさせない所定の電圧を与えた状態において、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
2. 前記リコール時に、前記第１または第２のインバータの出力ノードに介在する拡散層とその背景である半導体基板との間の接合が順方向バイアスされるときの当該出力ノードの電圧を下限値とし、かつ、この下限値に前記Ｎチャネル電界効果トランジスタの閾値電圧を加えた電圧を上限値とする範囲内の電圧をビット線および反転ビット線に与えることを特徴とする請求項１に記載の不揮発性メモリ。
3. 不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
   前記不揮発性メモリセルは、
   揮発性記憶部と第１および第２の不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
   前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
   前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、
   前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第２の閾素子および第２の抵抗変化型素子を有し、
   前記第１の不揮発性記憶部では、前記第１の抵抗変化型素子が前記第１のインバータの出力ノード側に、前記第１の閾素子が前記ビット線側に設けられ、
   前記第２の不揮発性記憶部では、前記第２の抵抗変化型素子が前記第２のインバータの出力ノード側に、前記第２の閾素子が前記反転ビット線側に設けられており、
   前記第１および第２のインバータは、Ｐチャネルの電界効果トランジスタおよびＮチャネルの電界効果トランジスタからなるＣＭＯＳインバータであり、
   前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、電源電圧が前記第１および第２の不揮発性記憶部に電流を流すことが可能な印加電圧よりも大きく、かつ、基準ビット線電圧と前記電源電圧および前記基準ビット線電圧間の差電圧の両方が前記第１および第２の不揮発性記憶部に電流を流すことが可能な印加電圧よりも大きくなるように電圧値が決定された前記電源電圧と前記基準ビット線電圧を発生し、前記電源電圧を前記揮発性記憶部に供給するとともに、前記基準ビット線電圧を前記ビット線および前記反転ビット線に供給し、
   前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、前記ビット線および前記反転ビット線に前記揮発性記憶部の通常動作時の電源電圧よりも高い電圧を与えた状態において、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
4. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
   前記不揮発性メモリセルは、
   揮発性記憶部と第１および第２の不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
   前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
   前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、
   前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第１の閾素子および第２の抵抗変化型素子を有し、
   前記不揮発性メモリは、
   データ線および反転データ線と、
   前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
   通常動作時には、書込データに応じた電圧であって、前記第１および第２の不揮発性記憶部に電流を流さない程度の低い電圧をデータ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記第１および第２の不揮発性記憶部にデータを書き込むストア時と、前記不揮発性メモリセルアレイにおいて前記第１および第２の不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記第１および第２の不揮発性記憶部に電流を流す基準ビット線電圧を前記データ線および前記反転データ線に出力する書込回路と、
   通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮとし、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとする行デコーダと、
   通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時時および前記リコール時には、前記不揮発性メモリセルアレイのストア対象またはリコール対象である各不揮発性メモリセルが接続されたビット線および反転ビット線を前記カラムゲートにより前記データ線および前記反転データ線に各々接続し、当該不揮発性メモリセルの揮発性記憶部に電源電圧を供給するための制御を行う列デコーダとを具備し、
   前記第１の不揮発性記憶部では、前記第１の閾素子が前記第１のインバータの出力ノード側に、前記第１の抵抗変化型素子が前記ビット線側に設けられ、
   前記第２の不揮発性記憶部では、前記第２の閾素子が前記第２のインバータの出力ノード側に、前記第２の抵抗変化型素子が前記反転ビット線側に設けられており、
   前記第１および第２のインバータは、Ｐチャネルの電界効果トランジスタおよびＮチャネルの電界効果トランジスタからなるＣＭＯＳインバータであり、
   前記リコール時に、前記不揮発性メモリセルアレイの全ての列について、前記ビット線および前記反転ビット線に前記第１および第２のインバータのＮチャネル電界効果トランジスタをＯＮさせない基準ビット線電圧を与え、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
5. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
   前記不揮発性メモリセルは、
   揮発性記憶部と第１および第２の不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
   前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
   前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、
   前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第１の閾素子および第２の抵抗変化型素子を有し、
   前記不揮発性メモリは、
   データ線および反転データ線と、
   前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
   通常動作時には、書込データに応じた電圧であって、前記第１および第２の不揮発性記憶部に電流を流さない程度の低い電圧をデータ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記第１および第２の不揮発性記憶部にデータを書き込むストア時と、前記不揮発性メモリセルアレイにおいて前記第１および第２の不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記第１および第２の不揮発性記憶部に電流を流す基準ビット線電圧を前記データ線および前記反転データ線に出力する書込回路と、
   通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮとし、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとする行デコーダと、
   通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時時および前記リコール時には、前記不揮発性メモリセルアレイのストア対象またはリコール対象である各不揮発性メモリセルが接続されたビット線および反転ビット線を前記カラムゲートにより前記データ線および前記反転データ線に各々接続し、当該不揮発性メモリセルの揮発性記憶部に電源電圧を供給するための制御を行う列デコーダとを具備し、
   前記第１の不揮発性記憶部では、前記第１の抵抗変化型素子が前記第１のインバータの出力ノード側に、前記第１の閾素子が前記ビット線側に設けられ、
   前記第２の不揮発性記憶部では、前記第２の抵抗変化型素子が前記第２のインバータの出力ノード側に、前記第２の閾素子が前記反転ビット線側に設けられており、
   前記第１および第２のインバータは、Ｐチャネルの電界効果トランジスタおよびＮチャネルの電界効果トランジスタからなるＣＭＯＳインバータであり、
   前記リコール時に、前記不揮発性メモリセルアレイの全ての列について、前記ビット線および前記反転ビット線に前記揮発性記憶部の通常動作時の電源電圧よりも高い基準ビット線電圧を与え、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
6. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
   前記不揮発性メモリセルは、
   揮発性記憶部と第１および第２の不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
   前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
   前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、
   前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第１の閾素子および第２の抵抗変化型素子を有し、
   前記不揮発性メモリは、
   データ線および反転データ線と、
   前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
   通常動作時には、書込データに応じた電圧であって、前記第１および第２の不揮発性記憶部に電流を流さない程度の低い電圧をデータ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記第１および第２の不揮発性記憶部にデータを書き込むストア時と、前記不揮発性メモリセルアレイにおいて前記第１および第２の不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記第１および第２の不揮発性記憶部に電流を流す基準ビット線電圧を前記データ線および前記反転データ線に出力する書込回路と、
   通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮとし、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとする行デコーダと、
   通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時時および前記リコール時には、前記不揮発性メモリセルアレイのストア対象またはリコール対象である各不揮発性メモリセルが接続されたビット線および反転ビット線を前記カラムゲートにより前記データ線および前記反転データ線に各々接続し、当該不揮発性メモリセルの揮発性記憶部に電源電圧を供給するための制御を行う列デコーダとを具備し、
   前記リコール時に、前記不揮発性メモリセルアレイの各列を順次選択し、当該列の前記ビット線および前記反転ビット線に所定の基準ビット線電圧を与え、当該列の前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
7. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、
   前記不揮発性メモリセルは、
   揮発性記憶部と第１および第２の不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
   前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
   前記第１の不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第１の閾素子および第１の抵抗変化型素子を有し、
   前記第２の不揮発性記憶部は、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第１の閾素子および第２の抵抗変化型素子を有し、
   前記不揮発性メモリは、
   データ線および反転データ線と、
   前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
   通常動作時には、書込データに応じた電圧であって、前記第１および第２の不揮発性記憶部に電流を流さない程度の低い電圧をデータ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記第１および第２の不揮発性記憶部にデータを書き込むストア時と、前記不揮発性メモリセルアレイにおいて前記第１および第２の不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記第１および第２の不揮発性記憶部に電流を流す基準ビット線電圧を前記データ線および前記反転データ線に出力する書込回路と、
   通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮとし、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとする行デコーダと、
   通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時時および前記リコール時には、前記不揮発性メモリセルアレイのストア対象またはリコール対象である各不揮発性メモリセルが接続されたビット線および反転ビット線を前記カラムゲートにより前記データ線および前記反転データ線に各々接続し、当該不揮発性メモリセルの揮発性記憶部に電源電圧を供給するための制御を行う列デコーダとを具備し、
   前記不揮発性メモリは、前記ストア時に、前記不揮発性メモリセルアレイの各列を順次選択し、１つの列を選択している期間を２つの期間に分け、前記２つの期間の一方では、当該列の前記ビット線および前記反転ビット線に第１の基準ビット線電圧を与えるとともに、当該列の前記揮発性記憶部に対して第１の電源電圧を与え、前記２つの期間の他方では、当該列の前記ビット線および前記反転ビット線に第２の基準ビット線電圧を与えるとともに、当該列の前記揮発性記憶部に対して第２の電源電圧を与えるものであり、
   前記第１の電源電圧と前記第１の基準ビット線電圧は、前記第１の電源電圧が前記第１の基準ビット線電圧よりも低く、前記第１の電源電圧の印加時において、前記第１の基準ビット線電圧と前記第１または第２のインバータのいずれか一方が出力するＬｏｗレベルの電圧との差分が前記第１または第２の不揮発性記憶部に電流を流す程度の印加電圧となり、かつ、前記第１の基準ビット線電圧と前記第１または第２のインバータのいずれか一方が出力するＨｉｇｈレベルの電圧との差分が前記第１または第２の不揮発性記憶部に電流を流さない程度の印加電圧となるように設定されており、
   前記第２の電源電圧と前記第２の基準ビット線電圧は、前記第２の電源電圧が前記第２の基準ビット線電圧よりも高く、前記第２の電源電圧の印加時において、前記第２の基準ビット線電圧と前記第１または第２のインバータのいずれか一方が出力するＬｏｗレベルの電圧との差分が前記第１または第２の不揮発性記憶部に電流を流さない程度の印加電圧となり、かつ、前記第２の基準ビット線電圧と前記第１または第２のインバータのいずれか一方が出力するＨｉｇｈレベルの電圧との差分が前記第１または第２の不揮発性記憶部に電流を流す程度の印加電圧となるように設定されていることを特徴とする不揮発性メモリ。
8. 前記第１および第２の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１〜７のいずれか１の請求項に記載の不揮発性メモリ。

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