KR100843144B1 - 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 다수의 제1 라인, 다수의 제2 라인 및 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로, 각 비휘발성 메모리 셀은 각 제1 라인 및 각 제2 라인과 커플링된 메모리 셀 어레이, 다수의 비휘발성 메모리 셀 중 적어도 하나의 비휘발성 메모리 셀을 선택하는 선택 회로, 및 다수의 비휘발성 메모리 셀 중 선택된 비휘발성 메모리 셀과 커플링된 제1 라인에, 라이트 동작시에는 라이트 전압을 제공하여 비휘발성 메모리 셀에 데이터를 라이트하고, 리드 동작시에는 클램프 전압을 제공하여 제1 라인을 클램핑하는 제1 라인 레벨 조절부와, 리드 동작시 선택된 비휘발성 메모리 셀을 흐르는 셀 전류에 의해 발생하는 제1 라인의 레벨 감소를 보상하기 위해 제1 라인에 보상 전류를 제공하는 보상부와, 리드 동작시 제1 라인의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 제1 라이트/리드 병합(mergence) 회로를 포함한다.
라이트/리드 병합 회로, 클램프

Description

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법{Nonvolatile memory device using variable resistive element and operating method thereof}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 사용되는 라이트/리드 병합 회로를 설명하기 위한 블록도이다.
도 3은 도 2의 비트 라인 레벨 조절부를 보다 구체적으로 도시한 블록도이다.
도 4는 도 2 및 도 3의 라이트/리드 병합 회로를 설명하기 위한 예시적 회로도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 라이트 동작 및 리드 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
1,2 : 메모리 셀 어레이 10: 라이트/리드 병합 회로
12: 프리차지부 14: 보상부
16: 디스차지부 18: 센스 앰프부
20: 비트 라인 레벨 조절부 22: 비교부
24: 전압 제공부 26: 라이트 전압 제공부
28: 클램프 전압 제공부
본 발명은 비휘발성 메모리 장치 및 그 구동방법에 관한 것으로, 보다 상세하게는 라이트/리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 저항 메모리 장치(RRAM: Resistive RAM), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 저항 메모리 셀은 상부 전극과 하부 전극 사이에 가변 저항 물질을 포함하고, 상부 및 하부 전극에 제공되는 전압에 따라 가변 저항 물질의 저항 레벨 이 변하는 특성을 갖는다. 이러한 저항성 메모리 셀에 대한 예로는 미국특허공개공보 2005-58009호, 미국특허공개공보 2004-27849호 등에 개시되어 있다. 특히, 가변 저항 물질 내에는 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트가 형성되어 있는데, 필라멘트가 일부 끊어져 있는 상태를 리셋 상태, 고저항 상태, 리셋 데이터(1데이터)로 정의하고, 필라멘트가 연결되어 있는 상태를 셋 상태, 저저항 상태, 셋 데이터(0데이터)로 정의한다.
필라멘트를 끊을 정도의 전압 레벨을 갖는 리셋 전압을 제공하여 저항 메모리 셀에 리셋 데이터를 라이트하고, 필라멘트를 다시 이을 수 있는 정도의 전압 레벨을 갖는 셋 전압을 제공하여 저항 메모리 셀에 셋 데이터를 라이트한다. 또한, 필라멘트 상태가 변하지 않을 정도의 낮은 전압 레벨을 갖는 전압을 제공하여, 저장되어 있는 데이터가 리셋 데이터인지 셋 데이터인지를 리드한다.
본 발명이 이루고자 하는 기술적 과제는, 라이트/리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 라이트/리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 다수의 제1 라인, 다수의 제2 라인 및 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로, 각 비휘발성 메모리 셀은 각 제1 라인 및 각 제2 라인과 커플링된 메모리 셀 어레이, 다수의 비휘발성 메모리 셀 중 적어도 하나의 비휘발성 메모리 셀을 선택하는 선택 회로, 및 다수의 비휘발성 메모리 셀 중 선택된 비휘발성 메모리 셀과 커플링된 제1 라인에, 라이트 동작시에는 라이트 전압을 제공하여 비휘발성 메모리 셀에 데이터를 라이트하고, 리드 동작시에는 클램프 전압을 제공하여 제1 라인을 클램핑하는 제1 라인 레벨 조절부와, 리드 동작시 선택된 비휘발성 메모리 셀을 흐르는 셀 전류에 의해 발생하는 제1 라인의 레벨 감소를 보상하기 위해 제1 라인에 보상 전류를 제공하는 보상부와, 리드 동작시 제1 라인의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 제1 라이트/리드 병합(mergence) 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 제1 라인 및 제2 라인과 커플링된 비휘발성 메모리 셀과, 제1 라인과 커플링된 센싱 노드를 포함하는 비휘발성 메모리 장치를 제공하고, 센싱 노드를 통해서 비휘발성 메모리 셀에 라이트 전압을 제공하여 데이터를 라이트하고, 센싱 노드를 디스차지하고, 센싱 노드를 프리차지하고, 센싱 노드를 클램프 전압 레벨로 클램핑하고, 센싱 노드에 보상 전류를 인가하면서, 센싱 노드의 전압 레벨 변화를 센싱하여 비휘발성 메모리 셀에 저장된 데이터를 리드한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 저항 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 자기 메모리 장치(MRAM: Magnetic RAM) 등과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1의 비휘발성 메모리 장치는 단방향(uni-directional) 저항 메모리 장치를 예로 들었으나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명이 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(1), 로우 선택 회로(60), 컬럼 선택 회로(50), 라이트/리드 병합 회 로(10)를 포함한다.
도면에서는 정확하게 표시하지 않았으나, 메모리 셀 어레이(1)는 다수의 비트 라인(BL), 다수의 워드 라인(WL) 및 다수의 비휘발성 메모리 셀(70)을 포함하고, 각 비휘발성 메모리 셀(70)은 각 비트 라인(BL), 각 워드 라인(WL)과 커플링된다.
비휘발성 메모리 셀(70)은 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자(Rc)와, 상기 가변 저항 소자(Rc)에 흐르는 셀 전류를 제어하기 위한 억세스 소자(Ac1)를 포함할 수 있다. 가변 저항 소자(Rc)는 내부에 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트가 형성되어 있을 수 있는데, 필라멘트가 일부 끊어져 있는 경우를 리셋 데이터로, 필라멘트가 연결되어 있는 경우를 셋 데이터로 정의할 수 있다. 이러한 가변 저항 소자는 예를 들어, NiO와 같은 물질을 사용할 수 있다. 여기서, 억세스 소자(Ac1)는 도면에서는 FET 트랜지스터를 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 다이오드, PNP 바이폴라 트랜지스터, NPN 바이폴라 트랜지스터 등이 사용될 수도 있다.
로우 선택 회로(60) 및 컬럼 선택 회로(50)는 각각 비휘발성 메모리 셀의 행 및 열을 지정함으로써, 다수의 비휘발성 메모리 셀(70) 중 라이트/리드하려는 비휘발성 메모리 셀(70)을 선택한다.
라이트/리드 병합 회로(10)는 선택된 비휘발성 메모리 셀(70)에서의 라이트 및 리드 동작을 하게 된다. 즉, 필라멘트를 끊을 정도의 전압 레벨을 갖는 리셋 전압(VRESET)을 제공하여 비휘발성 메모리 셀에 리셋 데이터를 라이트하고, 필라멘트 를 다시 이을 수 있는 정도의 전압 레벨을 갖는 셋 전압(VSET)을 제공하여 비휘발성 메모리 셀에 셋 데이터를 라이트한다. 또한, 필라멘트 상태가 변하지 않을 정도의 낮은 전압 레벨을 갖는 전압을 제공하여, 저장되어 있는 데이터가 리셋 데이터인지 셋 데이터인지를 리드한다. 여기서, 셋 전압(VSET)은 리셋 전압(VRESET)보다 전압 레벨이 높고, 클램프 전압(VRD)은 리셋 전압(VRESET)보다 전압 레벨이 낮다.
특히, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 라이트 동작을 하는 회로와 리드 동작을 하는 회로가 병합(merge)되어 있다. 구체적으로, 라이트 동작시 비휘발성 메모리 셀(70)과 커플링된 비트 라인(BL)에 리셋 전압(VRESET)과 셋 전압(VSET)을 제공하는 회로와, 리드 동작시 비트 라인을 클램핑하는 회로가 병합된다. 이에 대해서는 도 2 내지 도 5를 참조하여 구체적으로 후술한다.
한편, 본 발명의 일 실시예에서는 라이트/리드 병합 회로(10)가 비트 라인(BL)과 커플링되어 비휘발성 메모리 셀(70)에 데이터를 라이트하거나, 비휘발성 메모리 셀(70)로부터 데이터를 리드하는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 설계의 변경에 따라 워드 라인(WL)과 커플링되어 있을 수도 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 사용되는 라이트/리드 병합 회로를 설명하기 위한 블록도이고, 도 3은 도 2의 비트 라인 레벨 조절부를 보다 구체적으로 도시한 블록도이다. 도 4는 도 2 및 도 3의 라이트/리드 병합 회로를 설명하기 위한 예시적 회로도이다. 도 2 및 도 4에서는 설명의 편의를 위해서 컬럼 선택 회로, 로우 선택 회로, 선택된 비휘발성 메모리 셀을 함께 도시하였다.
우선, 도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 라이트/리드 병합 회로(10), 컬럼 선택 회로(50), 로우 선택 회로(60), 비휘발성 메모리 셀(70)을 포함한다.
도시된 비휘발성 메모리 셀(70)은 메모리 셀 어레이 내의 다수의 비휘발성 메모리 셀 중에서 라이트 또는 리드를 하기 위해 선택된 비휘발성 메모리 셀을 도시한 것이다. 구체적으로, 컬럼 선택 회로(50)는 컬럼 선택 신호(YSEL)를 제공받아 비트 라인(BL)을 선택하고, 로우 선택 회로(60)는 로우 선택 신호(XSEL)를 제공받아 워드 라인(WL)을 선택하여, 라이트 또는 리드할 비휘발성 메모리 셀(70)을 선택하게 된다.
라이트/리드 병합 회로(10)는 라이트 동작 및 리드 동작을 모두 수행할 수 있고, 이러한 라이트/리드 병합 회로(10)는 프리차지부(12), 보상부(14), 디스차지부(16), 센스 앰프부(18), 비트 라인 레벨 조절부(20)를 포함한다.
프리차지부(12)는 센스 앰프부(18)에 의한 센싱 동작에 선행되어, 센싱 노드(NS)를 통해서 비트 라인(BL)을 일정 레벨, 예를 들어, 전원 전압(VDD)으로 프리차지시킨다. 프리차지부(12)는 도 4에 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NS) 사이에 시리얼하게(serially) 커플링되고, 라이트 인에이블 신호(WE)를 게이트로 인가받는 PMOS 트랜지스터(MP1)와, 프리차지 제어 신호(VPRE)를 게이트로 인가받는 PMOS 트랜지스터(MP2)로 구성될 수 있다.
디스차지부(16)는 리드 동작이 시작될 때 프리차지부(12)에 의한 프리차지 동작보다 선행되어, 센싱 노드(NS)를 통해서 비트 라인(BL)을 일정 레벨, 예를 들 어, 접지 전압(VSS)로 디스차지시킨다. 구체적으로 설명하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는, 비트 라인(BL)과 커플링된 센싱 노드(NS)를 통해서 선택된 비휘발성 메모리 셀(70)에 리셋 전압과 셋 전압을 제공하여 데이터를 라이트하기도 하고, 센싱 노드(NS)를 통해서 선택된 비휘발성 메모리 셀(70)의 데이터를 리드하기도 한다. 따라서, 라이트 동작 후에 연속적으로 리드 동작을 할 경우, 라이트 동작시 리셋 전압 또는 셋 전압에 의해 높여진 센싱 노드(NS)의 전압 레벨이 리드 동작시에 영향을 미칠 수 있다. 따라서, 이를 방지하기 위해 리드 동작이 시작될 때 센싱 노드(NS)의 전압 레벨을 디스차지하게 된다. 디스차지부(16)는 도 4에 도시된 바와 같이, 센싱 노드(NS)와 접지 전압(VSS) 사이에 커플링되고, 디스차지 제어 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN1)로 구성될 수 있다.
보상부(14)는 프리차지부(12)의 프리차지 동작 후에 인에이블되어, 선택된 비휘발성 메모리 셀(70)을 관통하여 흐르는 셀 전류(Icell)에 의해 발생하는 비트 라인(BL)의 레벨 감소를 보상하기 위해, 센싱 노드(NS)를 통해서 비트 라인(BL)에 보상 전류를 제공하는 역할을 한다. 구체적으로 설명하면, 비휘발성 메모리 셀(70)이 셋 상태인 경우에는 가변 저항 소자(Rc)의 저항이 작기 때문에 셀 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 가변 저항 소자(Rc)의 저항이 크기 때문에 셀 전류(Icell)의 양이 작다. 여기서, 보상부(14)에서 제공하는 보상 전류의 양은 리셋 상태에서의 셀 전류(Icell)를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 상태에서의 센싱 노드(NS)의 레벨은 일정하게 유지되는 반면, 셋 상태에서의 센싱 노드(NS)의 레벨은 떨어지게 된다. 따라서, 리셋 상태에서의 센싱 노드(NS)의 레벨과 셋 상태에서의 센싱 노드(NS)의 레벨은 큰 차이를 갖게 되므로, 셋 상태와 리셋 상태를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다. 이러한 보상부(14)는 도 4에서 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NS) 사이에 시리얼하게 커플링되고, 라이트 인에이블 신호(WE)를 게이트로 인가받는 PMOS 트랜지스터(MP3)와, 보상 제어 신호(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP4)일 수 있다.
센스 앰프(18)는 센싱 노드(NS)의 레벨과 기준 레벨(REF)을 비교하여, 비교 결과를 출력한다. 본 발명의 일 실시예에서 센스 앰프(18)는 기준 전류에 대해 선택된 비휘발성 메모리 셀(70)의 비트 라인(BL)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있다.
비트 라인 레벨 조절부(20)는 리드 동작시에는 비트 라인(BL)에 클램핑 전압(VRD)을 제공하여 비트 라인(BL)을 리드하기 적절한 범위(즉, 가변 저항 소자의 임계 전압(Vth) 이하의 소정 레벨) 내로 클램핑하고, 라이트 동작시에는 비트 라인(BL)에 라이트 전압(VWT)(즉, 리셋 전압(VRESET) 또는 셋 전압(VSET))을 제공하여 비휘발성 메모리 셀에 데이터를 라이트한다. 여기서, 클램핑을 하는 이유는 가변 저항 소자가 임계 전압(Vth) 이상의 전압을 인가받으면, 선택된 비휘발성 메모리 셀(70)의 가변 저항 소자에 데이터가 라이트될 수도 있기 때문이다.
이러한 비트 라인 레벨 조절부(20)는 비교부(22), 전압 제공부(24), 라이트 전압 제공부(26), 클램프 전압 제공부(28)를 포함한다.
비교부(22)는 센싱 노드(NS)의 전압 레벨을 피드백(feedback)받아, 라이트 동작시에는 라이트 전압 제공부(26)로부터 제공되는 라이트 전압(VWT)(즉, 리셋 전압(VRESET) 또는 셋 전압(VSET))의 전압 레벨과, 센싱 노드(NS)의 전압 레벨을 비교하여 비교 결과(COMP)를 제공한다. 또한, 리드 동작시에는 클램프 전압 제공부(28)로부터 제공되는 클램프 전압(VRD)의 전압 레벨과, 센싱 노드(NS)의 전압 레벨을 비교하여 비교 결과(COMP)를 제공한다. 여기서, 셋 전압(VSET)은 리셋 전압(VRESET)보다 전압 레벨이 높고, 클램프 전압(VRD)은 리셋 전압(VRESET)보다 전압 레벨이 낮다.
전압 제공부(24)는 라이트 동작시에는 비교 결과(COMP)에 따라 센싱 노드(NS)를 라이트 전압(VWT))(즉, 리셋 전압(VRESET) 또는 셋 전압(VSET))의 전압 레벨로 조절하고, 리드 동작시에는 비교 결과(COMP)에 따라 센싱 노드(NS)를 클램프 전압(VRD)의 전압 레벨로 조절한다.
라이트 전압 제공부(26)는 라이트 전압(VWT)과 노드(NA) 사이에 커플링되고, 라이트 인에이블 신호의 상보 신호(WEB)가 게이트로 인가되는 PMOS 트랜지스터(MP6)일 수 있고, 클램프 전압 제공부(28)는 클램프 전압(VRD)와 노드(NA) 사이에 커플링되고, 라이트 인에이블 신호(WE)가 게이트로 인가되는 PMOS 트랜지스터(MP7)일 수 있다. 비교부(22)는 센싱 노드(NS)의 전압과 노드(NA)의 전압을 비교하여 비교 결과(COMP)를 출력하는 단위 이득 증폭기(unit gain amplifier)일 수 있다. 전압 제공부(24)는 외부 전원 전압(VEXT)과 센싱 노드(NS) 사이에 커플링되고 비교 결과(COMP)가 게이트로 인가되는 PMOS 트랜지스터(MP5)일 수 있다.
그런데, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 사용되는 비트 라인 레벨 조절부(20)는 센싱 노드(NS)의 전압 레벨을 피드백받아 다시 센싱 노드(NS)의 전압 레벨을 조절하는 구조를 갖고 있으므로, 비트 라인(BL) 또는 센싱 노드(NS)의 전압 레벨을 원하는 전압 레벨로 정확하게 조절할 수 있어, 라이트/리드 동작의 신뢰성이 높아진다. 즉, 라이트 동작시에 비트 라인(BL)의 전압 레벨을 리셋 전압(VRESET) 또는 셋 전압(VSET)으로 조절하거나, 리드 동작시에 비트 라인(BL)을 클램핑하는 것을 정확하게 할 수 있다. 또한, 클램프 전압(VRD)과 라이트 전압(VWT)는 제조자 또는 설계자가 용이하게 조절할 수 있는 부분에 해당하기 때문에, 예를 들어, 리드 동작시에 비트 라인(BL)을 클램핑시킬 전압 레벨을 조절하려면, 클램프 전압(VRD)을 조절함으로써 용이하게 조절할 수 있다.
또한, 하나의 비교부(22)에 라이트 전압 제공부(26)와 클램프 전압 제공부(28)가 모두 커플링되어 있으므로, 칩에서 차지하는 비교부(22)의 크기를 최소화시킬 수 있다.
이하에서는 도 2, 도 3 및 도 5를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 라이트 동작 및 리드 동작을 설명한다. 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 라이트 동작 및 리드 동작을 설명하기 위한 타이밍도이다. 도 5에서는 설명의 편의를 위해서, 라이트 동작 후에 리드 동작이 연속하여 이루어지는 것을 예로 들었으나, 이에 한정되는 것은 아니다.
우선 라이트 동작부터 설명한다.
라이트 인에이블 신호의 상보 신호(WEB)가 로우 레벨이 되었으므로, 라이트 동작이 시작된다. 입력된 어드레스(XAi)에 동기되어 컬럼 선택 신호(YSEL)가 하이 레벨이 되고 비트 라인(BL)이 선택된다.
이어서, 컬럼 선택 신호(YSEL)에 동기되어 로우 선택 신호(XSEL)가 하이 레벨이 되고, 이에 따라 워드 라인(WL)이 선택된다.
한편, 라이트/리드 병합 회로(10)는 라이트 인에이블 신호의 상보 신호(WEB)가 로우 레벨이 되어 있으므로, 선택된 비트 라인(BL)에 라이트 전압(VWT)(리셋 전압(VRESET) 또는 셋 전압(VSET))을 제공하여, 선택된 비휘발성 메모리 셀에 데이터를 기입한다.
다음으로, 리드 동작을 설명한다.
우선 라이트 인에이블 신호의 상보 신호(WEB)가 하이 레벨이 되었으므로, 리드 동작이 시작된다. 입력된 어드레스(XAi)에 동기되어 컬럼 선택 신호(YSEL)가 하이 레벨이 되고 비트 라인(BL)이 선택된다.
이어서, 디스차지 제어 신호(PDIS)가 하이 레벨이 되어, 센싱 노드(NS)를 통해서 비트 라인(BL)을 디스차지한다. 라이트 동작 후에 연속적으로 리드 동작을 할 경우, 라이트 동작시 리셋 전압 또는 셋 전압에 높여진 센싱 노드(NS)의 전압 레벨이 리드 동작시에 영향을 미칠 수 있다. 따라서, 이를 방지하기 위해 리드 동작이 시작될 때 센싱 노드(NS)의 전압 레벨을 디스차지하게 된다.
이어서, 프리차지 제어 신호(VPRE)가 로우 레벨이 되어, 센싱 노드(NS)를 통해서 비트 라인(BL)을 프리차지한다.
이어서, 로우 선택 신호(XSEL)가 하이 레벨이 되어 워드 라인(WL)을 선택한다.
한편, 라이트/리드 병합 회로(10)는 라이트 인에이블 신호의 상보 신호(WEB)가 하이 레벨이 되어 있으므로, 선택된 비트 라인(BL)의 레벨을 데이터를 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 가변 저항 소자의 임계 전압(Vth) 이하의 소정 레벨 내로 클램핑시킨다.
또한, 보상부(14)는 선택된 비휘발성 메모리 셀(70)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 레벨 감소를 보상하기 위해, 센싱 노드(NS)에 보상 전류를 제공한다.
이와 같은 상태에서, 선택된 비휘발성 메모리 셀(70)의 저항에 의존적인 셀 전류(Icell)가 발생하는 데, 비휘발성 메모리 셀(70)이 셋 상태인 경우에는 가변 저항 소자의 저항이 작기 때문에 셀 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 가변 저항 소자의 저항이 크기 때문에 셀 전류(Icell)의 양이 작다. 그런데, 보상부(14)에서 보상 전류를 일정하게 제공하고 있으므로, 리셋 상태라면 센싱 노드(NS)의 레벨은 떨어지지 않고 유지되고, 셋 상태라면 센싱 노드(NS)의 레벨은 떨어지게 된다. 따라서, 센스 앰프(18)는 리셋 상태에서의 센싱 노드(NS)의 레벨과 기준 레벨(VREF)의 차이인 ΔH를 센싱하거나, 셋 상태에서의 센싱 노드(NS)의 레벨과 기준 레벨(VREF)의 차이인 ΔL를 센싱한다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 6의 비휘발성 메모리 장치는 양방향(bi-directional) 저항 메모 리 장치를 예로 들었으나, 이에 한정되는 것은 아니다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(2), 로우 선택 회로(60), 컬럼 선택 회로(50), 제1 라이트/리드 병합 회로(10), 제2 라이트/리드 병합 회로(30)를 포함한다.
메모리 셀 어레이(2)는 도면에서는 정학하게 표시하지 않았으나, 다수의 비트 라인(BL), 다수의 센스 라인(SL) 및 다수의 비휘발성 메모리 셀(71)을 포함하고, 각 비휘발성 메모리 셀(71)은 각 비트 라인(BL), 각 센스 라인(SL)과 커플링된다. 여기서, 비휘발성 메모리 셀(71)은 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자(Rc)와, 상기 가변 저항 소자(Rc)에 흐르는 셀 전류를 제어하기 위한 억세스 소자(Ac2)를 포함할 수 있다. 가변 저항 소자(Rc)는 예를 들어, 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)을 사용할 수 있다. 가변 저항 소자(Rc)로 페로브스카이트를 예로 들었으나, 이에 한정되는 것은 아니다. 억세스 소자(Ac2)로는 서로 다른 방향으로 배치된 2개의 다이오드일 수 있다.
제1 및 제2 라이트/리드 병합 회로(10, 30)는 선택된 비휘발성 메모리 셀(70)에서의 라이트 및 리드 동작을 하게 된다. 제1 라이트/리드 병합 회로(10)는 선택된 비휘발성 메모리 셀(70)에 셋 전압(VSET)을 제공하여 셋 데이터를 라이트하고, 제2 라이트/리드 병합 회로(10)는 선택된 비휘발성 메모리 셀(70)에 리셋 전압(VRESET)을 제공하여 리셋 데이터를 라이트한다. 이러한 제1 및 제2 라이트/리드 병합 회로(10, 30)는 도 2 및 도 3을 참조하여 전술하였듯이, 프리차지부(12), 보상부(14), 디스차지부(16), 센스 앰프부(18), 비트 라인 레벨 조절부(20)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 장치의 비트 라인 레벨 조절부는 센싱 노드 또는 센싱 노드의 전압 레벨을 피드백받아 다시 센싱 노드의 전압 레벨을 조절하는 구조를 갖고 있으므로 비트 라인 또는 센싱 노드의 전압 레벨을 원하는 전압 레벨로 정확하게 조절할 수 있어, 라이트/리드 동작의 신뢰성이 높아진다. 즉, 라이트 동작시에 비트 라인의 전압 레벨을 리셋 전압 또는 셋 전압으로 조절하거나, 리드 동작시에 비트 라인을 클램핑 전압으로 클램핑하는 것을 정확하게 할 수 있다.

Claims (17)

  1. 다수의 제1 라인, 다수의 제2 라인 및 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이로, 상기 각 비휘발성 메모리 셀은 각 제1 라인 및 각 제2 라인과 커플링된 메모리 셀 어레이;
    상기 다수의 비휘발성 메모리 셀 중 적어도 하나의 비휘발성 메모리 셀을 선택하는 선택 회로; 및
    상기 다수의 비휘발성 메모리 셀 중 선택된 비휘발성 메모리 셀과 커플링된 제1 라인에, 라이트 동작시에는 라이트 전압을 제공하여 상기 비휘발성 메모리 셀에 데이터를 라이트하고, 리드 동작시에는 클램프 전압을 제공하여 상기 제1 라인을 클램핑하는 제1 라인 레벨 조절부와, 상기 리드 동작시 상기 선택된 비휘발성 메모리 셀을 흐르는 셀 전류에 의해 발생하는 상기 제1 라인의 레벨 감소를 보상하기 위해 상기 제1 라인에 보상 전류를 제공하는 보상부와, 상기 리드 동작시 상기 제1 라인의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 제1 라이트/리드 병합(mergence) 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 라인과 커플링된 센싱 노드를 포함하고,
    상기 제1 라인 레벨 조절부는 상기 센싱 노드의 전압 레벨을 피드백(feedback)받아, 라이트 동작시에는 상기 센싱 노드의 전압 레벨과 라이트 전압 의 전압 레벨을 비교하여 비교 결과를 출력하고, 상기 리드 동작시에는 상기 센싱 노드의 전압 레벨과 클램프 전압의 전압 레벨을 비교하여 비교 결과를 출력하는 비교부와, 상기 라이트 동작시에는 상기 비교 결과에 따라 상기 센싱 노드의 전압 레벨을 라이트 전압의 전압 레벨로 조절하고, 상기 리드 동작시에는 상기 비교 결과에 따라 상기 센싱 노드의 전압 레벨을 클램프 전압의 전압 레벨로 조절하는 전압 제공부를 포함하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 라이트 전압은 상기 비휘발성 메모리 셀에 셋 데이터를 기입하기 위한 셋 전압과, 리셋 데이터를 기입하기 위한 리셋 전압을 포함하고, 상기 셋 전압은 상기 리셋 전압보다 전압 레벨이 높은 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 클램프 전압은 상기 리셋 전압보다 전압 레벨이 낮은 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 라이트/리드 병합 회로는 상기 제1 라인을 일정 전압 레벨로 프리차지하는 프리차지부를 더 포함하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 라이트/리드 병합 회로는 상기 제1 라인을 일정 전압 레벨로 디스차지하는 디스차지부를 더 포함하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 비휘발성 메모리 셀에 흐르는 셀 전류는 단방향으로 (uni-directional) 흐르는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제1 라인은 비트 라인이고, 상기 제2 라인은 워드 라인인 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 다수의 비휘발성 메모리 셀 중 선택된 비휘발성 메모리 셀과 커플링된 제2 라인에, 라이트 동작시에는 상기 라이트 전압을 제공하여 상기 비휘발성 메모리 셀에 데이터를 라이트하고, 리드 동작시에는 클램프 전압을 제공하여 상기 제2 라인을 클램핑하는 제2 라인 레벨 조절부와, 상기 리드 동작시 상기 선택된 비휘발성 메모리 셀을 흐르는 셀 전류에 의해 발생하는 상기 제2 라인의 레벨 감소를 보상하기 위해 상기 제2 라인에 보상 전류를 제공하는 보상부와, 상기 리드 동작시 상기 제2 라인의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부 를 포함하는 제2 라이트/리드 병합(mergence) 회로를 더 포함하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 제2 라인과 커플링된 센싱 노드를 포함하고,
    상기 제2 라인 레벨 조절부는 상기 센싱 노드의 전압 레벨을 피드백(feedback)받아, 라이트 동작시에는 상기 센싱 노드의 레벨과 라이트 전압 레벨을 비교하여 비교 결과를 출력하고, 상기 리드 동작시에는 상기 센싱 노드의 레벨과 클램프 전압 레벨을 비교하여 비교 결과를 출력하는 비교부와, 상기 라이트 동작시에는 상기 비교 결과에 따라 상기 센싱 노드의 레벨을 라이트 전압 레벨로 조절하고, 상기 리드 동작시에는 상기 비교 결과에 따라 상기 센싱 노드의 레벨을 클램프 전압 레벨로 조절하는 전압 제공부를 포함하는 비휘발성 메모리 장치.
  11. 제 9항에 있어서,
    상기 비휘발성 메모리 셀에 흐르는 셀 전류는 양방향으로 (bi-directional) 흐르는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 라인은 비트 라인이고, 상기 제2 라인은 센스 라인인 비휘발성 메모리 장치.
  13. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자와, 상기 가변 저항 소자에 흐르는 셀 전류를 제어하기 위한 억세스 소자를 포함하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 가변 저항 소자는 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트(filament)를 포함하는 비휘발성 메모리 장치.
  15. 제1 라인 및 제2 라인과 커플링된 비휘발성 메모리 셀과, 상기 제1 라인과 커플링된 센싱 노드를 포함하는 비휘발성 메모리 장치를 제공하고,
    상기 센싱 노드를 통해서 상기 비휘발성 메모리 셀에 라이트 전압을 제공하여 데이터를 라이트하고,
    상기 센싱 노드를 디스차지하고,
    상기 센싱 노드를 프리차지하고,
    상기 센싱 노드를 클램프 전압 레벨로 클램핑하고,
    상기 센싱 노드에 보상 전류를 인가하면서, 상기 센싱 노드의 전압 레벨 변화를 센싱하여 상기 비휘발성 메모리 셀에 저장된 데이터를 리드하는 비휘발성 메모리 장치의 구동 방법.
  16. 제 15항에 있어서,
    상기 라이트 전압은 상기 비휘발성 메모리 셀에 셋 데이터를 기입하기 위한 셋 전압과, 리셋 데이터를 기입하기 위한 리셋 전압을 포함하고, 상기 셋 전압은 상기 리셋 전압보다 전압 레벨이 높은 비휘발성 메모리 장치의 구동 방법.
  17. 제 16항에 있어서,
    상기 클램프 전압은 상기 리셋 전압보다 전압 레벨이 낮은 비휘발성 메모리 장치의 구동 방법.
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