TWI490864B - 電阻式記憶體 - Google Patents

Description

電阻式記憶體

本發明為一種記憶體，特別是一種利用多個記憶胞儲存單一位元的電阻式記憶體。

快閃記憶體係為一種可以被電抹除並且重新寫入的非易失性記憶體，並且主要係應用在記憶卡與USB快閃隨身碟，藉以作為一般的儲存與電腦裝置和數位產品間的資料之轉運。

快閃記憶體係包括眾多的記憶區塊，並且每一記憶區塊具有複數個用以儲存資料的儲存記憶體頁面。快閃記憶體係以記憶區塊為單元進行抹除，而以儲存記憶體頁面為單位進行寫入。換言之，當快閃記憶體之資料被抹除時，快閃記憶體之一記憶區塊中的所有儲存記憶體頁面都必須要被一起抹除。此外，資料僅可以被寫入至未儲存資料的儲存記憶體頁面或已抹除的儲存記憶體頁面。

然而，快閃記憶體中每個記憶區塊僅可以被抹除一定次數。當一記憶區塊之抹除次數超過一臨界值時，該記憶區塊將無法被正確地寫入，並且由該記憶區塊讀取出資料時將可能發生錯誤。

此外，快閃記憶體仍面臨著操作電壓過大、操作速度慢、耐久力不夠等缺點。為了克服前述缺點，電阻式記憶體(RRAM)為目前業界所研發出之眾多新穎記憶體之一，其係利用可變電阻的原理來製作非揮發性記憶體，且擁有低功率消耗、面積小及操作速度快等優點。

第1圖為習知之一電阻式記憶體的一記憶胞的示意圖。記憶胞10包括電晶體T1以及金屬-絕緣體-金屬元件(metal-insulator-metal，MIM)11。MIM元件11可透過端點N被施加一偏壓，改變該MIM元件11的電阻值。當該記憶胞10被讀取時，透過位元線送出一讀取電壓至該MIM元件11，並根據電流值的變化來判定記憶胞所儲存的資料的邏輯狀態為何。然而，受限於電阻式記憶體的元件特性，過度頻繁的寫入電阻式記憶體會造成電阻式記憶體內的記憶胞失效，發生錯誤。

本發明的一實施例為一種電阻式記憶體，包括複數個記憶胞，其中每一記憶胞包括一第一記憶元件以及一第二記憶元件。第一記憶元件耦接在一電源線與一位元線之間，儲存一第一資料。第二記憶元件，耦接在電源線與該位元線之間，儲存第一資料。當該記憶胞被讀取時，根據流經第一記憶元件的一第一電流與流經第一記憶元件的一第二電流產生的一讀取電流與一參考電流判斷第一資料的一邏輯準位。

本發明的另一實施例提供一種電阻式記憶體，包括複數個記憶胞，其中每一記憶胞包括一第一串聯結構與一第二串聯結構。第一串聯結構，包括一第一記憶元件與一第二記憶元件。第一記憶元件耦接一電源線，儲存一第一資料。第二記憶元件耦接第一記憶元件與一第一位元線，儲存該第一資料。一第二串聯結構，包括一第三記憶元件，耦接於電源線與一第二位元線之間，儲存第一資料。當記憶胞被讀取時，根據第一串聯結構的一第一電阻值與第二串聯結構的一第二電阻值判斷第一資料的一邏輯準位。

第2圖為根據本發明之一電阻式記憶體的一記憶胞的一實施例的示意圖。記憶胞20用以儲存一位元的資料，包括一第一記憶元件21、一第二記憶元件22、一第三記憶元件23以及開關裝置SW1、SW2與SW3。在本實施例與以下說明書中，記憶元件皆是指電阻式記憶元件。當要對記憶胞20寫入資料時，控制信號控制開關裝置SW1、SW2與SW3被導通，使得第一記憶元件21、第二記憶元件22與第三記憶元件23同時被寫入資料且儲存相同的資料。第一記憶元件21、第二記憶元件22與第三記憶元件23利用外加電壓在高電阻態與低電阻態中切換，以記錄邏輯1與0。當要讀取記憶胞20儲存的資料時，對記憶胞20施加一讀取電壓，接著從位元線BL讀取流經第一記憶元件21、第二記憶元件22與第三記憶元件23的電流的總和。若此時記憶胞20儲存的資料為邏輯1，則第一記憶元件21、第二記憶元件22與第三記憶元件23都位於高電阻態，因此讀取到的電流應為0。若此時記憶胞20儲存的資料為邏輯0，則第一記憶元件21、第二記憶元件22與第三記憶元件23都位於低電阻態，因此讀取到的電流為I。因此在判斷記憶胞20儲存的資料為邏輯1或0時，可將讀取到的電流與一參考電流I’比較。若讀取到的電流大於參考電流I’，則可知此時記憶胞20儲存的資料為邏輯0。若讀取到的電流小於參考電流I’，則可知此時記憶胞20儲存的資料為邏輯1。在本實施例中，參考電流I’的大小為電流I的一半。

當第一記憶元件21失效時，利用本發明的記憶胞結構，仍可正確的儲存資訊。以下以第一記憶元件21失效為例說明。

當第一記憶元件21失效且只能維持在高電阻態時，若此時記憶胞20儲存的資料為邏輯0時，從位元線BL上讀取到的電流為2I/3。記憶體控制器將BL上讀取到的電流與參考電流I’比較後，仍可正確地判讀此時記憶胞20儲存的資料為邏輯0。

當第一記憶元件21失效且只能維持在低電阻態時，若此時記憶胞20儲存的資料為邏輯0時，從位元線BL上讀取到的電流為I。記憶體控制器將BL上讀取到的電流與參考電流I’比較後，仍可正確地判讀此時記憶胞20儲存的資料為邏輯0。

當第一記憶元件21失效且只能維持在高電阻態時，若此時記憶胞20儲存的資料為邏輯1時，從位元線BL上讀取到的電流為1。記憶體控制器將BL上讀取到的電流與參考電流I’比較後，仍可正確地判讀此時記憶胞20儲存的資料為邏輯1。

當第一記憶元件21失效且只能維持在低電阻態時，若此時記憶胞20儲存的資料為邏輯1時，從位元線BL上讀取到的電流為I/3。記憶體控制器將BL上讀取到的電流與參考電流I’比較後，仍可正確地判讀此時記憶胞20儲存的資料為邏輯1。

雖然第2圖的實施例中，記憶胞是以包括三個記憶元件為例說明，但非將本發明限制於此。包括4個、5個或更多數量的記憶元件的記憶胞亦可應用在本發明。此外，透過多個記憶元件組成的記憶胞，其中每個記憶元件可承受的電流也相對較小，因此每個記憶元件的大小也相對習知以單一記憶元件做為記憶胞的記憶元件來得小。

第3圖為根據本發明之一電阻式記憶體的一記憶胞的另一實施例的示意圖。記憶胞30包括一電晶體T1、一電晶體T2、一電晶體T3、一第一記憶元件31、一第二記憶元件32、一第三記憶元件33、一字線WL以及一位元線BL。電晶體T1包括一第一端耦接位元線BL、一第二端耦接第一記憶元件31以及一控制端耦接字線WL。電晶體T2包括一第一端耦接位元線BL、一第二端耦接第二記憶元件32以及一控制端耦接字線WL。電晶體T3包括一第一端耦接位元線BL、一第二端耦接第三記憶元件33以及一控制端耦接字線WL。當字線WL的電壓為一第一電壓準位時，電晶體T1、電晶體T2以及電晶體T3被導通，此時記憶體控制器可讀取位元線BL上的電壓、電流或電阻值來判斷記憶胞30儲存的資料。同樣地，若第一記憶元件31、第二記憶元件32與第三記憶元件33中的一個損壞了，記憶體控制器仍可正確地讀取記憶胞30儲存的資料。詳細的運作方式請參考第2圖之敘述，在此不贅述。

第4圖為根據本發明之一電阻式記憶體的一記憶胞的另一實施例的示意圖。記憶胞40用以儲存一位元的資料，包括一第一記憶元件41、一第二記憶元件42、一第三記憶元件43以及開關裝置SW1與SW2。第一記憶元件41、第二記憶元件42以及開關裝置SW1形成一第一串聯結構，耦接在電源VDD與第一位元線BL之間。第三記憶元件43與開關裝置SW2形成一第二串聯結構，耦接在電源VDD與第二位元線之間，其中第一串聯結構與第二串聯結構並聯。

第一記憶元件41、第二記憶元件42與第三記憶元件43利用外加電壓在高電阻態與低電阻態中切換，以記錄邏輯1與0。當要讀取記憶胞40儲存的資料時，對記憶胞40施加一讀取電壓，接著從第一位元線BL與第二位元線讀取流經第一記憶元件41與第二記憶元件42的一第一電流與流經第三記憶元件43的第二電流，並根據該第一電流與該第二電流來判斷此時第一串聯結構的一第一電阻值與第二串聯結構的一第二電阻值。接著根據第一電阻值與第二電阻值來判斷記憶胞40儲存的資料。為更詳細說明，請參考第5圖。第5圖為根據第4圖電阻式記憶體的一記憶胞的一真值表。從真值表中可以發現，如果記憶胞儲存的資料為邏輯準位1的話，從第一位元線BL讀取到的第一電阻值必大於從第二位元線讀取到的第二電阻值。如果記憶胞儲存的資料為邏輯準位0的話，從第一位元線BL讀取到的第一電阻值必小於或等於從第二位元線讀取到的第二電阻值。

第6圖為根據本發明之一電阻式記憶體的一記憶胞的另一實施例的示意圖。記憶胞60用以儲存一位元的資料，包括一第一記憶元件61、一第二記憶元件62、一第三記憶元件63以及開關裝置SW1與SW2。第一記憶元件61、第二記憶元件62以及開關裝置SW1形成一第一串聯結構66a，耦接在電源VDD與端點N1之間。第三記憶元件63與開關裝置SW2形成一第二串聯結構66b，耦接在電源VDD與端點N2之間，其中第一串聯結構66a與第二串聯結構66b並聯。比較器65耦接端點N1與N2，並輸出對應記憶胞60所儲存的資料的一輸出資料。

第一記憶元件61、第二記憶元件62與第三記憶元件63利用外加電壓在高電阻態與低電阻態中切換，以記錄邏輯1與0。當要讀取記憶胞60儲存的資料時，對記憶胞60施加一讀取電壓，接著從第一位元線BL與第二位元線讀取流經第一記憶元件61與第二記憶元件62的一第一電流與流經第三記憶元件63的第二電流，並根據該第一電流與該第二電流來判斷此時第一串聯結構66a的一第一電阻值與第二串聯結構66b的一第二電阻值。接著根據第一電阻值與第二電阻值來判斷記憶胞60儲存的資料。如果記憶胞60儲存的資料為邏輯準位1的話，從第一位元線BL讀取到的第一電阻值必大於從第二位元線讀取到的第二電阻值。如果記憶胞儲存的資料為邏輯準位0的話，從第一位元線BL讀取到的第一電阻值必小於或等於從第二位元線讀取到的第二電阻值。因此比較器65較佳可以設計為比較第一串聯結構66a的第一電阻值與第二串聯結構66b的第二電阻值。如果第一電阻值大於第二電阻值，則輸出邏輯1的資料。如果第一電阻值小於等於第二電阻值，則輸出邏輯0的資料。另外，比較器65亦可設計為比較流經第一記憶元件61與第二記憶元件62的第一電流與流經第三記憶元件63的第二電流的大小。如果第一電流小於第二電流，則輸出邏輯1的資料。如果第一電流大於等於第二電流，則輸出邏輯0的資料。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

10、20、30、40、60．．．記憶胞

11．．．MIM元件

21、31、41、61．．．第一記憶元件

22、32、42、62．．．第二記憶元件

23、33、43、63．．．第三記憶元件

SW1、SW2、SW3．．．開關裝置

T1、T2、T3．．．電晶體

65．．．比較器

66a．．．第一串聯結構

66b．．．第二串聯結構

BL．．．位元線

VDD．．．電源

第1圖為習知之一電阻式記憶體的一記憶胞的示意圖。

第2圖為根據本發明之一電阻式記憶體的寫入方法之一實施例的流程圖。

第3圖為根據本發明之一電阻式記憶體的寫入方法之另一實施例的流程圖。

第4圖為根據本發明之一記憶體模組之另一實施例的示意圖。

第5圖為根據第4圖電阻式記憶體的一記憶胞的一真值表。

第6圖為根據本發明之一電阻式記憶體的一記憶胞的另一實施例的示意圖。

20．．．記憶胞

21．．．第一記憶元件

22．．．第二記憶元件

23．．．第三記憶元件

SW1、SW2、SW3．．．開關裝置

BL．．．位元線

VDD．．．電源

Claims (9)

1. 一種電阻式記憶體，包括複數個記憶胞，其中每一記憶胞包括：一第一記憶元件，耦接在一電源線與一位元線之間，儲存一第一資料；以及一第二記憶元件，耦接在該電源線與該位元線之間，儲存該第一資料；其中當該記憶胞被讀取時，根據流經該第一記憶元件的一第一電流與流經該第一記憶元件的一第二電流產生的一讀取電流與一參考電流判斷該第一資料的一邏輯準位。
2. 如申請專利範圍第1項所述之電阻式記憶體，更包括：一第三記憶元件，耦接在該電源線與該位元線之間，儲存該第一資料，其中當該記憶胞被讀取時，該讀取電流為該第一電流、該第二電流以及流經該第三記憶元件的一第三電流的總和。
3. 如申請專利範圍第2項所述之電阻式記憶體，更包括：一第一開關，受控於一控制信號，耦接於該第一記憶元件與一位元線之間；一第二開關，受控於該控制信號，耦接於該第二記憶元件與該位元線之間；以及一第三開關，受控於該控制信號，耦接於該第三記憶元件與該位元線之間，其中當該記憶胞被選擇時，該控制信號控制該第一開關、該第二開關與該第三開關導通。
4. 一種電阻式記憶體，包括複數個記憶胞，其中每一記憶胞包括：一第一串聯結構，包括：一第一記憶元件，耦接一電源線，儲存一第一資料；一第二記憶元件，耦接該第一記憶元件與一第一位元線，儲存該第一資料；以及一第二串聯結構，包括：一第三記憶元件，耦接於該電源線與一第二位元線之間，儲存該第一資料，其中，當該記憶胞被讀取時，根據該第一串聯結構的一第一電阻值與該第二串聯結構的一第二電阻值判斷該第一資料的一邏輯準位。
5. 如申請專利範圍第4項所述之電阻式記憶體，其中當該第一電阻值大於該第二電阻值時，該第一資料的邏輯準位為1。
6. 如申請專利範圍第4項所述之電阻式記憶體，其中當該第一電阻值小於等於該第二電阻值時，該第一資料的邏輯準位為0。
7. 如申請專利範圍第4項所述之電阻式記憶體，其中該第一串聯結構更包括一第一開關，耦接於該第二記憶元件與該第一位元線之間。
8. 如申請專利範圍第4項所述之電阻式記憶體，其中該第二串聯結構更包括一第二開關，耦接於該第三記憶元件與該第二位元線之間。
9. 如申請專利範圍第4項所述之電阻式記憶體，更包括一比較器，耦接該第一位元線與該第二位元線，根據該第一電阻值與該第二電阻值輸出該第一資料的邏輯準位。