CN103247329B - 电阻式存储器 - Google Patents

Abstract

本发明公开了一种电阻式存储器，包括复数个记忆胞，其中每一记忆胞包括一第一存储元件以及一第二存储元件。第一存储元件耦接在一电源线与一位线之间，储存一第一数据。第二存储元件，耦接在该电源线与该位线之间，储存该第一数据。当该记忆胞被读取时，根据流经该第一存储元件的一第一电流与流经该第一存储元件的一第二电流产生的一读取电流与一参考电流判断该第一数据的一逻辑准位。

Description

电阻式存储器

技术领域

本发明为一种存储器，特别是一种利用多个记忆胞储存单一位元的电阻式存储器。

背景技术

快闪存储器系为一种可以被电抹除并且重新写入的非易失性存储器，并且主要系应用在存储卡与USB快闪随身碟，藉以作为一般的储存与电脑装置和数位产品间的数据之转运。

快闪存储器系包括众多的存储区块，并且每一存储区块具有复数个用以储存数据的储存存储器页面。快闪存储器系以存储区块为单元进行抹除，而以储存存储器页面为单位进行写入。换言之，当快闪存储器之数据被抹除时，快闪存储器之一存储区块中的所有储存存储器页面都必须要被一起抹除。此外，数据仅可以被写入至未储存数据的储存存储器页面或已抹除的储存存储器页面。

然而，快闪存储器中每个存储区块仅可以被抹除一定次数。当一存储区块之抹除次数超过一临界值时，该存储区块将无法被正确地写入，并且由该存储区块读取出数据时将可能发生错误。

此外，快闪存储器仍面临着操作电压过大、操作速度慢、耐久力不够等缺点。为了克服前述缺点，电阻式存储器(RRAM)为目前业界所研发出之众多新颖存储器之一，其系利用可变电阻的原理来制作非挥发性存储器，且拥有低功率消耗、面积小及操作速度快等优点。

图1为现有技术中以电阻式存储器的一记忆胞的示意图。记忆胞10包括晶体管T1以及金属-绝缘体-金属元件(metal-insulator-metal，MIM)11。MIM元件11可透过端点N被施加一偏压，改变该MIM元件11的电阻值。当该记忆胞10被读取时，透过位线送出一读取电压至该MIM元件11，并根据电流值的变化来判定记忆胞所储存的数据的逻辑状态为何。然而，受限于电阻式存储器的元件特性，过度频繁的写入电阻式存储器会造成电阻式存储器内的记忆胞失效，发生错误。

发明内容

本发明的一实施例为一种电阻式存储器，包括复数个记忆胞，其中每一记忆胞包括一第一存储元件以及一第二存储元件。第一存储元件耦接在一电源线与一位线之间，储存一第一数据。第二存储元件，耦接在电源线与该位线之间，储存第一数据。当该记忆胞被读取时，根据流经第一存储元件的一第一电流与流经第一存储元件的一第二电流产生的一读取电流与一参考电流判断第一数据的一逻辑准位。

本发明的另一实施例提供一种电阻式存储器，包括复数个记忆胞，其中每一记忆胞包括一第一串联结构与一第二串联结构。第一串联结构，包括一第一存储元件与一第二存储元件。第一存储元件耦接一电源线，储存一第一数据。第二存储元件耦接第一存储元件与一第一位线，储存该第一数据。一第二串联结构，包括一第三存储元件，耦接于电源线与一第二位线之间，储存第一数据。当记忆胞被读取时，根据第一串联结构的一第一电阻值与第二串联结构的一第二电阻值判断第一数据的一逻辑准位。

附图说明

图1为现有技术中一电阻式存储器的一记忆胞的示意图。

图2为根据本发明之一电阻式存储器的写入方法之一实施例的流程图。

图3为根据本发明之一电阻式存储器的写入方法之另一实施例的流程图。

图4为根据本发明之一存储器模组之另一实施例的示意图。

图5为根据图4电阻式存储器的一记忆胞的一真值表。

图6为根据本发明之一电阻式存储器的一记忆胞的另一实施例的示意图。

主要元件符号说明：

10、20、30、40、60～记忆胞；

11～MIM元件；

21、31、41、61～第一存储元件；

22、32、42、62～第二存储元件；

23、33、43、63～第三存储元件；

SW1、SW2、SW3～开关装置；

T1、T2、T3～晶体管；65～比较器；

66a～第一串联结构；66b～第二串联结构；

BL～位线；VDD～电源。

具体实施方式

图2为根据本发明之一电阻式存储器的一记忆胞的一实施例的示意图。记忆胞20用以储存一位元的数据，包括一第一存储元件21、一第二存储元件22、一第三存储元件23以及开关装置SW1、SW2与SW3。在本实施例与以下说明书中，存储元件皆是指电阻式存储元件。当要对记忆胞20写入数据时，控制信号控制开关装置SW1、SW2与SW3被导通，使得第一存储元件21、第二存储元件22与第三存储元件23同时被写入数据且储存相同的数据。第一存储元件21、第二存储元件22与第三存储元件23利用外加电压在高电阻态与低电阻态中切换，以记录逻辑1与0。当要读取记忆胞20储存的数据时，对记忆胞20施加一读取电压，接着从位线BL读取流经第一存储元件21、第二存储元件22与第三存储元件23的电流的总和。若此时记忆胞20储存的数据为逻辑1，则第一存储元件21、第二存储元件22与第三存储元件23都位于高电阻态，因此读取到的电流应为0。若此时记忆胞20储存的数据为逻辑0，则第一存储元件21、第二存储元件22与第三存储元件23都位于低电阻态，因此读取到的电流为I。因此在判断记忆胞20储存的数据为逻辑1或0时，可将读取到的电流与一参考电流I’比较。若读取到的电流大于参考电流I’，则可知此时记忆胞20储存的数据为逻辑0。若读取到的电流小于参考电流I’，则可知此时记忆胞20储存的数据为逻辑1。在本实施例中，参考电流I’的大小为电流I的一半。

当第一存储元件21失效时，利用本发明的记忆胞结构，仍可正确的储存资讯。以下以第一存储元件21失效为例说明。

当第一存储元件21失效且只能维持在高电阻态时，若此时记忆胞20储存的数据为逻辑0时，从位线BL上读取到的电流为2I/3。存储器控制器将BL上读取到的电流与参考电流I’比较后，仍可正确地判读此时记忆胞20储存的数据为逻辑0。

当第一存储元件21失效且只能维持在低电阻态时，若此时记忆胞20储存的数据为逻辑0时，从位线BL上读取到的电流为I。存储器控制器将BL上读取到的电流与参考电流I’比较后，仍可正确地判读此时记忆胞20储存的数据为逻辑0。

当第一存储元件21失效且只能维持在高电阻态时，若此时记忆胞20储存的数据为逻辑1时，从位线BL上读取到的电流为1。存储器控制器将BL上读取到的电流与参考电流I’比较后，仍可正确地判读此时记忆胞20储存的数据为逻辑1。

当第一存储元件21失效且只能维持在低电阻态时，若此时记忆胞20储存的数据为逻辑1时，从位线BL上读取到的电流为I/3。存储器控制器将BL上读取到的电流与参考电流I’比较后，仍可正确地判读此时记忆胞20储存的数据为逻辑1。

虽然图2的实施例中，记忆胞是以包括三个存储元件为例说明，但非将本发明限制于此。包括4个、5个或更多数量的存储元件的记忆胞亦可应用在本发明。此外，透过多个存储元件组成的记忆胞，其中每个存储元件可承受的电流也相对较小，因此每个存储元件的大小也相对习知以单一存储元件做为记忆胞的存储元件来得小。

图3为根据本发明之一电阻式存储器的一记忆胞的另一实施例的示意图。记忆胞30包括一晶体管T1、一晶体管T2、一晶体管T3、一第一存储元件31、一第二存储元件32、一第三存储元件33、一字线WL以及一位线BL。晶体管T1包括一第一端耦接位线BL、一第二端耦接第一存储元件31以及一控制端耦接字线WL。晶体管T2包括一第一端耦接位线BL、一第二端耦接第二存储元件32以及一控制端耦接字线WL。晶体管T3包括一第一端耦接位线BL、一第二端耦接第三存储元件33以及一控制端耦接字线WL。当字线WL的电压为一第一电压准位时，晶体管T1、晶体管T2以及晶体管T3被导通，此时存储器控制器可读取位线BL上的电压、电流或电阻值来判断记忆胞30储存的数据。同样地，若第一存储元件31、第二存储元件32与第三存储元件33中的一个损坏了，存储器控制器仍可正确地读取记忆胞30储存的数据。详细的运作方式请参考图2之叙述，在此不赘述。

图4为根据本发明之一电阻式存储器的一记忆胞的另一实施例的示意图。记忆胞40用以储存一位元的数据，包括一第一存储元件41、一第二存储元件42、一第三存储元件43以及开关装置SW1与SW2。第一存储元件41、第二存储元件42以及开关装置SW1形成一第一串联结构，耦接在电源VDD与第一位线BL之间。第三存储元件43与开关装置SW2形成一第二串联结构，耦接在电源VDD与第二位线之间，其中第一串联结构与第二串联结构并联。

第一存储元件41、第二存储元件42与第三存储元件43利用外加电压在高电阻态与低电阻态中切换，以记录逻辑1与0。当要读取记忆胞40储存的数据时，对记忆胞40施加一读取电压，接着从第一位线BL与第二位线读取流经第一存储元件41与第二存储元件42的一第一电流与流经第三存储元件43的第二电流，并根据该第一电流与该第二电流来判断此时第一串联结构的一第一电阻值与第二串联结构的一第二电阻值。接着根据第一电阻值与第二电阻值来判断记忆胞40储存的数据。为更详细说明，请参考图5。图5为根据图4电阻式存储器的一记忆胞的一真值表。从真值表中可以发现，如果记忆胞储存的数据为逻辑准位1的话，从第一位线BL读取到的第一电阻值必大于从第二位线读取到的第二电阻值。如果记忆胞储存的数据为逻辑准位0的话，从第一位线BL读取到的第一电阻值必小于或等于从第二位线读取到的第二电阻值。

图6为根据本发明之一电阻式存储器的一记忆胞的另一实施例的示意图。记忆胞60用以储存一位元的数据，包括一第一存储元件61、一第二存储元件62、一第三存储元件63以及开关装置SW1与SW2。第一存储元件61、第二存储元件62以及开关装置SW1形成一第一串联结构66a，耦接在电源VDD与端点N1之间。第三存储元件63与开关装置SW2形成一第二串联结构66b，耦接在电源VDD与端点N2之间，其中第一串联结构66a与第二串联结构66b并联。比较器65耦接端点N1与N2，并输出对应记忆胞60所储存的数据的一输出数据。

第一存储元件61、第二存储元件62与第三存储元件63利用外加电压在高电阻态与低电阻态中切换，以记录逻辑1与0。当要读取记忆胞60储存的数据时，对记忆胞60施加一读取电压，接着从第一位线BL与第二位线读取流经第一存储元件61与第二存储元件62的一第一电流与流经第三存储元件63的第二电流，并根据该第一电流与该第二电流来判断此时第一串联结构66a的一第一电阻值与第二串联结构66b的一第二电阻值。接着根据第一电阻值与第二电阻值来判断记忆胞60储存的数据。如果记忆胞60储存的数据为逻辑准位1的话，从第一位线BL读取到的第一电阻值必大于从第二位线读取到的第二电阻值。如果记忆胞储存的数据为逻辑准位0的话，从第一位线BL读取到的第一电阻值必小于或等于从第二位线读取到的第二电阻值。因此比较器65较佳可以设计为比较第一串联结构66a的第一电阻值与第二串联结构66b的第二电阻值。如果第一电阻值大于第二电阻值，则输出逻辑1的数据。如果第一电阻值小于等于第二电阻值，则输出逻辑0的数据。另外，比较器65亦可设计为比较流经第一存储元件61与第二存储元件62的第一电流与流经第三存储元件63的第二电流的大小。如果第一电流小于第二电流，则输出逻辑1的数据。如果第一电流大于等于第二电流，则输出逻辑0的数据。

惟以上所述者，仅为本发明之较佳实施例而已，当不能以此限定本发明实施之范围，即大凡依本发明申请专利范围及发明说明内容所作之简单的等效变化与修饰，皆仍属本发明专利涵盖之范围内。另外本发明的任一实施例或申请专利范围不须达成本发明所揭露之全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (8)

1.一种电阻式存储器，包括复数个记忆胞，其特征在于，所述的每一记忆胞包括：

一第一存储元件，耦接在一电源线与一位线之间，储存一第一数据；

一第二存储元件，耦接在所述的电源线与所述的位线之间，储存所述的第一数据；以及

一第三存储元件，耦接所述的电源线，储存所述的第一数据；

其中当所述的记忆胞被读取时，根据流经所述的第一存储元件的一第一电流与流经所述的第一存储元件的一第二电流以及流经所述的第三存储元件的一第三电流产生的一读取电流与一参考电流判断所述的第一数据的一逻辑准位，其中所述的读取电流为所述的第一电流、所述的第二电流以及流经所述的第三存储元件的一第三电流的总和。

2.如权利要求1所述的电阻式存储器，其特征在于，所述的电阻式存储器更包括：

一第一开关，受控于一控制信号，耦接于所述的第一存储元件与一位线之间；

一第二开关，受控于所述的控制信号，耦接于所述的第二存储元件与所述的位线之间；以及

一第三开关，受控于所述的控制信号，耦接于所述的第三存储元件与所述的位线之间，其中当所述的记忆胞被选择时，所述的控制信号控制所述的第一开关、所述的第二开关与所述的第三开关导通。

3.一种电阻式存储器，包括复数个记忆胞，其特征在于，所述的每一记忆胞包括：

一第一串联结构，包括：

一第一存储元件，耦接一电源线，储存一第一数据；

一第二存储元件，耦接所述的第一存储元件与一第一位线，储存所述的第一数据；以及

一第二串联结构，包括：

一第三存储元件，耦接于所述的电源线与一第二位线之间，储存与所述的第一数据互补的互补数据，其中，当所述的记忆胞被读取时，根据所述的第一串联结构的一第一电阻值与所述的第二串联结构的一第二电阻值判断所述的第一数据的一逻辑准位。

4.如权利要求3所述的电阻式存储器，其特征在于，当所述的第一电阻值大于所述的第二电阻值时，所述的第一数据的逻辑准位为1。

5.如权利要求3所述的电阻式存储器，其特征在于，当所述的第一电阻值小于等于所述的第二电阻值时，所述的第一数据的逻辑准位为0。

6.如权利要求3所述的电阻式存储器，其特征在于，所述的第一串联结构更包括一第一开关，耦接于所述的第二存储元件与所述的第一位线之间。

7.如权利要求3所述的电阻式存储器，其特征在于，所述的第二串联结构更包括一第二开关，耦接于所述的第三存储元件与所述的第二位线之间。

8.如权利要求3所述的电阻式存储器，其特征在于，所述的电阻式存储器更包括一比较器，耦接所述的第一位线与所述的第二位线，根据所述的第一电阻值与所述的第二电阻值输出所述的第一数据的逻辑准位。