CN102054530A - 存储器件和读取存储器件的方法 - Google Patents

Abstract

一种存储器件包括：存储单元，其中两个电极之间的电荷放电速率根据所存储的信息的逻辑而不同；感测放大器，用于通过对连接到该存储单元的一个电极的配线的放电电势与参考电势进行比较来检测该信息的逻辑；以及复制电路，具有用于仿真该存储单元的复制单元，并且根据该复制单元的放电速率来控制该感测放大器的感测定时。

Description

存储器件和读取存储器件的方法

技术领域

本发明涉及一种具有以下存储单元的存储器件和读取存储器件的方法，在所述存储单元中，两个电极之间的电荷放电速率根据所存储的信息的逻辑而不同。

背景技术

已知通过向位线施加预充电电压来读出放电速率上的不同的非易失性存储器件。

作为可以应用这种读取方法的非易失性半导体存储器件的代表性示例，存在(闪存(flash))EEPROM。

另一方面，为了取代FG类型(闪存)EEPROM，作为可以以高速重写数据的非易失性存储器件，可变电阻类型的存储器件已经引起注意。

作为可变电阻类型的存储器件，已知所谓的ReRAM，其中去往/来自在存储单元内布置的导电薄膜的导电离子的输入/输出时的电阻上的改变与存储状态相关联(例如，参见K.Aratani等的“A Novel Resistance Memory with High Scalability and Nanosecond Switching”，Technical Digest IEDM 2007，第783-786页)。

为了确保ReRAM的重写特性、维持特性等的可靠性，并且为了将ReRAM进一步应用到多值存储器，与在一般闪存存储器等中一样，回顾了其中在写入操作或擦除操作时执行验证·读取操作的方法(例如，参见JP-A-2009-26364、JP-A-2002-260377、和JP-A-2005-510005)。

在执行一般闪存存储器的验证读取操作时执行的电流控制中，读取电流(感测电流)近似恒定。相应地，通过改变存储器晶体管栅极的电势，验证了不同的阈值。该操作方法具有以下益处。根据该操作方法，操作电流恒定，并相应地，感测定时、感测节点的负载等几乎不取决于要验证的阈值。

已知其中仿真(emulate)存储元件(memory cell)的复制元件(replica cell)用于响应于存储元件操作的定时来生成控制信号的技术(参见，日本专利第4044538号、美国专利第6,061,286号、和T.Suzuki等的“0.3 to 1.5V Embedded SRAM with Device-Fluctuation-Tolerant Access-Control and Cosmic-Ray-Immune Hidden-ECC Scheme”，ISSCC 2005/SESSION 26/STATICMEMORY/26.6，IEEE 2005)。

这些文档涉及基于复制元件而使用定时控制来实现ECC电路的高速代码写入或低功耗。

发明内容

然而，根据ReRAM，存在与闪存存储器不同的限制。

ReRAM的存储单元仅具有两个端子。换言之，仅仅存在与闪存存储器的源极端和漏极端对应的两个端子，并且不存在栅极端子，电流通过所述两个端子流动。这里，在其中在验证操作时读出不同电阻值的情况下，假设在读取操作时施加到ReRAM的预充电电压(＝VR)恒定，并且ReRAM的存储单元的电阻(元件电阻)是Rcell。在这种情况下，读取电流变为(VR/Rcell)。这指示了当元件电阻Rcell改变时读取电流改变。

在ReRAM的情况下，元件电阻Rcell根据所存储的信息的逻辑而在几个数位(digit)上不同。相应地，由于上述原因，所以为了以高速执行验证·读取操作，感测定时的控制是必需的，如下所述。

详细描述，当通过根据存储单元中的放电而减小位线的电势(在下文中，称为BL电势)来执行验证读取操作时，在其中要感测的电阻较高的情况下，以低速执行擦除·验证操作时BL电势的释放。相应地，必需延迟感测定时。另一方面，在其中要感测的电阻较低的情况下，以高速执行写入·验证操作时BL电势的释放。相应地，必需提前感测定时。当在写入·验证操作时感测定时迟到时，BL电荷消失。因此，难以执行正常的感测操作。

如上所述，最优的感测定时根据要读出的信息的逻辑而不同，这不仅仅限于ReRAM的情况。换言之，当使用其中通过执行动态放电读取、而不控制存储器晶体管栅极的电压来读出元件电流的幅度的方法时，即使在除了可变电阻类型存储器之外的诸如快闪非易失性存储器件中，也发生最优感测中的滞后。

在下文中，将用于直接读取预充电电荷的放电速率、而不(通过使用晶体管栅极的电压等)将放电电流调节为近似恒定的方法称为“动态放电(discharge)读取”。

在动态放电读取的情况下，当由控制感测放大器的激活定时的电路来控制最优感测定时时，控制电路的复杂度增加。

因而，期望提供一种存储器件和读取存储器件的方法，所述存储器件是用于执行所谓动态放电读取的非易失性存储器，包括能够生成不引起任何错误判决的感测定时的配置。

根据本发明实施例的存储器件包括存储单元、感测放大器、和复制(replica)电路。

存储单元具有两个电极之间的电荷放电速率，所述电荷放电速率根据所存储的信息的逻辑而不同。

感测放大器通过对连接到存储单元的一个电极的配线的放电电势与参考电势进行比较来检测信息的逻辑。

复制电路具有用于仿真存储单元的复制(replica)单元，并且根据复制单元的放电速率来控制感测放大器的感测定时。

根据上述配置，由于复制单元仿真存储单元，所以其放电速率近似相同。另外，根据复制单元的放电速率，控制用于检测存储单元的逻辑的感测放大器的感测定时。相应地，在其中复制单元和存储单元被同时地放电的情况下，感测定时取决于存储单元的放电速率上的差别。因而，当放电速率高时，感测定时也提前。另一方面，当放电速率低时，感测定时也被延迟那么多。换言之，根据放电速率来自动地调整感测定时。

根据本发明另一实施例的读取存储器件的方法涉及从其中两个电极之间的电荷放电速率根据所存储的信息而不同的存储单元中读出信息。在此方法中，当执行所述信息的读出时，在仿真存储单元的复制单元的放电与存储单元的放电同时开始时，根据复制单元的放电速率来控制存储单元的放电电势的感测定时。

根据本发明的实施例，提供了一种存储器件和读取存储器件的方法，所述存储器件是执行所谓动态放电读取的非易失性存储器，包括能够生成不引起任何错误判决的感测定时的配置。

附图说明

图1A和1B是对于实施例和修改示例共通的存储元件的等效电路图。

图2是示出了器件的两个相邻存储元件部分的结构的横截面视图。

图3A和3B是表示可变元件电阻器(存储单元)的横截面和操作的视图。

图4是对于实施例共通的IC芯片(存储器件)的框图。

图5是X选择器的电路图。

图6是Y选择器的电路图。

图7是示出了两个WL驱动器单元的电路图。

图8是CSW驱动器单元的电路图。

图9是表示根据第一实施例的复制(replica)系统电路连同存储器列(memory column)的配置示例的电路图。

图10示出了根据第一实施例的低电阻读取操作的操作波形图。

图11示出了根据第一实施例的高电阻读取操作的操作波形图。

图12是表示延迟量与放电检测参考电压之间关系的所计算的放电特性的视图。

图13是表示根据第二实施例的复制系统电路连同存储器列的配置示例的电路图。

图14是表示可以在第一和第二实施例中使用的差分放大器的示例的电路图。

图15是表示根据修改示例的简单放电检测电路的示例的电路图。

具体实施方式

将按照以下顺序而利用用作示例的ReRAM来描述本发明的实施例。

1.第一实施例：执行恒流放电的存储器列电路(Memory Column Circuit)和复制电路的示例。

2.第二实施例：执行恒流放电和电荷转变(电压钳(clamp)切断操作)的存储器列电路和复制电路的示例

3.修改示例：具有本发明实施例的显著应用效果的简单放电检测电路

『1.第一实施例』

图1A和1B表示对于本发明实施例共通的存储元件的等效电路。图1A和1B表示写入电流Iw的方向和擦除电流Ie的方向。然而，在该图中，存储元件的配置是相同的。

图1A和1B所图示的存储元件MC具有用作“存储单元”的一个存储元件电阻器Rcell和一个存取晶体管AT。

存储元件电阻器Rcell的一端连接到板线(plate line)PL，而其另一端连接到存取晶体管AT的源极。另外，存取晶体管AT的漏极连接到位线BL，而其栅极连接到用作“存取线”的字线WL。

在图1A和1B中，将位线BL和板线PL表现为彼此垂直。然而，可以将位线BL和板线PL布置为彼此并行。

图2表示与两个相邻存储元件MC对应的部分的器件结构。图2是示意性的横截面图，并且没有附着阴影线。没有被具体提及的图2的空白部分填充有绝缘薄膜，或者配置另一部分(其一部分)。

在图2所图示的每个存储元件MC中，在半导体衬底100中形成存取晶体管AT。

详细描述，在半导体衬底100中形成成为存取晶体管AT的源极(S)和漏极(D)的两个杂质区，并且在其间布置的衬底区域上通过栅极绝缘薄膜来形成由多晶硅等形成的栅极电极。这里，栅极电极配置(configure)字线WL1或WL2。

漏极(D)被两个存储元件MC共享，并且连接到由第一配线层(1M)形成的位线BL。

在源极(S)上，重复地堆叠柱塞(plug)104和(由配线层形成的)装卸垫(landing pad)105，并且在其上形成存储元件电阻器Rcell。可以在多层配线结构的任何层中形成存储元件电阻器Rcell。这里，通常要在第四到第五层上形成元件电阻器Rcell。

存储元件电阻器Rcell具有以下薄膜配置(层压结构)，所述薄膜配置在下部电极101和成为板线PL的上部电极之间具有绝缘薄膜102和导电薄膜103。

作为绝缘薄膜102材料的示例，存在SiN、SiO₂、Gd₂O₃等。

作为导电薄膜103材料的示例，存在包含从Cu、Ag、和Zr之中选择的一个或多个金属元素的金属薄膜、合金薄膜(例如，CuTe合金薄膜)、金属化合物薄膜等。另外，也可以使用除了Cu、Ag、和Zr之外的金属元素，只要它具有可容易电离的属性。另外，优选地，与Cu、Ag、和Zr中的至少一个进行化合的元素是S、Se、和Te中的至少一个。将导电薄膜103形成为“离子供应层”。

图3A和3B示出了添加了电流方向和所施加电压值的示例的存储元件电阻器Rcell的放大视图。

图3A和3B示出了以下情况作为示例，其中绝缘薄膜102由SiO₂形成，而导电薄膜103由基于CuTe合金的(基于Cu-Te的)合金化合物形成。

如图3A所示，在下部电极101和上部电极(板线PL)之间施加将绝缘薄膜102侧作为负极侧并且将导电薄膜103侧作为正极侧的电压。例如，将位线BL接地为0[V]，并且例如，将+3[V]施加到板线PL。

于是，在导电薄膜103中包含的Cu、Ag、或Zr被电离，从而具有被牵引到负极侧的属性。金属的导电离子被注入到绝缘薄膜102中。相应地，绝缘薄膜102的绝缘属性被劣化，并且根据该劣化而开始具有导电性。结果，写入电流Iw在图3A所示的方向中流动。将该操作称为写入(操作)或置位(操作)。

与此情况相反的，如图3B所示，在下部电极101和上部电极(板线PL)之间施加将绝缘薄膜102侧作为正极侧并且将导电薄膜103侧作为负极侧的电压。例如，将板线PL接地为0[V]，并且例如，将+1.7[V]施加到位线BL。

于是，注入到绝缘薄膜102中的导电离子返回到导电薄膜103，从而被复位到其中电阻值高的写入之前的状态。将该操作称为擦除(操作)或复位(操作)。在复位状态中，擦除电流Ie在图3B所示的方向中流动。

在下文中，置位表示“将导电离子充分地注入到绝缘薄膜中”，而复位表示“从绝缘薄膜中充分地抽取导电离子”。

另一方面，任意地定义作为数据写入状态的状态(置位或复位)和作为数据擦除状态的状态。

在以下描述中，其中绝缘薄膜102的绝缘属性被劣化、并且整个存储元件电阻器Rcell的电阻值一直降低到充分水平的情况对应于数据的“写入”(置位)。相反地，其中绝缘薄膜102的绝缘属性返回到原始的初始状态、并且整个存储元件电阻器Rcell的电阻值一直增加到充分水平的情况对应于数据的“擦除”(复位)。

这里，在图1A和1B所示的存储元件电阻器Rcell的电路符号中包括的箭头的方向一般与置位时的(这里，写入时的)电流方向相同。

通过重复如上所述的置位和复位，实现用于在高电阻状态和低电阻状态之间可逆地改变存储元件电阻器Rcell的电阻值的二进制存储器。另外，存储元件电阻器Rcell即使当停止电压的施加时也维持数据，由此用作非易失性存储器。

实际上，在置位时，绝缘薄膜102的电阻值根据在绝缘薄膜102中包括的金属离子的数量而改变。相应地，可以将绝缘薄膜102视为其中存储并维持数据的“存储层”。

通过经由使用存储元件电阻器Rcell而配置存储元件并布置多个存储元件，可以配置可变电阻类型存储器的存储元件阵列。通过存储元件阵列和驱动电路(外围电路)来配置可变电阻类型存储器。

【IC芯片的配置】

图4示出了IC芯片的框图。

所图示的半导体存储器件具有存储元件阵列1，其中在行方向中布置(M+1)个图1A到3B所示的存储元件MC，并且在列方向中布置(N+1)个存储元件MC，从而形成矩阵型式。通过在相同半导体芯片中集成存储元件阵列1及其外围电路来获取半导体存储器件。这里，“N”和“M”是相对大的自然数，并且任意地设置其特定值。

在存储元件阵列1中，在列方向中以预定的间隔来布置(N+1)条字线WL<0>到WL<N>，所述(N+1)条字线WL<0>到WL<N>共同地连接在行方向中排列的(M+1)个存储元件MC和存取晶体管AT的栅极。另外，在行方向中以预定的间隔来布置(M+1)条位线BL<0>到BL<M>，所述(M+1)条位线BL<0>到BL<M>共同地连接在列方向中排列的(N+1)个存储元件MC和存取晶体管AT的漏极。

另外，在列方向中以预定的间隔来布置(N+1)条板线PL，所述(N+1)条板线PL共同地连接存储元件电阻器Rcell的存取晶体管AT和在行方向中在其相反侧上布置的节点。将(N+1)条板线PL的一端配置为共通的并且出现在存储元件阵列1的外部。

可替换地，可以在列方向中纵向地布置(M+1)条板线PL。

如图4所示，外围电路包括X(地址)解码器(X解码器)2、还用作Y(地址)解码器的预解码器(预解码器)3、WL驱动器4、SAIO开关73、和CSW驱动器6。另外，外围电路包括感测放大器(感测放大器)7、主放大器(主放大器)15、和用于每列的I/O缓冲器(输入/输出缓冲器)9。此外，外围电路包括写入·擦除驱动器(写入·擦除驱动器)10、控制电路11、板极驱动器(板极驱动器)12、和逻辑块16。

在图4中没有示出用于基于电源电压来生成各种电压的电路、时钟信号生成控制电路等。

通过使用X选择器(该图中未示出)作为其基本单元来配置X解码器2。X解码器2是对从预解码器3输入的X地址信号进行解码并向WL驱动器4传送基于该解码结果而选择的X选择信号X_SEL的电路。稍后，将详细地描述X选择器。

预解码器3将所输入的地址信号(地址)划分为X地址信号和Y地址信号。预解码器3向X解码器2传送X地址信号X_SEL，并且通过使用Y解码单元来对Y地址信号进行解码。

通过作为其基本单元的Y选择器(在该图中未示出)来配置预解码器3的Y解码单元。预解码器3是用于对所输入的Y地址信号进行解码并向CSW驱动器6传送基于该解码结果而选择的Y选择信号Y_SEL的电路。稍后，将详细地描述Y选择器。

WL驱动器4包括用于字线WL的(N+1)个WL驱动器单元(在该图中未示出)。(N+1)条字线WL<0>到WL<N>之中的一条对应字线连接到每个WL驱动器单元的输出。根据从X解码器2输入的X选择信号X_SEL来选择一个WL驱动器单元。WL驱动器单元是用于当被选择时、向连接到其输出的字线WL施加预定的电压的电路。稍后，将详细描述WL驱动器单元。

通过作为其基本单元的CSW驱动器单元来配置CSW驱动器6。CSW驱动器6是用以驱动作为用于控制SAIO开关73的配线的列选择线CSL<0>到CSL<M>的电路。稍后，将详细描述CSW驱动器单元。

例如，通过图4所示的单个NMOS晶体管(或PMOS晶体管)或者传输门来配置SAIO开关73。这里，存在总共(M+1)个SAIO开关73，所述SAIO开关73中的每一个连接到相应的感测放大器7的感测输入/输出线SIOL。由SAIO开关73来控制感测输入/输出线SIOL和一对本地输入/输出线(LIO和/LIO)之间的连接或断开。

在下文中，将配置SAIO开关73的每个开关假设为传输门。

写入擦除驱动器10和主放大器15连接到本地输入/输出线对(LIO和/LIO)。

主放大器15是用于对由感测放大器7读出的存储元件数据进行放大并通过I/O缓冲器9而向外部I/O总线输出该存储元件数据的电路。

写入擦除驱动器10连接到I/O缓冲器9。写入擦除驱动器10作为输入而从I/O缓冲器9接收从外部传送的数据，并且控制感测放大器7，使得可以根据该输入数据来改变在感测放大器7中维持的数据。

感测放大器7连接在存储元件阵列1的一对位线(BL和/BL)与SAIO开关73之间。感测放大器7是用于对通过处于接通状态的SAIO开关73而从感测输入/输出线SIOL输入的位线BL的电势上的改变与补数(complement)位线(/BL)的电势进行比较的差分感测放大器。

控制电路11作为输入而接收写入使能信号WRT、擦除使能信号ERS、和数据读取信号RD，并且基于所述三个信号进行操作。

控制电路11具有以下六种功能。

(1)通过向感测放大器7等供应读取使能信号RDE和预充电信号(/PRE)来控制感测操作的功能。

在该实施例中，读取使能信号RDE仅仅用于指引BL放电的开始(这将稍后描述)，并且通过用于基于该读取使能信号RDE而操作的复制系统电路来间接地控制实际的感测操作(感测放大器的激活)。

(2)通过向在WL驱动器4内部布置的每个WL驱动器单元提供WL选择使能信号WLE来控制字线的功能

(3)通过经由预解码器3(或直接地)控制CSW驱动器6来单独地允许SAIO开关73为导电或者不导电的功能

(4)通过在写入或擦除数据时向写入擦除驱动器10提供写入使能信号WRT或者擦除使能信号ERS来控制操作电压的供应的功能

(5)通过在写入或擦除数据时、在必需时向板极驱动器12提供写入使能信号WRT或者擦除使能信号ERS来控制操作电压的供应的功能

(6)通过在验证操作时控制逻辑块16来设置禁止控制的初始数据的功能

图4仅示出控制电路11输出的各个控制信号的附图标记，稍后将描述电平上的详细改变。

【复制系统电路】

在该实施例中，除了上述配置外，还添加了用于复制操作的电路。

如图4所示，布置一个复制感测放大器(SArep)7P，从而并联地连接到(M+1)个感测放大器7。另外，从控制电路11向感测放大器7和复制感测放大器7P供应读取使能信号RDE和预充电信号(/PRE)。

在这些信号之中，可以通过延迟电路(延迟)70向感测放大器7供应读取使能信号RDE作为延迟后的输出(RDE_Delay)。

作为复制感测放大器7P的感测目标，在存储元件阵列1内部布置对存储元件MC进行仿真的复制元件RepC。

另外，在该实施例中，针对存储元件阵列的每列来布置施加参考电势的、不是复制系统电路的参考元件RC，以用于调节感测放大器7的差分类型。参考元件RC和复制元件RepC两者基本上都对存储元件MC进行仿真。然而，如在稍后要描述的其他实施例中的，复制元件RepC侧的电阻值可以是可改变的。在这种情况下，参考元件RC和复制元件RepC在功能上与存储元件MC不同，并且被称作参考元件和复制元件。

配置根据本发明实施例的“复制电路”，从而包括复制感测放大器7P和在复制元件RepC内部布置的复制元件电阻器Rrep。

稍后，将描述复制系统电路和所添加的元件的功能和操作。

【控制系统电路】

接下来，将描述作为X解码器2的基本配置的X选择器和作为预解码器3的Y解码器功能的基本配置的Y选择器。随后，将描述作为WL驱动器4的基本配置的WL驱动器单元。

图5示出了X选择器20的电路的示例。

通过在前级上布置的四个反相器INV0到INV3、在中间级上布置的四个与非(NAND)电路NAND0到NAND3、和在后级上连接的其他四个反相器INV4到INV7来配置图5所图示的X选择器20。

X选择器20是用于作为输入而接收X地址位X0和X1并且根据解码结果来激活(将高电平置位到)X选择信号X_SEL0到X-SEL3中的任何一个的电路。

图5是两位解码的示例。然而，可以实现X解码器2，从而通过根据所输入X地址信号的位数而扩展图5所示的配置或将其展开为多级来响应除了两位之外的位的输入。

图6示出了Y选择器30的电路的示例。

通过在前级上布置的四个反相器INV8到INV11、在中间级上布置的四个与非电路NAND4到NAND7、和在后级上连接的其他四个反相器INV12到INV15来使所图示的Y选择器30成形。

Y选择器30是作为输入而接收Y地址位Y0和Y1并且根据解码结果来激活Y选择信号Y_SEL0到Y_SEL3中的任何一个(例如，对其设置高电平)的电路。

图6是两位解码的示例。然而，可以实现预解码器3，从而通过根据所输入Y地址信号的位数而扩展图6所示的配置或将其展开为多级来响应除了两位之外的位的输入。

图7是示出了两个WL驱动器单元4A的电路图。

所图示的被布置的WL驱动器单元4A的数目与在列方向中在WL驱动器4内部布置的元件的数目(N+1)相同。

这些(N+1)个WL驱动器单元4A根据由图5所示的X选择器20等选择(激活)的一个X选择信号X_SEL0或X_SEL1而操作。WL驱动器单元4A根据该X选择信号X_SEL0或X_SEL1来激活字线WL<0>和WL<1>之一。

通过与非电路NAND8和反相器INV16来配置图7所图示的WL驱动器单元4A。

将WL选择使能信号WLE输入到与非电路NAND8的一个输入，并且将X选择信号X_SEL0或X_SEL1输入到其另一个输入。另外，与非电路NAND8的输出连接到反相器INV16的输入。激活或灭活(inactivate)连接到反相器INV16的输出的字线WL<0>或WL<1>。

图7所示的WL选择使能信号WLE由图4所示的控制单元11来生成，并被供应到行解码器4。

图8示出了与两个CSL驱动器单元6A对应的电路的示例。

通过与非电路NAND12和连接到其输出的反相器INV21来配置所图示的CSL驱动器单元6A。

将BLI使能信号BLIE输入到与非电路NAND12的一个输入，并且将由图6所示的Y选择器30选择(激活)的一个Y选择信号Y_SEL0或Y_SEL1输入到其另一个输入。当一起激活Y选择信号Y_SEL0或Y_SEL1以及BLI使能信号BLIE(将它们设置为高电平)时，与非电路NAND12的输出处于低电平。相应地，连接到反相器INV21的输出的列选择线CSL<0>或CSL<1>的电势转变到激活电平(在此示例中，高电平)。

如图4所示，列选择线CSL<0>或CSL<1>的电势连接到对应的NMOS晶体管72的栅极。

图8所示的BLI使能信号BLIE由图4所示的控制单元11来生成，并被供应到CSW驱动器6。

【列电路和复制系统电路的详细配置示例】

图9表示根据该实施例的复制系统电路连同存储器列的配置示例。

图9所图示的配置示出了以下情况，其中作为本发明实施例的应用示例，感测放大器是差分类型(也称作交叉耦合锁存类型)。然而，感测放大器可以是信号端类型。

除了具有与一般配置等效的配置的核心电路7C之外，差分类型感测放大器7包括控制读取BL电压VR的供应的一个PMOS晶体管71。另外，该感测放大器7包括控制感测节点(电势：Vo)和参考感测节点(电势：/Vo)与该对位线(BL和/BL)的连接的NMOS晶体管72。

这里，核心电路7C表示具有锁存电路和用于激活的一对PMOS和NMOS晶体管的配置。

NMOS晶体管72作为恒流晶体管而操作。换言之，NMOS晶体管72通过在强反相区域中执行接通操作来控制恒定电流的流动。可以省略NMOS晶体管72。然而，当布置了NMOS晶体管72时，放电曲线变得接近于具有负斜率的直线，并相应地，存在以下优点，即可以容易地估计对于参考电压的确定的设置。相应地，其中NMOS晶体管72作为恒流源而操作的该配置是优选的。

存储元件MC连接到位线BL，而参考元件RC连接到补数位线(/BL)。这里，参考元件RC的可变电阻器称为参考元件电阻器Rref。

在根据本发明实施例的“复制电路”中包括的复制元件RepC包括仿真存储元件电阻器Rcell连同参考元件电阻器Rref的“复制单元”。复制单元是复制电阻器Rrep。复制电阻器Rrep通过存取晶体管而连接到复制位线(/RepBL)。

“放电检测单元”的复制感测节点(电势：Vo(rep))可以通过多个晶体管而连接到复制位线(/RepBL)。

具体地，这里，放电检测单元包括作为“比较器单元”的示例的差分放大器54，并且差分放大器54的反相输入“-”成为复制感测节点。另外，例如，可以从图4所示的控制电路11向差分放大器54的非反相输入“+”施加放电确定参考电势VREF。

为了向复制感测节点供应读出BL电压VR，与在感测放大器7内部布置的PMOS晶体管71一起布置根据预充电信号(/PRE)而驱动的PMOS晶体管55。

在图9中，通过附图标记“Cload”来表示复制感测节点的等效负载电容和感测节点对的等效负载电容。

与布置于感测放大器7侧上的NMOS晶体管72类似地，用作恒流晶体管的NMOS晶体管53连接在复制感测节点和复制位线(/RepBL)之间。例如，根据电源电压Vdd来控制NMOS晶体管53的栅极。

两个NMOS开关51和52串联在恒流晶体管和复制位线(/RepBL)之间。

该配置与在感测放大器侧7上布置的位线对中相同。

在复制BL侧上布置的NMOS开关51、在位线BL侧上布置的NMOS开关51、和在补数位线(/BL)侧上布置的NMOS开关51由相同的列选择线CSL来控制，并且用作列开关。

在复制BL侧上布置的NMOS开关52、在位线BL侧上布置的NMOS开关52、和在补数位线(/BL)侧上布置的NMOS开关52根据读取使能信号RDE来控制，并且用作根据本发明实施例的“放电开始开关”。

另外，向复制感测放大器7P附加地布置三个NMOS开关51到53和PMOS晶体管55的一个集合(set)。然而，该集合的串行路径的前端开路(高阻抗HiZ)。可以省略这四个晶体管。布置所述四个晶体管，以便通过具有与感测放大器侧的配置相同的配置来统一化(uniformize)控制信号的施加。

除了在复制感测放大器7P内部布置的差分放大器54之外，复制电路具有作为“激活控制单元”的延迟电路70、异或(NOR)电路NOR、和反相器INV7C。

差分放大器54的输出连接到异或电路NOR的一个输入，并且延迟电路70的输出连接到异或电路NOR的另一个输入。

例如，可以通过该图所示的逻辑器件来配置延迟电路70。向延迟电路70的输入施加读取使能信号RDE。

根据异或电路的输出来控制核心电路7C的激活PMOS，并且根据反相器INV7C的反相输出来控制核心电路7C的激活NMOS。这些激活信号称为SAenable反相信号(/SAE)和SAenable信号SAE。

【感测操作(读取方法)】

在上述配置的前提下，将描述根据该实施例的读取方法。

图10示出了当参考电阻器具有低电阻时(在写入·验证时)的操作波形图。在以下描述中，将使用附图标记、通过简化标志来表示电势等。

在时刻T0处，当接通图10中的(C)所示的读取使能信号RDE时，共同地接通多个NMOS开关52。然后，由存储元件MC、参考元件RC、和复制元件RepC一起来开始事先在PMOS晶体管71和55中充电的读取BL电压VR的电荷的释放。由延迟电路70来与感测操作的开始(接通RDE)同时地开始延迟。

在时刻T1处，当复制感测节点的电势(Vo)变为VREF电势时，根据差分放大器54的反相输出来生成复制输出(REP_DET)，并且向异或电路NOR的一个输入施加复制输出。当生成复制输出(REP_DET)时，不接通延迟电路70的延迟输出(RDE_Delay)。在基于延迟电路70的延迟量而确定的时刻Te处接通延迟输出(RDE_Delay)。

相应地，异或电路NOR的输出在生成复制输出(REP_DET)同时变为“L”，SAenable反相信号(/SAE)变为激活电平，并且SAenable信号SAE根据该反相信号而变为激活电平。相应地，在(Te之前的)时刻T1处激活了感测放大器7(核心电路7C)。

该操作波形图表示其中存储元件具有低电阻的情况。因而，感测节点电势Vo在感测放大器的激活(T1)之前低于VREF。相应地，感测放大器根据参考节点(/Vo)与感测节点电势之间的电势差来执行用于大幅度放大的反相操作。

图11示出了其中放电速率低的(擦除·验证操作时的)高电阻的情况的操作波形图。

与接通信号RDE同时地，开始通过存储元件的感测节点电势(Vo)的放电和复制节点电势(/Vo(rep))的放电。同时，在延迟电路70中开始RDE信号的延迟。

由于参考电阻器具有高电阻，所以复制输出(REP_DET)在生成复制输出(REP_DET)之前升高。相应地，生成感测放大器激活信号(SAE和/SAE)，并且将其传送到感测放大器7。根据感测放大器激活信号(SAE和/SAE)的升高，其中感测节点电势对(Vo和/Vo)变为交叉耦合锁存类型SA配置的电势(Vo和/Vo)之间的电势差被放大。此时，由于执行高电阻读取操作，所以(Vo)电势上的降低较低，并且不产生感测节点对的电势(Vo和/Vo)的反相操作。

第一实施例使用其中感测存储元件以通过参考电阻器和存储元件电阻器Rcell的互补BL放电操作来输出的方法。此时，通过与复制电阻器的电阻相同的电阻来对存储元件进行放电。

在这种电路中，即使当根据噪声等来改变VREF电势时，也根据VREF电势上的改变来改变感测放大器的激活定时。相应地，可以防止故障。

相应地，优选地，将成为复制检测的参考的VREF电势设置为比VR电势低一定程度的电压，使得减小对于诸如噪声之类的变化的敏感度。

虽然当VREF电势减小时，VREF噪声敏感度减小，从而以稳定方式进行操作，但是延迟了高电阻检测定时。作为其对策，从感测操作的开始安排使用延迟电路70的定时控制路径。

接下来，将以定量的方式来描述根据第一实施例的操作的特性。

这里，通过负载电容Cload来表示BL电容性负载到感测节点电势Vo的添加。该负载电容与参考BL和复制BL中几乎相同。

在这种情况下，将当在ReRAM(电阻器)中动态地释放负载电容器Cload的电荷时的Vo电势表现为以下等式(1)。

Vo＝VR*Exp{-Time/(Rcell*Cload)}           (1)

这里，Time表示放电时间。

例如，假设(在写入·验证读取操作时)Rcell＝10[KΩ]，(在普通读取操作时)Rcell＝100[KΩ]，并且Rcell(擦除·验证读取操作)＝1[KΩ]。另外，将负载电容Cload＝100[fF]固定为常数，并且对其进行修正，使得VR＝0.3[V]，VREF＝0.15[V]，并且复制延迟限制(延迟电路70的延迟量)＝30[ns]。

图12表示在上述假设下通过计算Vo电势与感测定时之间的关系而获取的放电曲线。

可以知道，在低电阻读取操作(在写入·验证操作时)和中等电阻读取操作(在普通读取操作时)时，在RDE的RDE_Delay的延迟量(30[ns])经过之前接通REP_DET。

另一方面，可以知道，在高电阻读取操作时(在擦除·验证时)，在接通REP_DET之前经过30[ns]的延迟时间。

『2.第二实施例』

图13是第二实施例的与图9对应的电路图。

图13和图9之间的差别在于，施加到NMOS开关51的栅极的电压通过列选择线CSL而改变为作为“箝位电压”的电压VGATE。另外，该电压VGATE是与列选择线CSL同步的信号，并且具有选择列的功能。

相应地，BL电势被箝位在电势{VGATE-Vgs(＝VR)}处。

该类系统的一个特性在于，在通过固定BL电势来接通感测放大器激活信号(SAE和/SAE)之前，向感测节点Vo侧施加具有大幅度的感测电压。关于这点，在第一实施例中，感测电压的幅度处于0[V]到作为其最大值的VR的范围中。相反，根据第二实施例，感测电压的幅度处于0[V]到Vpre(在对Vpre没有限制)的范围中。另外，由于Vo电容性负载与BL电容性负载彼此分开，所以Vo电容性负载针对高速操作而降低。

换言之，根据该类型，当在感测操作中根据感测节点的电势上的增加来切断NMOS开关51时，其后，感测节点的电容性负载和位线BL的电容性负载彼此分开。该类型一般称作“电荷(charge)转变类型”等。

同样在电荷转变类型中，可以使用第一实施例的“复制操作+延迟限制器”的配置，并且根据这种配置的VREF电势可以自动继续下去。

图14表示图9和13所示的差分放大器54的配置示例。

该配置是由该图所示的三个NMOS晶体管N1到N3以及两个PMOS晶体管P1和P2来配置的一般有效放大器电路。

『3.修改示例』

图15表示其中使用差分放大器54的电路配置。

图15所示的配置是其中通过反相器来实现放电的检测的电路。

通过两个电阻器Rp和Rn来形成反相器INV。通过调整用于配置反相器INV的PMOS尺寸(Lp/Wp)和NMOS尺寸(Ln/Wn)之间的比率、PMOS源极线电阻(Rp)和NMOS源极线电阻(Rn)等，可以调整放电阈值的值。这里，Lp和Ln表示晶体管的长度，而Wp和Wn表示晶体管的栅极宽度。

这种简单放电检测电路不耐噪声。另外，在简单放电检测电路中，可以容易地改变接通复制输出(REP_DET)的定时。因而，按照其中根据由于噪声等而导致的VREF电势上的改变来控制感测定时的第一和第二实施例，可以在图15所示的电路中获取更加显著的应用效果。

另外，作为另一修改示例，可以通过多个单元电阻器和用于改变所连接单元电阻器的数目的开关来配置复制电阻器Rrep。

这是用于通过改变复制感测节点的放电速率来更适当地改变调整范围的配置。

可以通过布置多个复制元件RepC并且通过使用存取晶体管来从所述复制元件之中选择一个复制元件来获取相同的优点。

在上述两个实施例中，已经作为示例描述了ReRAM。然而，可以将本发明的实施例广泛地应用于除了ReRAM之外的、诸如相位改变存储器之类的可变电阻类型的存储器。

另外，在诸如闪存存储器之类的不同类型非易失性存储器中，也存在其中可以执行读取操作的情况，其中没有执行字线控制，换言之，电流不恒定。例如，在MCL-NOR类型中，存在报告这种操作的示例。因而，在这种操作中，存在以下情况，其中根据读出信息的逻辑或者读取操作的类型(模式)而在感测定时上存在显著的不同。

相应地，优选地，将本发明的实施例应用于具有宽动态读出电流范围的可变电阻类型存储器。然而，上面提出的实施例的描述不意味着排除其向其他类型的非易失性存储器的应用。

根据上述的第一和第二实施例以及修改示例，在用于执行所谓动态读取操作的ReRAM中，可以在根据元件放电速率的定时处激活感测放大器。相应地，存在以下优点，即可以以容易的方式来实现故障的设计余量。另外，即使当设置放电检测参考电压VREF而没有充分的噪声余量时，也针对放电曲线来动态地改变放电检测参考电压，并因而，可以执行对于故障强壮的、其中VREF的设置范围在所述数量上宽的读取操作。

本申请包含与在2009年11月10日向日本专利局提交的日本优先权专利申请JP 2009-257468中公开的主题相关的主题，由此通过引用而合并其全部内容。

本领域技术人员应该理解，只要各种修改、组合、子组合和变形处于所附权利要求或其等效物的范围内，它们就可以取决于设计要求和其他因素而发生。

Claims (13)

1.一种存储器件，包括：

存储单元，其中两个电极之间的电荷放电速率根据所存储的信息的逻辑而不同；

感测放大器，用于通过对连接到该存储单元的一个电极的配线的放电电势与参考电势进行比较来检测该信息的逻辑；以及

复制电路，具有用于仿真该存储单元的复制单元，并且根据该复制单元的放电速率来控制该感测放大器的感测定时。

2.根据权利要求1的存储器件，其中该复制电路包括：

该复制单元；

放电检测单元，用于检测该复制单元的放电；以及

激活控制单元，用于基于该放电检测单元的放电检测定时来生成激活定时，并且在所生成的激活定时处控制该感测放大器的激活。

3.根据权利要求2的存储器件，还包括：

放电开始开关，用于根据读取许可信号的输入来同时地开始该复制单元和该存储单元的放电，

其中该激活控制单元包括：

延迟电路，用于对输入的读取许可信号进行延迟；以及

或电路，用于对延迟电路的输出和放电检测单元的输出取逻辑和，并且输出该感测放大器的激活信号。

4.根据权利要求3的存储器件，还包括：恒流晶体管，连接到该复制单元的放电路径和该存储单元的放电路径，并且被偏置，从而操作为在强反相区域中被接通。

5.根据权利要求4的存储器件，其中该放电检测单元包括：反相器，用于作为输入而接收根据该复制单元的放电而降低的复制感测节点的电势，使用反相器阈值来确定该电势上的降低，并且输出反相器的输出的反相定时作为该放电检测定时。

6.根据权利要求5的存储器件，还包括以下配置，其中能够通过该复制单元的电阻值或该复制单元的数目来改变该复制感测节点的电势上的降低的速度。

7.根据权利要求5的存储器件，

其中NMOS开关连接在与该存储单元相连的位线和该感测放大器的感测节点之间，并且连接在与该复制单元相连的复制位线和该复制感测节点之间，并且

其中通过经由将箝位电压施加到所述两个NMOS开关的每个栅极、而在感测操作中将位线和复制位线的电势钳夹到通过将箝位电压降低MOS晶体管的栅极和源极之间的电压而获取的电压，来关断所述两个NMOS开关。

8.根据权利要求4的存储器件，

其中该放电检测单元具有用于对根据复制单元的放电而降低的复制感测节点的电势与放电检测参考电势进行比较的比较器电路，并且输出该比较器电路的输出反相定时作为该放电检测定时。

9.根据权利要求8的存储器件，还包括以下配置，其中能够通过该复制单元的电阻值或该复制单元的数目来改变该复制感测节点的该电势上的降低的速度。

10.根据权利要求8的存储器件，

其中NMOS开关分别连接在该存储单元连接到的位线和该感测放大器的感测节点之间，并且连接在该复制单元连接到的复制位线和复制感测节点之间，并且

其中通过经由将箝位电压施加到所述两个NMOS开关的每个栅极、而在感测操作中将位线和复制位线的电势钳夹到通过将箝位电压降低MOS晶体管的栅极和源极之间的电压而获取的电压，来关断所述两个NMOS开关。

11.根据权利要求1的存储器件，其中该存储单元是可变电阻类型的存储单元，在所述可变电阻类型的存储单元中写入信息的逻辑根据所施加电压的方向而不同。

12.根据权利要求11的存储器件，其中该存储单元通过将具有可变电阻值的存储层插入在两个电极之间来形成。

13.一种读取存储器件的方法，该方法包括以下步骤：

当从其中两个电极之间的电荷放电速率根据所存储的信息的逻辑而不同的存储单元中读出信息时，在用于仿真该存储单元的复制单元的放电与该存储单元的放电同时开始时，根据该复制单元的放电速率来控制该存储单元的放电电势的感测定时。

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