CN108242249B - 数据映射系统、方法及其存储介质 - Google Patents

Abstract

在本公开中，公开了基于通过低读取延迟具有提高的和速率(即，寿命容量)的三维栅格的数据映射。在写入期间，在擦除之前多次写入至存储器位置。具体地，对于第一写入，存在每单元4/3个比特可用于写入，其为每单元大约10.67kB被用于数据存储。然后，对于第二写入，存在每单元一个比特，其为每单元8kB用于数据存储。如果考虑到具有128个不同单元的块并且写入32kB的数据，第一写入导致42.66个数据写入而第二写入导致32个数据写入，总共74.66个写入。在以前，对于32kB的写入数量将是64个写入。因此，通过在擦除之前两次写入，可以存储更多数据。

Description

数据映射系统、方法及其存储介质

相关申请的交叉引用

本申请要求2016年12月23日提交的序列号为62/438821的美国临时专利申请的权益，其通过引用并入本文。

技术领域

本公开的实施例通常涉及一种用于在擦除块之前将数据多次写入NAND块的方法。

背景技术

因为SDD具有高吞吐量、低读取/写入延迟、低功耗以及忍受高压力和高温度的能力，所以基于快闪存储器的固态驱动器(solid-state drive，SSD)具有超过传统的硬盘驱动器(hard disk drive，HDD)的优点。和其他非易失性存储器(non-volatile memory，NVM)相比，NAND闪存特别具有低价格和大容量。使用浮置栅极(或电荷捕获)晶体管来捕获电荷的快闪存储器和由被称为单元层(cell level)的电荷的量来表示的数据在一组单元中被捕获。NAND闪存的关键特征之一是编程和擦除的非对称性。编程的单位(增加单元层)被称为页并且由10³到10⁴个单元组成，同时擦除的单位(减少单元层)是包含数百个页的块。块擦除是耗时耗能的，并且会使物理单元降级。

然而，NAND闪存具有缺点，NAND闪存仅可以被写入一次。数据可以被多次读取，但是如果再次使用数据位置来存储新数据，则必须擦除旧的数据。如上所述，按照块发生擦除，因此，数据的许多页被同时擦除。此外，NAND擦除会减少NAND设备的寿命。

在技术中存在增加NAND设备的寿命的需要。

发明内容

在本公开中，公开了基于通过低读取延迟具有提高的和速率(即，寿命容量)的三维栅格(three dimensional lattice)的数据映射。在写入期间，存储器位置在擦除之前被多次写入。具体地，对于第一写入，每单元存在4/3个比特可用于写入，其为每单元大约10.67kB被用于数据存储。然后，对于第二写入，每单元存在一个比特，其为每单元8kB用于数据存储。如果考虑具有128个不同单元的块和写入32kB的数据，则第一写入导致42.66个数据写入而第二写入导致32个写入，总共74.66个写入。在以前，对于32kB的写入的数量将是64个写入。因此，通过在擦除之前两次写入，可以存储更多数据。

在一个实施例中，一种系统包括主机设备；耦合到主机设备的存储器系统。存储器系统包括：用于在擦除之前多次将数据写入至存储器位置的装置；从存储器位置读取数据的装置。从存储器位置擦除数据的装置。另外该系统包括耦合至主机设备和存储器系统的控制器。

在另一实施例中，一种方法，包括将第一组数据写入至在第一存储器位置中的NAND闪存块，将第二组数据写入至第一存储器位置；以及擦除第一存储器位置，其中写入所述第二组数据发生在擦除第一组数据之前。另外，公开一种系统，其包括处理器以及存储当由处理器运行时使得系统执行该方法的指令的存储器系统。另外，公开一种非瞬时性计算机可读存储介质，其包含当由处理器运行时使得计算机系统在读取过程已经完成之后通过执行该方法来刻录文件的指令。

附图说明

从而，可以详细地理解本公开的上述特征的方式，可以通过参考实施例来简要总结以上的本公开的更特定的描述，实施例中的一些将在附图中示出。然而，将注意，附图仅示出本公开的典型实施例并且附图将因此不被考虑为限制它的范围，因为本公开可以承认其他同等有效的实施例。

图1是根据本公开的实施例的系统的图式例示。

图2是根据本公开的实施例的存储器阵列的图式例示。

图3A-图3C是NAND快闪存储器块的图式例示。

图4是2个-写入低读取延迟代码3D代表模型的编码和解码映射。

图5是示出在擦除数据之前两次将数据写入至相同存储器位置的方法的流程图。

为便于理解，当有可能时，使用相同的参考标号来指定和附图相同的元素。应当考虑到，可以将在一个实施例中公开的元素有益地利用于其他实施例中，而无需特定的叙述。

具体实施方式

以下，对本公开的实施例做出参考。然而，应该理解本公开不限于特定的所描述的实施例。相反，无论是否涉及不同的实施例，以下特征和元素的任何组合将被考虑以实施和实践本公开。此外，虽然本公开的实施例可以实现超过其他可能的解决方案和/或现有技术的优点，但是通过给定实施例是否实现特定优点并不限制本公开。因此，以下方面、特征、实施例和优点都仅仅是例示性的并且不被考虑为所附权利要求的元素或者限制，除非在权利要求中明确地叙述。同样地，引用“公开”不应该被解释为本文所公开的任何发明主题的概括，并且不应该被考虑为所附权利要求的元素或者限制，除非在权利要求中明确地叙述。

在本公开中，公开了基于通过低读取延迟具有提高的和速率(例如，寿命容量)的三维栅格的数据映射。在写入期间，存储器位置在擦除之前被写入多次。具体地，对于第一写入，存在每单元4/3个比特可用于写入，其为每单元大约10.67kB用于数据存储。然后，对于第二写入，存在每单元一个比特，其为每单元8kB用于数据存储。如果考虑到具有128个不同单元的块和写入32kB的数据，第一写入导致42.66个数据写入而第二写入导致32个写入，总共74.66个写入。在以前，对于32kB的写入数量将是64个写入。然而，通过在擦除之前两次写入，可以存储更多数据。

在本公开中，公开了基于通过低读取延迟具有提高的和速率(即，寿命容量)的三维栅格的数据映射。在写入期间，使用在编码器中所有的逻辑页都可用的假设。在读取期间，映射具有，对于每个逻辑页仅需要读取阈值的子集来解码在相应页中的数据的优点，并且因此极大地减小读取延迟。更具体地，低读取延迟数据映射被用于四层MLC和八层TLC快闪存储器。对于MLC，映射实现存储的总数据的17％的提高。通过解码映射和编码映射来定义代码。对于TLC，为了符合在当前NAND技术中使用的格雷码(Gray code)，相似但独立于MLC设计，映射的设计可以实现11％到24％的提高寿命容量。

重写代码可以提高NAND闪存的寿命容量。对于NAND闪存的所有现有的重写代码都假定单元层对解码器是已知的，因此，所需的读取的数量是q-1。当前NAND技术通过将物理页划分成log q个逻辑页使得低延迟页读取成为可能，从而每页的读取的平均数量是(q-1)/log q。如本文所讨论的，对于多层NAND快闪存储器可以使用两次写入重写代码来使得低延迟页读取成为可能。在维持四层多层单元(multiple level cell，MLC)的每页1.5个读取的同时，代码使得对于NAND闪存的17％的容量提高成为可能。对于利用在当前NAND技术中使用的格雷码的八层三层单元(triple level cell，TLC)，代码分别利用每页2个和2.5个读取使得11％和24％的容量提高成为可能。

重写代码是一次写入存储器(write-once memory，WOM)的概括并且是在擦除之间将更多数据写入NAND闪存的有效装置。3D NAND闪存减小单元间接口(inter-cellinterference，ICI)所感应的耦合效应使得重写代码可以是实用的。然而，所有现有的重写代码都必需读取将要被解码的准确的单元层，这将丧失低读取延迟的优点。例如，对于四层NAND闪存，两个二进制逻辑页(更低页和更高页)被映射至相同大小的一个四进制物理页。假设从低到高由格雷码(11)、(10)、(00)、(01)表示四个符号，其中使用格雷码的目的是减小对于逻辑页的误比特率。然后通过应用层(10)和层(00)之间的一个读取阈值来执行读取更低页，以识别左比特(被称为LSB)。类似地，通过应用一个在(11)和(10)之间以及另一个在(00)和(01)之间的两个读取阈值来执行读取更高页，以识别右比特(被称为MSB)。与使用3个读取阈值读取准确的单元层以区分4个符号相比，每页读取的数量是(从3减小)平均1.5。

因此，主要有兴趣的参数是和-速率R_sum比特/单元和每页读取的平均数量t_ave。例如，使得对于单元的低延迟读取成为可能的非-重写方案可以被表示为(R_sum，t_ave)＝(logq，((q-1)/(log q))，并且对于q-层NAND闪存，实现要求读取准确的单元层的重写代码的容量是

特别地，对于四层MLC和八层TLC闪存，实现两个写入WOM代码的容量分别是(R_sum，t_ave)＝(3.32，3)和(R_sum，t_ave)＝(5.17，7)。由于读取延迟帮助确定SSD性能，所以可以利用

来构建代码以维持低读取延迟并且提高R_sum。

本文所公开的重写代码通过低读取延迟提高和-速率(即，寿命容量)。代码方案使用逻辑数据和物理单元层之间的当前格雷映射，其避免了芯片内部的硬件和电路重新设计。在写入期间，在当前NAND编程技术中做出假设。该假设是所有的逻辑页在解码器处都可用。在读取期间，重写代码具有对于每个逻辑页的、仅需要q-1个读取阈值的子集来解码对应页中的数据的优点，因此极大地减小了读取延迟。更具体的，本文公开了用于四层MLC和八层TLC闪存存储器的低读取延迟重写代码。对于MLC，所提议的代码实现超过当前(2，1.5)的非-重写方案的、具有17％的和-速率的提高的(R_sum，t_ave)＝(2.33，1.5)。通过编码和解码用于每个写入和每个逻辑页的映射来定义代码，并且也可以通过对三维立方体的标记来可视化该代码。对于TLC，相似但独立于重写代码的MLC设计，可以实现(R_sum，t_ave)＝(3，2.33)，其具有超过当前(3，2.33)非-重写方案的和-速率和读取延迟两者的提高。

假设单元的数量是n，并且让c₁，...，c_n为那些n个单元的单元层。假设每个单元具有q层，(0，1，...，q-1)，则整数集(0，1，...，n-1)将由[n]来表示。让xi表示数列x＝(x1，...，xn)中的第i个元素、

表示x的子向量，其中1≤i≤j≤n。对于两个向量

和

如果

x_i≥y_i，则

对于映射

由Im(f)来表示f的像，并且由

来表示在f下的

的像。以下讨论将集中在两个写入，其中关于第二写入，单元层仅可以在顺序集(0，1，...，q-1)中增加。

读取与将读取阈值应用于所有的n单元相对应，并且返回对于i∈{1，...，n}的、描述第i个单元是高于或者是低于读取阈值的长度为n的布尔向量。因此，如果对一个页执行t个读取(r₁，...，r_t)，则顺序集(0，1，...，q-1)被划分为t+1个间隔。注意，如果t＝q-1，那么以读取延迟为代价来读取在(0，1，...，q-1)中的准确的符号。

用于MLC闪存存储器的两个写入低读取延迟重写代码

在这个部分中，低延迟重写代码被数学地建模。另外，提供使得用于四层MLC闪存存储器的低延迟读取成为可能的代码结构。格雷映射

在表格I中示出，其与当前的NAND技术一致，因此不要求在NAND芯片中的硬件/电路重新设计。

关于用于四层MLC NAND闪存的低延迟重写代码的定义

让(LSB，MSB)对的单元层之间的双射由格雷码

来表示。让

表示通过应用单元层(1，2)之间的一个阈值的页的LSB读取。让

表示通过应用单元层(0，1)以及单元层(2，3)之间的两个阈值的页的MSB读取。表I中定义了在当前NAND技术中所使用的映射

ψ₁和φ₁。表示下面的内容：

表I

用于MLC NAND的长度为2的格雷码

如果根据上下文ψ(·)和φ(·)的参数(arguments)具有明确的长度，则将忽略ψ_n和φ_n的下标。

两个写入低读取延迟重写代码c通过联合编码器

和页解码器

的两个集合来定义。编码器为映射：

从而

页解码器为映射：

(对于LSB)

(对于MSB)，从而

与关于每个写入的LSB相对应的逻辑页的速率是R_1ψ和R_2ψ，并且与关于每个写入的MSB相对应的逻辑页的速率是R_1φ和R_2φ。和速率是

在以上所讨论的定义中，存在存储着与物理页的LSB和MSB相对应的数据的两个逻辑页。注意到在低读取延迟写入代码的定义和常规的多层WOM代码的定义之间的差异在于页解码器

(或者

)仅具有由ψ从物理页读取的LSB(或者由φ读取的MSB)的信息，并且尽管如此需要正确地解码它们自己的逻辑页而不管在其它逻辑页中的数据。解码LSB-表示的逻辑页和MSB-表示的逻辑页的读取阈值的数量分别是1和2，其与要求每逻辑页1.5个读取的传统非-重写方案等效。

考虑n＝3的单元(c₁，c₂，c₃)，其中c_i∈{0，1，2，3}是第i个单元的层。如果物理页包含多个三单元，那么单元将被串联并且每组连续的三单元根据所提议的重写代码来存储数据。

让q＝4(MLC)为物理单元中的层的数量。让(LSB，MSB)对的单元层之间的双射(格雷码)、LSB读取函数ψ、和MSB读取函数φ在以上定义中被定义。

让n＝3。通过定义如下的解码器和编码器的集合来构建用于MLC的

两个写入低读取延迟重写代码。关于第一写入，让S[0]＝{111}、S[1]＝{011}、S[2]＝{101}、S[3]＝{110}为每个包含一个元素的四个集合。让Let S^-1(x)，x∈{0，1}³表示包含x的集合索引{0，1，2，3}。让(m_1ψ，m_1φ)∈[4]×[4]为关于第一写入的每页的数据，然后

通过选择α∈S[m_1ψ]，β∈S[m_1φ]来编码，从而：

关于第一写入的每页的解码器

是：

关于第二写入，让S_ψ[0]＝{100，011}、S_ψ[1]＝{000}、S_ψ[2]＝{110，001}、S_ψ[3]＝{101，010}、以及S_φ[0]＝{011，101，110}、S_φ[1]＝{001，100，010}。让

分别为包括x和S_ψ以及S_φ的集合索引。让

为第一写入之后的单元层，(m_2ψ，m_2φ)∈[4]×[2]为关于第二写入的每页的数据，然后ε₂(m_2ψ，m_2φ)通过选择α∈S[m_2ψ]，β∈S[m_2φ]来编码，从而：

关于第二写入的每页的解码器

是：

关于第二写入，有可能找到多于一对的(α，β)从而满足

允许解码器挑选任何对。

对于所有的m_2ψ∈[4]，m_2φ∈[2]，

存在至少一个对(α，β)，其中

从而

i＝1，2，3。

以上讨论提供了具有和速率7/3比特/单元的、用于MLC的两个写入低延迟(每逻辑页1.5个读取)重写代码。

示例1

让n＝3并且在第一写入之前所有单元层为

假设需要在两个写入上储存的两个页的数据是(m_1ψ，m_1φ)＝(3，2)∈[4]×[4]和(m_2ψ，m_2φ)＝(1，1)∈[4]×[2]。关于第一写入，选择α＝110∈S[m_1ψ]＝S[3]和β＝101∈S[m_1φ]＝S[2]，然后根据等式(1)，

为了解码在第一写入的LSB中的数据，对LSB读取应用一个阈值并且具有ψ(013)＝110，然后根据等式(2)解码数据，

为了解码在第一写入的MSB中的数据，对MSB读取应用两个阈值并且具有φ(013)＝101，然后根据等式(3)解码数据，

关于第二写入，选择α＝000∈S_ψ[m_2ψ]＝S[1]，β＝001∈S_φ[m_2φ]＝S[1]，然后根据等式(4)，

为了解码在第二写入的MSB中的数据，LSB读取的一个阈值被应用并且具有φ(223)＝000，然后根据等式(5)解码数据，

为了解码在第二写入的MSB中的数据，MSB读取的两个阈值被应用并且具有φ(223)＝001，然后根据等式(6)解码数据，

以上结构实现(R_sum，t_ave)＝(7/3，1.5)。与用于MLC的非重写代码(2，1.5)相比，提高为17％。还注意到两个写入四层WOM的和容量是每单元log₂10≈3.32比特。以上结构和常规WOM的和容量之间的差距(gap)归因于低读取延迟要求。简单的分析将示出以上结构基于三单元的编码/解码提供最优的两个写入低读取延迟代码。基于大量单元(n＞3)的代码结构可能以设计复杂度(计算机搜索)和编码/解码复杂度为代价来实现更好的和速率。

用于TLC闪存存储器的两个写入低读取延迟重写代码

现在将讨论用于TLC闪存的代码结构。在表III中，在将LSB、中央有效比特(central significant bit，CSB)、和MSB映射至单元层{0，1，...，7}的当前TLC NAND技术中使用的格雷码

由在读取(ψ_l，ψ_c，ψ_m)期间所应用的三个一组的函数来表示。注意到为了读取LSB、CSB和MSB页，(ψ_l(i)，ψ_c(i)，ψ_m(i))分别在每页的0和1之间的转换应用(2，3，2)读取阈值。

表II

用于TLC NAND的长度为3的格雷码

长度为n＝3的[n＝3；(2²，2²，2²)；(2²，2²)]低延迟重写代码由一组编码器和解码器构建，其中，大小为2比特的三个逻辑页每个被存储在关于第一写入的(LSB，CSB，MSB)中，并且大小为2比特的2个逻辑页每个被存储在关于第二写入的(LSB，MSB)中。关于第一写入，让S[0]＝{000}、S[1]＝{001}、S[2]＝{010}、S[3]＝{100}，让S^-1(x)表示包含x∈{0，1}³的集合索引。让(m_1l，m_1c，m_1m)∈[4]×[4]×[4]为每个页的数据，然后

通过选择α∈S[m_1l]，β∈S[m_1c]，γ∈S[m₁m]来编码，从而：

关于第一写入的每个页的解码器

通过下式来定义：

关于第二写入，使用

而不是

让S_ψ1[0]＝{101，010}、S_ψ1[1]＝{100，011}、S_ψ1[2]＝{000}、S_ψ1[3]＝{110，001}以及S_ψm[0]＝{111}、S_ψm[1]＝{001，110}、S_ψm[2]＝{011，100}、S_ψm[3]＝{101，010}。让

为在包含x的{0，1，2，3}中的集合索引。让

为第一写入之后的单元层，

为关于第二写入的两个页的数据，然后

通过选择

来编码，从而：

关于第二写入的每个页的解码器

是：

在以上结构中，对于所有的

和

存在至少一个对(α，β)，其中

从而

而且，对于第一写入，

的读取数量是(2，3，2)，关于第二写入，

的读取数量是(1，2)，然后，每个页

个读取。和速率是每单元10/3比特。因此，以上结构是(R_sum，t_ave)＝(10/3，2)代码，与非重写(3，7/3)方案相比，其提高了和速率和读取延迟两者。

仔细考虑代码设计过程(确定用于MLC的S、S_ψ、S_φ的内容以及用于TLC的S、S_ψl、S_ψm的内容)，将揭露编码器/解码器是在n维立方体上的标记问题。在三维立方体上手动地设计以上结构中的对于n＝3的标记。例如，图4示出在横向大小为4的立方体网格中可视化的等效编码/解码。Im(ε₁)是黑点的集合以及Im(ε₂)是红点的集合。点上的标记是对于两个逻辑页的数据对。阴影标记(或者虚线)意味着特定的点(或者网格)是在立方体的可见侧面上。三个一组的，例如，

指示少数示例点的xyz坐标。注意到有些点在Im(ε₁)和Im(ε₂)两者中，例如，具有每个写入的数据消息对3，2和2，0的、在

处的重叠的黑点和红点。以上示例1将关于两个写入的数据消息的两个对示出为(m_1ψ，m_1φ)＝(3，2)、(m_2ψ，m_2φ)＝(1，1)，其与如图4中所示的单元层改变(从原点开始)(000)-＞(013)-＞(223)的序列相对应。

对于TCL，具有n＞3，第一写入可以类似n＝3那样设计，但是第二写入需要计算机搜索良好的代码。为了实现更好的子速率，通过使用用于第二写入的三个阈值做出折衷，因此每页

个读取。表III列出了关于两个写入的和速率和读取的数量，其中具有n＝1的列是传统的非重写方案。

表格III

用于具有n≥3的TLC的(R_SUM，t_AVE)

n	1	3	5	7	9	11
							nR<sub>1</sub>	3	6	12	18	24	30
nR<sub>2</sub>	0	4	5	7	9	11
							R<sub>sum</sub>(比特/单元)	3	3.33	3.40	3.57	3.67	3.73
t<sub>ave</sub>	2.33	2	2.5	2.5	2.5	2.5

本文所讨论的低读取延迟重写代码是基于三维栅格的以使得如当前NAND技术支持的快速读取成为可能。MLC和TLC闪存的独立设计分别利用每页1.5、2和2.5个读取将和速率或者寿命容量提高了17％、11％和24％。

本公开涉及基于通过低读取延迟具有提高的求和速率(即，寿命容量)的三维栅格的数据映射。在写入期间，使用所有逻辑页在编码器处都可用的假设。在读取期间，映射具有，对于每个逻辑页仅需要读取阈值的子集来解码在相应的页中的数据，因此读取延迟被极大地减小的优点。更具体地，低读取延迟数据映射被用于四层MLC和八层TLC快闪存储器。对于MLC，映射在存储的总数据中实现17％的提高。通过解码和编码映射来定义代码。对于TLC，为了符合在当前NAND技术中使用的格雷码，相似但独立于MLC设计，映射的设计可以实现11％到24％的提高寿命容量。

NAND闪存存储器的基本前提是其存储器可以仅仅被写入一次，并且然后，如果存储器将要被再次写入，则将需要擦除该存储器。如本文所讨论的，有可能在擦除之前再次写入存储器位置，而不是擦除存储器，因此，NAND存储器的寿命也随着存储容量的增加而增加。

图1是根据一个实施例的系统100的图式例示。系统包括与存储器系统104交互的主机设备102。控制器106被耦合至主机设备102和存储器系统104两者。存储器系统104存储在各种时刻主机设备102可能需要的数据。当需要数据时，主机设备102联系存储器系统104以获取数据。控制器106控制存储器系统104和主机设备之间的通信。

存储器系统104包括存储器控制器108和多个CPU或者处理器110A-110N。存储器系统104还包括存储器设备112。存储器设备112被耦合至所有的CPU 110A-110N以及存储器控制器108。在一个实施例中，存储器设备112是NAND存储器设备。在另一实施例中，存储器设备112是HDD存储器设备。将理解，存储器设备112不限于是NAND存储器设备还是HDD存储器设备。相反，存储器设备112可用于能够存储可以被一个或多个CPU检索的数据的任何存储器设备。

图2是根据本文所描述的一个实施例的存储器阵列200的示意图。存储器阵列200包括多个存储器单元202、第一多条平行线204、以及第二多条平行线206。第一多条平行线204正交于第二多条平行线206。第一多条平行线204代表位线。第二多条平行线206代表字线。每个存储器单元202被耦合至位线204和字线206。共线的存储器单元202被耦合至一个共有的线以及与其他共线存储器单元不共有的一个线。

图3A-图3C是NAND快闪存储器块300的图式例示。如箭头“A”所示，模块300包括跨越整个块的128个字线。暴露给用户的可用数据的量由箭头“B”代表并且为16KB。在将要被存储的所有数据都由32KB的数据组成的简单情形中，每组数据将需要两个单独的字线，因此，两个单独的存储器位置302A-302N用以将数据存储在单一的单一-写入(write-single)擦除系统中。因此，在初次写入之前，块300具有将64组数据存储在128个字线中的能力。图3A示出因为暴露给用户的可用数据的量是16kB所以在擦除之前每个比特仅可以被写入一次的情形。在实例公开之前，存在每单元2个比特，但是在擦除之前每个比特仅可以被写入一次。

正如在本文中将被讨论的，对于第一写入存在每单元4/3比特以及关于第二写入(或者更新写入)存在每单元1个比特。因为对于第一写入存在每单元4/3个比特，那么仅存在由图3B中的箭头“C”代表的、暴露给用户的10.67kB的数据。因此，三条字线将必须用以存储数据，而不是仅仅两条字线。因此，对于第一写入，将可以存储的42.66组数据。一旦整个块300已经被写入，该块就可以被重写(或者更新)。

在重写期间，如在图3C中的箭头“D”所示出的，仅8kB的数据被暴露给用户。因此，对于重写以存储32kB数据，将需要四个字线。因此，重写(或者第二写入)将容纳32组数据。将写入和重写组合，可以发生74.66个数据写入，其比如果仅存在一次写入而发生的64个更多。74.66个写入表示在存储容量中将近17％的增加。因为存在存储容量的增加，所以存在更少的擦除，并且因此，存在更长的NAND快闪存储器设备生命。

示例2

在示例2中，将讨论具有最小改变的用于3MLC的代码映射。L是低(0或者1)；H是高(2或者3)；I是入(层1或者2)；以及O是出(层0或者3)。对于4层MLC的当前映射是{E，P1，P2，P3}＝{11，10，00，01}。在第一写入过程中，将{0，1，2，3}转换成下面的：{111，011，101，110}。对于LSB，0->LLL{111}；1->HLL{011}；2->LHL{101}；以及3->LLH{110}。对于MSB，0->OOO{111}；1->IOO{011}；2->OIO{101}；以及3->OOI{110}。对于第一写入过程，(LSB，MSB)，LSB＝3＝{110}并且MSB＝2＝{101}。第一更新被编程为(0，1，3)；当读取LSB时，模式＝(L，L，H)，并且所有的(L，L，H)-模式对应于LSB＝3。当读取MSB时，模式＝(O，I，O)，并且所有的(O，I，O)模式对应于MSB＝2。同时考虑在LSB和MSB的顺序中的数字(首先LSB，接着MSB)，结果对是(11，10，01)，根据以上叙述的映射，其等同于(E，P1，P3)＝C₁ ³。

对于第二写入，或者更新写入，LSB和MSB两者都取决于C₁ ³。对于LSB，00(或者0)->LHH{100}，HLL{011}；01(或者1)->HHH{000}；10(或者2)->LLH{110}，HHL{001}；11(或者3)->LHL{101}，HLH{010}。对于MSB，0->IOO{011}，OIO{101}，OOI{110}；1->IIO{001}，OII{100}，IOI{010}。对于第二写入(或者更新)，(LSB，MSB)＝(3，0)并且被编程为(3，1，3)。当LSB被读取时，模式为(H，L，H)，并且所有的(H，L，H)模式对应于LSB＝3。当读取MSB时，模式为(O，I，O)，并且所有的(O，I，O)模式对应于MSB＝0。

如果选择LSB＝(101)和MSB＝(101)，然后同时考虑在LSB和MSB的顺序中的数字(首先LSB，接着MSB)，结果对是(01，10，01)，根据以上叙述的映射，其等同于(P3，P1，P3)＝(3，1，3)＝C₁ ³。对于示例2，存在关于第一写入的2比特LSB和2比特MSB。然后，对于3单元，存在关于第二写入(或者更新)的2比特LSB和1比特MSB，总为共7比特。注意到，传统地，3MLC单元可以存储6比特。因此，7比特表示17％的增加。每页的平均读取是1.5，其与传统的每页读取相同。因此，虽然没有遭受读取延迟，但可以存储的数据量增加了。图4是示例2的2-写入低读取延迟代码3D代表性模型的编码和解码映射。

图5是示出在擦除数据之前将数据两次写入至相同存储器位置的方法的流程图500。如图5中所示，第一组数据最初被写入块502中的存储器位置。然后，在任何擦除之前，第二组数据被写入块504中的存储器位置。最后，在块506中，数据可以从存储器位置被擦除。在本公开之前，因为数据仅可以被写入存储器位置一次，所以块506将发生在块504之前，但是如本文所讨论的，在第一写入中利用了比整个存储器位置更少的存储器位置。因此，当第二写入的时间来临时，仍然存在将要被写入至存储器位置的更多数据的空间。因此，通过两次写入相同的存储器位置，可以在擦除之前存储更多数据。

示例3

在示例3中，将讨论具有最小改变的3TLC单元的代码映射。用于8-层MLC的当前映射是{E，P1，P2，P3，P4，P5，P6，P7}＝{111，110，100，000，010，011，001，101}。在第一写入过程期间，将{0，1，2，3}转换为下面的：{000，001，010，011}。LSB＝1＝{001}，CSB＝2＝{010}并且MSB＝1＝{001}。同时考虑在LSB和MSB的顺序中的数字(首先LSB，接着CSB，然后MSB)，结果组是(000，010，101)，根据以上叙述的映射，其等同于(P3，P4，P7)＝C₁ ³。对于第二写入，或者更新写入，仅LSB和MSB被使用并且取决于C₁ ³。另外，(P4，P5，P6，P7)＝{11，10，00，01}。对于LSB，0->101，010；1->100，011；2->000；3->110，001。对于MSB，0->111；1->001，110；2->011，100；3->101，010。对于第二写入(或者更新)，LSB＝3＝(110)或者(001)。MSB＝0＝(111)。如果选择LSB＝(110)和MSB＝(111)，然后同时考虑在LSB和MSB的顺序中的数字(首先LSB，接着MSB)，结果对是(11，11，01)，根据以上叙述的映射，其等同于(P4，P4，P7)＝(4，4，7)＝C₁ ³。对于示例3，存在关于第一写入的2比特LSB、2比特CSB、和2比特MSB。然后，对于3单元，存在关于第二写入(或者更新)的2比特LSB和2比特MSB，总共10比特。注意到，传统地，3TLC单元可以存储9比特。因此，10比特代表11％的增加。每页的平均读取是2个，其小于传统的每页2.33个读取。因此，减小了读取延迟并且增加了可以存储的数据量。

一次写入数据然后擦除不会最大化资源。这样做会导致缩短设备生命并且最终导致设备失效。通过在擦除存储器位置之前两次写入至相同的存储器位置，不仅可以存储更多的数据，还可以增加设备生命(相对于存储一次然后擦除)，因为直到存储器位置被用于存储两次，数据才会被擦除。

虽然前述专注于本公开的实施例，但是在不脱离本公开的基本范围的情况下，可以设计其他以及进一步的本公开的实施例，并且本公开的范围由以下权利要求来确定。

Claims (31)

1.一种数据映射系统，包括：

主机设备；

存储器系统，其被耦合至主机设备，其中所述存储器系统包括：

将第一组数据写入至在第一存储器位置中的NAND闪存块的装置，其中每单元4/3个比特可用于写入所述第一组数据；

将第二组数据写入至所述第一存储器位置的装置，其中每单元1个比特可用于写入所述第二组数据；以及

用于擦除所述第一存储器位置的装置，其中写入所述第二组数据发生在擦除所述第一组数据之前，并且其中所述第一组数据与所述第二组数据的写入使用两次写入重写代码，并且其中所述代码使用逻辑数据和物理单元层之间的当前格雷映射；以及

控制器，其被耦合至主机设备和存储器系统。

2.如权利要求1所述的数据映射系统，其中所述存储器位置是NAND闪存块。

3.如权利要求2所述的数据映射系统，其中所述NAND闪存块是TLC。

4.如权利要求2所述的数据映射系统，其中所述NAND闪存块是MLC。

5.一种数据映射方法，包括：

将第一组数据写入至在第一存储器位置中的NAND闪存块，其中每单元4/3个比特可用于写入所述第一组数据；

将第二组数据写入至所述第一存储器位置，其中每单元1个比特可用于写入所述第二组数据；以及

擦除第一存储器位置，其中写入第二组数据发生在擦除第一组数据之前，并且其中所述第一组数据与所述第二组数据的写入使用两次写入重写代码，并且其中所述代码使用逻辑数据和物理单元层之间的当前格雷映射。

6.如权利要求5所述的数据映射方法，其中所述NAND闪存块是TLC。

7.如权利要求5所述的数据映射方法，其中所述NAND闪存块是MLC。

8.如权利要求7所述的数据映射方法，其中所述第一存储器位置是16kB存储位置，并且其中写入所述第一组数据包括将数据写入至所述第一存储器位置的10kB。

9.如权利要求8所述的数据映射方法，其中写入所述第二组数据包括将数据写入至所述第一存储器位置的8kB。

10.如权利要求9所述的数据映射方法，其中所述10kB不同于所述8kB。

11.如权利要求9所述的数据映射方法，其中当所述第二组数据被写入至所述第一存储器位置时，所述第一组数据呈现在所述第一存储器位置中。

12.如权利要求9所述的数据映射方法，其中在所述第二组数据被写入至所述第一存储器位置之后，所述第一组数据呈现在所述第一存储器位置中。

13.如权利要求5所述的方法，其中所述存储器位置被布置在字线和位线的交叉点处的存储器块之内。

14.一种数据映射系统，包括：

处理器；以及

存储器系统，其存储当由处理器执行时使得所述系统进行以下各项的指令：

将第一组数据写入至在第一存储器位置中的NAND闪存块，其中每单元4/3个比特可用于写入所述第一组数据；

将第二组数据写入至所述第一存储器位置，其中每单元1个比特可用于写入所述第二组数据；并且

擦除第一存储器位置，其中写入第二组数据发生在擦除第一组数据之前，并且其中所述第一组数据与所述第二组数据的写入使用两次写入重写代码，并且其中所述代码使用逻辑数据和物理单元层之间的当前格雷映射。

15.如权利要求14所述的数据映射系统，其中所述NAND闪存块是TLC。

16.如权利要求14所述的数据映射系统，其中所述NAND闪存块是MLC。

17.如权利要求14所述的数据映射系统，其中所述第一存储器位置是32kB存储位置，并且其中写入所述第一组数据包括将数据写入至所述第一存储器位置的10kB。

18.如权利要求17所述的数据映射系统，其中写入所述第二组数据包括将数据写入至所述第一存储器位置的8kB。

19.如权利要求18所述的数据映射系统，其中所述10kB不同于所述8kB。

20.如权利要求18所述的数据映射系统，其中当所述第二组数据被写入至所述第一存储器位置时，所述第一组数据呈现在所述第一存储器位置中。

21.如权利要求18所述的数据映射系统，其中在所述第二组数据被写入至所述第一存储器位置之后，所述第一组数据呈现在所述第一存储器位置中。

22.如权利要求14所述的数据映射系统，其中所述存储器位置被布置在字线和位线交叉点处的存储器块之内。

23.一种非瞬时性计算机可读存储介质，包含当由处理器运行时使得计算机系统在已经完成读取过程之后通过执行以下各项步骤刻录文件的指令：

将第一组数据写入至在第一存储器位置中的NAND闪存块，其中每单元4/3个比特可用于写入所述第一组数据；

将第二组数据写入至第一存储器位置，其中每单元1个比特可用于写入所述第二组数据；并且

擦除第一存储器位置，其中写入所述第二组数据发生在擦除所述第一组数据之前，并且其中所述第一组数据与所述第二组数据的写入使用两次写入重写代码，并且其中所述代码使用逻辑数据和物理单元层之间的当前格雷映射。

24.如权利要求23所述的存储介质，其中所述NAND闪存块是TLC。

25.如权利要求23所述的存储介质，其中所述NAND闪存块是MLC。

26.如权利要求23所述的存储介质，其中所述第一存储器位置是32kB存储位置，并且其中写入所述第一组数据包括将数据写入至所述第一存储器位置的10kB。

27.如权利要求26所述的存储介质，其中写入所述第二组数据包括将数据写入至所述第一存储器位置的8kB。

28.如权利要求27所述的存储介质，其中所述10kB不同于所述8kB。

29.如权利要求28所述的存储介质，其中当所述第二组数据被写入至所述第一存储器位置时，所述第一组数据呈现在所述第一存储器位置中。

30.如权利要求28所述的存储介质，其中在所述第二组数据被写入至所述第一存储器位置之后，所述第一组数据呈现在所述第一存储器位置中。

31.如权利要求23所述的存储介质，其中所述存储器位置被布置在字线和位线的交叉点处的存储器块之内。

Images