CN104781886B - 用于读取可变电阻存储器元件的方法和装置 - Google Patents

用于读取可变电阻存储器元件的方法和装置 Download PDF

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Abstract

在一些实施例中，检测电阻存储器单元中的电阻可以使用脉冲边沿来完成。例如，可以通过电阻存储器数据单元施加一个脉冲，通过参考延迟电路施加另一个脉冲，以便确定哪条路径具有较大延迟，以便确定考虑中的数据单元的电阻状态。

Description

用于读取可变电阻存储器元件的方法和装置
技术领域
本发明总体上涉及可变电阻存储器，具体而言，涉及用于读取可变电阻存储器元件的电路。
附图说明
在附图的图中示例性而非限制性地示出了本发明的实施例，在附图中，相似的附图标记指代类似的元件。
图1示出了根据一些实施例的具有用于读取阵列中单元的读取电路的可变电阻存储器阵列的一部分。
图2示出了根据一些实施例的用于实施超前/滞后检测器的电路。
图3示出了根据另外的实施例的具有用于读取阵列中单元的读取电路的可变电阻存储器阵列的一部分。
具体实施方式
几中新型的固态、高密度、非易失性存储器使用具有可变电阻的存储器元件存储信息。例如，自旋转移矩-磁随机存取存储器(STT)的电阻取决于两个磁性层的相对磁化极性。其他类型的电阻存储器包括电阻RAM(ReRAM)和导电桥接RAM(CBRAM)，它们的电阻取决于通过电介质或电解质的导电路径的形成与消除。还存在相变存储器(PCM)，对于它，单元的电阻率取决于硫族化合物的晶态或非晶态。尽管用于这些(以及可能的其他的)电阻存储器技术的基础存储器元件可以变化，但用于从它们读写的方法在电气上是类似的，并且由本发明的实施例缩所包含。
将二进制“0”或“1”写入单元中典型地包括驱动所施加的电流通过单元中电阻元件或驱动跨所述电阻元件的电压，以迫使其进入较高电阻率状态或较低电阻率状态(例如，借助STT-MRAM的自旋转移矩、PCM的加热、ReRAM的金属迁移或者CBRAM的金属离子流)。
不幸的是，可靠且非破坏性地读取这种电阻存储器元件会有挑战性的。其典型地依赖于可靠且非破坏性地检测存储器元件的电阻。现有解决方案典型地将恒定DC电流或电压施加到存储器元件。感测放大器或电流镜随后利用已知电阻将得到的电流或电压电平与参考单元的电流或电压电平相比较。在标称供电电平下，这种读取操作可存在破坏数据的风险，因为电流或电压容易超过改变存储器元件的状态所必需的大小。电压箝位可以减小施加到存储器元件的电流和电压的大小，但此解决方案通常降低读取余量(margin)并增加不期望的负载。在较高供电电压下操作感测放大器或电流镜可以恢复丢失的读取余量，但这会需要以额外的调节器、电源和/或特殊高电压设备为相当大的代价。另外，现有解决方案通常需要施加连续且恒定的电流，以便在对感测放大器或电流镜的输出进行采样之前到达稳态。随着连续DC电流流动的持续时间增大，破坏数据的风险也增大。因此，可期望新的方案。
在一些实施例中，检测电阻存储器单元中的电阻可以使用脉冲边沿来完成。例如，可以通过电阻存储器数据单元施加脉冲，通过参考延迟电路施加另一个脉冲，以便确定哪条路径具有较大延迟，以便确定考虑中的数据单元的电阻状态。
图1示出了根据一些实施例的用于读取电阻存储器单元阵列中存储器单元的电路。该电路通常包括数字控制逻辑110、超前/滞后检测器170、和电阻元件存储器阵列，所述电阻元件存储器阵列包括M行和N列数据位单元142、参考延迟电路143和地址解码器150，如所示地耦合。所示的参考延迟电路143包括低级(RL)单元144和高级(RH)单元146。
阵列还包括存取器件(例如，传输门、PMOS晶体管、NMOS晶体管)132、134和136，以用于解码器150经由控制线(Ysel、WordLn、Ref SeL)控制对期望的数据单元和相应的参考单元的访问。还包括了电平移位器160，如果希望，其在一些实施例中可以用于将脉冲信号(Pulse_Out_Data和Pulse_Out_Ref)移动到用于超前/滞后检测器170的适合的电平。(应理解，图中所示的阵列配置、行-列结构等不指示任何特定配置。例如，可以调换行与列，可以以任何适合的方式解码单元。此外，如果参考单元用于实施参考延迟电路，它们不必在行或列的末端彼此紧挨着。它们可以以任何适合的方式散布到行、列或其他组织结构中。)
单元(142、144、146)中的每一个单元都包括诸如单元180的电阻存储器单元，单元180包括存取器件182和可变电阻存储器元件184，诸如STT或PCM元件。数据单元142存储数据位，其可以处于第一二进制状态(例如，在低电阻级下的逻辑“0”)或者在第二二进制状态(例如，在高电阻级下的逻辑“1”)。低级参考单元(RL)144设定为电阻存储器元件的低电阻级(RL)，而高级参考单元(RH)146设定为电阻存储器元件的高电阻级(RH)。在所示的实现方式中，对于每N列数据位单元142，存在固定为较低电阻状态的参考位单元144的单一M行的列和固定为较高电阻状态的参考位单元146的单一M行的列。(注意，一些电阻存储器可以具有多于2个二进制状态，例如它们可以具有3个或更多个状态。本发明不限于2-状态实现方式。本文所述的时域状态评定原理可以用于读取具有3个或更多个状态的单元。)
在读取操作过程中，解码器150选择存储器阵列的一行和一列来对单一数据位单元142进行寻址。通过存取器件132的Ysel信号选择列，WordLn信号选择行。类似地，对于参考位单元144、146，WordLn选择与数据单元142相同的行，Ref SeL信号选择两个参考列。选择启动存取器件，其将在位线上的读驱动器(122、124)电耦合到在源线上的读取感应电路160、170。
为了感测所选择的数据位单元142的状态，数字控制逻辑110在标称数字电源电压(Vcc)的Pulse_In信号上发送脉冲。在数据阵列和参考阵列上的CMOS驱动器122、124驱动脉冲通过数据位单元142，并且并行通过参考位单元(144、146)。输入脉冲在数据阵列的底部作为Pulse_Out_Data和在参考阵列(延迟电路143)的底部作为Pulse_Out_Ref出现。来自数据和参考单元的或者通过可选的电平移位器160的两个脉冲都在超前/滞后检测器170的晶体管门处终止。(如果存取器件没有传送对于所用技术适当的信号电平(例如用于CMOS检测器的满CMOS电平信号)，可以使用电平移位器。另外，如果例如利用上升沿触发器通过正脉冲来评估上升沿，也会期望电平移位器。)
(注意，脉冲可以以SL→BL方向或者BL→SL方向行进。脉冲方向可以相对于存储器元件而加以修改，例如通过(a)将整个位单元颠倒过来，(b)仅颠倒存储器元件，例如STT-MRAM具有独特的顶部/底部端子，或者(c)切换读取驱动器和超前/滞后检测器的位置。还注意，位线(BL)与源线(SL)可以是任意的区分。例如，在一些实施例中，BL可以是连接到存储器元件的位单元上的节点，而SL可以是连接到存取晶体管的位单元上的节点。)
参考延迟电路143被配置为使得从Pulse_In到Pulse_Out_Ref的时间延迟在数据单元142为低(R＝RL)时大于从Pulse_In到Pulse_Out_Data的时间延迟，而在数据单元142为高电阻(RH)状态时小于从Pulse_In到Pulse_Out_Data的延迟。(以下，示出了如何可以实现它，参考延迟电路143的RC时间常数在处于低状态下的数据单元与处于高状态下的数据单元的RC延迟之间。应理解，在所示的实施例中，以彼此并联的代表实际阵列数据单元的第一存储器单元和第二存储器单元来实施参考延迟电路。分别将它们编程为处于低电阻状态和高电阻状态，以便便于实现自然地在对于低状态的RC延迟和对于高状态的RC延迟之间的RC延迟。以下以数学方式对其进行示出。然而，可以使用用于实施参考延迟电路的任何适合的电路。例如，可以在有或没有增加的电容的情况下对晶体管进行偏置，以促进期望的RC延迟。替换地，可以使用化学地或其他方式修改为处于期望的电阻和/或电容的可变电阻材料。)
超前/滞后检测器确定两个脉冲(Pulse_Out_Data和Pulse_Out_Ref)中哪一个首先到达其输入端，并且以此方式，确定数据单元是低(数据脉冲首先到达)还是高(参考脉冲首先到达)。应当理解的是，借助此方案，在栅极电位由于脉冲的上升沿与下降沿而改变时，电流仅在有限时间上流动通过存储器元件184。
现在将论述数据单元(142)和参考延迟单元(143)的RC时间常数。假定集总的RC模型，从PULSE_IN到PULSE_OUT_DATA的路径具有RC延迟，其中RC时间常数为：
(RPARASTIC+RDATA)*CPARASTIC，
其中，RPARASTIC是布线与沿布线的器件的总寄生电阻，RDATA是在具有RL或RH的值的数据位单元142中的存储器元件184的电阻，以及CPARASITIC是布线与连接到布线的器件的总寄生电阻。类似地，从Pulse_In到Pulse_Out_Ref的路径具有RC延迟，其中RC时间常数为：
[(RPARASTIC+RL)*(RPARASTIC+RH)]/[(RPARASTIC+RL)+(RPARASTIC+RH)]*2CPARASTIC。
当在所选择的数据位单元142中的存储器元件184处于较低电阻状态中并且具有RDATA＝RL的电阻时，则Pulse_Out_Data的边沿应在Pulse_Oout_Ref的边沿之前到达超前/滞后检测器170。如果从Pulse_In到Pulse_Out_Data的RC延迟小于从Pulse_In到Pulse_Out_Ref的RC延迟，则满足此条件，或者等价为：
2RPARASITIC+RL+RH<2(RPARASITIC+RH)
2RPARASITIC+RL+RH<2RPARASITIC+2RH
RL+RH<2RH
RL<RH
因而，对于RDATA＝RL，如果RL小于RH，则从Pulse_In到Pulse_Out_Data的RC延迟小于从Pulse_In到Pulse_Out_Ref的RC延迟，其是可变电阻存储器的基本属性。
类似地，在所选数据位单元142中的存储器元件184处于较高电阻状态中并且具有RDATA＝RH的电阻时，则Pulse_Out_Data的边沿应在Pulse_Out_Ref的边沿之后到达超前/滞后检测器。如果从Pulse_In到Pulse_Out_Data的RC延迟大于从Pulse_In到Pulse_Out_Ref的RC延迟，就满足此条件，或者等价为：
2RPARASITIC+RL+RH>2(RPARASITIC+RL)
2RPARASITIC+RL+RH>2RPARASITIC+2RL
RL+RH>2RL
RH>RL
因而，对于RDATA＝RH，如果RH大于RL，从Pulse_In到Pulse_Out_Data的RC延迟大于从Pulse_In到Pulse_Out_Ref的RC延迟，其是可变电阻存储器的基本属性。因此，可以发现Pulse_Out_Data信号相对于Pulse_Out_Ref信号的相对到达顺序可以用于识别数据位单元中可变电阻存储器元件的状态。
现在将描述代表性CMOS示例。该示例假定以下的RC值：CPARASITIC＝0.2pF，RPARASITIC＝2kΩ，RL＝4kΩ以及RH＝8kΩ。对于数据单元读取，最初，解码器150选择数据位单元142和两个相应的参考位单元144/146，并且控制逻辑110随后在Pulse_In上施加输入脉冲。反向脉冲按照由数据位单元142中的存储器元件184的状态确定的边沿的顺序出现在Pulse_Out_Ref和Pulse_Out_Data处。取决于Pulse_Out_Ref和Pulse_Out_Data的边沿的相对顺序，超前/滞后检测器170随后在Data Out输出数据“0”或数据“1”。在这个示例中，在RDATA＝RH的情况下，Pulse_Out_Data滞后Pulse_Out_Ref 205ps，导致超前/滞后检测器170输出数据“1”。当RDATA＝RL时，Pulse_Out_Data超前Pulse_Out_Ref 135ps，导致超前/滞后检测器170输出数据“0”。
图2示出了根据一些实施例的可能的超前/滞后检测器。其总体上包括触发器212、214(例如，高增益D触发器)和锁存器，例如由如所示的全部耦合在一起的高增益交叉耦合的NAND门216、218构成的RS锁存器。D输入端连接到高值，复位输入端连接到Reset信号，以及边沿触发时钟输入端耦合到REF和DATA输入端，其分别耦合到Pulse_Out_Ref和Pulse_Out_Data线路。在使得Reset有效后，触发器输出端(Q输出端)处于低状态，其导致NAND门输出端处于高状态。在此总体状态中，触发器准备好保持来自DATA和REF脉冲的触发边沿(例如，下降沿)的顺序。如果REF边沿首先到达，那么交叉耦合的NAND门在Data Out信号上锁存数据“1”，直至下一个Reset。另一方面，如果DATA边沿首先到达，则交叉耦合的NAND门在Data Out信号上锁存数据“0”，直至下一个Reset。
图3示出了根据一些实施例的具有超前/滞后检测的电阻存储器阵列的另一个示例。如在脉冲驱动器122、124的输出端所示的，此示例采用下降脉冲(从高电平到低电平的前沿转变)。可以理解，借助此实现方式(借助具有下降沿时钟输入端的超前/滞后检测器的下降沿脉冲)，可以更为放心地省略电平移位器。在一些实施例中，如图所示的，在读脉冲操作之前，对数据与参考单元中的电阻元件周围的多个节点进行预充电。借助从驱动器发出的下降沿脉冲，其输出端在读事件发生时为Vcc。将诸如BL、BL’、BL”、SL、Pulse_Out_Ref和Pulse_Out_Data的其他节点预充电到Vcc-Vt的电平，其中，Vt是针对电路中使用的PMOS晶体管的阈值电压。在驱动读取脉冲通过可变电阻存储器元件184时，这种预充电在可变电阻存储器元件中提供了更一致、可靠的电阻。(注意，这些预充电电平不必为Vcc-Vt。调节器、电荷泵或额外的外部电源可以提供任何任意的预充电电平。)
借助这种预充电，在一些实施例中，包括了NMOS晶体管312，以便将存储器阵列侧元件从超前/滞后检测器解耦，直至脉冲到达Pulse_Out_Data和Pulse_Out_Ref线路。如所示的，NMOS晶体管312被配置为使得其将Pulse_Out_Data和Pulse_Out_Ref线路通过其源极/漏极通道耦合到超前/滞后检测器370的相应DATA和REF输入端，其栅极连接在Vcc-Vt的电压电平。以此方式，晶体管(312)保持截止，直至其源极(Pulse_Out_Ref、Pulse_Out_Data)下降到Vcc-2Vt的电平，其在下降沿脉冲到达时发生。(应理解，可以以任何适合的方式提供在多个节点的电压偏置。例如，一个或多个PMOS晶体管可以用于在其漏极提供Vcc-Vt供应，其源极耦合到Vcc。在要对节点进行预充电时，预充电信号可以耦合到其栅极，以导通Vcc-Vt供应。在其他实现方式中，二极管连接的NMOS器件可以提供良好的Vcc-Vt电平。也可以使用偏置的PMOS器件。此外，可以将NMOS解耦器件偏置到除了Vcc-Vt以外的其他电平。利用连接到Vcc的二极管连接的配置的NMOS器件可以方便地创建Vcc-Vt，但可以使用任何适合的电路。沿着这些线路，NMOS解耦晶体管可以表示任意数量的实际解耦晶体管。例如，2个参考线路可以连接到2个专用器件或者2个参考线路可以连接到单个器件。)
注意，可以以任何适合方式将参考延迟的值微调为在两个可能的数据延迟级之间的任何期望的延迟(由RL与RH限定的范围)。例如，可以采用可编程串联微调电阻器或者(如图中所示的)并联微调电容器(Ctrim)。
可以理解，本文所公开的至少一些实施例可以具有优于以前解决方案的一些优点。由于可以使用脉冲边沿在时域中检测存储器元件的电阻，这种方案可以避免将过多连续DC电流施加到存储器元件。这减小了在读取操作过程中破坏数据的风险。此外，如果不是全部的话，大多数感测电路可以在标称电压电平(在Vcc与Vss之间)下操作，读取电路保留鲁棒的感测余量，而无需以额外的调节器、电源等为代价。与需要在特定时间量上感测并采样稳定的电流或电压的方法形成对比，另一个益处是感测短暂的边沿不必限制最大(或最小)操作频率。边沿的斜率(以及因此读取余量)不应随频率而改变。
在以前的说明和随后的权利要求书中，以下术语应如下解释：可以使用术语“耦合”和“连接”连同其派生词。应理解，这些术语并非旨在作为彼此的同义词。相反，在特定实施例中，“连接”用于指示两个或更多个元件彼此直接物理或电接触。“耦合的”用于表示两个或更多个元件彼此协作或相互作用，但它们可以或者可以不直接物理或电接触。
术语“PMOS晶体管”指代P型金属氧化物半导体场效应晶体管。类似地，“NMOS晶体管”指代N型金属氧化物半导体场效应晶体管。应理解，只要使用了术语“MOS晶体管”、“NMOS晶体管”或“PMOS晶体管”，就是以示范性方式使用它们，除非由它们的使用的性质另外明确地指示或者表明。其包含不同的各种MOS器件，包括具有不同VT、材料类型、绝缘体厚度、门配置的器件，仅仅提及几个。此外，除非特别被称为MOS等，术语晶体管可以包括其他适合的晶体管类型，例如当前已知的或者尚未开发的结型场效应晶体管、双极结型晶体管、金属半导体FET和各类三维晶体管、MOS或其他方面。
本发明不限于所述的实施例，而是可以在所附权利要求书的精神和范围内在修改和更改的情况下得以实施。例如，应理解，本发明适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组组件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等。
还应理解，在一些附图中，以线来表示信号导体线路。一些可以较粗，以指示更多的组成信号路径，具有数字标记，以便表示若干组成信号路径，和/或在一端或多端具有箭头，以指示主要信息流动方向。然而，这不应以限制性方式来解释。相反，这种添加的细节可以结合一个或多个示范性实施例来使用，以便促进更容易理解电路。任何表示的信号线路，不管是否具有附加的信息，实际上都可以包括一个或多个信号，所述一个或多个信号可以在多个方向上行进并且可以以任何适合类型的信号方案(例如，以不同成对、光纤线路和/或单端线路实施的数字或者模拟线路)来实施。
应理解，可以给出示例性尺寸/模型/值/范围，尽管本发明不限于此。由于制造技术(例如，光刻法)随着时间而成熟，预期可以制造更小尺寸的器件。另外，为了简化示例与论述并且以便不使得本发明模糊不清，在图内可以或可以不示出到IC芯片和其他组件的公知的电源/地连接。此外，可以以方框图形式示出装置，以及还考虑到针对这种方框图布置的实现方式的细节高度取决于实施本发明的平台的事实，以避免使得本发明模糊不清，即，这种细节在本领域技术人员的范围内是很好的。在阐述了特定细节(例如，电路)以便描述本发明的示例性示例的情况下，对于本领域技术人员显而易见的是，本发明可以在没有或具有这些特定细节的变化的情况下得以实施。该描述因而应认为是说明性而非限制性的。

Claims (19)

1.一种芯片，包括：
可变电阻存储器单元；
参考延迟电路；以及
检测器，所述检测器耦合到所述可变电阻存储器单元和所述参考延迟电路，以便确定来自所述可变电阻存储器单元的脉冲是否在来自所述参考延迟电路的脉冲之前到达，其中，来自所述可变电阻存储器单元的所述脉冲具有从高电平转变为低电平的前沿，并且其中，来自所述参考延迟电路的所述脉冲具有从高电平转变为低电平的前沿。
2.根据权利要求1所述的芯片，其中，所述检测器用于生成输出，所述输出指示是所述可变电阻存储器单元的脉冲还是参考延迟电路的脉冲首先到达，以便指示所述可变电阻存储器单元中的数据的二进制状态。
3.根据权利要求2所述的芯片，其中，所述检测器包括具有边沿触发时钟输入端的第一触发器和第二触发器，所述边沿触发时钟输入端用于接收所述可变电阻存储器单元的脉冲和所述参考延迟电路的脉冲，其中，如果所述第一触发器和所述第二触发器中的一个触发器的脉冲在另一个触发器接收其脉冲之前到达其时钟输入端，则所述一个触发器在其输出端有效。
4.根据权利要求3所述的芯片，其中，所述检测器包括RS锁存器，所述RS锁存器耦合到所述第一触发器和所述第二触发器的输出端。
5.根据权利要求4所述的芯片，其中，所述RS锁存器包括一对交叉耦合的NAND门。
6.根据权利要求1所述的芯片，其中，所述参考延迟电路包括低电阻状态单元和高电阻状态单元。
7.根据权利要求6所述的芯片，其中，以用于所述可变电阻存储器单元的类型的可变电阻存储器单元来实施所述低电阻状态单元和所述高电阻状态单元。
8.根据权利要求7所述的芯片，其中，所述高电阻状态单元和所述低电阻状态单元彼此并联耦合。
9.根据权利要求1所述的芯片，其中，所述可变电阻存储器单元包括STT磁RAM元件。
10.根据权利要求1所述的芯片，其中，所述可变电阻存储器单元包括PCM元件。
11.一种芯片，包括：
存储器阵列，所述存储器阵列具有一组可变电阻存储器单元和参考延迟电路；以及
检测器，所述检测器耦合到所述可变电阻存储器单元和所述参考延迟电路，以便相对于来自所述参考延迟电路的脉冲评定来自所述一组可变电阻存储器单元的脉冲，其中，来自所述一组可变电阻存储器单元的所述脉冲具有从高电平转变为低电平的前沿，并且其中，来自所述参考延迟电路的所述脉冲具有从高电平转变为低电平的前沿。
12.根据权利要求11所述的芯片，其中，所述检测器用于基于到达存储器单元脉冲和参考延迟电路脉冲的接收顺序来生成输出，所述输出指示所述一组可变电阻存储器单元中所选择的可变电阻存储器单元的存储器状态。
13.根据权利要求11所述的芯片，其中，所述检测器生成输出，所述输出指示所选择的可变电阻存储器单元的两个或更多个可能的存储器状态中的一个存储器状态。
14.根据权利要求11所述的芯片，其中，所述一组可变电阻存储器单元构成一行单元。
15.根据权利要求11所述的芯片，其中，所述存储器阵列是用于所述芯片中的处理器的系统存储器的部分。
16.根据权利要求11所述的芯片，其中，所述参考延迟电路包括用于所述可变电阻存储器单元中的类型的可变电阻存储器元件。
17.一种用于读取可变电阻存储器单元的装置，包括：
解码器，所述解码器用以选择要读取的所述可变电阻存储器单元；以及
控制电路，所述控制电路用以发起将通过所选择的可变电阻存储器单元的第一脉冲，以及用以发起将通过参考延迟电路的第二脉冲；以及
检测器电路，所述检测器电路耦合到所述可变电阻存储器单元和所述参考延迟电路，以便接收所述第一脉冲和所述第二脉冲并且基于所述第一脉冲与所述第二脉冲之间的相对的到达顺序来确定所述可变电阻存储器单元的存储器状态，其中，所述第一脉冲具有从高电平转变为低电平的前沿，并且其中，所述第二脉冲具有从高电平转变为低电平的前沿。
18.根据权利要求17所述的装置，其中，同时彼此并行地生成所述第一脉冲和所述第二脉冲。
19.根据权利要求17所述的装置，其中，所述参考延迟电路具有低可变电阻存储器元件和高可变电阻存储器元件。
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