JP3103575B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3103575B2 JP3103575B2 JP02077865A JP7786590A JP3103575B2 JP 3103575 B2 JP3103575 B2 JP 3103575B2 JP 02077865 A JP02077865 A JP 02077865A JP 7786590 A JP7786590 A JP 7786590A JP 3103575 B2 JP3103575 B2 JP 3103575B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体記憶装置に関するものである。
従来の技術 第５図は従来技術による半導体記憶装置の構成図であ
る。第５図に於てビット線対b1-n,1-nはセンスアンプ
SA1-nにそれぞれ接続されている。ここで複数のワード
線のうち例えばW1が選択されハイレベルになると、この
ワード線W1により選択されたメモリセルMCのデータがビ
ット線b1-nに読み出される。この後センスアンプSA1-n
の電源線VL、グランド線CLがセンスアンプ電源制御回路
PLCによってアクティブとなり、SA1-nはセンス動作を開
始する。これらのセンスアンプにより選択メモリセルの
記憶データが充分増幅されたのち、ラッチ回路LAT1-nに
転送されスイッチ素子SW1-n,W1-nの制御線SWC1-nが順
番にコラムデコーダCOにより選択されてハイレベルとな
り、データ線対D,に転送さｗれる。データ線対D,に
転送された記憶データは、メインアンプMAによって更に
増幅され出力回路に転送されデータは順次読み出されて
いく。以上のような半導体記憶装置はIshimoto.S etal
1985アイエスエスシーシー ダイジェスト オブ テク
ニカル ペイパーズ（ISSCC Digest of Technial Paper
s）PP38−39に記載されている。第５図に示した半導体
記憶装置の動作タイミングを第６図に示す。第５図に示
す様にセンスアンプSA1-nにおいて増幅されたデータ
は、ラッチ回路LA1-nによってラッチされ、それによ
り、メモリセルMCからセンスアンプSA1-nは、データの
読み出し動作を終了し、次の読み出しの準備を行なう事
ができる為、間断なくデータを転送する事が可能であ
る。しかしセンスアンプSA1-nは、ラッチ回路LAT1-nに
対して同時にデータを転送するが、ｎの値が1K〜4K程度
であるので、転送時の過渡電流は、非常に大きなものと
なるという欠点をもっている。第７図にデータ線D,を
４つに分割し、データ線の先にパラレルシリアル変換回
路P/Sを設けた半導体記憶装置を示す。センスアンプSA
1-nにおいて増幅されたデータは、４つずつの組でデー
タ線D1-4,1-4に転送され、パラレルシリアル変換回路
に送られる。以上のような半導体記憶装置はOhta.K eta
l A 1Mb DRAM with 33MHz Senal I/OPorts,1986アイエ
スエスシーシー ダイジェスト オブ テクニカル ペ
イパー（ISSCC Digest of Technical Papers.）PP.274
−275に記載されている。パラレルシリアル変換された
後、データは、出力回路に送られ出力される。第８図に
第７図に示したシリアルパラレル変換回路の構成図を示
す。第８図において、データ線D1-4,1-4に転送されて
きたデータは、メインアンプMA1-4において増幅された
後、ラッチ回路制御線LACがハイレベルになり、ラッチ
回路LA1-nにラッチされ、スイッチ素子PSW1-4を通って
順に出力回路に転送される。以上に示した半導体記憶装
置の動作タイミングを第９図に示す。同図を見てわかる
様に間断なくデータを出力しており、また、同時動作さ
せる回路数も少ない為、情報転送時の過渡電流も少な
い。しかしながら、あるワード線のデータを読み出した
後、ワード線を立ち下げ、次のワード線を立ち上げるま
で、わずかな時間しかなく、データの読み出す速度が早
くなると、間断なく出力する事が難しくなってしまうと
いう欠点がある。
る。第５図に於てビット線対b1-n,1-nはセンスアンプ
SA1-nにそれぞれ接続されている。ここで複数のワード
線のうち例えばW1が選択されハイレベルになると、この
ワード線W1により選択されたメモリセルMCのデータがビ
ット線b1-nに読み出される。この後センスアンプSA1-n
の電源線VL、グランド線CLがセンスアンプ電源制御回路
PLCによってアクティブとなり、SA1-nはセンス動作を開
始する。これらのセンスアンプにより選択メモリセルの
記憶データが充分増幅されたのち、ラッチ回路LAT1-nに
転送されスイッチ素子SW1-n,W1-nの制御線SWC1-nが順
番にコラムデコーダCOにより選択されてハイレベルとな
り、データ線対D,に転送さｗれる。データ線対D,に
転送された記憶データは、メインアンプMAによって更に
増幅され出力回路に転送されデータは順次読み出されて
いく。以上のような半導体記憶装置はIshimoto.S etal
1985アイエスエスシーシー ダイジェスト オブ テク
ニカル ペイパーズ（ISSCC Digest of Technial Paper
s）PP38−39に記載されている。第５図に示した半導体
記憶装置の動作タイミングを第６図に示す。第５図に示
す様にセンスアンプSA1-nにおいて増幅されたデータ
は、ラッチ回路LA1-nによってラッチされ、それによ
り、メモリセルMCからセンスアンプSA1-nは、データの
読み出し動作を終了し、次の読み出しの準備を行なう事
ができる為、間断なくデータを転送する事が可能であ
る。しかしセンスアンプSA1-nは、ラッチ回路LAT1-nに
対して同時にデータを転送するが、ｎの値が1K〜4K程度
であるので、転送時の過渡電流は、非常に大きなものと
なるという欠点をもっている。第７図にデータ線D,を
４つに分割し、データ線の先にパラレルシリアル変換回
路P/Sを設けた半導体記憶装置を示す。センスアンプSA
1-nにおいて増幅されたデータは、４つずつの組でデー
タ線D1-4,1-4に転送され、パラレルシリアル変換回路
に送られる。以上のような半導体記憶装置はOhta.K eta
l A 1Mb DRAM with 33MHz Senal I/OPorts,1986アイエ
スエスシーシー ダイジェスト オブ テクニカル ペ
イパー（ISSCC Digest of Technical Papers.）PP.274
−275に記載されている。パラレルシリアル変換された
後、データは、出力回路に送られ出力される。第８図に
第７図に示したシリアルパラレル変換回路の構成図を示
す。第８図において、データ線D1-4,1-4に転送されて
きたデータは、メインアンプMA1-4において増幅された
後、ラッチ回路制御線LACがハイレベルになり、ラッチ
回路LA1-nにラッチされ、スイッチ素子PSW1-4を通って
順に出力回路に転送される。以上に示した半導体記憶装
置の動作タイミングを第９図に示す。同図を見てわかる
様に間断なくデータを出力しており、また、同時動作さ
せる回路数も少ない為、情報転送時の過渡電流も少な
い。しかしながら、あるワード線のデータを読み出した
後、ワード線を立ち下げ、次のワード線を立ち上げるま
で、わずかな時間しかなく、データの読み出す速度が早
くなると、間断なく出力する事が難しくなってしまうと
いう欠点がある。
発明が解決しようとする課題 以上に示してきた様に従来の例に示す半導体記憶装置
においては、記憶しているデータを順次、間断なく読み
出しを行なう場合、動作時の過渡電流が大きいとか、高
速になると間断なくデータの出力も行なう事が難しくな
るといった様な欠点がある為、現状の構成では、満足の
いく高性能な半導体記憶装置が得られない。本発明は、
上述の課題に鑑みなされたもので、動作時の過渡電流の
大きくする事なく、かつ間断のないデータを高速で読み
出し、書き込みができる半導体記憶装置を提供すること
を目的とする。
においては、記憶しているデータを順次、間断なく読み
出しを行なう場合、動作時の過渡電流が大きいとか、高
速になると間断なくデータの出力も行なう事が難しくな
るといった様な欠点がある為、現状の構成では、満足の
いく高性能な半導体記憶装置が得られない。本発明は、
上述の課題に鑑みなされたもので、動作時の過渡電流の
大きくする事なく、かつ間断のないデータを高速で読み
出し、書き込みができる半導体記憶装置を提供すること
を目的とする。
課題を解決するための手段 本発明の半導体記憶装置は（１）データを記憶する複
数の第１メモリセルを含み、第１メモリブロック選択信
号によって選択的に制御される第１メモリブロックと、
データを記憶する複数の第２メモリセルを含み、該第１
メモリブロック選択信号とは異なる第２メモリブロック
選択信号によって選択的に制御される第２メモリブロッ
クと、該第１メモリブロック選択信号と該第２メモリブ
ロック選択信号とを生成する回路とを備えており、該第
１メモリブロック選択信号と該第２メモリブロック選択
信号のそれぞれは、活性状態と非活性状態のうちいずれ
か一方の状態をとり、第１期間において、該第１メモリ
ブロック選択信号が該活性状態をとり、該第２メモリブ
ロック選択信号が該非活性状態をとる場合において、該
第１期間に続く第２期間において、該第１メモリブロッ
ク選択信号が該活性状態から該非活性状態に変化する前
に、該第２メモリブロック選択信号が該非活性状態から
該活性状態に変化し、第３期間において、該第１メモリ
ブロック選択信号が該非活性状態をとり、該第２メモリ
ブロック選択信号が該活性状態をとる場合において、該
第３期間に続く第４期間において、該第２メモリブロッ
ク選択信号が該活性状態から該非活性状態に変化する前
に、該第１メモリブロック選択信号が該非活性状態から
該活性状態に変化する。また、（２）前記第１メモリブ
ロックは、複数の第１ワード線をさらに含んでおり、前
記第２メモリブロックは、複数の第２ワード線をさらに
含んでおり、前記半導体記憶装置は、前記複数の第１ワ
ード線のうち１つの第１ワード線に接続される複数の第
１メモリセルから出力されるデータと、前記複数の第２
ワード線のうち１つの第２ワード線に接続される複数の
第２メモリセルから出力されるデータとのうち少なくと
も一方をパラレルシリアル変換する回路をさらに備えて
いてもよい。
数の第１メモリセルを含み、第１メモリブロック選択信
号によって選択的に制御される第１メモリブロックと、
データを記憶する複数の第２メモリセルを含み、該第１
メモリブロック選択信号とは異なる第２メモリブロック
選択信号によって選択的に制御される第２メモリブロッ
クと、該第１メモリブロック選択信号と該第２メモリブ
ロック選択信号とを生成する回路とを備えており、該第
１メモリブロック選択信号と該第２メモリブロック選択
信号のそれぞれは、活性状態と非活性状態のうちいずれ
か一方の状態をとり、第１期間において、該第１メモリ
ブロック選択信号が該活性状態をとり、該第２メモリブ
ロック選択信号が該非活性状態をとる場合において、該
第１期間に続く第２期間において、該第１メモリブロッ
ク選択信号が該活性状態から該非活性状態に変化する前
に、該第２メモリブロック選択信号が該非活性状態から
該活性状態に変化し、第３期間において、該第１メモリ
ブロック選択信号が該非活性状態をとり、該第２メモリ
ブロック選択信号が該活性状態をとる場合において、該
第３期間に続く第４期間において、該第２メモリブロッ
ク選択信号が該活性状態から該非活性状態に変化する前
に、該第１メモリブロック選択信号が該非活性状態から
該活性状態に変化する。また、（２）前記第１メモリブ
ロックは、複数の第１ワード線をさらに含んでおり、前
記第２メモリブロックは、複数の第２ワード線をさらに
含んでおり、前記半導体記憶装置は、前記複数の第１ワ
ード線のうち１つの第１ワード線に接続される複数の第
１メモリセルから出力されるデータと、前記複数の第２
ワード線のうち１つの第２ワード線に接続される複数の
第２メモリセルから出力されるデータとのうち少なくと
も一方をパラレルシリアル変換する回路をさらに備えて
いてもよい。
作用 本発明は上述の構成（１）により、同時に動作する回
路を減らし、かつワード線の立ち上げや立ち下げの時間
に関係なくデータの入出力が可能になるので、本発明に
よる半導体記憶装置は、動作時の過渡電流を大きくする
事なく、間断のないデータ入出力を高速で行なう事が可
能である。また、上述の構成（２）により、許容の過渡
電流の範囲内で同時動作する回路数を増やし、上述の構
成（１）よりも高速にデータの入出力が可能になる。
路を減らし、かつワード線の立ち上げや立ち下げの時間
に関係なくデータの入出力が可能になるので、本発明に
よる半導体記憶装置は、動作時の過渡電流を大きくする
事なく、間断のないデータ入出力を高速で行なう事が可
能である。また、上述の構成（２）により、許容の過渡
電流の範囲内で同時動作する回路数を増やし、上述の構
成（１）よりも高速にデータの入出力が可能になる。
実施例 （実施例１） 本発明の半導体記憶装置の一実施例を第１図、第２図
を用いて説明する。第１図は本発明の第１の実施例にお
ける半導体記憶装置の構成図である。第１図においてビ
ット線b1-n,1-nはセンスアンプSA1-nと接続され、セ
ンスアンプSA1-nの相補出力は、スイッチ素子SW1-nを介
してメインアンプに接続したデータ線D,に接続されて
いる。スイッチ素子Sw1-nはコラムデコーダCOA,COBの出
力であるスイッチ素子開閉制御信号線SWC1-nによって開
閉制御される。ここでセンスアンプSA1-nは、S
A１−n/2,SAn/2＋１−ｎまでの２つのグループに分けら
れ、ビット線、スイッチ素子、スイッチ開閉制御信号線
も同様に分けられており、１−n/2をＡブロック、
n/2＋１−ｎをＢブロックとしている。各ブロックは、
センスアンプ電源制御回路PLC、ロウデコーダROW、コラ
ムデコーダCOを別々にもっており、ワード線Ｗも２つに
分割された形になっている。以上の様な構成において、
分割されたワード線をある時間差を持って制御し、ワー
ド線の動きにあわせてセンスアンプ電源制御回路PLCを
動作させる事により間断のないデータの出力を得る事が
可能となる。すなわち、本実施例ではある時間差を持っ
た信号であるブロック選択信号BSLA,BSLABによって各ブ
ロックのセンスアンプ電源制御回路PLC、ロウデコーダR
OWを制御している。ブロック選択信号BSLA,BSLBを発生
させる回路の一実施例を第10図に示す。第10図において
入力端子INPから入力された入力信号▲▼はINV1〜
６、NAND1からなる立ち下がりエッジ検出回路において
立ち下がりを検出され、NAND2,3からなるRSフリップフ
ロップ回路１にセット信号として入力され、出力端子OU
TP2の出力信号BSLAはHiの状態になる。同様に入力信号
▲▼はINV7〜11、NAND4からなる立ち上がりエッジ
検出回路において立つ上がりを検出され、NAND5,6から
なるRSフリップフロップ回路２にセット信号として入力
され、出力端子のOUTP2の出力信号BSLBはHi状態とな
る。また、立ち上がりエッジ検出回路の出力は遅延素子
DELAY ２を通って一定時間遅延した後、RSフリップフ
ロップ回路１のリセット信号として入力され、出力信号
BSLAはLo状態となる。同様に立ち下がりエッジ検出回路
の出力は遅延素子DELAY1を通って一定時間遅延した後、
RSフリップフロップ回路２のリセット信号として入力さ
れ、出力信号BSLBはLo状態となる。以上に述べた入力信
号▲▼と出力信号BSLA,BSLBの関係を第11図に示
す。第１図に示す半導体記憶装置においてデータを順次
読み出していく場合の動作タイミングを第２図に示す。
以下その動作タイミングについて説明する。まず、ブロ
ック選択信号BSLAにより制御されるブロックＡのワード
線WA1を立ち上げ、メモリセルMCに記憶されていたデー
タをビット線ｂ１−n/2，１−n/2に読みだし、次にセ
ンスアンプ電源制御回路PLCAを動作させ、センスアンプ
電源線VLAをハイレベル、センスアンプグランド線GLAを
ロウレベルにし、センスアンプを活性化させ、データを
センスし、増幅させる。センス増幅されたデータは、SW
１−n/2を通って順次データ線D,に転送されメインア
ンプに送られる。本実施例では、ワード線WA1のデータ
を全て読み出す前にブロック選択信号BSLBにより制御さ
れるブロックＢのワード線WB1を立ち上げ、センスアン
プSAn/2＋１−ｎを活性化させ、データをいつでもデー
タ線D,に転送できる様にしておき、ワード線WA1のデ
ータを全て読み出した後、すぐにワード線WLB1のデータ
の読み出しを行なっている。その後、ワード線WLB1のデ
ータの読み出しの間、ワード線WA2を立ち上げておくと
いう様に次々とワード線を立ち上げていけば、ワード線
の立ち上げ、立ち下げや、データのセンス増幅の時間に
関係なくデータの出力を間断なく行なう事ができ、動作
時の過渡電流も大きくなる事はない。また、ロウアドレ
スの一部をブロック選択信号として用いることにより、
上記したように半導体記憶装置内部で第10図に示すブロ
ック選択信号発生回路を用いてブロック選択信号BSLA,B
SLBを作る必要が無くなり半導体記憶装置内部の制御が
楽になる。なお、本実施例においては、データの読み出
し動作について説明したが、書き込みの場合は、データ
線D,に入力データを転送し、読み出しと同様の動作を
行なえば良い。
を用いて説明する。第１図は本発明の第１の実施例にお
ける半導体記憶装置の構成図である。第１図においてビ
ット線b1-n,1-nはセンスアンプSA1-nと接続され、セ
ンスアンプSA1-nの相補出力は、スイッチ素子SW1-nを介
してメインアンプに接続したデータ線D,に接続されて
いる。スイッチ素子Sw1-nはコラムデコーダCOA,COBの出
力であるスイッチ素子開閉制御信号線SWC1-nによって開
閉制御される。ここでセンスアンプSA1-nは、S
A１−n/2,SAn/2＋１−ｎまでの２つのグループに分けら
れ、ビット線、スイッチ素子、スイッチ開閉制御信号線
も同様に分けられており、１−n/2をＡブロック、
n/2＋１−ｎをＢブロックとしている。各ブロックは、
センスアンプ電源制御回路PLC、ロウデコーダROW、コラ
ムデコーダCOを別々にもっており、ワード線Ｗも２つに
分割された形になっている。以上の様な構成において、
分割されたワード線をある時間差を持って制御し、ワー
ド線の動きにあわせてセンスアンプ電源制御回路PLCを
動作させる事により間断のないデータの出力を得る事が
可能となる。すなわち、本実施例ではある時間差を持っ
た信号であるブロック選択信号BSLA,BSLABによって各ブ
ロックのセンスアンプ電源制御回路PLC、ロウデコーダR
OWを制御している。ブロック選択信号BSLA,BSLBを発生
させる回路の一実施例を第10図に示す。第10図において
入力端子INPから入力された入力信号▲▼はINV1〜
６、NAND1からなる立ち下がりエッジ検出回路において
立ち下がりを検出され、NAND2,3からなるRSフリップフ
ロップ回路１にセット信号として入力され、出力端子OU
TP2の出力信号BSLAはHiの状態になる。同様に入力信号
▲▼はINV7〜11、NAND4からなる立ち上がりエッジ
検出回路において立つ上がりを検出され、NAND5,6から
なるRSフリップフロップ回路２にセット信号として入力
され、出力端子のOUTP2の出力信号BSLBはHi状態とな
る。また、立ち上がりエッジ検出回路の出力は遅延素子
DELAY ２を通って一定時間遅延した後、RSフリップフ
ロップ回路１のリセット信号として入力され、出力信号
BSLAはLo状態となる。同様に立ち下がりエッジ検出回路
の出力は遅延素子DELAY1を通って一定時間遅延した後、
RSフリップフロップ回路２のリセット信号として入力さ
れ、出力信号BSLBはLo状態となる。以上に述べた入力信
号▲▼と出力信号BSLA,BSLBの関係を第11図に示
す。第１図に示す半導体記憶装置においてデータを順次
読み出していく場合の動作タイミングを第２図に示す。
以下その動作タイミングについて説明する。まず、ブロ
ック選択信号BSLAにより制御されるブロックＡのワード
線WA1を立ち上げ、メモリセルMCに記憶されていたデー
タをビット線ｂ１−n/2，１−n/2に読みだし、次にセ
ンスアンプ電源制御回路PLCAを動作させ、センスアンプ
電源線VLAをハイレベル、センスアンプグランド線GLAを
ロウレベルにし、センスアンプを活性化させ、データを
センスし、増幅させる。センス増幅されたデータは、SW
１−n/2を通って順次データ線D,に転送されメインア
ンプに送られる。本実施例では、ワード線WA1のデータ
を全て読み出す前にブロック選択信号BSLBにより制御さ
れるブロックＢのワード線WB1を立ち上げ、センスアン
プSAn/2＋１−ｎを活性化させ、データをいつでもデー
タ線D,に転送できる様にしておき、ワード線WA1のデ
ータを全て読み出した後、すぐにワード線WLB1のデータ
の読み出しを行なっている。その後、ワード線WLB1のデ
ータの読み出しの間、ワード線WA2を立ち上げておくと
いう様に次々とワード線を立ち上げていけば、ワード線
の立ち上げ、立ち下げや、データのセンス増幅の時間に
関係なくデータの出力を間断なく行なう事ができ、動作
時の過渡電流も大きくなる事はない。また、ロウアドレ
スの一部をブロック選択信号として用いることにより、
上記したように半導体記憶装置内部で第10図に示すブロ
ック選択信号発生回路を用いてブロック選択信号BSLA,B
SLBを作る必要が無くなり半導体記憶装置内部の制御が
楽になる。なお、本実施例においては、データの読み出
し動作について説明したが、書き込みの場合は、データ
線D,に入力データを転送し、読み出しと同様の動作を
行なえば良い。
（実施例２） 第１図に示す半導体記憶装置は、間断のないデータを
出力する事が可能であるが、データ線D,の容量が大き
い為、データをある程度以上高速で転送する事が難しく
なる。そこで、高速化の為に第１図に示す半導体記憶装
置のデータ線を４つに分割し、分割したデータ線にパラ
レルシリアル変換回路を設けたのが第３図に示す半導体
記憶装置である。第３図に示す半導体記憶装置において
D1-4,1-4はデータ線であり、MCAA,MCABはメモリセル
アレイであり、第１図におけるセンスアンプ、ワード
線、メモリセル、ロウデコーダ、センスアンプ電源制御
回路等から構成され、第１図に示す半導体記憶装置と同
様の動作を行なう。本実施例においてもブロック選択信
号BSLA,BSLBを第10図に示す回路で発生させている。ま
たP/Sはパラレルシリアル変換回路であり、第７図に示
したものと同様の動作を行ない、その回路図は第８図に
示したものと同一である。第８図に示すパラレルシリア
ル変換回路は、次の様な動作を行なう。すなわちデータ
線D1-D4,1- ４によって送られてきたデータはメイン
アンプMA1-4によって増幅され、ラッチ回路LA1-4に転送
される。ラッチ回路LAの制御は信号線LACによって行な
われ、ラッチ回路LA1-4は同時にデータをラッチする。
次に転送ゲートPSW1-4がPSW1から順番にONして、順次デ
ータを出力回路に送くる。以上の動作をくり返してパラ
レルシリアル変換を行なう。第３図に示す半導体記憶装
置のスイッチ素子SW1-nからパラレルシリアル変換回路
までの動作タイミングを第４図に示す。第４図に示す様
にスイッチ素子SW1-nの制御信号SWC1-nに比べ、パラレ
ルシリアル変換回路の出力は４倍速くなっている事がわ
かる。本実施例においては、パラレルシリアル変換回路
を設けて高速化を行なっているが、同時に動作する回路
の数は少ないので動作時の過渡電流も大きなものになら
ない。以上の様な構成をとる事により、間断のない出力
を高速で得る事が可能となり、動作時の過渡電流も大き
なものにならず、また、より以上の高速化を行なう場合
にもデータ線の分割をさらに増やしてパラレルシリアル
変換を行なえば可能となる。すなわち、データ線の分割
は速度と動作時の過渡電流の大きさにより最適な分割数
を決定すればよい。なお、本実施例は、データの読み出
しについてしか述べていないが、書き込みの場合は、パ
ラレルシリアル変換回路と逆の動作を行なうシリアルパ
ラレル変換回路を設ける事により、書き込みも読み出し
と同様に高速で間断なく行なう事ができる。読み出しと
書き込みの両方において高速に間断なく行うため、パラ
レルシリアル変換回路とシリアルパラレル変換回路の両
方を用いることが望ましい。
出力する事が可能であるが、データ線D,の容量が大き
い為、データをある程度以上高速で転送する事が難しく
なる。そこで、高速化の為に第１図に示す半導体記憶装
置のデータ線を４つに分割し、分割したデータ線にパラ
レルシリアル変換回路を設けたのが第３図に示す半導体
記憶装置である。第３図に示す半導体記憶装置において
D1-4,1-4はデータ線であり、MCAA,MCABはメモリセル
アレイであり、第１図におけるセンスアンプ、ワード
線、メモリセル、ロウデコーダ、センスアンプ電源制御
回路等から構成され、第１図に示す半導体記憶装置と同
様の動作を行なう。本実施例においてもブロック選択信
号BSLA,BSLBを第10図に示す回路で発生させている。ま
たP/Sはパラレルシリアル変換回路であり、第７図に示
したものと同様の動作を行ない、その回路図は第８図に
示したものと同一である。第８図に示すパラレルシリア
ル変換回路は、次の様な動作を行なう。すなわちデータ
線D1-D4,1- ４によって送られてきたデータはメイン
アンプMA1-4によって増幅され、ラッチ回路LA1-4に転送
される。ラッチ回路LAの制御は信号線LACによって行な
われ、ラッチ回路LA1-4は同時にデータをラッチする。
次に転送ゲートPSW1-4がPSW1から順番にONして、順次デ
ータを出力回路に送くる。以上の動作をくり返してパラ
レルシリアル変換を行なう。第３図に示す半導体記憶装
置のスイッチ素子SW1-nからパラレルシリアル変換回路
までの動作タイミングを第４図に示す。第４図に示す様
にスイッチ素子SW1-nの制御信号SWC1-nに比べ、パラレ
ルシリアル変換回路の出力は４倍速くなっている事がわ
かる。本実施例においては、パラレルシリアル変換回路
を設けて高速化を行なっているが、同時に動作する回路
の数は少ないので動作時の過渡電流も大きなものになら
ない。以上の様な構成をとる事により、間断のない出力
を高速で得る事が可能となり、動作時の過渡電流も大き
なものにならず、また、より以上の高速化を行なう場合
にもデータ線の分割をさらに増やしてパラレルシリアル
変換を行なえば可能となる。すなわち、データ線の分割
は速度と動作時の過渡電流の大きさにより最適な分割数
を決定すればよい。なお、本実施例は、データの読み出
しについてしか述べていないが、書き込みの場合は、パ
ラレルシリアル変換回路と逆の動作を行なうシリアルパ
ラレル変換回路を設ける事により、書き込みも読み出し
と同様に高速で間断なく行なう事ができる。読み出しと
書き込みの両方において高速に間断なく行うため、パラ
レルシリアル変換回路とシリアルパラレル変換回路の両
方を用いることが望ましい。
発明の効果 以上の説明から明らかなように、本発明の半導体記憶
装置は、動作時の過渡電流を大きくする事なく間断のな
いデータ入出力を高速に行なう事ができる為、大容量の
半導体記憶装置、特に画像メモリーの様なものを実現す
る際に、設計が楽になり、設計期間も短縮できる。
装置は、動作時の過渡電流を大きくする事なく間断のな
いデータ入出力を高速に行なう事ができる為、大容量の
半導体記憶装置、特に画像メモリーの様なものを実現す
る際に、設計が楽になり、設計期間も短縮できる。
第１図は第１の実施例における本発明半導体記憶装置の
構成図、第２図は第１図の半導体記憶装置の動作タイミ
ング図、第３図は第１図の半導体記憶装置のデータ線を
４つに分割しパラレルシリアル変換回路を設けた半導体
記憶装置の構成図、第４図は第３図の半導体記憶装置の
動作タイミング図、第５図はセンスアンプとスイッチ素
子の間にラッチ回路を設けた従来の半導体記憶装置の構
成図、第６図は第５図の半導体記憶装置の動作タイミン
グ図、第７図はデータ線を４つに分割しパラレルシリア
ル変換回路を設けた従来半導体記憶装置の構成図、第８
図はパラレルシリアル変換回路の構成図、第９図は第７
図の半導体記憶装置の動作タイミング図、第10図は第１
図、第２図に示した制御信号BSLA,BSLBの発生回路の回
路図、第11図は第10図の回路の動作タイミング図であ
る。 SA1〜SAn……センスアンプ,CA,CＢ……コラムデコ
ーダ,PLCA,PLCB……センスアンプ電源制御回路,RWA,R
WB……ロウデコーダ。
構成図、第２図は第１図の半導体記憶装置の動作タイミ
ング図、第３図は第１図の半導体記憶装置のデータ線を
４つに分割しパラレルシリアル変換回路を設けた半導体
記憶装置の構成図、第４図は第３図の半導体記憶装置の
動作タイミング図、第５図はセンスアンプとスイッチ素
子の間にラッチ回路を設けた従来の半導体記憶装置の構
成図、第６図は第５図の半導体記憶装置の動作タイミン
グ図、第７図はデータ線を４つに分割しパラレルシリア
ル変換回路を設けた従来半導体記憶装置の構成図、第８
図はパラレルシリアル変換回路の構成図、第９図は第７
図の半導体記憶装置の動作タイミング図、第10図は第１
図、第２図に示した制御信号BSLA,BSLBの発生回路の回
路図、第11図は第10図の回路の動作タイミング図であ
る。 SA1〜SAn……センスアンプ,CA,CＢ……コラムデコ
ーダ,PLCA,PLCB……センスアンプ電源制御回路,RWA,R
WB……ロウデコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松嶋 順子 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 小谷 久和 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭60−157798（ＪＰ，Ａ) 特開 昭64−14795（ＪＰ，Ａ) 特開 昭61−126693（ＪＰ，Ａ) 特開 昭61−144795（ＪＰ，Ａ)
Claims (18)
- 【請求項１】データを記憶する複数の第１メモリセル
と、複数の第１センスアンプと、これら複数の第１セン
スアンプを制御する第１センスアンプ制御回路を含み、
第１メモリブロック選択信号によって選択的に制御され
る第１メモリブロックと、 データを記憶する複数の第２メモリセルと、複数の第２
センスアンプと、これら複数の第２センスアンプを制御
する第２センスアンプ制御回路を含み、該第１メモリブ
ロック選択信号とは異なる第２メモリブロック選択信号
によって選択的に制御される第２メモリブロックと、 該第１メモリブロック選択信号と該第２メモリブロック
選択信号とを生成する回路とを備えた半導体記憶装置で
あって、 該第１メモリブロック選択信号と該第２メモリブロック
選択信号のそれぞれは、活性状態と非活性状態のうちい
ずれか一方の状態をとり、 第１期間において、該第１メモリブロック選択信号が該
活性状態をとり、該第２メモリブロック選択信号が該非
活性状態をとる場合において、該第１期間に続く第２期
間において、該第１メモリブロック選択信号が該活性状
態から該非活性状態に変化する前に、該第２メモリブロ
ック選択信号が該非活性状態から該活性状態に変化し、 該第２期間に続く第３期間において、該第１メモリブロ
ック選択信号が該非活性状態をとり、該第２メモリブロ
ック選択信号が該活性状態をとり、該第３期間に続く第
４期間において、該第２メモリブロック選択信号が該活
性状態から該非活性状態に変化する前に、該第１メモリ
ブロック選択信号が該非活性状態から該活性状態に変化
し、 該第１センスアンプ制御回路は、該第１メモリブロック
選択信号が入力され、該第１メモリブロック選択信号が
該非活性状態から該活性状態に変化したことに応答し
て、該複数の第１センスアンプを活性化し、 該第２センスアンプ制御回路は、該第２メモリブロック
選択信号が入力され、該第２メモリブロック選択信号が
該非活性状態から該活性状態に変化したことに応答し
て、該複数の第２センスアンプを活性化する半導体記憶
装置。 - 【請求項２】前記第１メモリブロック選択信号と前記第
２メモリブロック選択信号のそれぞれは、前記回路に入
力される入力信号に基づいて生成される請求項１に記載
の半導体記憶装置。 - 【請求項３】前記第３期間の長さは、前記第２期間の長
さより大きく、かつ、前記第４期間の長さより大きい、
請求項１に記載の半導体記憶装置。 - 【請求項４】前記第１メモリブロックは、前記第１メモ
リブロック選択信号が前記非活性状態から前記活性状態
に変化したことに応答して、外部から入力されるロウア
ドレスとカラムアドレスとによって特定される位置にあ
る第１メモリセルにアクセスし、 前記第２メモリブロックは、前記第２メモリブロック選
択信号が前記非活性状態から前記活性状態に変化したこ
とに応答して、外部から入力されるロウアドレスとカラ
ムアドレスとによって特定される位置にある第２メモリ
セルにアクセスする、請求項１に記載の半導体記憶装
置。 - 【請求項５】前記第１メモリブロックは、複数の第１ワ
ード線をさらに含んでおり、前記第２メモリブロック
は、該複数の第１ワード線とは異なる複数の第２ワード
線をさらに含んでおり、 前記第１メモリブロックは、前記第１メモリブロック選
択信号が前記非活性状態から前記活性状態に変化したこ
とに応答して、該複数の第１ワード線のうち１つの第１
ワード線を立ち上げ、 前記第２メモリブロックは、前記第２メモリブロック選
択信号が前記非活性状態から前記活性状態に変化したこ
とに応答して、該複数の第２ワード線のうち１つの第２
ワード線を立ち上げる、請求項１に記載の半導体記憶装
置。 - 【請求項６】前記第１メモリブロックは、複数の第１ワ
ード線をさらに含んでおり、前記第２メモリブロック
は、該複数の第１ワード線とは異なる複数の第２ワード
線をさらに含んでおり、 前記半導体記憶装置は、 前記複数の第１ワード線のうち１つの第１ワード線に接
続される複数の第１メモリセルから出力されるデータ
と、前記複数の第２ワード線のうち１つの第２ワード線
に接続される複数の第２メモリセルから出力されるデー
タとのうち少なくとも一方をパラレルシリアル変換する
回路をさらに備えている、請求項１に記載の半導体記憶
装置。 - 【請求項７】前記半導体記憶装置は、外部から入力され
るデータをシリアルパラレル変換する回路をさらに備え
ている、請求項１または６のいずれかに記載の半導体記
憶装置。 - 【請求項８】データを記憶する複数のメモリセルと、複
数のセンスアンプと、これら複数のセンスアンプを制御
するセンスアンプ制御回路をそれぞれ含み、複数のメモ
リブロック選択信号によってそれぞれ選択的に制御され
る複数のメモリブロックと、 該複数のメモリブロック選択信号を生成する回路とを備
えた半導体記憶装置であって、 該複数のメモリブロック選択信号のそれぞれは、活性状
態と非活性状態のうちいずれか一方の状態をとり、 第１期間において、該複数のメモリブロック選択信号の
うちの１つが該活性状態をとり、該複数のメモリブロッ
ク選択信号のうちの他の１つが該非活性状態をとる場合
において、該第１期間に続く第２期間において、該複数
のメモリブロック選択信号のうちの該１つが該活性状態
から該非活性状態に変化する前に、該複数のメモリブロ
ック選択信号のうちの該他の１つが該非活性状態から該
活性状態に変化し、 該第２期間に続く第３期間において、該複数のメモリブ
ロック選択信号のうちの該１つが該非活性状態をとり、
該複数のメモリブロック選択信号のうちの該他の１つが
該活性状態をとり、該第３期間に続く第４期間におい
て、該複数のメモリブロック選択信号のうちの該他の１
つが該活性状態から該非活性状態に変化する前に、該複
数のメモリブロック選択信号のうちの該１つが該非活性
状態から該活性状態に変化し、 該複数のメモリブロックのそれぞれに含まれるセンスア
ンプ制御回路は、該複数のメモリブロック選択信号のう
ち対応する１つのメモリブロック選択信号が該非活性状
態から該活性状態に変化したことに応答して、該複数の
センスアンプを活性化する半導体記憶装置。 - 【請求項９】該複数のメモリブロック選択信号のそれぞ
れは、該回路に入力される入力信号に基づいて生成され
る請求項８に記載の半導体記憶装置。 - 【請求項１０】前記第３期間の長さは、前記第２期間の
長さより大きく、かつ、前記第４期間の長さより大き
い、請求項８に記載の半導体記憶装置。 - 【請求項１１】前記複数のメモリブロックのそれぞれ
は、前記複数のメモリブロック選択信号のうち対応する
１つのメモリブロック選択信号が前記非活性状態から前
記活性状態に変化したことに応答して、外部から入力さ
れるロウアドレスとカラムアドレスとによって特定され
る位置にあるメモリセルにアクセスする、請求項８に記
載の半導体記憶装置。 - 【請求項１２】前記複数のメモリブロックのそれぞれ
は、互いに独立した複数のワード線をさらに含んでお
り、 前記複数のメモリブロックのそれぞれは、前記複数のメ
モリブロック選択信号のうち対応する１つのメモリブロ
ック選択信号が前記非活性状態から前記活性状態に変化
したことに応答して、該複数のワード線のうち１つのワ
ード線を立ち上げる、請求項８に記載の半導体記憶装
置。 - 【請求項１３】前記複数のメモリブロックのそれぞれ
は、互いに独立した複数のワード線をさらに含んでお
り、 前記半導体記憶装置は、 前記複数のメモリブロックのうちの１つのメモリブロッ
クに含まれる該複数のワード線のうち１つのワード線に
接続される複数のメモリセルから出力されるデータと、
前記複数のメモリブロックのうちの他の１つのメモリブ
ロックに含まれる該複数のワード線のうちの１つのワー
ド線に接続される複数のメモリセルから出力されるデー
タとのうち少なくとも一方をパラレルシリアル変換する
回路をさらに備えている、請求項８に記載の半導体記憶
装置。 - 【請求項１４】前記半導体記憶装置は、外部から入力さ
れるデータをシリアルパラレル変換する回路をさらに備
えている、請求項８または13のいずれかに記載の半導体
記憶装置。 - 【請求項１５】データを記憶する複数の第１メモリセル
と、該複数の第１メモリセルのうち少なくとも１つに接
続される複数の第１ワード線と、複数の第１センスアン
プと、これら複数の第１センスアンプを制御する第１セ
ンスアンプ制御回路とを含み、第１メモリブロック選択
信号によって選択的に制御される第１メモリブロック
と、 データを記憶する複数の第２メモリセルと、該複数の第
２メモリセルのうち少なくとも１つに接続される、該複
数の第１ワード線とは異なる複数の第２ワード線と、複
数の第２センスアンプと、これら複数の第２センスアン
プを制御する第２センスアンプ制御回路とを含み、該第
１メモリブロック選択信号とは異なる第２メモリブロッ
ク選択信号によって選択的に制御される第２メモリブロ
ックと、 該第１メモリブロック選択信号と該第２メモリブロック
選択信号とを生成する回路とを備えた半導体記憶装置で
あって、 該複数の第１ワード線のそれぞれは、該第１メモリブロ
ック選択信号に応じて活性状態と非活性状態とのうちい
ずれか一方の状態をとり、該複数の第２ワード線のそれ
ぞれは、該第２メモリブロック選択信号に応じて活性状
態と非活性状態のうちいずれか一方の状態をとり、 第１期間において、該複数の第１ワード線のうちの１つ
が該活性状態をとり、該複数の第２ワード線のうちの１
つが該非活性状態をとる場合において、該第１期間に続
く第２期間において、該複数の第１ワード線のうちの該
１つが該活性状態から該非活性状態に変化する前に、該
複数の第２ワード線のうちの該１つが該非活性状態から
該活性状態に変化し、 該第２期間に続く第３期間において、該複数の第１ワー
ド線のうちの該１つが該非活性状態をとり、該複数の第
２ワード線のうちの該１つが該活性状態をとり、該第３
期間に続く第４期間において、該複数の第２ワード線の
うちの該１つが該活性状態から該非活性状態に変化する
前に、該複数の第１ワード線のうちの該１つが該非活性
状態から該活性状態に変化し、 該第１センスアンプ制御回路は、該第１メモリブロック
選択信号が入力され、該第１メモリブロック選択信号が
該非活性状態から該活性状態に変化したことに応答し
て、該複数の第１センスアンプを活性化し、 該第２センスアンプ制御回路は、該第２メモリブロック
選択信号が入力され、該第２メモリブロック選択信号が
該非活性状態から該活性状態に変化したことに応答し
て、該複数の第２センスアンプを活性化する半導体記憶
装置。 - 【請求項１６】該第１メモリブロック選択信号と該第２
メモリブロック選択信号のそれぞれは、該回路に入力さ
れる入力信号に基づいて生成される請求項15に記載の半
導体記憶装置。 - 【請求項１７】データを記憶する複数のメモリセルと該
複数のメモリセルのうち少なくとも１つに接続される、
互いに独立した複数のワード線と、複数のセンスアンプ
と、これら複数のセンスアンプを制御するセンスアンプ
制御回路とをそれぞれ含み、複数のメモリブロック選択
信号によって選択的に制御される複数のメモリブロック
と、 該複数のメモリブロック選択信号を生成する回路とを備
えた半導体記憶装置であって、 該複数のワード線のそれぞれは、該複数のメモリブロッ
ク選択信号のうち対応する１つのメモリブロック選択信
号に応じて活性状態と非活性状態のうちいずれか一方の
状態をとり、 第１期間において、該複数のメモリブロックのうちの１
つのメモリブロックに含まれる該複数のワード線のうち
の１つが該活性状態をとり、該複数のメモリブロックの
うちの他の１つのメモリブロックに含まれる該複数のワ
ード線のうちの１つが該非活性状態をとる場合におい
て、該第１期間に続く第２期間において、該複数のメモ
リブロックのうちの該１つのメモリブロックに含まれる
該複数のワード線のうちの該１つが該活性状態から該非
活性状態に変化する前に、該複数のメモリブロックのう
ちの該他の１つのメモリブロックに含まれる該複数のワ
ード線のうちの該１つが該非活性状態から該活性状態に
変化し、 該第２期間に続く第３期間において、該複数のメモリブ
ロックのうちの該１つのメモリブロックに含まれる該複
数のワード線のうちの１つが該非活性状態をとり、該複
数のメモリブロックのうちの該他の１つのメモリブロッ
クに含まれる該複数のワード線のうちの１つが該活性状
態をとり、該第３期間に続く第４期間において、該複数
のメモリブロックのうち該他の１つのメモリブロックに
含まれる該複数のワード線のうちの該１つが該活性状態
から該非活性状態に変化する前に、該複数のメモリブロ
ックのうちの該１つのメモリブロックに含まれる該複数
のワード線のうちの該１つが該非活性状態から該活性状
態に変化し、 該複数のメモリブロックのそれぞれに含まれるセンスア
ンプ制御回路は、該複数のメモリブロック選択信号のう
ち対応する１つのメモリブロック選択信号が該非活性状
態から該活性状態に変化したことに応答して、該複数の
センスアンプを活性化する半導体記憶装置。 - 【請求項１８】該複数のメモリブロック選択信号のそれ
ぞれは、該回路に入力される入力信号に基づいて生成さ
れる請求項17記載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-133443 | 1989-05-26 | ||
| JP13344389 | 1989-05-26 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067745A Division JPH08279284A (ja) | 1996-03-25 | 1996-03-25 | 半導体回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH03113795A JPH03113795A (ja) | 1991-05-15 |
| JP3103575B2 true JP3103575B2 (ja) | 2000-10-30 |
Family
ID=15104895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02077865A Expired - Lifetime JP3103575B2 (ja) | 1989-05-26 | 1990-03-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5699300A (ja) |
| JP (1) | JP3103575B2 (ja) |
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| KR950000504B1 (ko) * | 1992-01-31 | 1995-01-24 | 삼성전자 주식회사 | 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치 |
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| KR100327711B1 (ko) * | 1996-09-30 | 2002-03-08 | 칼 하인쯔 호르닝어 | Ｄｒａｍ |
| US5907508A (en) * | 1997-10-28 | 1999-05-25 | International Business Machines Corporation | Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell |
| DE10154066B4 (de) * | 2001-11-02 | 2004-02-12 | Infineon Technologies Ag | Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers |
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| US20110002169A1 (en) | 2009-07-06 | 2011-01-06 | Yan Li | Bad Column Management with Bit Information in Non-Volatile Memory Systems |
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| US9224502B1 (en) | 2015-01-14 | 2015-12-29 | Sandisk Technologies Inc. | Techniques for detection and treating memory hole to local interconnect marginality defects |
| US10032524B2 (en) | 2015-02-09 | 2018-07-24 | Sandisk Technologies Llc | Techniques for determining local interconnect defects |
| US9269446B1 (en) | 2015-04-08 | 2016-02-23 | Sandisk Technologies Inc. | Methods to improve programming of slow cells |
| US9564219B2 (en) | 2015-04-08 | 2017-02-07 | Sandisk Technologies Llc | Current based detection and recording of memory hole-interconnect spacing defects |
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| JPS60157798A (ja) * | 1984-01-26 | 1985-08-19 | Toshiba Corp | 半導体メモリ |
| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
| DE3543911A1 (de) * | 1984-12-14 | 1986-06-26 | Mitsubishi Denki K.K., Tokio/Tokyo | Digitale verzoegerungseinheit |
| JPS621182A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | 半導体記憶装置 |
| JPS6211977A (ja) * | 1985-07-10 | 1987-01-20 | Toshiba Corp | 画像メモリ |
| JPS6240693A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | ニブル・モ−ド機能を有する半導体記憶装置 |
| US4800530A (en) * | 1986-08-19 | 1989-01-24 | Kabushiki Kasiha Toshiba | Semiconductor memory system with dynamic random access memory cells |
| JPS6353788A (ja) * | 1986-08-22 | 1988-03-08 | Hitachi Ltd | 半導体記憶装置 |
| JPS6381688A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH06101227B2 (ja) * | 1986-11-29 | 1994-12-12 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS63244398A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-03-27 JP JP02077865A patent/JP3103575B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-16 US US08/341,947 patent/US5699300A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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| JPH03113795A (ja) | 1991-05-15 |
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