JPS63244398A

JPS63244398A - 半導体記憶装置

Info

Publication number: JPS63244398A
Application number: JP62076170A
Authority: JP
Inventors: Masahiko Chiba; 昌彦千葉; Kenji Numata; 沼田　健二; Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ発明の目的ｊ（産業上の利用分野）本発明は半導体記憶装置に係り、特にダイナミックにラ
ンダム・アクセス可能な記憶装置に関する。

（従来の技術）ＭＯ８型半導体メモリのうち特にダイナミックＲＡＭ　
（ｄＲＡＭ）は、その容量が４倍／３年の割合いで増加
の一途を辿って来た。最近１ＭビットｄＲＡＭが実用段
階に入り、１９８６年のｒｓｓｃｃでは４ＭビットｄＲ
ＡＭの発表がいくつかなされ、その商品化も近い。

この様なｄＲＡＭの大容量化と共に、入出力の多ピッ１
へ化、動作モードの多壕化等礪能面の開発も盛んである
。特に、ページモード、ニブルモード、スタチックカラ
ムモードなどの動作モードは、選択されたワード線に接
続される複数個のメモリセルの情報を高速に読み書きで
きるものとして、スタチックＲＡＭに匹敵する高速アク
セスを可能とする。この様な高速の動作モードは、シリ
アルにデータを入出力することを可能とし、従ってコン
ピュータの性能向上を図ることができ、また画像メモリ
などの応用において画質向上に寄与する。

コンピュータの主記憶装置と中央演ｎ装置（ＣＰＵ）の
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置（キャッシュ・メモリ）を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスルーブツトを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを削付けて並列処理を行わせ
る゛インターリーブパと呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。

現在この様な動作を達成するモードとして、ニブルモー
ドが使われることが多い。

ニブルモードは、ロウ・アドレス・ストローブ信号（以
下、ＲＡＳクロック）が“１′°（″゛Ｈ″Ｈ″レベル
“’Ｏ”（’″Ｌ　”レベル）に遷移してメモリセルア
レイが活性化された後、カラム・アドレス・ストローブ
信号（以下、ＣＡＳクロック）が“ＨＩＴレベルから“
Ｌ″レベル遷移して一つのメモリセルが選択されるが、
この後ＲＡＳクロックを”　Ｌ　”レベルに維持したま
まＣＡＳクロックをリセットして再び゛Ｌ゛ルベルに遷
移させるサイクル（ＣＡＳのトグルと呼ばれる）を繰り
返すことによって、外部から列アドレス信号を入れるこ
となく運、続した列アドレスのアクセスを可能としたも
のである。

通常のニブルモードの動作を第６図を用いて具体的に説
明する。ＲＡＳクロックが″′Ｈ″レベルから“Ｌパレ
ベルに移行することにより、一連の活性化信号が発生す
る。先ず行アドレス入力信号が１０個の行アドレスバッ
フ？（ＩＭビットｄＲＡＭの場合、４〜１ビットｄＲＡ
Ｍの場合は１１個）に取込まれ、内部ＭＯＳレベルのア
ドレス２進符号が生成される。このアドレスバッファか
ら生成される２進符号は行デコーダへ伝達され、行デコ
ーダの選択、非選択の動作が行われる。行デコーダの選
択、非選択の動作を感知して発生するワード線駆動クロ
ックを受けて、これに対応するワード線ＷＬが選択され
、これに連なるメモリセルＭ１　、Ｍ２　、Ｍ３　、Ｍ
４の情報がビット線に転送されて、センスアンプＳ／Ａ
Ｉ　、Ｓ／Ａ２　。

Ｓ／Ａ３　、Ｓ／Ａ４によってそれぞれ増幅される。

次にＣＡＳクロックが入ると、列アドレス信号が１０個
の列アドレスバッファに取込まれ、内部ＭＯＳレベルの
列アドレス２道符号が生成される。

このアドレスバッファから生成される２進符号のうち８
組が列デコーダの選択、非選択動作に利用され、他の２
組は４組の入出力線を選択するためのデコーダに供給さ
れる。例えば２５６ｇからなる列デコーダ（Ｎ＝１〜２
５６）は、８組の列アドレスの２進符号（ＡＯＣ−Ａｎ
ｃ：　ｎ　＝　８　）を受け、一つの選択された列デコ
ーダ（Ｎ）により列選択信号Ｃ８Ｌが上昇すると、転送
ゲートＱａａ１〜Ｑ８０４がオンして４組のビット線対
（第６図では、”どット線対を構成する２組の信号線を
簡単のため１本で示している。）の情報がそれぞれ４組
の入出力線ＤＱｔ−ＤＱ４に伝達される。そして入出力
線に接続された４組の入出力データアンブ８１−８４が
信号ＱＳＥにより活性化されて信号増幅が行われる。こ
の信号増幅と同時に信号ＱＳＥにより制御されてデータ
読み出し用ゲートＱ８０５〜Ｑｓ　ｏ　ａがオンとなり
、入出力線の情報が出力線ＲＤ１〜ＲＤ４に伝えられ、
その情報は通常フリップフロップにより構成される出力
デークラッチ回路Ｌ１〜Ｌ４に保持される。このデータ
出力ラッチ回路に保持された信号は、シフトレジスタに
よって並列信号から直列信号に変換され、出力バッフ７
［）Ｏｕｔの活性化によりデータ出力端子に出力される
。ここでシフ１〜レジスタには通常、データラッチ回路
Ｌ１〜Ｌ４のうらどれを先頭にして出力するかを決定す
る頭だしの機能が内蔵されている。一方、データ入力端
子からデータ人力バッファＤｉｎを介して入力されたデ
ータは入力部シフトレジスタに伝達されてＣＡＳクロッ
クのトグルに応じて順次入力データラッチ回路Ｌ１’　
〜Ｌ４’　に取り込まれる。入力データを取り込んでい
る間は、書き込みゲートＱＢ０９〜Ｑａ　Ｉｌが制御信
号ＷＧによりオンに保たれる。

従来のｄＲＡＭではこのニブルモードのシフ１〜レジス
タ長として、４ビツト、８ビツト更に１０２４ビツトの
ものが知られている。４ビツト艮のものが通常のニブル
モードであり、８ビツト長のものはバイ１−モードと呼
ばれ、１０２４ビット艮のものは拡張ニブルモードと呼
ばれる。但し拡張ニブルモードのビット長は、メモリセ
ルアレイのカラム方向の長さにより異なり、５１２ビツ
ト、２０４８ビツト、４０９６ビツト等の値を取り得る
。

この様なニブルモードを用いると、通常のノーマルモー
ドに比べてより高速にデータを入出力することができる
。通常のサイクルでデータを連続的に読み出す場合には
は、ＲＡＳクロックとＣＡＳクロックを共に°゛Ｌ″Ｌ
″レベルＨ″レベル戻し、プリチャージ状態に移してか
ら、再び選びたいロウアドレス情報Ｘｉ　とカラムアド
レス情報Ｙｊを入力する必要があり、このプリチャージ
期間のためにサイクルタイムが長くなってしまうのであ
る。

しかしながら、ニブルモード、バイトモード更に拡張ニ
ブルモードについても、従来のものでは＾速比にとって
未だ問題がある。先ず通常の４ビツトニブルモードにつ
いては、シフトレジスタ長が４ビツトであり、４ビツト
連続するデータの出込みおよび読み出しはＣＡＳクロッ
クのトグルの周期に同期して動作させることができる。

ところが５ビツト以上の連続したデータを扱う場合には
、４ビツトのデータＲ１〜Ｒ４を読み出した後、ＲＡＳ
クロックＪ３よびＣＡＳクロックを゛Ｈ′ルベルに戻す
プリチャージを行い、改めてＲＡＳ／ＣＡＳサイクルに
入り、次の４１：′ットデータＲ５〜Ｒ８を読み出す、
という動作をすることが必要である。従って平均的なサ
イクルタイムはＣＡＳクロックのトグル周期よりも長い
ものとなる。バイトモードの場合も、９ビツト以上連続
したデータの読み出し書込みを行う場合には同様の問題
がある。これに対し、拡張ニブルではＣＡＳクロックの
１−グル周期とほぼ同じ平均サイクルタイムで連続的に
データを読み出１ノ／書込みすることができる。しかし
このモードを実現するためには、従来法ではシフトレジ
スタを１０２４個必要とし、またセンスアンプの出力を
データ出力バッファに転送したりデータ人力バッファの
データをメモリセルに転送するための入出力線の本数も
多くしなければならない。この結果、チップ面積が増大
し、製造コストも増大する。

（発明が解決しようとする問題点）以上のように従来の４ピッ１−二ブルモード或いはバイ
トモードでは多ビツト情報を連続的に高速で入出力する
ことができず、また拡張ニブルではチップ面積が増大す
る、という問題があった。

本発明はこれらの問題を解決したＣｌＲＡＭを提供する
こしを目的とする。

［発明の構成コ（問題点を解決するための手段）本発明にがかるｄＲＡＭは、メモリセルアレイがＡ、Ｂ
２系列のメモリバンクに分けられ、各メモリバンクと入
出力線との間で時分割的にデータのやりとりを行うこと
により、例えば４ビツト長のシフトレジスタで実質的に
拡張ニブルモードの動作を可能としたことを基本とする
。この場合、従来のカラムデコーダ方式をそのまま用い
ると、Ａ、Ｂ系列それぞれにカラムデコーダが必要であ
り、その結果セルアレイを通過するアドレス線の本数が
従来の２倍必要になる。そこで本発明では、Ａ、Ｂ系列
の各デコーダ回路の出力部にラッチ回路を設け、このラ
ッチ回路とデコーダ回路の間に選択ゲートを設けること
により、Ａ、８系列のカラムデコーダがアドレス線を共
用するように構成する。

（作用）本発明のｄＲＡＭにおいては例えば、先ずＡ系列のメモ
リバンクからの４ビツトが同時に入出力線に伝達され、
これがセンスアンプで増幅されて出力データラッチ回路
に保持される。その後入出力線と出力データラッチ回路
部は切り離されて入出力線がプリチャージ状態即ちリセ
ット状態になる。出力データラッチ部にラッチされたＡ
系列のデータはＣＡＳのトグルにより連続的にデータ出
力部に出力される。ＣＡＳのトグルでデータを出力して
いる間、Ａ系列のデータは入力データラッチ部にラッチ
される。一方このＡ系列のデータを入力している間、メ
モリセルから日系列の４ビツトのデータが入出力線に転
送される。この日系列のデータは出力データラッチ部に
ラッチされ、ＣＡＳりＯツクのトグルに応じて連続的に
出力される。また出力された日系列のデータは順次入力
データラッチ部にラッチされる。一方、日系列のデータ
が入出力線からセンスアンプにより読み出されて出力線
に転送された後は、入出力線は直ちにリセット状態にな
り、この後、入力データラッチ部にラッチされていたＡ
系列のデータが入出力線に転送されて、メモリセル内へ
の占込みが行われる。こうしてＡ系列と日系列のメモリ
バンクのデータは、交互に入出力線に伝達されるから、
同様の動作を繰返すことにより、ＣＡＳクロックのトグ
ルに同期して１ワード線に沿う全メモリセルのデータを
連続的に読み書きするという、実質的な拡張ニブル動作
が可能となる。

このようにメモリアレイを複数のメモリバンクに分けて
高速に連続読み出し／書込みを行うためには、カラム選
択信号１（Ｃ８Ｌ）が複数本同時に選択される期間（多
重選択１１１１ＪＩｆｆｌ）が必要である。

本発明では各カラムデコーダの出力部に選択ゲートを介
してラッチ回路を設けて、アドレス線を共用させている
から、ある系列のアドレス入力を行い、そのアドレスに
対応するＣ８Ｌが選択されると、同一のアドレス線を用
いて次の系列のアドレスを入力することができる。即ち
アドレス線が一系列分だけで多重選択が可能であり、メ
モリバンク分割によるアドレス線の増加を防止すること
ができる。またＡ、日系列でデコーダ回路を共通にすれ
ば、アドレス線の負荷が小さくなり、消Ｖ！電力も抑制
することができる。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭのメモリアレイとカラムデ
コーダ部分のレイアウトを示し、第２図はカラムデコー
ダ部分の詳細な構成を示し、第３図は入出力部の詳細な
構成を示す。メモリアレイは第１図に示すように、Ａ系
列のメモリバンク１１と日系列のメモリバンク１２に分
割されている。各メモリバンク１１．１２にそれぞれカ
ラムデコーダ２１．２２が設けられている。カラムデコ
ーダ２１．２２にはアドレスＡｎ　、　Ａｒ　、・・・
が共通に入力されている。各カラムデコーダ２１゜２２
は第２図に詳細に示すように、デコーダ回路２３．２４
と、これらの出力を保持するラッチ回路２５．２６、お
よびこれら各ラッチ回路２５゜２６とデコーダ回路２３
．２４の間に設けられた選択ゲートＴ！　、Ｔ２を有す
る。選択ゲートＴｔ　。

Ｔ２は、Ａ、日系列を指定するクロックφＡ。

φＢにより制御される。各ラッチ回路２５．２６の出力
部には更にバッファ２７．２８が設けられている。デコ
ーダ回路の更に具体的に構成例を挙げれは、例えば第５
図に示すようにＮＡＮＤゲートを用いて構成される。

第３図においては、メモリセルアレイのうち１ワード線
ＷＬにより駆動される部分を示している。

各メモリバンク１１．１２のメモリセルはそれぞれビッ
ト線センスアンプ２１　、２２　、転送ゲート４１．４
２を介して共通の入出力線３に選択的に接続されるよう
になっている。即ちＡ系列メモリバンク１１はＡ系列カ
ラム選択信号Ｃ３ＬＡにより、日系列メモリバンク１２
はＢ系列カラム選択信号Ｃ３ＬＢによりそれぞれ入出力
線３とのデータ転送制御が行われる。図では入出力線３
としてＤＱ１〜ＤＱ４の４本を示しているが、これは説
明の便宜上対をなす２本−組を一本で表わしたものであ
る。入出力線３は制御信号ＱＳＥで活性化されるデータ
アンプ５および読み出し用ゲート６に接続され・ている
。読み出し用ゲー１−６を介して読み出された４ピツト
の並列データは出力部データラッチ回路７に保持され、
出力部シフトレジスタ８により直列データに変換されて
データ出力バッファ９から読み出されるようになってい
る。

１３はデータ人力バッファであり、これから入力される
４ビツト直列データは入力部シフトレジスタ１２により
並列データに変換され、占込み用ゲート１０を介して入
出力線３に転送されるようになっている。

このように構成されたｄＲＡＭでのカラム選択の動作を
先ず説明する。第４図はその動作タイミング図である。

カラムアドレス信号が入力し、Ａ。

Ｂ系列でそれぞれ一つのカラムデコーダが選択されてそ
の出力ノードＮ工、Ｎ３がＬ　Ｉ＋レベルになる。選択
クロックφＡがＨ′”レベルになるとＡ系列のノードＮ
１の“Ｌ′ルベル情報ががラッチ回路２５に伝達され、
バッファ２７を介してＡ系列のカラム這択信＠Ｃ３ＬＡ
を出力する。この後クロックφヶが“Ｌ　１１レベルに
なるとデコーダ回路２３とラッチ回路２５の間は切離さ
れる。この後、カラムアドレス入力を変え、クロックφ
Ｂを“Ｈ”レベルにすると、今度はＢ系列のカラムデコ
ーダ２４が選択され、Ａ系列と同様の動作をする。この
クロックφＢが“Ｈ１１レベルになってから次にクロッ
クφＡが゛Ｈ″レベルになるまでの期間が、カラム選択
信号Ｃ３ＬＡ、Ｃ３ＬＢが共にＨ”レベルになる多重選
択期間である。

拡張ニブルの具体的な動作は次の通りである。

ＲＡＳクロックが１１　ＨＩＩレベルから“Ｌ゛ルベル
移行してからワード線ＷＬが上昇するまでの動作は従来
と変わらない。ワードｍ　Ｗ　Ｌが選択された後先ず、
Ａ系列選択信号Ｃ３ＬＡ１により転送ゲート４がオンと
なって、Ａ系列メモリバンク１１の４ビツト分Ｍ１〜Ｍ
４のデータがビット線から入出力線３に転送される。こ
のデータ転送の後、制御信号ＱＳＥによりデータアンプ
５が活性化されると同時に読み出しゲート６がオンとな
り、゛入出力線３のデータは出力線ＲＤＩ−ＲＤ４に読
み出され、出力データラッチ回路７にラッチされる。こ
の後制御信号ＱＳＥは゛Ｌ′°レベルに戻り、入出力線
３は出力回路部と切離される。出力データラッチ回路７
にラッチされた４ビツトのデータは次に、ＣＡＳクロッ
クのトグルに同期してシフトレジスタ８で直列データに
変換されて出力バッフ？９からデータＲｒ　、　Ｒ２、
・・・として出力される。同時にこのＣＡＳクロックの
トグルに同期して読み出されたＡ系列のデータＷ１〜Ｗ
４が入力バッファ１３から取り込まれ、シフトレジスタ
１２で並列データに変換されて入力部データラッチ回路
１１にラッチされる。この時点では書込み制御信号ＷＧ
は未だ“Ｌ″レベルあり、入力データラッチ回路１１と
入出力線３の間は分離されている。このＣＡＳクロック
のトグルの期間中、Ａ系列選択信号Ｃ８ＬΔ１が“ＨＴ
ルーベルから゛Ｌ°ルベルに変り、Ａ系列のビット線と
入出力線３の間は切り離される。この後入出力線３はブ
リチ１１−ジされる。

この後、Ｂ系列選択信号Ｃ３ＬＢ１が“Ｈ”レベルにな
り、Ｂ系列のメモリバンク１２の４ビツト分のメモリセ
ルＭ５〜Ｍ８のデータが転送ゲート４２を介して入出力
線３に転送される。そして先のＡ系列データの読み出し
と同様に、入出力線３のデータはデータアンプ５．読み
出し用ゲート６を介して出力部データラッチ回路７にラ
ッチされ、ＣＡＳクロックのトグルに同期して直列デー
タに変換されて出力バッファ９からデータＲｓ　。

Ｒ６，・・・として取出される。

出力データラッチ回路７に８系列のメモリセルＭ５〜Ｍ
８のデータが出力部に転送された後、制御信号ＱＳＥは
Ｌ　ＩＩレベルに戻り、入出力線３と出力線は切離され
て直ちに入出力線３はプリチャージされる。この後書込
み制御信号ＷＧがＨ′。

レベルになり、入力データラッチ回路１１のデータが書
込み用ゲート１０を介して入出力線３に転送され、再び
Ａ系列選択信号Ｃ３ＬＡ１が“Ｈ″レベルなることによ
り、入力データＷ１〜Ｗ４はそれぞれＡ系列メモリバン
ク１１のメモリセルＭ１〜Ｍ４に書込まれる。このメモ
リセルＭ１〜Ｍ４へのデータ書込みの間、既に自込み用
ゲート１０は閉じられ、ＣＡＳクロックのトグルにより
入力データラッチ回路１１には次の日系列書込み用のデ
ータＷｓ＝Ｗａが入力保持される。

以後、Ａ系列と８系列のデータの読出し、書込みの動作
を同様にして繰返すことにより、１本のワード線で選ば
れる全てのメモリセルの情報例えば１０２４ビツトの情
報を連続的に読み占きすることができる。

以上のようにこの実施例によれば、メモリアレイをＡ、
８２系列のメモリバンクに分割して、４ビツト分のシフ
トレジスタを用いて拡張゛ニブルモードの動作を行うこ
とができる。そしてこの場合、カラム選択信号をラッチ
する方式を採用することにより、Ａ、Ｂ系列のカラムデ
コーダでアドレス線を共用し、これにより、メモリアレ
イ分割に伴うアドレス線の増加従って面積の増加を防止
することができる。

なお以上の実施例では、シフトレジスタ長を４ビツトと
し、Ａ、Ｂ系列メモリバンクの４ビツトずつを交互に読
み書きするようにしたが、本発明はこれに限られるもの
ではなく例えば、８ビット単位或いは１６ビツト単位で
同様の拡張ニブル動作を行わせることが可能である。

［発明の効果コ以上述べたように本発明によれば、メモリアレイをＡ、
Ｂ２系列に分割して、ＣＡＳクロックのトグル周期とほ
ぼ同じ平均サイクルで高速に連続的にデータの読み占き
を行う拡張ニブルが、入出力線数やシフトレジスタ長を
従来の拡張ニブルモードのように大きくすることなく実
現することができる。しかもカラムデコーダの出力部に
選択ゲートを介してラッチ回路を設けることにより、カ
ラムアドレス線を共用して、アドレス線増加による面積
増加を避けることができる。またカラムデコーダ部のト
ランジスタを共用すれば、面積の縮小のみならず、消費
電力の低減も図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭでのメモリアレイ
とカラムデコーダのレイアウトを示す図、第２図はその
カラムデコーダの具体的構成例を示す図、第３図は同じ
くその入出力部の構成を示す、第４図はカラムデコーダ
部の動作を説明するタイミング図、第５図はカラムデコ
ーダ回路の構成例を示す図、第６図は従来のニブルモー
ドｄ　ＲＡ　Ｍの構成を示す図である。１１・・・Ａ系列メモリバンク、１２・・・Ｂ系列メモ
リバンク、２＋　、２２・・・ビット線センスアンプ、
３・・・入出力線、４１．４２’・・・転送ゲート、５
・・・データアンプ、６・・・読出し用ゲート、７・・
・出力データラッチ回路、８・・・出力部シフトレジス
タ、９・・・出力バッフ７．１０・・・書込み用ゲー］
・、１１・・・入力データラッチ回路、１２・・・入力
部シフトレジスタ、１３・・・入力バッファ、２１．２
２・・・カラムデコーダ、２３．２４・・・デコーダ回
路、２５．２６・・・ラッチ回路、２７．２８・・・バ
ッファ、ＴＩ　、Ｔ２・・・選択ゲート。出願人代理人　弁理士　鈴江武彦第１図第３図

Claims

【特許請求の範囲】

（１）半導体基板に、ランダムアクセス可能にダイナミ
ック型メモリセルを集積形成してなる半導体記憶装置に
おいて、Ａ、Ｂ２系列のメモリバンクに分けられたメモ
リセルアレイを有し、各系列メモリバンク毎に独立のデ
コーダを有し、且つ各系列メモリバンク毎のデコーダが
少なくとも２個以上同時に選択される期間があり、これ
らデコーダに入るアドレス配線の少なくとも一部が共用
されていることを特徴とする半導体記憶装置。
（２）前記デコーダはカラム・デコーダである特許請求
の範囲第１項記載の半導体記憶装置。
（３）前記各系列デコーダの出力部に選択ゲートを介し
てラッチ回路が設けられ、Ａ、Ｂ系列のデコーダ出力が
時間的に一部重なってラッチ回路に転送される特許請求
の範囲第１項記載の半導体記憶装置。