JP3361825B2 - メモリ・アレイ・アーキテクチャ - Google Patents

メモリ・アレイ・アーキテクチャ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ・アレイ・アーキ
テクチャに関する。さらに詳細にいえば、本発明は高速
センシング回路をそなえた階層的多重データ線路ＤＲＡ
Ｍアレイ・アーキテクチャに関する。
【０００２】
【従来の技術】メモリ・アーキテクチャ、特に、ダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アー
キテクチャは、最近１６メガビットまでの規模に対して
存在する。けれども、現在において、６４メガビットお
よびそれ以上の集積度の次の世代のメモリに十分に適切
であるメモリ・アーキテクチャは存在していない。
【０００３】グループ状入力／出力線路（入力／出力は
またＩ／Ｏと記される）を特徴とする、メモリ・アレイ
・アーキテクチャが、図１に示されている。図１には、
１個の５１２，０００ビット・メモリ・アレイ（下記で
は５１２ｋメモリ・アレイと記される）とその付随回路
が、２で全体的に示されている。長方形の線で囲まれた
回路で構成され、かつ４で全体的に示された、２５６個
のセクションからのメモリ・アレイとそれに付随する回
路の１つのセクションが、考察を容易にするために拡大
して示されている。５１２ｋメモリ・アレイは、１対の
センス増幅器群に付随する。おのおのの群は、１０２４
個のセンス増幅器を有する。各群から１つのセンス増幅
器が拡大されたセクション４の中に含まれる。ここで、
センス増幅器（センス増幅器はまた、センス・アンプと
も呼ばれる）はＳ／Ａと記される。各群の中の残りの１
０２３個のセンス増幅器は、全体的に、１ｋ Ｓ／Ａと
記される。センス増幅器の垂直ロー（矢印ｖの方向に沿
って示されている）のおのおのは、メモリの２個の５１
２ｋメモリ・アレイにサービスすることができる。全体
に６で示されたビット線路は撚り形であり（撚られた対
のおのおのは、真信号と補信号とを有する）、そして各
５１２ｋメモリ・アレイからの２個のセンス増幅器に接
続される。したがって、センス増幅器のおのおのは、図
に示されているように、４個のビット線路に接続され
る。けれども、１個の５１２ｋメモリ・アレイだけが示
されているから、センス増幅器のおのおのに対する１対
のビット線路接続が、他の５１２ｋメモリ・アレイに対
する他の端部に沿って省略されている。メモリ・セルの
動作に対しては、Ｙデコーダ８は、または、それが時に
はコラム・デコーダと呼ばれるので、コラム・デコーダ
は、メモリ・セルの少なくとも１つのコラムに対する選
定を可能にする。ロー・デコーダ１０は、メモリ・セル
のローを選定する。ロー・デコーダ１０からの伝送媒体
は、ワード線路である。図に示されているように、ロー
・デコーダ１０からの１本の長い矢印は、ロー・デコー
ダ１０によるワード線路選定を示す。Ｙデコーダ８から
の長い矢印は、Ｙデコーダ８によるコラム選定を表す。
ワード線路とビット線路の交点の近傍は、５１２ｋメモ
リ・アレイの中のメモリ・セルの位置に等しいとするこ
とができる。ロー・デコーダ１０とＹデコーダ８によ
る、それぞれ、ロー選定とコラム選定の結果としてメモ
リ・セルの選定の後、４対までの入力／出力データが、
センス増幅器の群のおのおのから、２４で示された主入
力／出力線路へ送る、または主入力／出力線路から受け
取ることができる。データの対は、真データと補データ
に関するものである。したがって、８対までの入力／出
力データが、動作サイクル当りセンス増幅器の両方の群
から、主入力／出力線路へ送るまたは主入力／出力線路
から受け取ることができる。
【０００４】グループ化入力／出力線路メモリ・アレイ
・アーキテクチャのレイアウトに関して、４個の入力／
出力線路対がセンス増幅器のピッチの中に適合する。比
較器のためのランダム論理レイアウトが、メモリの並列
検査のために存在する。
【０００５】もしこのアーキテクチャが６４メガビット
・メモリに使用するのに適応するならば、５１２ｋメモ
リ・アレイの１２８個の組が必要である。したがって、
センス増幅器の活性化が、５１２ｋメモリ・アレイのお
のおのに対するロー・デコーダ１０によって決定され
る。したがって、２０４８個のセンス増幅器が、ワード
線路当り５１２ｋメモリ・アレイ当り活性化される。６
４ビットの並列検査が、６４メガビット利用のために適
合されたこのメモリで可能である。したがって、１２８
ビットを同時に検査することができ、その結果、２５６
個のワード線路が活性化される。センス増幅器から付随
する入力／出力線路への直接の接続が存在する。したが
って、入力／出力当り２５６個のワード・センス増幅器
が存在するので、入力／出力線路のおのおのに関し大き
な容量が存在する。６４メガビット・メモリへの適応に
対するこのアーキテクチャの主要な欠点は、このように
多数の利用可能なデータから、小さな部分でけしか一度
に選定できないことである。このように貧弱な選択率
は、６４メガビット・メモリの良好な動作に対して適切
ではない。
【０００６】図２は、多重入力／出力線路アレイ・アー
キテクチャを示す。図２は、１個の５１２，０００ビッ
ト・メモリ・アレイとその付随回路とを示し、これらは
２で全体的に示されている。長方形の線で囲まれ、そし
て４で全体的に示された回路で構成される２５６個のセ
クションから、メモリ・アレイとその付随する回路の１
つのセクションが、考察を容易にするために拡大して示
されている。５１２ｋメモリ・アレイが、１対のセンス
増幅器群に付随する。群のおのおのは、１０２４個のセ
ンス増幅器を有する。各群から１個のセンス増幅器が、
拡大されたセクション４の中に含まれる。ここで、セン
ス増幅器のおのおのはＳ／Ａで記される。各群の中の残
りの１０２３個のセンス増幅器は、全体的に、１ｋ Ｓ
／Ａで記されている。センス増幅器の垂直ロー（矢印ｖ
の方向に沿って示されている）のおのおのは、メモリ内
の２個の５１２ｋメモリ・アレイにサービスすることが
できる。６で全体的に示されたビット線路は撚り形であ
り（おのおのが、真信号と補信号とを有する撚られた対
である）、そして各５１２ｋメモリ・アレイから２個の
センス増幅器に接続される。したがって、図に示されて
いるように、センス増幅器のおのおのは４個のビット線
路に接続される。けれども、１個の５１２ｋメモリ・ア
レイだけが示されているから、センス増幅器のおのおの
に対する１対のビット線路接続が、他の５１２ｋメモリ
・アレイに対する外側端部に沿って省略される。
【０００７】センス増幅器のおのおのは、ローカルＩ／
Ｏ線路およびローカルＩ／Ｏ＿線路として示された、１
対のローカル入力／出力線路に直接に接続することがで
きる。これらのローカル入力／出力線路の１つの対が、
センス増幅器のおのおのに対して存在する。ローカル入
力／出力線路によるセンス増幅器への接続は、点で示さ
れている。グループ化された入力／出力線路アーキテク
チャに関し、ロー・デコーダ１０はメモリ・セルのロー
を選定する。選定された５１２ｋメモリ・アレイの中の
ビット線路６の対のおのおのは、センス増幅器Ｓ／Ａへ
データ信号を送信する、またはセンス増幅器Ｓ／Ａから
データ信号を受け取る。この情報は、ワイド・データ路
回路２２へ送られる、またはワイド・データ路回路２２
から受け取られる。したがって、この段階において、１
０２４個のセンス増幅器（２群のセンス増幅器から交互
に選定される）は、ワイド・データ路回路２２へ情報を
送る、またはワイド・データ路回路２２から情報を受け
取る。したがって、１０２４個の入力／出力線路対が、
動作サイクル当り５１２ｋ当り、活性化される。したが
って、このアーキテクチャは高レベルの活性化電力消費
を有する。ローカル入力／出力線路およびセンス増幅器
の活性化に関連してコラム選定が起こり、それにより、
ワイド・データ路回路２２へ送られる、またはワイド・
データ路回路２２から受け取られる情報が、Ｙデコーダ
８によって選定される。Ｙデコーダ８は、１０２４個の
センス増幅器から受け取られた１０２４対のデータから
８対のデータを選定し、それを８対の主入力／出力線路
２４に置く。これらのデータの対は、真データと補デー
タと呼ばれているものである。
【０００８】この多重入力／出力線路メモリ・アレイ・
アーキテクチャの６４メガビット・メモリに対する適応
には、ロー・デコーダによって決定されたセンス増幅器
の活性化を必要とする。したがって、２０４８個のセン
ス増幅器が、ワード線路当り５１２ｋメモリ・アレイ当
りに活性化される。センス増幅器から入力／出力線路へ
の直接の接続が存在するから、これらの線路の容量は優
位を占める。ワード線路当り１０２４ビット並列検査
が、この多重入力／出力線路メモリ・アレイ・アーキテ
クチャによってえられる。
【０００９】このアーキテクチャは、６４メガビットま
たはそれ以上のメモリ規模に対して、十分に適切である
とはいい難い。特に、動作サイクル当り５１２ｋメモリ
・アレイ当り、活性化される１０２４個の入力／出力線
路対によって生ずる高レベルの活性化電力消費は、６４
メガビット・メモリ・アレイ・アーキテクチャにおいて
好ましくない。
【００１０】
【本発明が解決しようとする課題】本発明の１つの目的
は、高速センシングが可能な新規で、かつ、改良され
た、ＤＲＡＭアーキテクチャを提供することである。
【００１１】本発明のまた別の目的は、規模が少なくと
も６４メガビットのメモリに対して適切である、ＤＲＡ
Ｍアーキテクチャを提供することである。
【００１２】本発明のこれらの目的およびこの他の目的
は、本発明の特徴および利点と共に、添付図面を参照し
ての下記の詳細な説明により、明らかになるであろう。
添付図面において、続く図面で同じ参照番号が適用可能
なとき、引き続いて用いられる。
【００１３】
【実施例】本発明の階層的多重データ線路ＤＲＡＭアー
キテクチャが、図３の概要図に示されている。図３に
は、５１２，０００ビット・メモリ・セル・アレイとそ
れに付随する回路が、２で全体的に示されている。この
メモリ・アレイの１つのセクションを拡大したものが４
で全体的に示されているが、この拡大図は考察を容易に
するためのものである。５１２ｋメモリ・アレイは、４
個のセンス増幅器の組にグループ分けされた１対の１０
２４個のセンス増幅器に付随する、またはむしろ４個の
センス増幅器の２５６対の組に付随する。拡大されたセ
クション４は、１対のセンス増幅器の１組を有してい
る。センス増幅器（また、センス・アンプと呼ばれる）
はＳ／Ａと記されている。１０２０個のセンス増幅器の
残りの対は、全体的に、１ｋ Ｓ／Ａと記される。セン
ス増幅器の垂直ロー（矢印ｖの方向に沿って示されてい
る）のおのおのは、メモリの５１２ｋメモリ・アレイに
サービスすることができる。６で全体的に示されたビッ
ト線路は撚り形であり、そして各５１２ｋアレイからの
２個のセンス増幅器を接続する。したがって、センス増
幅器のおのおのは、４個のビット線路に接続される。け
れども、１個の５１２ｋメモリ・アレイだけが示されて
いるから、センス増幅器のおのおのに対する１対のビッ
ト線路接続は、他の５１２ｋメモリ・アレイに対し外側
端部に沿って省略されている。
【００１４】メモリ・セルに関する動作のために、コラ
ム・デコーダであるＹデコーダ８はメモリ・セルのコラ
ムを選定し、そしてロー・デコーダ１０はメモリ・セル
のローを選定する。ロー・デコーダ１０からの伝送媒体
は、ワード線路である。図に示されているように、ワー
ド線路と記された１本の長い矢印は、ロー・デコーダ１
０によるワード線路選定を示す。Ｙセレクトと記された
長い矢印はコラムを表し、そしてＹデコーダ８によるコ
ラム選定を表す。ワード線路とコラムとの交点の近傍
は、５１２ｋメモリ・アレイの中のメモリ・セルの位置
に等しいとすることができることに注目されたい。した
がって、長い矢印Ｙセレクトは、Ｙデコーダ８に沿って
他の位置に示されることもあり、そして同様に、長い矢
印ワード線路は、ロー・デコーダ１０に沿って他の位置
に示されることもある。図に示された５１２ｋメモリ・
アレイのロー・デコーダ１０とＹデコーダ８に関連し
て、センス増幅器へのアクセスがセンス増幅器選定回路
１２によって決定されるように、センス増幅器選定が達
成される。センス増幅器選定回路１２は、選定されたコ
ラムに対応する正しいセンス増幅器対を選定する。
【００１５】センス増幅器選定回路１２はトランジスタ
対１４を有し、トランジスタ対１４のうちの１つのトラ
ンジスタは真信号を伝送するパス・トランジスタとして
働き、そしてトランジスタ対のうちの他のトランジスタ
は真信号の補信号を伝送するパス・トランジスタとして
働く。けれども、単一トランジスタ１４の記号は１対の
トランジスタを表す。このトランジスタはここではＮ形
であるけれども、Ｐ形、およびＮ−Ｐ−Ｎ形、またはＰ
−Ｎ−Ｐ形のバイポーラ・トランジスタを用いることも
できることを断っておく。トランジスタ対１４は、サブ
入力／出力対１６の付随するサブ入力／出力線路に接続
される。したがって、真信号を伝送するためのトランジ
スタは、真信号の伝送のためのサブ入力／出力線路に接
続され、そして真信号の補信号を伝送するためのトラン
ジスタは、真信号の補信号を伝送する働きをする、この
対のうちの他のサブ入力／出力線路に接続される。１対
のセンス増幅器回路１２は、５１２ｋメモリ・アレイの
全体にサービスすることができることを述べておく。１
対のパス・トランジスタ１８は、４個のセンス増幅器対
の２５６個の組のおのおのに付随する。トランジスタ対
１４に関して、トランジスタの記号１８は１対のトラン
ジスタを表す。これらのトランジスタはＮ形トランジス
タであるとして示されているが、Ｐ形、およびＮ−Ｐ−
Ｎ形、またはＰ−Ｎ−Ｐ形のバイポーラ・トランジスタ
を用いることもできる。
【００１６】特定のセンス増幅器Ｓ／Ａの選定と、セン
ス増幅器選定回路１２により部分的に命令されたその決
定と、ロー・デコーダ１０とに関連して、選定されたト
ランジスタ対１４がオンになる。センス増幅器の２５６
個の組のうちの１つの組に付随するパス・トランジスタ
対１８はオンになり、それにより、線路のローカル入力
／出力対２０へのアクセスがえられる。サブ入力／出力
対１６とトランジスタ対１４との関係と同様に、真信号
を伝送するための対１８からの１つのパス・トランジス
タは、真信号の伝送のために、対２０から１つのローカ
ル入力／出力線路に接続を行なう。同様に、補信号を伝
送するための対１８からの１つのパス・トランジスタ
は、ローカル入力／出力対２０から他のローカル入力／
出力線路へ接続を行なう。センス増幅器対の２５６個の
組のうちのおのおのの組に対するローカル入力／出力対
２０は、ワイド・データ路回路２２に接続される。デコ
ーダ８によって決定された選定は、２５６個のローカル
入力／出力対のうちの選定された対から、主入力／出力
線路２４の対へデータを置く。これらの対は選定された
信号の真信号および補信号を有する。
【００１７】図３に示された特別の場合に対し、ローカ
ル入力／出力対２０の８個の対が、主入力／出力対２４
に、または主入力／出力対２４からデータを置くため
に、ローカル入力／出力線路の２５６個の対から選定さ
れる。けれども、より少ないまたはより多い主入力／出
力線路が、したがって、より少ないまたはより多いロー
カル入力／出力対が、選定とその動作のために、選択さ
れることがある。１２８個の前記で説明された５１２ｋ
メモリ・アレイが、６４メガビット・メモリを作るため
に用いられる。Ｙデコーダ８は、サブ入力／出力線路か
らのデータをローカル入力／出力線路に結合するため
に、選定されたトランジスタ１８をオンにする。選定さ
れたトランジスタは、矢印Ｚに沿って位置している。セ
ンス増幅器選定回路１２はいずれの群のセンス増幅器か
を決定し、したがって、５１２ｋメモリ・アレイがうる
データはサブ入力／出力対に置かれる。例えば、１２７
個の５１２ｋメモリ・アレイとそれらに付随する回路が
矢印Ｚに沿って位置しているならば、Ｙデコーダ８から
の信号は、５１２ｋアレイの中のセンス増幅器の同じ組
に対するトランジスタ１８をオンにする。同じ信号は、
選定されたメモリ・セルのコラムを決定する。センス増
幅器選定回路１２は、Ｚ方向において、５１２ｋメモリ
・アレイのおのおのに対して存在する。これは、５１２
ｋメモリ・アレイのおのおのに対してロー・デコーダ１
０が存在するのと同じである。したがって、センス増幅
器選定回路は、センス増幅器のいずれの組が、線路のサ
ブ入力／出力対に接続されるかを決定する。センス増幅
器選定回路は、矢印ｖに沿って存在するセンス増幅器の
２５６個の組のおのおのの中のサブ入力／出力対に、同
じセンス増幅器を接続するであろう。しかしながら、Ｙ
デコーダ８は、２５６個の組からいずれの組を選定する
かを決定し、それにより、トランジスタ１８を通して、
サブ入力／出力対がローカル入力／出力対に接続され
る。（同じローカル入力／出力対が、Ｚ方向に沿って配
置されたメモリ・アレイのおのおのに対して用いられ
る。５１２ｋメモリ・アレイ当り、２５６個のローカル
入力／出力対が存在する。）Ｙデコーダ８はまた、ロー
カル入力／出力対から主入力／出力対へおよびその逆に
データを置くために、ワイド・データ路回路２２の多重
選定を制御する。
【００１８】図４は、高速ＤＲＡＭのために、新規でか
つ改良された読み出し／書き込みデータ・バス方式を実
施する回路をそなえた図面である。この新規でかつ改良
された方式を実施するための回路は、ワイド・データ路
回路と呼ばれる。この回路は、規模が６４メガビット、
またはさらに大きな規模のＤＲＡＭと共に用いることが
できる。物理的には、データは、ローカル入力／出力線
路の経路の上を進む。この線路は、ワイド・データ路回
路の両側のメモリ・アレイによって共有される。ワイド
・データ路は、メモリ・アレイの間のローカル入力／出
力線路と、それらの間の物理的スペースとを有する。図
５の概要図に示されているように、２個のメモリ・アレ
イから、またはこれらのメモリ・アレイに対して外部に
ある位置からのいずれかで生じ、そしてワイド・データ
路を進行するデータは、ワイド・データ路内のローカル
入力／出力線路に接続された論理装置によって動作す
る。この論理動作は、ＡＮＤ動作、ＯＲ動作、シフト動
作、これらの補数動作、またはこれらの組み合わせを有
することができる。
【００１９】再び図４において、主入力／出力（Ｉ／
Ｏ）線路は、セル・アレイの間に配置される。セル・ア
レイ１２０（１個のセル・アレイだけが詳細に示されて
いる）のおのおのは、複数個のセンス増幅器Ｓ／Ａを有
する。センス増幅器Ｓ／Ａの選定は、センス増幅器選定
線路Ｓ／Ａ ＳＥＬからの信号によって管理される。線
路Ｓ／Ａ ＳＥＬは、Ｎチャンネル・トランジスタ１４
のゲートに高レベル信号を伝えることによって、特定の
センス増幅器Ｓ／Ａを選定する。（例示の目的のため
に、１つのセンス増幅器に対して２個のトランジスタ２
２だけが示されているが、他のものも存在する。）セク
ション選定線路ＳＥＣ ＳＥＬの上の論理高レベル信号
は、トランジスタ１２１をオンにし、それにより、対称
的に配置されたＮチャンネル・トランジスタ１２８およ
び１３０を有しそしてＰチャンネル負荷トランジスタ１
３４に接続されたローカル作動増幅器２４を通して、セ
ンス増幅器へおよびセンス増幅器から情報を伝えること
ができる。
【００２０】読み出し動作は、線路ＹＲＥＡＤに沿っ
て、コラム・デコーダＹＤＥＣから信号を送ることによ
って実行される。ローカルＩ／Ｏ線路、および線路ロー
カルＩ／Ｏ＿（その補信号を伝送する線路）は、図には
示されていない回路によって、高レベルにプリチャージ
される。高レベルＳ／Ａ信号により、データが、メモリ
・セル（詳細には示されていない）から、選定されたセ
ンス増幅器を通り、そしてサブＩ／Ｏ線路対に、送られ
ることができる。ここで、１つの線路は真信号を伝送
し、そして他の線路はその補信号を伝送する。線路ＹＲ
ＥＡＤ上の論理高電圧レベルの結果としてオンになるＮ
チャンネル・トランジスタ１１９に接続された、ローカ
ル差動増幅器１２４のトランジスタ１２８のおのおのの
ゲート上の、サブＩ／Ｏ対からの差動信号は、１対のロ
ーカルＩ／Ｏ線路の上に差動信号を生ずる。線路Ｉ／Ｏ
は真信号を伝送し、そしてＩ／Ｏ＿はその補信号を伝送
する。ローカルＩ／Ｏ線路の差動信号は、トランジスタ
１３２を通して、１対の主Ｉ／Ｏ線路に転送される。
【００２１】メモリ・セルに関する書き込み動作に関連
して、コラム・デコーダＹＤＥＣは、線路ＹＷＲＩＴＥ
を付勢した後、トランジスタ１３０のゲートに高レベル
信号を置く。データは、Ｎチャンネル・トランジスタ１
４６を通り、１対の主Ｉ／Ｏ線路を通って、ローカル線
路Ｉ／ＯおよびＩ／Ｏ＿に転送される。トランジスタ１
３０のローカル線路（Ｉ／ＯまたはＩ／Ｏ＿）へのドレ
イン／ソース接続により、選定されたセンス増幅器から
Ｓ／Ａ ＳＥＬによる選定の後、差動増幅器１２４は、
トランジスタ１４を通して、選定されたメモリ・セル
（図示されていない）にデータを置くことができる。
【００２２】図６は、本発明のＤＲＡＭアーキテクチャ
のまた別の概要図である。図６は、ローカル差動増幅器
１２４と、サブＩ／Ｏ線路対（真信号を伝送する線路サ
ブＩ／Ｏ、およびその補信号を伝送する線路サブＩ／Ｏ
＿）と、それぞれのサブＩ／Ｏ線路に接続されたＮチャ
ンネル・トランジスタ１４と、を詳細に示してある。ロ
ーカル差動増幅器は、物理的に、ローカルＩ／Ｏ線路と
ローカルＩ／Ｏ＿線路との間に配置されていることに注
目されたい。また、４個のセンス増幅器が、サブＩ／Ｏ
対の各サブＩ／Ｏ線路に接続されていることに注目され
たい。ローカル差動増幅器１４は、トランジスタ１２８
を通して、サブＩ／Ｏ線路に接続され、そしてそれは図
に示されているように、４個のセンス増幅器のピッチの
中に適合している。けれども、変動しうる数のセンス増
幅器を、サブＩ／Ｏ線路に接続することができる。その
際には、可変数のセンス増幅器と関連して差動増幅器２
４を用いることが必要である。さらに、ローカル差動増
幅器は、可変数のセンス増幅器のピッチの中に適合する
ことができる。例えば、２個、８個、さらに少ない、ま
たはさらに多いセンス増幅器を、サブＩ／Ｏ線路対から
各サブＩ／Ｏ線路に接続することができ、そしてローカ
ル差動増幅器は、これらのセンス増幅器のピッチの中に
適合することができる。ローカル差動増幅器１２４によ
り、ＤＲＡＭのための高速センシング回路がえられる。
【００２３】本発明のワイド・データ路回路は、そのマ
ッチ回路を通して、メモリの検査を大いに促進する。小
さな寸法が関与しているために、メモリ・アレイの中の
個々のメモリ位置を検査することは、実際上、実行不可
能である。したがって、同じデータが各メモリ・セルに
入力され、そしてローカルＩ／Ｏ対にラッチされる。デ
ータをラッチすることは、トランジスタ３６をオンにす
ることによって行なわれる。これらのトランジスタ３６
のおのおのは、図に示されているように、Ｎチャンネル
・トランジスタ３４とＮチャンネル・トランジスタ３７
との間に配置される。トランジスタ１３２，１３４，１
３６および１３７の組み合わせが、ラッチ用差動増幅器
を構成する。２個のラッチ用差動増幅器が図に示されて
いるけれども、２個のアレイのいずれかによって利用さ
れるためのアクセスを決定するために多重化された選定
を用いて、メモリの２個のアレイの間で、ただ１個のこ
のような増幅器を用いることができる。一方側のラッチ
用差動増幅器により、線路ＬＡＴＣＨ上の高レベル信号
と関連して、低レベルに引き下げられることができる。
線路ＭＡＴＣＨと補信号ＭＡＴＣＨ＿を伝送する線路
は、Ｎチャンネル・トランジスタ１６０のおのおのによ
って、相互に接続される。線路ＹＲＥＡＤ上のイネーブ
ル信号に関連して、データが２個の選定されたセル（図
示されたアレイのおのおのから１個ずつ）において整合
するならば、線路ＭＡＴＣＨはそのプリチャージされた
状態（線路ＭＡＴＣＨは、マッチ動作の前に、高レベル
にプリチャージされるであろう）に止まるであろう。し
かしながら、データが異なるならば、線路ＭＡＴＣＨ
は、線路ＭＡＴＣＨを線路ＭＡＴＣＨ＿に接続するオン
になっているトランジスタ１６０の連続的ストリングを
通して、低レベルに引き下げられるであろう。これはメ
モリ・セルの中のエラーを示し、集積回路メモリに欠陥
があることを知らせる。２個のセル・アレイだけが図４
および図５に示されたけれども、この検査方式はメモリ
のすべてのセル・アレイに適用されることを述べてお
く。
【００２４】図７は、本発明の６４メガビット・メモリ
に対する一般的方式を示した概要図である。Ｙデコーダ
８からの同じ信号が、ワイド・データ路回路２２から多
重化された選定を決定できると共に、１つのローカル入
力／出力対を選定できるけれども、このローカル入力／
出力対を選定する信号とは異なるＹデコーダ８からの信
号を（点線の矢印によって示されているように）用いる
ことができる。ビット線路および入力／出力線路は示さ
れていない。けれども、選定されたメモリ・セルのすぐ
近傍のものは示されている。
【００２５】図８は、本発明のまた別の状況を示した概
要図である。メモリ・セル１Ａおよびメモリ・セル２Ａ
が単一ピッチの中に適合していることに注意されたい。
このことはまた、メモリ・セル１Ｂおよびメモリ・セル
２Ｂにもあてはまる。２個の５１２ｋアレイの間でのセ
ンス増幅器Ｓ／Ａの共有がまた、図８に示されている。
ビット線路ＢＬ1Bおよびビット線路ＢＬ2Bが５１２ｋメ
モリのＢアレイからセンス増幅器Ｓ／Ａに接続され、一
方、ビット線路ＢＬ1Aおよびビット線路ＢＬ2Aは５１２
ｋメモリのＡアレイからセンス増幅器Ｓ／Ａへ接続され
る。
【００２６】センス増幅器の動作の好ましいタイミング
は、ビット線路から受け取られた信号が増幅され、そし
て次に、ビット線路が電圧が回復するようなタイミング
である。
【００２７】差動増幅器を用いるさいのタイミングは、
それがビット線路から信号を受け取り、そして増幅し、
それからデータを入力／出力線路に転送するようなタイ
ミングである。次に、この差動増幅器は入力／出力線路
にデータをラッチする。
【００２８】前記アーキテクチャにより、高速センス増
幅器タイミング方式と共に用いるための高速センシング
が可能な、メモリ構造体がえられる。ワード線路当り、
２５６ビットの並列検査がまたえられる。ワイド・デー
タ路回路は、多数個のメモリ・セルのピッチの中に適合
する比較器およびレジスタのレイアウトの中に、用いる
ことができる。メモリの１つの５１２ｋ組の中に、２，
０００個のセンス増幅器を、ワード線路当り、活性化す
ることができる。さらに、選択可能な数のＩ／Ｏ対が、
サイクル当り、活性化される。したがって、選択可能な
数の入力／出力対のために、オン・チップ・パターン発
生でもってセル検査を実行することができる。
【００２９】前記で考察されたように、サブ入力／出力
対はローカル入力／出力対の上にデータを置き、そして
次にデータを主入力／出力対に置く。全体的にいえば、
サブ入力／出力対に利用可能なデータの数は、ローカル
入力／出力対に利用可能なデータの数より多い。さらに
全体的にいえば、ローカル入力／出力対の数は、主入力
／出力対の数よりも大幅に多い。したがって、階層的多
重データ線路という名称が、本発明のアーキテクチャに
適用される。
【００３０】本発明は好ましい実施例について前記で詳
細に説明したが、この説明は例示のためだけのものであ
って、本発明がそれらに限定されることを意味するもの
ではない。本発明の実施例の細部における多くの変更、
および本発明のこの他の実施例の可能であることは、前
記説明を参照すれば、当業者にはすぐに解るはずであ
る。例え前記の本発明のアーキテクチャは、ＤＲＡＭに
対して詳細に説明されたけれども、スタテイック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）に対して直ちに用
いることができる。このような変更、およびこのような
この他の実施例はすべて、本発明の範囲内に包含される
ものである。
【００３１】
【発明の効果】本発明のアーキテクチャは、ワード線路
当り５１２ｋアレイ当り、２０４８個のセンス増幅器を
活性化する。さらに、５１２ｋアレイ当り、選択可能な
数の入力／出力線路対がサイクル当り活性化され、それ
により、使用される作動電力が小さくなる。
【００３２】本発明のアーキテクチャ方式により、複数
個のセンス増幅器を単一のローカル差動増幅器と共に用
いることができ、それにより、高速センシングが可能で
ある。
【００３３】以上の説明に関して更に以下の項を開示す
る。 （１） １対のローカル入力／出力データ線路と、前記
ローカル入力／出力データ線路対の間に配置された複数
個のセンス増幅器と、前記複数個のセンス増幅器にサー
ビスをするように動作することができ、かつ、前記ロー
カル・データ線路対の間に配置され、かつ、前記複数個
のセンス増幅器のピッチにほぼ同じ寸法を有する、ロー
カル差動増幅器と、を有するメモリ・アレイ・アーキテ
クチャ。
【００３４】（２） 第１項において、前記複数個が１
個から１００個までの数を有する群から選定されるメモ
リ・アレイ・アーキテクチャ。
【００３５】（３） １対のローカル入力／出力線路
と、前記ローカル入力／出力線路対の間に配置された複
数個のセンス増幅器と、前記複数個のセンス増幅器にサ
ービスするように動作することができ、かつ、前記セン
ス増幅器のピッチにほぼ等しい寸法を有する、ローカル
差動増幅器と、を有するメモリ・アレイ・アーキテクチ
ャ。
【００３６】（４） 第３項において、前記複数個が１
個から１００個までの数を有する群から選定されるメモ
リ・アレイ・アーキテクチャ。
【００３７】（５） １対のローカル入力／出力データ
線路と、前記ローカル入力／出力データ線路対の間に配
置された複数個のセンス増幅器と、前記複数個のセンス
増幅器にサービスするように動作することができるロー
カル差動増幅器と、を有するメモリ・アレイ・アーキテ
クチャ。
【００３８】（６） 第５項において、前記複数個が１
個から１００個までの数を有する群から選定されるメモ
リ・アレイ・アーキテクチャ。
【００３９】（７） データ線路の次の組を累進的に数
が上回る入力／出力データ線路の一連の組を通してデー
タを送るメモリ・アレイ・アーキテクチャが開示され
る。さらに、本発明により、変動可能な数のセンス増幅
器を単一のローカル差動増幅器と共に用いることがで
き、それにより、高速センシングが可能である。
【図面の簡単な説明】
【図１】先行技術のメモリ・アーキテクチャの概要図。
【図２】先行技術のメモリ・アーキテクチャの概要図。
【図３】本発明のアーキテクチャを示した概要図。
【図４】本発明のアーキテクチャを示した概要図。
【図５】本発明のアーキテクチャを示した概要図。
【図６】本発明のアーキテクチャを示した概要図。
【図７】本発明を６４メガビット・メモリ方式に応用し
た場合の概要図。
【図８】本発明のまた別の状況を示す概要図。
【符号の説明】
ＬＯＣＡＬ Ｉ／Ｏ，ＬＯＣＡＬ Ｉ／Ｏ＿ ローカル
入力／出力データ線路 Ｓ／Ａ センス増幅器 １２４ ローカル差動増幅器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 671 G11C 11/409

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 列と行に配列された複数のサブアレイを
    有するメモリセルアレイと、 少なくとも２つの前記サブアレイの間に位置づけられた
    少なくとも１対のリード線の相補対を有し、マッチリー
    ド線の相補対を有するＩ／Ｏバスと、 前記サブアレイの各々に１つあり、前記サブアレイの各
    々からの出力データを格納するものであり、また対応す
    るサブアレイと前記Ｉ／Ｏバスの間に配置された複数の
    ラッチと、 前記ラッチの少なくとも２つに接続されたマッチ比較器
    であって、前記ラッチ内のデータを比較し、前記ラッチ
    のデータがマッチした時は第１の信号を、前記ラッチの
    データがマッチしない時は第２の信号を前記マッチリー
    ド線の相補対に出力する前記マッチ比較器であり、 前記マッチリード線の相補対の真のリード線は、前記比
    較器による比較に先立ってハイにプリチャージされ、前
    記マッチリード線の相補対の相補のリード線は前記比較
    器による比較に先立ってローにプリチャージされ、 前記比較器は、前記マッチリード線の相補対の間に接続
    されたパストランジスタの第１の直列対と、前記ラッチ
    のうちの第１のラッチの真の出力に接続された前記パス
    トランジスタの第１の直列対の１つのトランジスタの制
    御ゲートと、前記ラッチのうちの第２のラッチの相補の
    出力に接続された前記パストランジスタの第１の直列対
    の他のトランジスタの制御ゲートからなる、 ランダムアクセスメモリ。
  2. 【請求項２】 前記比較器は、さらに 前記マッチリード線の相補対の間に接続されたパストラ
    ンジスタの第２の直列対と、 前記ラッチのうちの前記第２のラッチの真の出力に接続
    された前記パストランジスタの第２の直列対の１つの第
    ２トランジスタの制御ゲートと、 前記ラッチのうちの前記第１のラッチの相補の出力に接
    続された前記パストランジスタの第２の直列対の他のト
    ランジスタの制御ゲートを有す、 請求項１記載のランダムアクセスメモリ。
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