JP3248617B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP3248617B2
JP3248617B2 JP19911098A JP19911098A JP3248617B2 JP 3248617 B2 JP3248617 B2 JP 3248617B2 JP 19911098 A JP19911098 A JP 19911098A JP 19911098 A JP19911098 A JP 19911098A JP 3248617 B2 JP3248617 B2 JP 3248617B2
Authority
JP
Japan
Prior art keywords
sense amplifier
transfer bus
transfer
cell
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19911098A
Other languages
English (en)
Other versions
JP2000030457A (ja
Inventor
三佐男 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP19911098A priority Critical patent/JP3248617B2/ja
Priority to DE19932683A priority patent/DE19932683A1/de
Priority to TW088111969A priority patent/TW432385B/zh
Priority to KR1019990028354A priority patent/KR100331912B1/ko
Publication of JP2000030457A publication Critical patent/JP2000030457A/ja
Priority to US09/858,761 priority patent/US6373777B1/en
Application granted granted Critical
Publication of JP3248617B2 publication Critical patent/JP3248617B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に詳しくは、画像処理等に利用する仮想チャン
ネルメモリ等のデータ処理速度を一定に確保しながら、
データ転送に使用される転送バスの本数を削減できる半
導体記憶装置の構造に関する。
【０００２】
【従来の技術】本出願人は、ＳＤＲＡＭにおけるアクセ
ススピードを更に高めるために、特願平０９―２９０２
３３号において仮想チャンネルメモリ（バーチャル・チ
ャンネル・シンクロナスＤＲＡＭ：ＶＣＳＤＲＡＭ）を
提案している。仮想チャンネルメモリは、行方向及び列
方向にアレイ状に配列された複数のＤＲＡＭメモリセル
から成るメモリセルアレイと、メモリセルの行数及び列
数に対して一定の比率の行数及び列数を有し、行方向及
び列方向に配列されたキャッシュ機能を有するレジスタ
アレイとを備えている。レジスタアレイは一般にＳＲＡ
Ｍとして構成される。
【０００３】上記提案された仮想チャンネルメモリは、
例えば画像データ表示用の半導体記憶装置として用いら
れる。仮想チャンネルメモリでは、表示画素に対応して
メモリセルがアレイ状に配設されており、１つのセル領
域のメモリセルからデータを順次に読み出して、夫々の
セル領域に対応する一群のセンスアンプでこのデータを
増幅する。次いで、センスアンプのうち何れかの１つを
選択して、センスアンプ群に共通の転送バスによってチ
ャンネルレジスタに転送する。
【０００４】図６は、上記提案された半導体記憶装置
（仮想チャンネルメモリ）のブロック図である。この半
導体記憶装置は、２つのセル領域によって構成されてい
る。セル領域１０は、デジット線１２の延長方向に並ん
で配列される。隣接する２つのセル領域１０の間には、
双方のセル領域１０に共有のセンスアンプ１４が配設さ
れ、各セル領域１０の他方の端部には各セル領域１０に
専用のセンスアンプ１６が配設されている。データ転送
用の転送バス２０は、双方のセル領域１０を貫通してメ
モリセルアレイの一端に配設されたチャンネルレジスタ
１８まで伸びている。転送バス２０は、複数のセンスア
ンプ１４、１６に接続されており、その時点で活性化さ
れた１つのセンスアンプからのデータは、チャンネルレ
ジスタ２０に一旦伝達され、更にチャンネルリード、チ
ャンネルライトコマンドにより外部に伝達される。
【０００５】ＳＳＵ１，ＳＳＵ２，ＳＳＭ１，ＳＳＭ
２，ＳＳＤ１，ＳＳＤ２は夫々、センスアンプ選択信号
を示しており、これらの信号をセンスアンプ選択信号線
２４を経由して伝達することによって、どのセンスアン
プ１４、１６を選択してその出力を転送バス２０に乗せ
るかを制御している。データの転送を必要とする上部セ
ル領域１０の一端に配設する２つのセンスアンプ１６
と、上部及び下部セル領域の中間部に配設されている２
つの共有センスアンプ１４との間に１組２本の転送バス
２０が配線されている。この転送バス２０は、下部セル
領域１０の一端に配設されている他方の２つのセンスア
ンプ１６と、２つの共有センスアンプ１４との間で共有
され、その一端はチャンネルレジスタ１８に接続されて
いる。
【０００６】上記提案の仮想チャンネルメモリは、上下
２組のセル領域１０の夫々を接続する１対の転送バス２
０に対して上下２組のセル領域１０の夫々に２つのセン
スアンプ１６と、２つの共有センスアンプ１４とを有す
る例であり、活性化された４つのセンスアンプ１４、１
６の出力の何れかの１つを選択し、チャンネルレジスタ
に転送する。上記提案の仮想チャンネルメモリの問題点
は、１つのセル領域１０を挟んだ両側のセンスアンプ１
４、１６の４つに対して１組の転送バス２０が配設され
ているために行方向に並ぶ２つのセンスアンプ１４、１
６に対して１組の転送バス２０のスペースが必要である
こと。また、転送バスによって小振幅の信号を伝達する
ため、隣接する２つの転送バスの間には、クロストーク
防止のためシールド線２２のスペースも必要となること
である。すなわち、行方向に並ぶ２つのセンスアンプ１
４、１６に対して転送バス２０が２本、シールド線２２
が１本の計３本の配線が必要となる。
【０００７】
【発明が解決しようとする課題】プロセス技術が進むに
つれて、セルサイズ及びセンスアンプの幅が狭くなり、
これらに対処するためには配線の微細化のみでは限界が
あり、またセンスアンプ上を通過できる配線の本数、特
に転送バスの本数を増加させることは困難である。
【０００８】本発明は、上記に鑑み、画像処理等に利用
する仮想チャンネルメモリのデータ処理速度を一定に確
保しながら、データ転送に使用される転送バスの本数を
削減できる半導体記憶装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、複数のセル領域を列方
向に配列したメモリセルアレイと、前記各セル領域に対
応して配設されたセンスアンプ回路と、前記列方向に並
ぶ複数のセル領域をまたがって伸びる転送バスとを備え
る半導体記憶装置において、列方向に並ぶセル領域の夫
々に対応して転送バス中にスイッチ回路を挿入し、該ス
イッチ回路によって転送バスを複数の転送バス部分に分
離することを特徴とする。
【００１０】本発明の半導体記憶装置では、スイッチ回
路によって分離された転送バスの双方の部分によってデ
ータを転送できるので、チャンネルレジスタを増設して
も転送バスの本数を増加させることなく、転送バスの処
理効率が向上する。このため、データ処理速度を一定に
保ちながらチャンネルレジスタを２倍にしても転送バス
は１本で共有できる。
【００１１】本発明の半導体記憶装置は、その形式に特
に制限はないが、仮想チャンネルメモリに好適に適用す
ることが出来る。また、本発明における転送バス、チャ
ンネルレジスタ、メモリセル領域、スイッチ回路等の各
要素には特に制限はなく、従来から半導体記憶装置等で
使用されている各要素が使用できる。
【００１２】ここで、前記転送バスの両端に夫々、該転
送バスとの間でデータを授受するチャンネルレジスタを
配設することは本発明の好ましい態様である。この場
合、夫々のチャンネルレジスタは、分離された転送バス
部分を経由してメモリセルとの間でデータの転送が可能
である。
【００１３】また、前記センスアンプ回路は、対応する
スイッチ回路によって転送バスが分離された際に、分離
された双方の転送バス部分に夫々対応する一対のセンス
アンプ群を有することも本発明の好ましい態様である。
この場合、各センスアンプ群を対応する転送バス部分に
接続してデータを転送可能である。
【００１４】更に、前記スイッチ回路は、対応するセル
領域のメモリセルが選択されるに先立ってオフに制御さ
れることが好ましい。この場合、複数のメモリ間でデー
タの干渉を避けることが出来る。
【００１５】更に、隣接する２つのセル領域の間には、
該２つのセル領域に共有のセンスアンプ回路が配設され
ることも好ましい。この場合、センスアンプのためのス
ペースが削減可能である。
【００１６】更に、複数のバンクを持ち、前記スイッチ
回路は、センスアンプのデータをチャンネルレジスタに
転送するプリフェッチ又はチャンネルレジスタのデータ
をセンスアンプに書き込むリストア命令に応答してオフ
に制御されることも好ましい。この場合、１組の転送バ
スを用いて複数のバンクを持つ半導体記憶装置から２つ
のデータを２組のチャンネルレジスタ部に転送すること
が可能となる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第１の実施形態例の半導体記憶装置を示す
ブロック図である。本実施例では、１つのセル領域１０
及びその付近を示している。同図では、活性化されたセ
ンスアンプ１６の数の１／４の数のセンスアンプの出力
データを一度に転送する例を示している。つまり、行方
向に並ぶ４つのセンスアンプ１６に１組のデータバス２
０が配設される例である。
【００１８】セル領域１０は、図面上で上下方向（列方
向）に複数が並んで配設され、全体としてセルアレイを
形成している。各セル領域１０には複数のセンスアンプ
１６から成るセンスアンプ回路が付属し、センスアンプ
回路は、図面で上側のａ側センスアンプ群３０Ａと、下
側のｂ側センスアンプ群３０Ｂとに分かれて配設され
る。ａ側センスアンプ群３０Ａには各転送バス２０に対
応して４つのセンスアンプＳａ１〜Ｓａ４が配設されて
いる。ｂ側センスアンプ群３０Ｂには各転送バス２０に
対応して４つのセンスアンプＳｂ１〜Ｓｂ４が配設され
る。ＳＳａ１〜ＳＳａ４及びＳＳｂ１〜ＳＳｂ４は夫
々、ａ側及びｂ側のセンスアンプを選択するためのセン
スアンプ選択選択信号であり、夫々の選択信号２４Ａ又
は２４Ｃによって、４つのセンスアンプＳＳａ１〜ＳＳ
ａ４及びＳＳｂ１〜ＳＳｂ４の内いずれか１つを選択す
る。各転送バス２０は、各セル領域毎に配設されるスイ
ッチ回路３２によって図面上で上下方向に分離される。
各センスアンプはメモリセル各列に対応して１つがデジ
ット線上に配設されている。
【００１９】転送バス２０には、各セル領域１０毎にス
イッチ回路３２が挿入され、転送バス２０は、スイッチ
回路３２によって、ａ側の転送バス部分ＴＴａ／ＴＮａ
と、ｂ側の転送バス部分ＴＴｂ／ＴＮｂとに分離され
る。スイッチ回路３２は、対応する転送バス分離信号Ｓ
Ｗによって制御される。各転送バス２０の両端は、チャ
ンネルレジスタ１８Ａ、１８Ｂに接続されている。
【００２０】１つのセル領域１０の内部のワード線ＷＬ
が選択されると、そのセル領域１０を挟んで配設された
センスアンプ群３０Ａ、３０Ｂの各センスアンプ１６に
は、当該行内の対応するメモリセルから夫々データが入
力される。ワード線ＷＬの選択に対応して、当該セル領
域１０の転送バス分離信号ＳＷがＯＮになり、ワード線
ＷＬが選択されたセル領域１０に対応するスイッチ回路
３２がＯＦＦとなる。このため、転送バス２０は、スイ
ッチ回路３２によって分離された部分を境にして２つの
転送バス部分に分離し、夫々が１つの転送バスとして独
立に作動する。転送バス２０がスイッチ回路３２によっ
て分割されると、選択されたメモリセルに対応するａ側
及びｂ側の各センスアンプ１６の内、センスアンプ選択
信号２４Ａ及び２４Ｂを用いて、ａ側、ｂ側の片側４つ
のセンスアンプの内各１つが選択される。ａ側にて選択
されたセンスアンプは転送バス部分ＴＴａ／ＴＮａに、
ｂ側にて選択されたセンスアンプは転送バス部分ＴＴｂ
／ＴＮｂに夫々接続される。これによって、各センスア
ンプ１６の出力は、対応するチャンネルレジスタまで伝
達される。本実施形態例では、スイッチ回路３２により
１組の転送バス２０をａ側及びｂ側に切り離すことで２
つのデータを独立に転送することができ、転送バスを共
有できる。
【００２１】スイッチ回路３２は、転送バス分離信号Ｓ
Ｗによってオン／オフとなる一対のトランジスタとして
構成される。スイッチ回路は、双方向に信号が転送され
るので、一対のｐチャンネル及びｎチャンネルトランジ
スタから成るトランスファゲートで構成してもよい。
【００２２】図２は、図１の第１の実施形態例の半導体
記憶装置におけるセンスアンプの回路図である。ａ側セ
ンスアンプ群の４つのセンスアンプＳａ１〜Ｓａ４を例
として、センスアンプ１６の構成を示している。各セン
スアンプ１６は、対応するデジット線対Ｄａ１Ｔ／Ｄａ
１Ｎ〜Ｄａ４Ｔ／Ｄａ４Ｎ（１２）から入力信号を受
け、これを増幅して同じデジット線対１２を経由して転
送バス２０に転送する。各センスアンプ１６は、デジッ
ト線対１２からの信号を増幅する、ｐＭＯＳトランジス
タＰ１、Ｐ２及びｎＭＯＳトランジスタＮ１、Ｎ２から
成るフリップフロップ部と、該フリップフロップ部の出
力を転送バスＴＴａ、ＴＮａに接続する一対のスイッチ
ングトランジスタＮ３、Ｎ４とを有する。スイッチング
トランジスタＮ３，Ｎ４は、対応するセンスアンプ選択
信号ＳＳａ１〜ＳＳａ４のＨレベルによって導通し、各
デジット線１２を転送バス２０に接続する。
【００２３】図３は、本発明の第２の実施形態例の半導
体記憶装置を示すブロック図である。複数のセル領域１
０Ａ、１０Ｂ及び共有センスアンプ１４を用いて構成し
た点において第１の実施形態例と異なる。その他の構成
は第１の実施形態例と同様である。１組の転送バス２０
は、各セル領域１０Ａと１０Ｂに対応するスイッチ回路
３２Ａ、３２Ｂによって各転送バス部分ＴＴ１／ＴＮ１
及びＴＴ２・ＴＴ３／ＴＮ２・ＴＮ３の２組に分割され
る。転送バス２０の両端は、夫々チャンネルレジスタ１
８Ａ、１８Ｂに接続されている。２つのセル領域１０Ａ
及び１０Ｂの間には、双方のセル領域１０Ａ、１０Ｂで
共有する共有センスアンプ１４が、また、両端のセル領
域１０Ａ、１０Ｂには通常のセンスアンプ１６Ａ、１６
Ｂを備えている。センスアンプ１６Ａ、１６Ｂ及び共有
センスアンプ１４にはセンスアンプ選択信号線２４Ａ、
２４Ｂ、２４Ｃを経由してセンスアンプ選択信号ＳＳａ
１〜ＳＳａ４、ＳＳｂ１〜ＳＳｂ４、ＳＳｓ１〜ＳＳｓ
４が伝達される。センスアンプ選択信号線に依って選択
されたセンスアンプに保持されたデータはセンスアンプ
１６Ａ、１６Ｂ、１４を相互に接続する配線ＬＴ１／Ｌ
Ｎ１、ＬＴ２／ＬＮ２、ＬＴ３／ＬＮ３を介して転送バ
ス２０へ出力される。
【００２４】セル領域１０Ａ内のワード線ＷＬが選択さ
れる場合を例にとってその動作を説明する。転送バス分
離信号ＳＳＷ１又はＳＳＷ２の非選択時では、すべての
スイッチ回路３２Ａ、３２ＢがＯＮとなり、転送バス２
０は所定の電位となっている。ワード線ＷＬの選択に対
応して、当該セル領域１０Ａの転送バスのスイッチ回路
３２Ａが転送バス分離信号ＳＳＷ１によってＯＦＦとな
る。この時スイッチ回路３２ＢはＯＮのままであり、転
送バス２０はＴＴ１／ＴＮ１及びＴＴ２・ＴＴ３／ＴＮ
２・ＴＮ３の２組の転送バスに分割される。セル領域１
０Ａではワード線ＷＬの選択に対応してディジット線１
２Ａにセルデータである微小差電位が出る。この微小差
電位をセンスアンプ１６Ａ又は共有センスアンプ１４が
増幅し保持する。続いて、センスアンプ選択信号２４Ａ
又は２４ＢがＯＮになりデータを保持しているセンスア
ンプ１６Ａ又は共有センスアンプ１４の選択を行う。
【００２５】センスアンプ１６Ａの１つ例えば、Ｓａ１
にデータが保持された場合、Ｓａ１のデータは配線ＬＴ
１／ＬＮ１を介して分割された転送バスＴＴ１／ＴＮ１
へ送られ、チャンネルレジスタ１８Ａへ転送される。共
有センスアンプ１４の何れかの１つ例えば、Ｓｓ１にデ
ータが保持された場合、Ｓｓ１のデータが配線ＬＴ２／
ＬＮ２を介して分割された転送バスＴＴ２・ＴＴ３／Ｔ
Ｎ２・ＴＮ３に送られ、チャンネルレジスタ１８Ｂへ転
送される。
【００２６】このときにセンスアンプ選択信号２４Ｃは
ＯＦＦであり、従ってセンスアンプ１６ＢはいずれもＯ
ＦＦで共有センスアンプ１４から出力されるデータを破
壊することはない。このようにして１組の転送バス及び
共有センスアンプ１４を組み合わせることで複数のセル
領域を構成できる。
【００２７】図４は、図３に示す第２の実施形態例にお
ける共有センスアンプの回路図である。各共有センスア
ンプＳs１〜Ｓs４は、図面で上側のＳ側及び下側のＲ側
の両端に配設されている一方の一対のデジット選択スイ
ッチ２６を経由して、Ｓ側デジット線Ｄａ１ＴＳ／Ｄａ
１ＮＳ〜Ｄａ４ＴＳ／Ｄａ４ＮＳに接続されている。ま
た、他方の一対のデジット選択スイッチ２８を経由して
図面で下側のＲ側デジット線Ｄａ１ＴＲ／Ｄａ１ＮＲ〜
Ｄａ４ＴＲ／Ｄａ４ＮＲに接続されている。各センスア
ンプ１４は、対応するデジット選択スイッチ２６、２８
を開閉することによって、Ｒ側又はＳ側のデジット線１
２に接続されるので、対応するセル領域からのデータを
受け取り、これを増幅して伝達する。データ転送に際し
て、Ｓ側デジット線Ｄａ１ＴＳ／Ｄａ１ＮＳ〜Ｄａ４Ｔ
Ｓ／Ｄａ４ＮＳにデータが発生する場合には、Ｓ側のワ
ード線が選択される前に、デジット線選択信号ＴＧ２を
ＯＦＦにし、Ｒ側のデジット線選択スイッチ２８をＯＦ
Ｆにする。これにより、図３の共有センスアンプ１４を
有するセンスアンプ群は、図２に示したセンスアンプ１
６を有するセルアンプ群と同様に作動する。
【００２８】図５は、本発明の第３の実施形態例の半導
体記憶装置を示すブロック図である。本実施形態例は、
複数のバンク、本例においてはＡ及びＢの２つのバンク
３３Ａ、３３Ｂを備えている点において第１及び第２の
実施形態例と異なる。その他の構成については第１及び
第２の実施形態例で示したバンク構成３３と同様であ
る。
【００２９】本例では、Ａバンク３３Ａ及びＢバンク３
３Ｂが１組の転送バス２０によって直列に接続される構
成である。転送バス２０の両端は各チャンネルレジスタ
１８Ａ、チャンネルレジスタ１８Ｂに接続されている。
また外部のメモリコントロラより入力されるプリフェッ
チ又はリストア信号を入力することでスイッチ回路３２
が転送バス２０の分割を行っている。プリフェッチ又は
リストア信号は、チャンネルレジスタ及びセンスアンプ
の間でデータ転送を命令している。
【００３０】図３及び図５を参照してＡバンクのアレイ
構成３３Ａ内のメモリセルが選択された場合を例にとっ
てその動作を説明する。メモリセル非選択状態の時、ス
イッチ回路３２Ａ、３２ＢはＯＮであり、転送バス２０
は所定の電位になっている。本例では、Ａバンク３３Ａ
のワード線が選択され、そのワード線を含むセル領域１
０Ａを挟むセンスアンプ１６Ａ及び共有センスアンプ１
４にセルのデータが増幅され、保持される。この時、ス
イッチ回路３２Ａ、３２Ｂを制御する転送バス分離信号
ＳＳＷ１Ａ，ＳＳＷ２Ａ、ＳＳＷ１Ｂ，ＳＳＷ２Ｂ及び
センスアンプ選択信号２４は非選択状態である。
【００３１】次に外部のメモリコントロラより、例えば
プリフェッチ信号が入力されるとＡバンクに対してセン
スアンプのデータをチャンネルレジスタに転送する。プ
リフェッチ信号に続いて選択されたワード線を含むメモ
リセル領域１０と対応するスイッチ回路３２がＯＦＦに
なり転送バス２０を分割する。この時、Ｂバンクのアレ
イ構成３３Ｂ内に配置されているスイッチ回路３２はＯ
Ｎであり、転送バス２０は分割されず、転送バス２０は
Ａバンクのアレイ構成３３Ａからチャンネルレジスタ１
８Ａに接続された１組の転送バスＡバンクのアレイ構成
３３ＡからＢバンクのアレイ構成３３Ｂを通過してチャ
ンネルレジスタ１８Ｂに配線された１組の転送バスとな
る。転送バス２０が分割されるとセンスアンプ選択信号
２４を用いて図３にて説明した動作と同様にセンスアン
プのデータが分割された転送バスを介してチャンネルレ
ジスタ１８Ａ、１８Ｂに送られる。
【００３２】第１及び第２の実施形態例では、ワード線
ＷＬの選択に応答してスイッチ回路３２が転送バス２０
の分割を行っている。第３の実施形態例では、チャンネ
ルレジスタとセンスアンプとの間におけるデータ転送を
意味するプリフェッチ又はリストア信号に応答してスイ
ッチ回路３２が転送バス２０の分割を行う点で異なって
いる。Ａバンクのワード線が選択されている時にＢバン
クのワード線が選択されるような場合、転送バス２０が
Ａバンクのアレイ構成３３Ａ内のスイッチ回路と、Ｂバ
ンクのアレイ構成３３Ｂ内のスイッチ回路との２ヶ所で
分割されてしまい片側のチャンネルレジスタにしかセン
スアンプのデータを転送できなくなってしまうという問
題がある。従ってプリフェッチ又はリストア信号に応答
して転送バス２０を分割することににより、Ａバンクが
ＯＮの場合にＢバンクはＯＦＦとなり、１組の転送バス
を用いて複数のバンクを持つ半導体記憶装置から２つの
データを両側２組のチャンネルレジスタ部に転送するこ
とが可能となる。
【００３３】以上Ａバンクのワード線ＷＬが選択された
場合を例に動作を説明したが、Ｂバンクのワード線ＷＬ
が選択された場合においても、上記説明のＡバンクが選
択された場合と同様の動作が行われる。
【００３４】本発明のいずれの実施形態例の半導体記憶
装置においてもチャンネルレジスタを構成するＳＲＡＭ
に対するメモリセルを構成するＳＤＲＡＭの容量の比率
は、１対４にしているが、かかる構成のみに限定される
ものではない。
【００３５】また、スイッチ回路３２がｂ側のセンスア
ンプ群とセル領域１０との間に配置される例を示した
が、スイッチ回路３２は、ａ側のセンスアンプ群とｂ側
のセンスアンプ群との間で転送バス２０を分離すればよ
く、その配置はいかようにも選定できる。
【００３６】本発明のいずれの実施形態例の半導体記憶
装置においても１組の転送バス２０に基づいて説明した
が実際の半導体記憶装置では、このような転送バス２０
は複数組並行に配設されている。
【００３７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装０置は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体記憶装置も、本発明の範囲に含まれる。例えば、本発
明の半導体記憶装置は、仮想チャンネルメモリに限るも
のでなく、汎用メモリ等、他の半導体記憶装置にも適用
できる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によると、画像処理等に利用する仮想チャンネル
メモリのデータ処理速度を一定に確保しながら、データ
転送に使用される転送バスの本数を削減できる効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例の半導体記憶装置の
ブロック図。
【図２】図１の半導体記憶装置におけるセンスアンプの
回路図。
【図３】本発明の第２の実施形態例の半導体記憶装置の
ブロック図。
【図４】図３の半導体記憶装置における共有センスアン
プの回路図。
【図５】本発明の第３の実施形態例の半導体記憶装置の
ブロック図。
【図６】従来の半導体記憶装置のブロック図。
【符号の説明】
１０、１０Ａ、１０Ｂ：セル領域 １２，１２Ａ、１２Ｂ：デジット線対 １４：共有センスアンプ １６，１６Ａ、１６Ｂ：センスアンプ １８，１８Ａ、１８Ｂ、：チャンネルレジスタ ２０：転送バス ２２：シールド線 ２４，２４Ａ、２４Ｂ、２４Ｃ：センスアンプ選択信号
線 ２６、２８：デジット選択スイッチ ３０Ａ、３０Ｂ：センスアンプ群 ３２、３２Ａ、３２Ｂ：スイッチ回路 ３３、３３Ａ、３３Ｂ：バンク Ｎ１〜Ｎ４：ｎチャンネルトランジスタ Ｐ１、Ｐ２：ｐチャンネルトランジスタ Ｓａ１〜Ｓａ４、Ｓｂ１〜Ｓｂ４：センスアンプ Ｓｓ１〜Ｓｓ４：共有センスアンプ ＳＳａ１〜ＳＳａ４、ＳＳｂ１〜ＳＳｂ４，ＳＳｓ１〜
ＳＳｓ４：センスアンプ選択信号 ＴＴａ，ＴＮａ、ＴＴｂ、ＴＮｂ、ＴＴ１〜ＴＴ３、Ｔ
Ｎ１〜ＴＮ３：転送バス ＴＧ１、ＴＧ２：デジット線選択信号 Ｄａ１Ｔ／Ｄａ１Ｎ〜Ｄａ４Ｔ／Ｄａ４Ｎ：デジット線
対（ａ側） Ｄｂ１Ｔ／Ｄｂ１Ｎ〜Ｄｂ４Ｔ／Ｄｂ４Ｎ：デジット線
対（ｂ側） Ｄａ１ＴＳ／Ｄａ１ＮＳ〜Ｄａ４ＴＳ／Ｄａ４ＮＳ：デ
ジット線対（Ｓ側） Ｄａ１ＴＲ／Ｄａ１ＮＲ〜Ｄａ４ＴＲ／Ｄａ４ＮＲ：デ
ジット線対（Ｒ側） ＳＷ１〜ＳＷ４：スイッチ ＳＷ、ＳＳＷ１、ＳＳＷ２、ＳＳＷ１Ａ、ＳＳＷ１Ｂ、
ＳＳＷ２Ａ、ＳＳＷ２Ｂ：転送バス分離信号 ＳＳＵ１、ＳＳＵ２、ＳＳＭ１、ＳＳＭ２、ＳＳＤ１、
ＳＳＤ２：センスアンプ選択信号 ＬＴ１〜ＬＴ３、ＬＮ１〜ＬＮ３：センスアンプ配線 ＷＬ：ワード線

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のセル領域を列方向に配列したメモ
    リセルアレイと、前記各セル領域に対応して配設された
    センスアンプ回路と、前記列方向に並ぶ複数のセル領域
    にまたがって伸びる転送バスとを備える半導体記憶装置
    において、 転送バスの両端に夫々、該転送バスとの間でデータを授
    受するチャンネルレジスタを配設し、列方向に並ぶセル
    領域の夫々に対応して前記転送バス中にスイッチ回路を
    挿入し、該スイッチ回路によって前記転送バスを第１の
    転送バス部分及び第２の転送バス部分に分離し、 転送バスの一端に配設されたチャンネルレジスタは第１
    の転送バス部分との間でデータを授受し、転送バスの他
    端に配設されたチャンネルレジスタは第２の転送バス部
    分との間でデータを授受することを特徴とする半導体記
    憶装置。
  2. 【請求項２】 前記センスアンプ回路は、第１及び第２
    の転送バス部分に夫々対応する一対のセンスアンプ群を
    有することを特徴とする、請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】 前記スイッチ回路は、対応するセル領域
    内のメモリセルの選択に応答してオフに制御されること
    を特徴とする、請求項１又は２に記載の半導体記憶装
    置。
  4. 【請求項４】 隣接する２つのセル領域の間には、該２
    つのセル領域に共有のセンスアンプ回路が配設されるこ
    とを特徴とする、請求項１乃至３の何れか一に記載の半
    導体記憶装置。
  5. 【請求項５】 前記チャンネルレジスタとの間でデータ
    を授受する、キャッシュ機能を有するレジスタアレイを
    更に備え、仮想チャンネルメモリとして構成したことを
    特徴とする、請求項１乃至５に記載の半導体記憶装置。
  6. 【請求項６】 複数のバンクを持ち、前記スイッチ回路
    は、プリフェッチ又はリストア命令に応答してオフに制
    御されることを特徴とする請求項１乃至５の何れか一に
    記載の半導体記憶装置。
JP19911098A 1998-07-14 1998-07-14 半導体記憶装置 Expired - Fee Related JP3248617B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP19911098A JP3248617B2 (ja) 1998-07-14 1998-07-14 半導体記憶装置
DE19932683A DE19932683A1 (de) 1998-07-14 1999-07-13 Halbleiterspeicher
TW088111969A TW432385B (en) 1998-07-14 1999-07-13 Semiconductor memory
KR1019990028354A KR100331912B1 (ko) 1998-07-14 1999-07-14 반도체 메모리
US09/858,761 US6373777B1 (en) 1998-07-14 2001-05-15 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19911098A JP3248617B2 (ja) 1998-07-14 1998-07-14 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2000030457A JP2000030457A (ja) 2000-01-28
JP3248617B2 true JP3248617B2 (ja) 2002-01-21

Family

ID=16402300

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19911098A Expired - Fee Related JP3248617B2 (ja) 1998-07-14 1998-07-14 半導体記憶装置

Country Status (5)

Country Link
US (1) US6373777B1 (ja)
JP (1) JP3248617B2 (ja)
KR (1) KR100331912B1 (ja)
DE (1) DE19932683A1 (ja)
TW (1) TW432385B (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3133004B2 (ja) * 1996-11-21 2001-02-05 株式会社日立製作所 ディスクアレイ装置およびその制御方法
US6791555B1 (en) * 2000-06-23 2004-09-14 Micron Technology, Inc. Apparatus and method for distributed memory control in a graphics processing system
DE10040462B4 (de) * 2000-08-18 2006-05-24 Infineon Technologies Ag Verfahren und Vorrichtung zum Speichern und Ausgeben von Daten mit einem virtuellen Kanal
MXPA04002478A (es) * 2001-09-19 2004-05-31 Thomson Licensing Sa Retraso de linea digital con el uso de unica memoria de puerto.
US20030101312A1 (en) * 2001-11-26 2003-05-29 Doan Trung T. Machine state storage apparatus and method
JP2003272377A (ja) * 2002-03-13 2003-09-26 Fujitsu Ltd 半導体記憶装置
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7254331B2 (en) * 2002-08-09 2007-08-07 Micron Technology, Inc. System and method for multiple bit optical data transmission in memory systems
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US7245145B2 (en) * 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7107415B2 (en) * 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
US7260685B2 (en) * 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7389364B2 (en) * 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7210059B2 (en) * 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) * 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) * 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7216196B2 (en) * 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7330992B2 (en) * 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) * 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7412574B2 (en) * 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7366864B2 (en) * 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) * 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7213082B2 (en) * 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US7447240B2 (en) * 2004-03-29 2008-11-04 Micron Technology, Inc. Method and system for synchronizing communications links in a hub-based memory system
US6980042B2 (en) * 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7222213B2 (en) * 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US7363419B2 (en) * 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US20060168407A1 (en) * 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US7342835B2 (en) * 2005-04-14 2008-03-11 Winbond Electronics Corp. Memory device with pre-fetch circuit and pre-fetch method
US7283418B2 (en) * 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
KR20100081156A (ko) * 2009-01-05 2010-07-14 삼성전자주식회사 면적 감소를 위한 구조를 갖는 반도체 장치, 및 이를 포함하는 반도체 시스템
KR20100112490A (ko) 2009-04-09 2010-10-19 삼성전자주식회사 데이터 라인 레이아웃
KR101082106B1 (ko) 2009-09-30 2011-11-10 주식회사 하이닉스반도체 뱅크액티브신호생성회로
JP2013196737A (ja) 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP2014067241A (ja) 2012-09-26 2014-04-17 Fujitsu Semiconductor Ltd 半導体記憶装置及び電子装置
JP2016134050A (ja) * 2015-01-21 2016-07-25 株式会社日立エルジーデータストレージ データライブラリシステム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2824279B2 (ja) 1989-06-15 1998-11-11 沖電気工業株式会社 半導体記憶装置
JPH03237680A (ja) * 1990-02-13 1991-10-23 Mitsubishi Electric Corp 半導体メモリ装置
JPH05225774A (ja) * 1992-02-13 1993-09-03 Mitsubishi Electric Corp マルチポート半導体記憶装置
JP2947664B2 (ja) * 1992-03-30 1999-09-13 株式会社東芝 画像専用半導体記憶装置
JP2973895B2 (ja) 1995-10-16 1999-11-08 日本電気株式会社 半導体記憶装置
KR100224769B1 (ko) 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
JP3291206B2 (ja) 1996-09-17 2002-06-10 富士通株式会社 半導体記憶装置
JPH10302471A (ja) * 1997-02-28 1998-11-13 Mitsubishi Electric Corp 半導体記憶装置
JPH10302470A (ja) 1997-04-28 1998-11-13 Nec Corp 半導体記憶装置
JP3161383B2 (ja) 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置
JP2000011640A (ja) * 1998-06-23 2000-01-14 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
TW432385B (en) 2001-05-01
US6373777B1 (en) 2002-04-16
JP2000030457A (ja) 2000-01-28
DE19932683A1 (de) 2000-02-17
US20020031039A1 (en) 2002-03-14
KR100331912B1 (ko) 2002-04-10
KR20000011704A (ko) 2000-02-25

Similar Documents

Publication Publication Date Title
JP3248617B2 (ja) 半導体記憶装置
US5953257A (en) Semiconductor memory device accessible at high speed
US6144587A (en) Semiconductor memory device
JP3361825B2 (ja) メモリ・アレイ・アーキテクチャ
US5818785A (en) Semiconductor memory device having a plurality of banks
US6111793A (en) Semiconductor device
US5568428A (en) Memory device and serial-parallel data transform circuit
US5313431A (en) Multiport semiconductor memory device
US6327214B1 (en) Multi-bank memory device having input and output amplifier shared by adjacent memory banks
US5386394A (en) Semiconductor memory device for performing parallel operations on hierarchical data lines
US6480437B2 (en) Semiconductor memory device permitting improved integration density and reduced accessing time
JPH0696582A (ja) メモリアレイアーキテクチャ
US5621679A (en) Semiconductor memory device for achieving high bandwidth and method for arranging signal lines therefor
JPH0760595B2 (ja) 半導体メモリ
US5650977A (en) Integrated circuit memory device including banks of memory cells and related methods
JP2562856B2 (ja) 副入出力線を有するデータ伝送回路
US5657265A (en) Semiconductor memory device having circuit array structure for fast operation
US5715209A (en) Integrated circuit memory devices including a dual transistor column selection switch and related methods
JP3720945B2 (ja) 半導体記憶装置
US5986955A (en) Method and apparatus for hiding data path equilibration time
US5781493A (en) Semiconductor memory device having block write function
JP2003022671A (ja) 半導体メモリ
JP2735256B2 (ja) ダイナミック型半導体記憶装置
EP0454162A2 (en) Semiconductor memory device
JP2993671B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees