JPH08190785A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08190785A JPH08190785A JP7000128A JP12895A JPH08190785A JP H08190785 A JPH08190785 A JP H08190785A JP 7000128 A JP7000128 A JP 7000128A JP 12895 A JP12895 A JP 12895A JP H08190785 A JPH08190785 A JP H08190785A
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- memory cell
- cell array
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【構成】 本発明の半導体記憶装置は、第１、第２及び
第３のデータバス１２と、第１、第２及び第３のデータ
バス１２間に配置された第１及び第２のメモリセルアレ
イ１１と、第４、第５のデータバス１３と、第１、第２
及び第３のデータバス１２と第４及び第５のデータバス
１３とを選択的に接続する第１、第２及び第３のスイッ
チ回路１７と、第４及び第５のデータバス１３に接続さ
れた第１及び第２のバッファ回路１４と、第１及び第２
のバッファ回路に共通に接続された第６のデータバス１
５と、各スイッチ回路１７を制御する制御回路２０とを
具備する。 【効果】 本発明を用いることにより、バッファ回路の
個数とメモリセルアレイの個数とを等しくし、面積の縮
小化をはかりつつ、容易に制御が可能な半導体記憶装置
を提供することができる。
第３のデータバス１２と、第１、第２及び第３のデータ
バス１２間に配置された第１及び第２のメモリセルアレ
イ１１と、第４、第５のデータバス１３と、第１、第２
及び第３のデータバス１２と第４及び第５のデータバス
１３とを選択的に接続する第１、第２及び第３のスイッ
チ回路１７と、第４及び第５のデータバス１３に接続さ
れた第１及び第２のバッファ回路１４と、第１及び第２
のバッファ回路に共通に接続された第６のデータバス１
５と、各スイッチ回路１７を制御する制御回路２０とを
具備する。 【効果】 本発明を用いることにより、バッファ回路の
個数とメモリセルアレイの個数とを等しくし、面積の縮
小化をはかりつつ、容易に制御が可能な半導体記憶装置
を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。特にＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）のコア部のデータバス及びバッファ回路の配置及
びその接続関係に関する。
る。特にＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）のコア部のデータバス及びバッファ回路の配置及
びその接続関係に関する。
【０００２】
【従来の技術】図１１に従来のＤＲＡＭのメモリセルア
レイ、データバス及びバッファ回路の配置及びその接続
関係の概略を示す。すなわち、メモリセルアレイ１1 、
１2 、データバス２1 、２2 、２3 （以下ＤＱ線と記
す）、バッファ回路４1 、４2 、４3 （以下、ＤＱバッ
ファと記す）、データバス５（以下、メインデータバス
若しくはＲＷＤ線と記す）、ロウデコード回路６1 、６
2 等から構成される。
レイ、データバス及びバッファ回路の配置及びその接続
関係の概略を示す。すなわち、メモリセルアレイ１1 、
１2 、データバス２1 、２2 、２3 （以下ＤＱ線と記
す）、バッファ回路４1 、４2 、４3 （以下、ＤＱバッ
ファと記す）、データバス５（以下、メインデータバス
若しくはＲＷＤ線と記す）、ロウデコード回路６1 、６
2 等から構成される。
【０００３】図１１から容易に看取れるとおり、各ＤＱ
線２毎に対応してＤＱバッファ４が配置されており、そ
れぞれロウデコード回路６の間に挿入されている。しか
し、ＤＱ線の出口に相当するロウデコード回路間には、
その他多くの回路要素を配置する必要がある。例えば、
これら回路要素とは、プリデコード回路、ビット線イコ
ライズ回路を駆動する回路、センスアンプ回路を駆動す
る回路、リダンダンシフューズ回路、後述するシェアー
ドセンスアンプ構造のビット線配置を有するメモリにお
いてはセンスアンプビット線接続スイッチ制御回路（以
下φT 制御回路と記す）等である。しかし、これら回路
要素全てを配置することにより、ロウデコード間すなわ
ちＤＱ線の出口は大変に込み合い、多くの場合、メモリ
セルアレイピッチを粗くして対応することを迫られてい
た。また、ＤＱバッファの個数も、メモリセルアレイの
個数に１加えた数だけ必要となっていた。さらに、これ
ら回路要素の制御にも工夫が必要であった。
線２毎に対応してＤＱバッファ４が配置されており、そ
れぞれロウデコード回路６の間に挿入されている。しか
し、ＤＱ線の出口に相当するロウデコード回路間には、
その他多くの回路要素を配置する必要がある。例えば、
これら回路要素とは、プリデコード回路、ビット線イコ
ライズ回路を駆動する回路、センスアンプ回路を駆動す
る回路、リダンダンシフューズ回路、後述するシェアー
ドセンスアンプ構造のビット線配置を有するメモリにお
いてはセンスアンプビット線接続スイッチ制御回路（以
下φT 制御回路と記す）等である。しかし、これら回路
要素全てを配置することにより、ロウデコード間すなわ
ちＤＱ線の出口は大変に込み合い、多くの場合、メモリ
セルアレイピッチを粗くして対応することを迫られてい
た。また、ＤＱバッファの個数も、メモリセルアレイの
個数に１加えた数だけ必要となっていた。さらに、これ
ら回路要素の制御にも工夫が必要であった。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置のデータバス、バッファ回路の配
置及びその接続関係によると、面積の縮小化が困難であ
り、バッファ回路もメモリセルアレイの個数よりも多く
必要となり、これらの制御も困難であるという問題があ
った。
従来の半導体記憶装置のデータバス、バッファ回路の配
置及びその接続関係によると、面積の縮小化が困難であ
り、バッファ回路もメモリセルアレイの個数よりも多く
必要となり、これらの制御も困難であるという問題があ
った。
【０００５】本発明は上記欠点を解決し、バッファ回路
の個数とメモリセルアレイの個数とを等しくし、面積の
縮小化をはかりつつ、容易に制御が可能となる半導体記
憶装置を提供することを目的とする。
の個数とメモリセルアレイの個数とを等しくし、面積の
縮小化をはかりつつ、容易に制御が可能となる半導体記
憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、列方向に沿在した第１、第２及び第３
のデータバスと、第１及び第２のデータバス間に配置さ
れ、行列状に配置した複数のメモリセルを有する第１の
メモリセルアレイと、第２及び第３のデータバス間に配
置され、行列状に配置した複数のメモリセルを有する第
２のメモリセルアレイと、第１のメモリセルアレイの一
端に行方向に沿在した第４のデータバスと、第２のメモ
リセルアレイの一端に行方向に沿在した第５のデータバ
スと、第１のデータバスと第４のデータバスとを選択的
に接続する第１のスイッチ回路と、第２のデータバスと
第４のデータバス及び第５のデータバスとをそれぞれ選
択的に接続する第２のスイッチ回路と、第３のデータバ
スと第５のデータバスとを選択的に接続する第３のスイ
ッチ回路と、第４のデータバスに接続された第１のバッ
ファ回路と、第５のデータバスに接続された第２のバッ
ファ回路と、第１及び第２のバッファ回路に共通に接続
された第６のデータバスと、第１のメモリセルアレイを
選択する際には第１のスイッチ回路を第１のデータバス
と第４のデータバスとを接続するように制御すると同時
に第２のスイッチ回路を第２のデータバスと第５のデー
タバスとを接続するように制御し、第２のメモリセルア
レイを選択する際には第２のスイッチ回路を第２のデー
タバスと第４のデータバスとを接続するように制御する
と同時に第３のスイッチ回路を第３のデータバスと第５
のデータバスとを接続するように制御する制御回路とを
具備することを特徴とする半導体記憶装置を提供する。
に、本発明では、列方向に沿在した第１、第２及び第３
のデータバスと、第１及び第２のデータバス間に配置さ
れ、行列状に配置した複数のメモリセルを有する第１の
メモリセルアレイと、第２及び第３のデータバス間に配
置され、行列状に配置した複数のメモリセルを有する第
２のメモリセルアレイと、第１のメモリセルアレイの一
端に行方向に沿在した第４のデータバスと、第２のメモ
リセルアレイの一端に行方向に沿在した第５のデータバ
スと、第１のデータバスと第４のデータバスとを選択的
に接続する第１のスイッチ回路と、第２のデータバスと
第４のデータバス及び第５のデータバスとをそれぞれ選
択的に接続する第２のスイッチ回路と、第３のデータバ
スと第５のデータバスとを選択的に接続する第３のスイ
ッチ回路と、第４のデータバスに接続された第１のバッ
ファ回路と、第５のデータバスに接続された第２のバッ
ファ回路と、第１及び第２のバッファ回路に共通に接続
された第６のデータバスと、第１のメモリセルアレイを
選択する際には第１のスイッチ回路を第１のデータバス
と第４のデータバスとを接続するように制御すると同時
に第２のスイッチ回路を第２のデータバスと第５のデー
タバスとを接続するように制御し、第２のメモリセルア
レイを選択する際には第２のスイッチ回路を第２のデー
タバスと第４のデータバスとを接続するように制御する
と同時に第３のスイッチ回路を第３のデータバスと第５
のデータバスとを接続するように制御する制御回路とを
具備することを特徴とする半導体記憶装置を提供する。
【０００７】また、本発明においては、それぞれ選択的
に活性化されるＮ個のメモリセルアレイと、Ｎ＋１個の
センスアンプ回路群及び第一のデータバス群を交互に配
置して構成したメモリブロックと、このメモリセルアレ
イに対応するＮ個の第二のデータバス群と、第一のデー
タバス群と第二のデータバス群とを選択的に接続するＮ
＋１個の切り替え回路を有することを特徴とする半導体
記憶装置を提供する。この半導体記憶装置は、さらに、
第二のデータバスにそれぞれ対応するＮ個のバッファ回
路を有するとともに、メモリセルアレイに対応するＮ個
のロウデコード回路を有し、このロウデコード回路及び
このロウデコード回路に対応するバッファ回路は共通の
選択信号により制御されることを特徴とする。さらに、
この半導体記憶装置は、Ｎ個の第二のデータバス群と平
行に配設され、Ｎ個のバッファ回路に共通に接続された
第三のデータバス群を有する。
に活性化されるＮ個のメモリセルアレイと、Ｎ＋１個の
センスアンプ回路群及び第一のデータバス群を交互に配
置して構成したメモリブロックと、このメモリセルアレ
イに対応するＮ個の第二のデータバス群と、第一のデー
タバス群と第二のデータバス群とを選択的に接続するＮ
＋１個の切り替え回路を有することを特徴とする半導体
記憶装置を提供する。この半導体記憶装置は、さらに、
第二のデータバスにそれぞれ対応するＮ個のバッファ回
路を有するとともに、メモリセルアレイに対応するＮ個
のロウデコード回路を有し、このロウデコード回路及び
このロウデコード回路に対応するバッファ回路は共通の
選択信号により制御されることを特徴とする。さらに、
この半導体記憶装置は、Ｎ個の第二のデータバス群と平
行に配設され、Ｎ個のバッファ回路に共通に接続された
第三のデータバス群を有する。
【０００８】
【作用】本発明で提供する手段を用いると、従来例に加
えて、第１、第２、第３のスイッチ回路及び第４、第５
のデータバスを新たに配置することにより、各スイッチ
及びデータバスを介して第１、第２のバッファ回路にデ
ータを供給することができる。ここで、第４、第５のデ
ータバスは第１、第２、第３のデータバスと直交して配
置され、各々メモリセルアレイの一端に行方向に沿在し
ているため、各バッファ回路は各メモリセルアレイの一
端に配置することができ、第１、第２、第３のデータバ
スの出口に配置する必要がない。さらに、制御回路が、
第１のメモリセルアレイを選択する際には第１のスイッ
チ回路を第１のデータバスと第４のデータバスとを接続
するように制御すると同時に第２のスイッチ回路を第２
のデータバスと第５のデータバスとを接続するように制
御し、第２のメモリセルアレイを選択する際には第２の
スイッチ回路を第２のデータバスと第４のデータバスと
を接続するように制御すると同時に第３のスイッチ回路
を第３のデータバスと第５のデータバスとを接続するよ
うに制御するため、メモリセルアレイの個数とデータバ
スの個数を同一とすることができる。従って、本発明に
して、バッファ回路の個数とメモリセルアレイの個数と
を等しくし、面積の縮小化をはかりつつ、制御も容易に
行うことが可能となる。
えて、第１、第２、第３のスイッチ回路及び第４、第５
のデータバスを新たに配置することにより、各スイッチ
及びデータバスを介して第１、第２のバッファ回路にデ
ータを供給することができる。ここで、第４、第５のデ
ータバスは第１、第２、第３のデータバスと直交して配
置され、各々メモリセルアレイの一端に行方向に沿在し
ているため、各バッファ回路は各メモリセルアレイの一
端に配置することができ、第１、第２、第３のデータバ
スの出口に配置する必要がない。さらに、制御回路が、
第１のメモリセルアレイを選択する際には第１のスイッ
チ回路を第１のデータバスと第４のデータバスとを接続
するように制御すると同時に第２のスイッチ回路を第２
のデータバスと第５のデータバスとを接続するように制
御し、第２のメモリセルアレイを選択する際には第２の
スイッチ回路を第２のデータバスと第４のデータバスと
を接続するように制御すると同時に第３のスイッチ回路
を第３のデータバスと第５のデータバスとを接続するよ
うに制御するため、メモリセルアレイの個数とデータバ
スの個数を同一とすることができる。従って、本発明に
して、バッファ回路の個数とメモリセルアレイの個数と
を等しくし、面積の縮小化をはかりつつ、制御も容易に
行うことが可能となる。
【０００９】
【実施例】以下、図面を参照して、本発明の半導体記憶
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、後述するようにＤＲＡＭに好
適の構成のため、以下、ＤＲＡＭを例にとり説明を行
う。
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、後述するようにＤＲＡＭに好
適の構成のため、以下、ＤＲＡＭを例にとり説明を行
う。
【００１０】図１に本発明の主要部のみを取り出した回
路図構成図を示す。図１は、図４〜図１０を用いて後述
する本発明の実施例の一部であり、メモリセルアレイ、
データバス及びバッファ回路の配置及びその接続関係の
概略図である。すなわち、メモリセルアレイ１１1 、１
１2 、データバス１２1 、１２2 、１２3 （以下ＤＱ線
と記す）、データバス１３1 、１３2 、１３3 、１３4
（以下ＤＰ線と記す）、バッファ回路１４1 、１４2
（以下、ＤＱバッファと記す）、データバス１５（以
下、メインデータバス若しくはＲＷＤ線と記す）、ロウ
デコード回路１６1、１６2 、スイッチ回路１７1 、１
７2 、１７3 、プリデコード回路及びプリデコード線駆
動回路１８1 、１８2 、リダンダンシフューズ回路１
９、ブロック制御回路２０、アドレスバス及び制御信号
バス２１等から構成される。
路図構成図を示す。図１は、図４〜図１０を用いて後述
する本発明の実施例の一部であり、メモリセルアレイ、
データバス及びバッファ回路の配置及びその接続関係の
概略図である。すなわち、メモリセルアレイ１１1 、１
１2 、データバス１２1 、１２2 、１２3 （以下ＤＱ線
と記す）、データバス１３1 、１３2 、１３3 、１３4
（以下ＤＰ線と記す）、バッファ回路１４1 、１４2
（以下、ＤＱバッファと記す）、データバス１５（以
下、メインデータバス若しくはＲＷＤ線と記す）、ロウ
デコード回路１６1、１６2 、スイッチ回路１７1 、１
７2 、１７3 、プリデコード回路及びプリデコード線駆
動回路１８1 、１８2 、リダンダンシフューズ回路１
９、ブロック制御回路２０、アドレスバス及び制御信号
バス２１等から構成される。
【００１１】メモリセルアレイ１１は、１トランジスタ
１キャパシタから構成されるダイナミック型メモリセル
ＭＣを行列状に配置し、同一の列に属するメモリセルを
行方向に沿在する同一のビット線対ＢＬに、同一の行に
属するメモリセルを列方向に沿在する同一のワード線Ｗ
Ｌに接続して構成している。このメモリセルアレイはシ
ェアードセンスアンプ構造を取っており、メモリセルト
ランジスタの行列の他、行方向の両端にはセンスアンプ
等のコア部周辺回路が配置されている。メモリセルアレ
イ１１1 、１１2 の間には両者に共用されるセンスアン
プ、カラム選択トランジスタ等が配置されている。
１キャパシタから構成されるダイナミック型メモリセル
ＭＣを行列状に配置し、同一の列に属するメモリセルを
行方向に沿在する同一のビット線対ＢＬに、同一の行に
属するメモリセルを列方向に沿在する同一のワード線Ｗ
Ｌに接続して構成している。このメモリセルアレイはシ
ェアードセンスアンプ構造を取っており、メモリセルト
ランジスタの行列の他、行方向の両端にはセンスアンプ
等のコア部周辺回路が配置されている。メモリセルアレ
イ１１1 、１１2 の間には両者に共用されるセンスアン
プ、カラム選択トランジスタ等が配置されている。
【００１２】ＤＱ線１２は４対（合計８本）の列方向に
沿在する配線からなり、メモリセルアレイ１１間にそれ
ぞれ配置され、メモリセルからビット線対ＢＬ、図示し
ないセンスアンプを介して読み出されたデータを（ＤＰ
線と相まって）ＤＱバッファに転送し、書き込みデータ
を同様にＤＱバッファよりメモリセルアレイに転送する
役割をはたしている。なお、後述するように、ＤＱ線１
２1 は行方向左側に隣接する図示しないメモリセルアレ
イと共用されており、ＤＱ線１２3 は行方向右側に隣接
する図示しないメモリセルアレイと共用されている（後
述するように、コアブロックの右端若しくは左端のメモ
リセルアレイの場合には隣接するメモリセルアレイは存
在しない）。
沿在する配線からなり、メモリセルアレイ１１間にそれ
ぞれ配置され、メモリセルからビット線対ＢＬ、図示し
ないセンスアンプを介して読み出されたデータを（ＤＰ
線と相まって）ＤＱバッファに転送し、書き込みデータ
を同様にＤＱバッファよりメモリセルアレイに転送する
役割をはたしている。なお、後述するように、ＤＱ線１
２1 は行方向左側に隣接する図示しないメモリセルアレ
イと共用されており、ＤＱ線１２3 は行方向右側に隣接
する図示しないメモリセルアレイと共用されている（後
述するように、コアブロックの右端若しくは左端のメモ
リセルアレイの場合には隣接するメモリセルアレイは存
在しない）。
【００１３】ＤＰ線１３は４対（合計８本）の行方向に
沿在する配線からなり、メモリセルアレイ１１の一端に
それぞれ沿在して配置されている。メモリセルからビッ
ト線、ＤＱ線を介してメモリセルアレイ外部に転送され
た読み出しデータをＤＱバッファまで転送し、書き込み
データをＤＱバッファよりＤＱ線まで転送する役割をは
している。ＤＰ線１３3 は行方向左側に隣接する図示し
ないメモリセルアレイに対応し、ＤＰ線１２4 は行方向
右側に隣接する図示しないメモリセルアレイに対応する
（後述するように、コアブロックの右端若しくは左端の
メモリセルアレイの場合には隣接するメモリセルアレイ
は存在しない）。
沿在する配線からなり、メモリセルアレイ１１の一端に
それぞれ沿在して配置されている。メモリセルからビッ
ト線、ＤＱ線を介してメモリセルアレイ外部に転送され
た読み出しデータをＤＱバッファまで転送し、書き込み
データをＤＱバッファよりＤＱ線まで転送する役割をは
している。ＤＰ線１３3 は行方向左側に隣接する図示し
ないメモリセルアレイに対応し、ＤＰ線１２4 は行方向
右側に隣接する図示しないメモリセルアレイに対応する
（後述するように、コアブロックの右端若しくは左端の
メモリセルアレイの場合には隣接するメモリセルアレイ
は存在しない）。
【００１４】ＤＱバッファ１４はＤＰ線１３乃至メモリ
セルアレイ１１にそれぞれ対応して配置され、ＤＰ線１
３及び行方向に沿在するＲＷＤ線１５に接続されてい
る。このＤＱバッファ１４はＤＰ線１３により供給され
た読み出しデータを増幅しＲＷＤ線１５に出力し、ＲＷ
Ｄ線１５により供給された書き込みデータを増幅しＤＰ
線１３に出力する。
セルアレイ１１にそれぞれ対応して配置され、ＤＰ線１
３及び行方向に沿在するＲＷＤ線１５に接続されてい
る。このＤＱバッファ１４はＤＰ線１３により供給され
た読み出しデータを増幅しＲＷＤ線１５に出力し、ＲＷ
Ｄ線１５により供給された書き込みデータを増幅しＤＰ
線１３に出力する。
【００１５】ロウデコード回路１６はメモリセルアレイ
１１にそれぞれ対応して設けられており、メモリセルア
レイ１１内のアドレスバス２１により供給されたアドレ
ス信号に基づいてワード線ＷＬを駆動する。
１１にそれぞれ対応して設けられており、メモリセルア
レイ１１内のアドレスバス２１により供給されたアドレ
ス信号に基づいてワード線ＷＬを駆動する。
【００１６】スイッチ回路１７はそれぞれ、ブロック制
御回路２０の制御の基でＤＰ線とＤＱ線とを選択的に接
続する。接続の組み合わせについては後述する。プリデ
コード回路及びプリデコード線駆動回路１８は、それぞ
れ隣接するロウデコード回路にプリデコード信号を供給
する。すなわち、ロウデコード回路１６は部分デコード
構成を取っており、アドレス信号とプリデコード信号と
の両者に基づいてワード線ＷＬを選択的に駆動する。
御回路２０の制御の基でＤＰ線とＤＱ線とを選択的に接
続する。接続の組み合わせについては後述する。プリデ
コード回路及びプリデコード線駆動回路１８は、それぞ
れ隣接するロウデコード回路にプリデコード信号を供給
する。すなわち、ロウデコード回路１６は部分デコード
構成を取っており、アドレス信号とプリデコード信号と
の両者に基づいてワード線ＷＬを選択的に駆動する。
【００１７】リダンダンシフューズ回路１９はメモリセ
ルアレイ１１内に設けられているリダンダンシ行（５１
２行につき、８行のリダンダンシ行が配置されている）
を選択するためのファーズアレイ及び比較回路から構成
される。リダンダンシフューズ回路は隣接するロウデコ
ード回路１６と共に動作する。
ルアレイ１１内に設けられているリダンダンシ行（５１
２行につき、８行のリダンダンシ行が配置されている）
を選択するためのファーズアレイ及び比較回路から構成
される。リダンダンシフューズ回路は隣接するロウデコ
ード回路１６と共に動作する。
【００１８】ブロック制御回路２０は主としてスイッチ
回路、ＤＱバッファ回路、ロウデコード回路１６等のの
動作を制御する。アドレスバス及び制御信号バス２１に
接続されている。
回路、ＤＱバッファ回路、ロウデコード回路１６等のの
動作を制御する。アドレスバス及び制御信号バス２１に
接続されている。
【００１９】続いて、図１に示した回路の動作を説明す
る。図２に示すように、第１のメモリセルアレイ１１1
内のメモリセルが選択されたときは（すなわち、メモリ
セルアレイ１１1 が選択されたときは）、選択ビット線
対はカラム選択トランジスタを介してＤＱ線１２1 及び
１２2 に接続される。このように、メモリセルアレイ１
１1 はシェアードセンスアンプ構造を取っているため、
選択されたメモリセルアレイの両端のＤＱ線１２1 及び
１２2 が用いられる。メモリセルアレイ１１1が選択さ
れたときにはスイッチ回路１７1 はＤＱ線１２1 とＤＰ
線１３1 とを接続し、スイッチ回路１７2 はＤＱ線１２
2 とＤＰ線１３2 とを接続する。この結果、ＤＱ線１２
1 はＤＱバッファ１４1 に、ＤＱ線１２2 はＤＱバッフ
ァ１４2に接続される。従って、データの読み出し時に
は、メモリセルから読み出されたデータである微小なビ
ット線対の電位差がセンスアンプにより増幅され、カラ
ム選択トランジスタを介してＤＱ線、ＤＰ線を通り、Ｄ
Ｑバッファにて再度増幅され、ＲＷＤ線１５に伝達され
る。データの書き込み時には、ＲＷＤ線１５から供給さ
れたデータがＤＱバッファにて増幅され、ＤＰ線、ＤＱ
線を通り、カラム選択トランジスタを介して選択ビット
線対に伝達される。
る。図２に示すように、第１のメモリセルアレイ１１1
内のメモリセルが選択されたときは（すなわち、メモリ
セルアレイ１１1 が選択されたときは）、選択ビット線
対はカラム選択トランジスタを介してＤＱ線１２1 及び
１２2 に接続される。このように、メモリセルアレイ１
１1 はシェアードセンスアンプ構造を取っているため、
選択されたメモリセルアレイの両端のＤＱ線１２1 及び
１２2 が用いられる。メモリセルアレイ１１1が選択さ
れたときにはスイッチ回路１７1 はＤＱ線１２1 とＤＰ
線１３1 とを接続し、スイッチ回路１７2 はＤＱ線１２
2 とＤＰ線１３2 とを接続する。この結果、ＤＱ線１２
1 はＤＱバッファ１４1 に、ＤＱ線１２2 はＤＱバッフ
ァ１４2に接続される。従って、データの読み出し時に
は、メモリセルから読み出されたデータである微小なビ
ット線対の電位差がセンスアンプにより増幅され、カラ
ム選択トランジスタを介してＤＱ線、ＤＰ線を通り、Ｄ
Ｑバッファにて再度増幅され、ＲＷＤ線１５に伝達され
る。データの書き込み時には、ＲＷＤ線１５から供給さ
れたデータがＤＱバッファにて増幅され、ＤＰ線、ＤＱ
線を通り、カラム選択トランジスタを介して選択ビット
線対に伝達される。
【００２０】図３に示すように、第２のメモリセルアレ
イ１１2 内のメモリセルが選択されたときは（すなわ
ち、メモリセルアレイ１１2 が選択されたときは）、選
択ビット線対はカラム選択トランジスタを介してＤＱ線
１２2 及び１２3 に接続される。メモリセルアレイ１１
2 が選択されたときにはスイッチ回路１７2 はＤＱ線１
２2 とＤＰ線１３1 とを接続し、スイッチ回路１７3 は
ＤＱ線１２3 とＤＰ線１３2 とを接続する。この結果、
ＤＱ線１２2 はＤＱバッファ１４1 に、ＤＱ線１２3 は
ＤＱバッファ１４2 に接続される。従って、データの読
み出し時には、メモリセルから読み出されたデータであ
る微小なビット線対の電位差がセンスアンプにより増幅
され、カラム選択トランジスタを介してＤＱ線、ＤＰ線
を通り、ＤＱバッファにて再度増幅され、ＲＷＤ線１５
に伝達される。データの書き込み時には、ＲＷＤ線１５
から供給されたデータがＤＱバッファにて増幅され、Ｄ
Ｐ線、ＤＱ線を通り、カラム選択トランジスタを介して
選択ビット線対に伝達される。
イ１１2 内のメモリセルが選択されたときは（すなわ
ち、メモリセルアレイ１１2 が選択されたときは）、選
択ビット線対はカラム選択トランジスタを介してＤＱ線
１２2 及び１２3 に接続される。メモリセルアレイ１１
2 が選択されたときにはスイッチ回路１７2 はＤＱ線１
２2 とＤＰ線１３1 とを接続し、スイッチ回路１７3 は
ＤＱ線１２3 とＤＰ線１３2 とを接続する。この結果、
ＤＱ線１２2 はＤＱバッファ１４1 に、ＤＱ線１２3 は
ＤＱバッファ１４2 に接続される。従って、データの読
み出し時には、メモリセルから読み出されたデータであ
る微小なビット線対の電位差がセンスアンプにより増幅
され、カラム選択トランジスタを介してＤＱ線、ＤＰ線
を通り、ＤＱバッファにて再度増幅され、ＲＷＤ線１５
に伝達される。データの書き込み時には、ＲＷＤ線１５
から供給されたデータがＤＱバッファにて増幅され、Ｄ
Ｐ線、ＤＱ線を通り、カラム選択トランジスタを介して
選択ビット線対に伝達される。
【００２１】以上、本発明の概略構成及びその動作につ
いて説明した。この結果、バッファ回路の個数とメモリ
セルアレイの個数とを等しくし、面積の縮小化をはかり
つつ、制御も容易に行うことが可能となる。以下、これ
を分説する。
いて説明した。この結果、バッファ回路の個数とメモリ
セルアレイの個数とを等しくし、面積の縮小化をはかり
つつ、制御も容易に行うことが可能となる。以下、これ
を分説する。
【００２２】本発明において、メモリセルアレイに対応
するＤＰ線を新たに設けたことにより、ＤＱバッファの
位置に関する自由度が非常に大きくなった。従来のよう
に、必ずしもＤＱ線の「出口」に設ける必要がなくなっ
たからである。このため、メモリセルアレイ間のピッチ
を密にすることが可能になった。各種の周辺回路を配置
するのに設計が容易になったことは言うまでもない。
するＤＰ線を新たに設けたことにより、ＤＱバッファの
位置に関する自由度が非常に大きくなった。従来のよう
に、必ずしもＤＱ線の「出口」に設ける必要がなくなっ
たからである。このため、メモリセルアレイ間のピッチ
を密にすることが可能になった。各種の周辺回路を配置
するのに設計が容易になったことは言うまでもない。
【００２３】また、ＤＰ線とスイッチ回路とが相俟っ
て、データの転送方向を規定するため、メモリセルアレ
イの個数とＤＱバッファの個数とを等しくすることがで
きる。従来はメモリセルアレイの個数に１加えた個数の
ＤＱバッファが必要であったの比べると、大幅な面積の
縮小化に寄与する。
て、データの転送方向を規定するため、メモリセルアレ
イの個数とＤＱバッファの個数とを等しくすることがで
きる。従来はメモリセルアレイの個数に１加えた個数の
ＤＱバッファが必要であったの比べると、大幅な面積の
縮小化に寄与する。
【００２４】また、従来の回路構成においては、Ｎ＋１
個のＤＱバッファの内２個選択すると共にＮ個のロウデ
コード回路の内１個を選択する必要があり、これらの制
御（ブロック制御）は、比較的複雑であった。しかし、
本発明においては、ＤＱバッファの個数とロウデコード
回路の個数は同じであり、ブロック制御回路は常に２個
を選択すれば良いのみである。従って、従来と比較して
非常に簡略化することが可能になる。
個のＤＱバッファの内２個選択すると共にＮ個のロウデ
コード回路の内１個を選択する必要があり、これらの制
御（ブロック制御）は、比較的複雑であった。しかし、
本発明においては、ＤＱバッファの個数とロウデコード
回路の個数は同じであり、ブロック制御回路は常に２個
を選択すれば良いのみである。従って、従来と比較して
非常に簡略化することが可能になる。
【００２５】続いて、図１に示した回路構成のさらに周
辺部を含めた実施例を図４〜図１０を参照して説明す
る。図４に本実施例のＤＲＡＭの概略構成図を示す。総
記憶容量は６４ＭビットＤＲＡＭを仮定している。半導
体チップ９には４個の１６Ｍビットのメモリセルとこれ
に付随するセンスアンプ、デコーダ等のコア部周辺回路
から構成されるコアブロックＣＢ０、ＣＢ１、ＣＢ２、
ＣＢ３が配置されている。ＣＢ０とＣＢ１との間及びＣ
Ｂ２とＣＢ３との間にはワード線の昇圧電位Ｖppを発生
させるＶpp発生回路ＶＰＰ Ｐｕｍｐがそれぞれ配置さ
れている。各コアブロックＣＢのデータ出力部にはデー
タマルチプレクサ回路ＭＵＸ及びデータバッファ回路Ｄ
ＩＢがそれぞれ配置されている。また、各コアブロック
の近傍にはカラム冗長回路の置き換えデータを保持する
フューズアレイＣＦＵＳＥがそれぞれ配置され、ＣＢ０
とＣＢ１との間には１／２Ｖcc等の中間電位の参照電位
を発生させる参照電位発生回路ＶＲＥＦが、ＣＢ２とＣ
Ｂ３との間には電源投入時のチップ内部の初期化を行う
際の初期化信号を発生させるパワーオンリセット回路Ｐ
ＷＲＯＮがそれぞれ配置されている。ＣＢ０とＣＢ２と
の間には基板電位発生回路ＳＳＢ、データ入出力バッフ
ァＩ／Ｏｂｕｆｆｅｒ及びＰａｄ、データ出力幅に応じ
てＰａｄを選択するＩＯデータマルチプレクサ回路Ｘ１
ＭＵＸを順に配置し、ＣＢ１とＣＢ３との間にはセルフ
リフレッシュ制御回路Ｓｅｌｆ ｒｅｆｒｅｓｈ、アド
レスバッファＡｄｄｒｅｓｓ ｂｕｆｆｅｒ、ロウ系制
御回路ＲＡＳ ｓｅｒｉｅｓ、データコントロール回路
ＤＣが順に配置されている。また、チップ９の中心部に
はカラムパーシャルデコーダ回路ＣＰＤ、アドレス遷移
検出回路ＡＴＤ、ロウパーシャルデコーダ回路ＲＰＤ、
カラムアドレススイッチ回路ＡＳＤがそれぞれ配置され
ている。
辺部を含めた実施例を図４〜図１０を参照して説明す
る。図４に本実施例のＤＲＡＭの概略構成図を示す。総
記憶容量は６４ＭビットＤＲＡＭを仮定している。半導
体チップ９には４個の１６Ｍビットのメモリセルとこれ
に付随するセンスアンプ、デコーダ等のコア部周辺回路
から構成されるコアブロックＣＢ０、ＣＢ１、ＣＢ２、
ＣＢ３が配置されている。ＣＢ０とＣＢ１との間及びＣ
Ｂ２とＣＢ３との間にはワード線の昇圧電位Ｖppを発生
させるＶpp発生回路ＶＰＰ Ｐｕｍｐがそれぞれ配置さ
れている。各コアブロックＣＢのデータ出力部にはデー
タマルチプレクサ回路ＭＵＸ及びデータバッファ回路Ｄ
ＩＢがそれぞれ配置されている。また、各コアブロック
の近傍にはカラム冗長回路の置き換えデータを保持する
フューズアレイＣＦＵＳＥがそれぞれ配置され、ＣＢ０
とＣＢ１との間には１／２Ｖcc等の中間電位の参照電位
を発生させる参照電位発生回路ＶＲＥＦが、ＣＢ２とＣ
Ｂ３との間には電源投入時のチップ内部の初期化を行う
際の初期化信号を発生させるパワーオンリセット回路Ｐ
ＷＲＯＮがそれぞれ配置されている。ＣＢ０とＣＢ２と
の間には基板電位発生回路ＳＳＢ、データ入出力バッフ
ァＩ／Ｏｂｕｆｆｅｒ及びＰａｄ、データ出力幅に応じ
てＰａｄを選択するＩＯデータマルチプレクサ回路Ｘ１
ＭＵＸを順に配置し、ＣＢ１とＣＢ３との間にはセルフ
リフレッシュ制御回路Ｓｅｌｆ ｒｅｆｒｅｓｈ、アド
レスバッファＡｄｄｒｅｓｓ ｂｕｆｆｅｒ、ロウ系制
御回路ＲＡＳ ｓｅｒｉｅｓ、データコントロール回路
ＤＣが順に配置されている。また、チップ９の中心部に
はカラムパーシャルデコーダ回路ＣＰＤ、アドレス遷移
検出回路ＡＴＤ、ロウパーシャルデコーダ回路ＲＰＤ、
カラムアドレススイッチ回路ＡＳＤがそれぞれ配置され
ている。
【００２６】続いて、図５に１６ＭコアブロックＣＢの
構成を示す。６４個のメモリセルアレイ１１1 〜１１64
と６６個のコア部周辺回路４２1 〜４２66が複数個交互
に配置され、メモリセルブロックを構成し、その一端に
カラムデコーダ回路Ｃ／Ｄが配置されている。カラム選
択線ＣＳＬは列方向に複数本配列され、カラムデコーダ
回路Ｃ／Ｄにより選択駆動される。カラム選択線ＣＳＬ
は同一の列に属する各行のコア部周辺回路４２に選択信
号を供給する。より詳細には、カラム選択線ＣＳＬはセ
ンスアンプ回路の部分活性及びカラムゲート回路の駆動
に用いられる。メモリセルブロックは上下組となり１６
ＭコアブロックＣＢを構成し、両者の間には各メモリセ
ルアレイに対応するロウデコーダ回路（内部ロウアドレ
ス信号により選択的にワード線ＷＬを駆動させる）１６
1 〜１６64、ロウデコーダ回路の駆動信号供給回路ＷＤ
ＲＶ（１８）及びロウ冗長回路置き換えデータを保持す
るＲＦＵＳＥ（１９）がそれぞれ配置され、また、ＤＱ
バッファＤＱＢ（１４）、ブロック制御回路ＢＣ（２
０）等がそれぞれ配置されている。また、コアブロック
ＣＢの周辺部には各コア部周辺回路に対応したＰチャネ
ル型センスアンプ駆動回路ＰＳＡＤがそれぞれ配置され
ている。図のように、ロウデコード回路１６をＤＱバッ
ファ１４の間に配置することにより、全ての回路素子を
密に配置することが可能となり、より小さなチップ面積
で大容量のＤＲＡＭを提供することができる。
構成を示す。６４個のメモリセルアレイ１１1 〜１１64
と６６個のコア部周辺回路４２1 〜４２66が複数個交互
に配置され、メモリセルブロックを構成し、その一端に
カラムデコーダ回路Ｃ／Ｄが配置されている。カラム選
択線ＣＳＬは列方向に複数本配列され、カラムデコーダ
回路Ｃ／Ｄにより選択駆動される。カラム選択線ＣＳＬ
は同一の列に属する各行のコア部周辺回路４２に選択信
号を供給する。より詳細には、カラム選択線ＣＳＬはセ
ンスアンプ回路の部分活性及びカラムゲート回路の駆動
に用いられる。メモリセルブロックは上下組となり１６
ＭコアブロックＣＢを構成し、両者の間には各メモリセ
ルアレイに対応するロウデコーダ回路（内部ロウアドレ
ス信号により選択的にワード線ＷＬを駆動させる）１６
1 〜１６64、ロウデコーダ回路の駆動信号供給回路ＷＤ
ＲＶ（１８）及びロウ冗長回路置き換えデータを保持す
るＲＦＵＳＥ（１９）がそれぞれ配置され、また、ＤＱ
バッファＤＱＢ（１４）、ブロック制御回路ＢＣ（２
０）等がそれぞれ配置されている。また、コアブロック
ＣＢの周辺部には各コア部周辺回路に対応したＰチャネ
ル型センスアンプ駆動回路ＰＳＡＤがそれぞれ配置され
ている。図のように、ロウデコード回路１６をＤＱバッ
ファ１４の間に配置することにより、全ての回路素子を
密に配置することが可能となり、より小さなチップ面積
で大容量のＤＲＡＭを提供することができる。
【００２７】図６にメモリセルアレイ１１1 、１１2 、
１１3 、１１4 、１１33、１１34、１１35、１１36を含
む領域の詳細な内部回路構成を示す。すなわち、メモリ
セルアレイ１１とコア部周辺回路４２はそれぞれ交互に
配置され、各コア部周辺回路上にには平行にＤＱ線１２
が走っている。メモリセルアレイはシェアードセンスア
ンプ構造とされており、１センスアンプブロック５２に
対し、左右に同一のカラム選択線ＣＳＬにより選択され
る４ビット線対から構成されたビット線対束５１1 、５
１2 がそれぞれ接続されている。このセンスアンプブロ
ック５２とビット線対束５１1 、５１2 から構成される
ビット線ブロックを千鳥状に配置してメモリセルアレイ
が構成される。以上のように構成すると、コア部周辺回
路４２にはセンスアンプブロック５２が連続して配列
し、メモリセルアレイ１１にはビット線対束５１1 及び
５１2 が交互に配列する。ＤＱ線１２は対応するセンス
アンプブロック５２に接続されている。このように、図
１においては簡単のため省略したが、図６のスイッチ回
路１７は上半分のメモリセルアレイと下半分のメモリセ
ルアレイとの何れの出力データの交換スイッチとして作
用する。したがって、バッファ回路の個数をさらに半分
に減ずることができる。
１１3 、１１4 、１１33、１１34、１１35、１１36を含
む領域の詳細な内部回路構成を示す。すなわち、メモリ
セルアレイ１１とコア部周辺回路４２はそれぞれ交互に
配置され、各コア部周辺回路上にには平行にＤＱ線１２
が走っている。メモリセルアレイはシェアードセンスア
ンプ構造とされており、１センスアンプブロック５２に
対し、左右に同一のカラム選択線ＣＳＬにより選択され
る４ビット線対から構成されたビット線対束５１1 、５
１2 がそれぞれ接続されている。このセンスアンプブロ
ック５２とビット線対束５１1 、５１2 から構成される
ビット線ブロックを千鳥状に配置してメモリセルアレイ
が構成される。以上のように構成すると、コア部周辺回
路４２にはセンスアンプブロック５２が連続して配列
し、メモリセルアレイ１１にはビット線対束５１1 及び
５１2 が交互に配列する。ＤＱ線１２は対応するセンス
アンプブロック５２に接続されている。このように、図
１においては簡単のため省略したが、図６のスイッチ回
路１７は上半分のメモリセルアレイと下半分のメモリセ
ルアレイとの何れの出力データの交換スイッチとして作
用する。したがって、バッファ回路の個数をさらに半分
に減ずることができる。
【００２８】図７に左側ビット線対束５１1 、センスア
ンプブロック５２、右側ビット線対束５１2 のさらに詳
細な回路構成を示す。すなわち、左側ビット線対束５１
1 は４対のビット線対ＢＬ1 、／ＢＬ1 〜ＢＬ4 、／Ｂ
Ｌ4 より構成され、行列状のダイナミック型メモリセル
ＭＣ11〜ＭＣ24に接続されている。メモリセルＭＣ11〜
ＭＣ14は同一のワード線ＷＬ1 に、メモリセルＭＣ21〜
ＭＣ24は同一のワード線ＷＬ2 により選択駆動される。
各ビット線対にはイコライズ回路ＥＱ1 〜ＥＱ4 から接
続されており、信号φE1により駆動され、イコライズ時
には１／２Ｖccの定電圧であるＶBLとビット線対とを接
続する。
ンプブロック５２、右側ビット線対束５１2 のさらに詳
細な回路構成を示す。すなわち、左側ビット線対束５１
1 は４対のビット線対ＢＬ1 、／ＢＬ1 〜ＢＬ4 、／Ｂ
Ｌ4 より構成され、行列状のダイナミック型メモリセル
ＭＣ11〜ＭＣ24に接続されている。メモリセルＭＣ11〜
ＭＣ14は同一のワード線ＷＬ1 に、メモリセルＭＣ21〜
ＭＣ24は同一のワード線ＷＬ2 により選択駆動される。
各ビット線対にはイコライズ回路ＥＱ1 〜ＥＱ4 から接
続されており、信号φE1により駆動され、イコライズ時
には１／２Ｖccの定電圧であるＶBLとビット線対とを接
続する。
【００２９】センスアンプブロック５２は各ビット線対
に接続されたセンスアンプＳＡ1 〜ＳＡ4 と同一のカラ
ム選択線ＣＳＬにより選択的に駆動されるカラム選択ト
ランジスタ対ＣＧ1 〜ＣＧ4 とから構成される。さら
に、センスアンプブロック５２は、このセンスアンプブ
ロック５２と左側ビット線対束５１1 とを選択的に接続
するスイッチ回路Ｔ11〜Ｔ14（何れも同一の制御信号φ
T1により駆動される）及び右側ビット線対束５１2 とセ
ンスアンプブロック５２とを選択的に接続するスイッチ
回路Ｔ21〜Ｔ24（何れも同一の制御信号φT2により駆動
される）を含む。センスアンプＳＡはＰチャネルＭＯＳ
トランジスタ対とＮチャネルＭＯＳトランジスタ対から
構成され、ＰチャネルＭＯＳトランジスタ対はＳＡＰ信
号により駆動され、ＮチャネルＭＯＳトランジスタ対は
／ＤＳＳＡ及び／ＳＡＮ信号により駆動される。／ＤＳ
ＳＡと／ＳＡＮが分離されている理由は、カラム選択線
ＣＳＬにより選択されたセンスアンプをより高速に活性
化するためである。図示したように、ＤＱ線は４対存在
し、それぞれ異なったビット線対にカラム選択トランジ
スタＣＧ1 〜ＣＧ4 を介して接続されている。
に接続されたセンスアンプＳＡ1 〜ＳＡ4 と同一のカラ
ム選択線ＣＳＬにより選択的に駆動されるカラム選択ト
ランジスタ対ＣＧ1 〜ＣＧ4 とから構成される。さら
に、センスアンプブロック５２は、このセンスアンプブ
ロック５２と左側ビット線対束５１1 とを選択的に接続
するスイッチ回路Ｔ11〜Ｔ14（何れも同一の制御信号φ
T1により駆動される）及び右側ビット線対束５１2 とセ
ンスアンプブロック５２とを選択的に接続するスイッチ
回路Ｔ21〜Ｔ24（何れも同一の制御信号φT2により駆動
される）を含む。センスアンプＳＡはＰチャネルＭＯＳ
トランジスタ対とＮチャネルＭＯＳトランジスタ対から
構成され、ＰチャネルＭＯＳトランジスタ対はＳＡＰ信
号により駆動され、ＮチャネルＭＯＳトランジスタ対は
／ＤＳＳＡ及び／ＳＡＮ信号により駆動される。／ＤＳ
ＳＡと／ＳＡＮが分離されている理由は、カラム選択線
ＣＳＬにより選択されたセンスアンプをより高速に活性
化するためである。図示したように、ＤＱ線は４対存在
し、それぞれ異なったビット線対にカラム選択トランジ
スタＣＧ1 〜ＣＧ4 を介して接続されている。
【００３０】以上説明したように、シェアードセンスア
ンプ構造とすることにより、センスアンプの列方向のピ
ッチをビット線対の２倍とすることができ、これは、コ
ア部周辺回路の行方向の幅を小さくすることを可能と
し、本発明のデータバス配置の必要性がより高くなる。
この結果、本発明のデータバス配置と組み合わせること
により、さらなるチップ面積の縮小化に寄与する。
ンプ構造とすることにより、センスアンプの列方向のピ
ッチをビット線対の２倍とすることができ、これは、コ
ア部周辺回路の行方向の幅を小さくすることを可能と
し、本発明のデータバス配置の必要性がより高くなる。
この結果、本発明のデータバス配置と組み合わせること
により、さらなるチップ面積の縮小化に寄与する。
【００３１】図８にスイッチ回路１７の内部回路構成を
示す。双方向伝送スイッチ素子ＳＷＥ1 〜ＳＷＥ8 がそ
れぞれ上側ＤＱ線（例えば１２2 ）及び下側ＤＱ線（例
えば１２35）と左側ＤＰ線（例えば１３1 ）及び右側Ｄ
Ｐ線（例えば１３2 ）に接続されている。各スイッチ素
子ＳＷＥは同一の制御信号により制御される。
示す。双方向伝送スイッチ素子ＳＷＥ1 〜ＳＷＥ8 がそ
れぞれ上側ＤＱ線（例えば１２2 ）及び下側ＤＱ線（例
えば１２35）と左側ＤＰ線（例えば１３1 ）及び右側Ｄ
Ｐ線（例えば１３2 ）に接続されている。各スイッチ素
子ＳＷＥは同一の制御信号により制御される。
【００３２】図９にスイッチ素子ＳＷＥのさらに詳細な
内部回路を示す。すなわち、ＮチャネルＭＯＳトランジ
スタＱ11、Ｑ21、Ｑ31、Ｑ41及びＰチャネルＭＯＳトラ
ンジスタＱ12、Ｑ22、Ｑ32、Ｑ42から構成され、それぞ
れ対応するトランジスタ毎に相補的な信号により駆動さ
れる伝送ゲートを構成している。信号ＳＷＵ1 が“Ｈ”
レベルに、信号／ＳＷＵ1 が“Ｌ”レベルになると、Ｄ
Ｑ1 とＤＰ1 とが接続され、信号ＳＷＵ0 が“Ｈ”レベ
ルに、信号／ＳＷＵ0 が“Ｌ”レベルになると、ＤＱ1
とＤＰ2 とが接続される。また、信号ＳＷＤ1 が“Ｈ”
レベルに、信号／ＳＷＤ1 が“Ｌ”レベルになると、Ｄ
Ｑ2 とＤＰ1 とが接続され、信号ＳＷＤ0 が“Ｈ”レベ
ルに、信号／ＳＷＤ0 が“Ｌ”レベルになると、ＤＱ2
とＤＰ2とが接続される。このように、スイッチ回路に
用いるトランジスタの個数はそれほど多くなく、ロウデ
コード回路６間もしくはその周辺部に容易に配置するこ
とが可能となる。なお、各制御信号はブロック制御回路
２０より供給される。
内部回路を示す。すなわち、ＮチャネルＭＯＳトランジ
スタＱ11、Ｑ21、Ｑ31、Ｑ41及びＰチャネルＭＯＳトラ
ンジスタＱ12、Ｑ22、Ｑ32、Ｑ42から構成され、それぞ
れ対応するトランジスタ毎に相補的な信号により駆動さ
れる伝送ゲートを構成している。信号ＳＷＵ1 が“Ｈ”
レベルに、信号／ＳＷＵ1 が“Ｌ”レベルになると、Ｄ
Ｑ1 とＤＰ1 とが接続され、信号ＳＷＵ0 が“Ｈ”レベ
ルに、信号／ＳＷＵ0 が“Ｌ”レベルになると、ＤＱ1
とＤＰ2 とが接続される。また、信号ＳＷＤ1 が“Ｈ”
レベルに、信号／ＳＷＤ1 が“Ｌ”レベルになると、Ｄ
Ｑ2 とＤＰ1 とが接続され、信号ＳＷＤ0 が“Ｈ”レベ
ルに、信号／ＳＷＤ0 が“Ｌ”レベルになると、ＤＱ2
とＤＰ2とが接続される。このように、スイッチ回路に
用いるトランジスタの個数はそれほど多くなく、ロウデ
コード回路６間もしくはその周辺部に容易に配置するこ
とが可能となる。なお、各制御信号はブロック制御回路
２０より供給される。
【００３３】図１０にＤＱバッファ１４の内部回路の詳
細を示す。ＤＱバッファ１４は読み出し部１４O と書き
込み部１４I とから構成され、読み出し部１４O は、信
号φE により制御されるイコライズ回路１４１、信号φ
AMにより制御されるセンス部１４２、信号φOEにより制
御される出力駆動部１４３から構成される。また、書き
込み部１４I は信号φE により制御されるイコライズ回
路１４１及び信号φIEにより制御されるデータ取り込み
部１４５から構成される。この様に、センス感度の高い
バッファを配置するためには、図１０のように多段の回
路が必要となり、本実施例のデータバス構成を用いる
と、このＤＱバッファをＤＱ線の「出口」以外のところ
に配置することが可能となる。この結果、高速かつ高感
度のバッファを配したＤＲＡＭを提供することが可能と
なる。
細を示す。ＤＱバッファ１４は読み出し部１４O と書き
込み部１４I とから構成され、読み出し部１４O は、信
号φE により制御されるイコライズ回路１４１、信号φ
AMにより制御されるセンス部１４２、信号φOEにより制
御される出力駆動部１４３から構成される。また、書き
込み部１４I は信号φE により制御されるイコライズ回
路１４１及び信号φIEにより制御されるデータ取り込み
部１４５から構成される。この様に、センス感度の高い
バッファを配置するためには、図１０のように多段の回
路が必要となり、本実施例のデータバス構成を用いる
と、このＤＱバッファをＤＱ線の「出口」以外のところ
に配置することが可能となる。この結果、高速かつ高感
度のバッファを配したＤＲＡＭを提供することが可能と
なる。
【００３４】以上説明したように、本発明を用いると、
バッファ回路の個数とメモリセルアレイの個数とを等し
くし、面積の縮小化をはかりつつ、容易に制御が可能な
半導体記憶装置を提供することができる。なお、本発明
は上述の実施例に限定されること無く、発明の主旨を逸
脱しない限り種々の変形が可能であることは言うまでも
ない。
バッファ回路の個数とメモリセルアレイの個数とを等し
くし、面積の縮小化をはかりつつ、容易に制御が可能な
半導体記憶装置を提供することができる。なお、本発明
は上述の実施例に限定されること無く、発明の主旨を逸
脱しない限り種々の変形が可能であることは言うまでも
ない。
【００３５】
【発明の効果】本発明を用いることにより、バッファ回
路の個数とメモリセルアレイの個数とを等しくし、面積
の縮小化をはかりつつ、容易に制御が可能な半導体記憶
装置を提供することができる。
路の個数とメモリセルアレイの個数とを等しくし、面積
の縮小化をはかりつつ、容易に制御が可能な半導体記憶
装置を提供することができる。
【図１】本発明の主要部を示した回路構成図である。
【図２】図１に示した回路の動作を示した図である。
【図３】図１に示した回路の動作を示した図である。
【図４】本発明の実施例を示した平面図である。
【図５】図４の要部を詳細に示した回路図構成である。
【図６】図５の要部をさらに詳細に示した回路図構成で
ある。
ある。
【図７】図６の要部をさらに詳細に示した回路図であ
る。
る。
【図８】図６の別の要部をさらに詳細にしめした回路構
成図である。
成図である。
【図９】図８の要部をさらに詳細に示した回路図であ
る。
る。
【図１０】図６のさらに別の要部をさらに詳細に示した
回路図である。
回路図である。
【図１１】従来の半導体記憶装置のデータバスの構成及
びその接続関係を示した回路構成図である。
びその接続関係を示した回路構成図である。
１１ メモリセルアレイ １２ ＤＱ線 １３ ＤＰ線 １５ ＲＷＤ線 １６ ロウデコード回路 １７ スイッチ回路 １８ ワード線駆動信号供給回路 １９ リダンダンシフューズ回路 ２０ ブロック制御回路 ２１ アドレスバス及び制御信号バス
Claims (10)
- 【請求項１】 列方向に沿在した第１、第２及び第３の
データバスと、 前記第１及び第２のデータバス間に配置され、行列状に
配置した複数のメモリセルを有する第１のメモリセルア
レイと、 前記第２及び第３のデータバス間に配置され、行列状に
配置した複数のメモリセルを有する第２のメモリセルア
レイと、 前記第１のメモリセルアレイの一端に行方向に沿在した
第４のデータバスと、 前記第２のメモリセルアレイの一端に行方向に沿在した
第５のデータバスと、 前記第１のデータバスと前記第４のデータバスとを選択
的に接続する第１のスイッチ回路と、 前記第２のデータバスと前記第４のデータバス及び前記
第５のデータバスとをそれぞれ選択的に接続する第２の
スイッチ回路と、 前記第３のデータバスと前記第５のデータバスとを選択
的に接続する第３のスイッチ回路と、 前記第４のデータバスに接続された第１のバッファ回路
と、 前記第５のデータバスに接続された第２のバッファ回路
と、 前記第１及び第２のバッファ回路に共通に接続された第
６のデータバスと、 前記第１のメモリセルアレイを選択する際には前記第１
のスイッチ回路を前記第１のデータバスと前記第４のデ
ータバスとを接続するように制御すると同時に前記第２
のスイッチ回路を前記第２のデータバスと前記第５のデ
ータバスとを接続するように制御し、前記第２のメモリ
セルアレイを選択する際には前記第２のスイッチ回路を
前記第２のデータバスと前記第４のデータバスとを接続
するように制御すると同時に前記第３のスイッチ回路を
前記第３のデータバスと前記第５のデータバスとを接続
するように制御する制御回路とを具備することを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記第１のメモリセルアレイは行方向に沿在し両端
がそれぞれ第１のセンスアンプ回路群及び第２のセンス
アンプ回路群に接続された第１のビット線群を含み、前
記第２のメモリセルアレイは行方向に沿在し両端がそれ
ぞれ前記第２のセンスアンプ回路群及び第３のセンスア
ンプ回路群に接続された第２のビット線群を含み、前記
第１及び第２のビット線はそれぞれ第１及び第２の転送
ゲートを介して前記第２のセンスアンプ回路群に接続さ
れ、前記第１のセンスアンプ回路群は前記第１のデータ
バスに選択的に接続され、前記第２のセンスアンプ回路
群は前記第２のデータバスに選択的に接続され、前記第
３のセンスアンプ回路群は前記第３のデータバスに選択
的に接続されることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、さらに、 列方向に沿在した第７、第８及び第９のデータバスと、 前記第７及び第８のデータバス間に配置され、行列状に
配置した複数のメモリセルを有する第３のメモリセルア
レイと、 前記第８及び第９のデータバス間に配置され、行列状に
配置した複数のメモリセルを有する第４のメモリセルア
レイとを具備し、 前記第１のスイッチ回路は前記第７のデータバスと前記
第４のデータバスとを選択的に接続し、前記第２のスイ
ッチ回路は前記第８のデータバスと前記第４及び前記第
５のデータバスとを選択的に接続し、前記第３のスイッ
チ回路は前記第９のデータバスと前記第５のデータバス
とを選択的に接続し、 前記制御回路は前記第３のメモリセルアレイを選択する
際には前記第１のスイッチ回路を前記第７のデータバス
と前記第４のデータバスとを接続するように制御すると
同時に前記第２のスイッチ回路を前記第８のデータバス
と前記第５のデータバスとを接続するように制御し、前
記第４のメモリセルアレイを選択する際には前記第２の
スイッチ回路を前記第８のデータバスと前記第４のデー
タバスとを接続するように制御すると同時に前記第３の
スイッチ回路を前記第９のデータバスと前記第５のデー
タバスとを接続するように制御する制御回路とを具備す
ることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 前記第１のメモリセルアレイは行方向に沿在し両端がそ
れぞれ第１のセンスアンプ回路群及び第２のセンスアン
プ回路群に接続された第１のビット線群を含み、前記第
２のメモリセルアレイは行方向に沿在し両端がそれぞれ
前記第２のセンスアンプ回路群及び第３のセンスアンプ
回路群に接続された第２のビット線群を含み、前記第１
及び第２のビット線はそれぞれ第１及び第２の転送ゲー
トを介して前記第２のセンスアンプ回路群に接続され、
前記第１のセンスアンプ回路群は前記第１のデータバス
に選択的に接続され、前記第２のセンスアンプ回路群は
前記第２のデータバスに選択的に接続され、前記第３の
センスアンプ回路群は前記第３のデータバスに選択的に
接続され、 前記第３のメモリセルアレイは行方向に沿在し両端がそ
れぞれ第４のセンスアンプ回路群及び第５のセンスアン
プ回路群に接続された第３のビット線群を含み、前記第
４のメモリセルアレイは行方向に沿在し両端がそれぞれ
前記第５のセンスアンプ回路群及び第６のセンスアンプ
回路群に接続された第４のビット線群を含み、前記第３
及び第４のビット線はそれぞれ第３及び第４の転送ゲー
トを介して前記第５のセンスアh ＿ンプ回路群に接続さ
れ、前記第４のセンスアンプ回路群は前記第７のデータ
バスに選択的に接続され、前記第５のセンスアンプ回路
群は前記第８のデータバスに選択的に接続され、前記第
６のセンスアンプ回路群は前記第９のデータバスに選択
的に接続されたことを特徴とする半導体記憶装置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、さらに、 前記第１のメモリセルアレイの行選択を行い、前記第１
のメモリセルアレイと前記第１のバッファ回路との間に
挟まれて配置された第１のロウデコード回路と、 前記第２のメモリセルアレイの行選択を行い、前記第２
のメモリセルアレイと前記第２のバッファ回路との間に
挟まれて位置された第２のロウデコード回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項６】 請求項４記載の半導体記憶装置におい
て、さらに、 前記第３のメモリセルアレイの行選択を行い、前記第３
のメモリセルアレイと前記第１のバッファ回路との間に
挟まれて配置された第３のロウデコード回路と、 前記第４のメモリセルアレイの行選択を行い、前記第４
のメモリセルアレイと前記第２のバッファ回路との間に
挟まれて位置された第４のロウデコード回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項７】 それぞれ選択的に活性化されるＮ個のメ
モリセルアレイと、Ｎ＋１個のセンスアンプ回路群及び
第一のデータバス群を交互に配置して構成したメモリブ
ロックと、 前記メモリセルアレイに対応するＮ個の第二のデータバ
ス群と、 前記第一のデータバス群と前記第二のデータバス群とを
選択的に接続するＮ＋１個の切り替え回路を有すること
を特徴とする半導体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、さらに、前記第二のデータバスにそれぞれ対応する
Ｎ個のバッファ回路を有することを特徴とする半導体記
憶装置。 - 【請求項９】 請求項８記載の半導体記憶装置におい
て、さらに、前記メモリセルアレイに対応するＮ個のロ
ウデコード回路を有し、このロウデコード回路及びこの
ロウデコード回路に対応する前記バッファ回路は共通の
選択信号により制御されることを特徴とする半導体記憶
装置。 - 【請求項１０】 請求項８記載の半導体記憶装置におい
て、前記Ｎ個の第二のデータバス群と平行に配設され、
前記Ｎ個のバッファ回路に共通に接続された第三のデー
タバス群を有することを特徴とする半導体記憶装置。
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-
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- 1996-01-05 KR KR1019960000070A patent/KR100231685B1/ko not_active IP Right Cessation
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