JPH08195083A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH08195083A
JPH08195083A JP7004551A JP455195A JPH08195083A JP H08195083 A JPH08195083 A JP H08195083A JP 7004551 A JP7004551 A JP 7004551A JP 455195 A JP455195 A JP 455195A JP H08195083 A JPH08195083 A JP H08195083A
Authority
JP
Japan
Prior art keywords
power supply
wiring
sense amplifier
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7004551A
Other languages
English (en)
Inventor
Hiroyuki Takenaka
博幸 竹中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP7004551A priority Critical patent/JPH08195083A/ja
Priority to KR1019960000750A priority patent/KR100196017B1/ko
Priority to CN96100436A priority patent/CN1084516C/zh
Priority to US08/586,947 priority patent/US5699289A/en
Priority to TW085101331A priority patent/TW281767B/zh
Publication of JPH08195083A publication Critical patent/JPH08195083A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【構成】 本発明の半導体記憶装置は、メモリセルアレ
イとセンスアンプアレイとをそれぞれ複数個交互に配置
し、複数のセンスアンプ駆動回路をこのセンスアンプア
レイの端部に配置して構成したコアブロックＣＢと、こ
のコアブロックの長辺及び短辺に沿ってＬ字状に配置し
た電源回路４０と、コアブロック上方に編目状に配置さ
れ、電源回路と複数のセンスアンプ駆動回路とを接続し
た電源配線群ＰＳＬＣ，ＰＳＬＲとを具備する。 【効果】 本発明を用いることにより、チップ面積を増
大させず、センスアンプ駆動回路等電力を必要とする部
位に充分な電力を供給できる半導体記憶装置を提供でき
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。特に、センスアンプ駆動回路に電力を供給する電源
回路及びこれと接続された配線群に関する。
【０００２】
【従来の技術】従来より、外部から入力された電源電圧
を降圧した内部電源電圧を各種の周辺回路に用いる半導
体記憶装置が用いられてきた。半導体素子の微細化によ
り、動作電圧が低下してきたことが主な理由である。ま
た、外部電源電圧によらない内部電源電圧を用いる必要
性も大きな理由である。ところで、このような電源回路
に用いる降圧トランジスタは大電流を駆動する必要があ
るため、大きなものとなりがちである。より具体的に
は、電流駆動能力に相当するＷ／Ｌ（トランジスタのゲ
ート幅／トランジスタのゲート長）を大きな値に設定す
るため、Ｗを大きくする必要が生じる。このように、降
圧トランジスタはチップ上にて比較的大きなスペースを
占有するため、その配置が従来より問題となっていた。
【０００３】また、従来より電源配線の引き回しも半導
体記憶装置の設計上、種々の問題が生じていた。すなわ
ち、電源配線には一時期に比較的大電流が流れるため、
大容量の配線を用いる必要があり、太い金属配線が必要
とされてきた。しかし、半導体記憶装置の動作時に特に
電力を消費する部位はセンスアンプの駆動回路であり、
このセンスアンプ駆動回路は多くの場合、メモリセルア
レイないしコアブロックの両端辺に対向して配置され
る。従って、メモリセルを迂回するように太い金属配線
を配置する必要が生じ、チップ面積の増大につながって
いた。このような問題を解決するために、メモリセルア
レイ上を平行して複数の電源配線を配置する技術が米国
特許５，２３１，６０７に詳細に開示されているが、電
源回路からメモリセルに至る迄にやはり太い配線群が必
要であった。
【０００４】
【発明が解決しようとする課題】上記したように、従来
の半導体記憶装置は、電源配線が大面積を占有し、チッ
プ面積の削減には充分でないという問題があった。本発
明は上記欠点を除去しチップ面積を増大させず、充分な
電力をこれを必要とする部位に供給できる電源回路と電
源配線とを具備する半導体記憶装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、メモリセルを行列状に配置したメモリ
セルアレイとセンスアンプを列状に配置したセンスアン
プアレイとをそれぞれ複数個交互に配置し、このセンス
アンプアレイにそれぞれ対応した複数の第一のセンスア
ンプ駆動回路をセンスアンプアレイの端部にそれぞれ配
置して構成したコアブロックと、このコアブロックの第
一の長辺及び第一の短辺に沿ってＬ字状に配置し、複数
の第一のセンスアンプ駆動回路の電力を供給する電源回
路と、コアブロック上方に編目状に配置され、電源回路
と複数のセンスアンプ駆動回路とを接続した電源配線群
とを具備すること特徴とする半導体記憶装置を提供す
る。
【０００６】
【作用】本発明で提供する手段を用いることにより、コ
アブロック上方に編目状に配置され、電源回路と複数の
センスアンプ駆動回路とを接続した電源配線群は面状配
線を形成し、当該面状配線下の各部位に充分な電力を供
給できる。さらに、面状配線はその一部の配線・コンタ
クト等に断線が生じても、電力の供給は他の完全な配線
経路を用い、欠陥部分を迂回させることができる。この
結果、歩どまりの向上に寄与する。また、当該面状配線
はコアブロック直上に配置され、この長辺及び短辺の双
方より電源回路によって電力が供給される。従って、電
源回路から面状配線に至る配線が必要なくなり、チップ
面積の削減に寄与する。
【０００７】
【実施例】以下、図面を参照して、本発明の半導体記憶
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、ＤＲＡＭに好適の構成のた
め、以下、ＤＲＡＭを例にとり説明を行う。
【０００８】図１は本発明のＤＲＡＭの要部であるコア
ブロックＣＢのみを取り出して記載した平面図である。
このコアブロックは１６Ｍビットの容量を持つ。それぞ
れ２５６Ｋビットの容量を持つ６４個のメモリセルアレ
イＣｅｌｌは３２個が上半面（Ｃｅｌｌ11〜Ｃｅｌｌ13
2 ）に、他の３２個が下半面（Ｃｅｌｌ21〜Ｃｅｌｌ23
2 ）に配置されている。各メモリセルアレイＣｅｌｌの
間には６６個のセンスアンプ列Ｓ／Ａ11〜Ｓ／Ａ233 が
それぞれ配置されている。各々のセンスアンプ列にはそ
れぞれ一つのＰチャネルセンスアンプ駆動回路ＰＳＡＤ
11〜ＰＳＡＤ233 が対応しており、このＰチャネルセン
スアンプ駆動回路ＰＳＡＤはセンスアンプ列内のＰチャ
ネルセンスアンプを駆動する。さらに、各々のセンスア
ンプ列にはそれぞれ一つのＮチャネルセンスアンプ駆動
回路ＮＳＡＤ11〜ＮＳＡＤ233 が対応しており、このＮ
チャネルセンスアンプ駆動回路ＮＳＡＤはセンスアンプ
列内のＮチャネルセンスアンプを駆動する。各メモリセ
ルアレイＣｅｌｌの中央部側一端にはそれぞれロウデコ
ード回路ＲＤ11〜ＲＤ232 が配置されており、メモリセ
ルアレイＣｅｌｌ内のワード線を駆動する。さらに、各
ロウデコード回路ＲＤ間にはワード線駆動信号発生回路
ＷＤＲＶ11〜ＷＤＲＶ217 及びリダンダンシフューズＲ
ＦＵＳＥ11〜ＲＦＵＳＥ216 が配置されている。また、
メモリセルアレイＣｅｌｌの上半面と下半面との間には
ロウ制御回路ＲＣ1 〜ＲＣ33、中間入出力バッファＤＢ
1 〜ＤＢ32が配置されている。カラム選択線ＣＳＬはコ
アブロックＣＢの右端の上下に配置されたカラムデコー
ド回路Ｃ／Ｄ1 、Ｃ／Ｄ2 と接続されており、センスア
ンプ回路内のカラムゲートトランジスタ等を駆動し、ビ
ット線の１列もしくは数列を選択する。
【０００９】メモリセルアレイＣｅｌｌ内のダイナミッ
ク型メモリセルより読み出されたデータはセンスアンプ
列Ｓ／Ａ内のセンスアンプで増幅された後、センスアン
プ列Ｓ／Ａ上の図示しないＤＱ線を介してコアブロック
ＣＢの中央部まで転送され、ここで中間入出力バッファ
ＤＢにより再度増幅され、該中央部上を左右に横断する
図示しないＲＷＤ線を介してコアブロックＣＢ外部に転
送される。
【００１０】図１に示したコアブロックの通常動作時に
おいて、最も電力を消費するのはセンスアンプ駆動回路
ＰＳＡＤ、ＮＳＡＤである。センスアンプ列内の複数の
センスアンプ回路に共通に接続された駆動線を充放電す
る必要があるからである。この充放電はセンスアンプ内
のトランジスタを介してビット線の充放電を行うことに
相当する。従って、動作時にビット線の充放電のための
電流を供給すべくセンスアンプ駆動回路は大電力を必要
とする。Ｐチャネルセンスアンプ駆動回路ＰＳＡＤには
大容量の配線にて電源電位ＶＤＤを供給する必要があ
り、Ｎチャネルセンスアンプ駆動回路ＮＳＡＤには大容
量の配線にて接地電位ＶＳＳを供給する必要がある。
【００１１】以上のように構成したコアブロックＣＢ内
の各センスアンプ駆動回路ＰＳＡＤ、ＮＳＡＤに電源電
位等を供給するための電源回路及び電源配線構造を図２
に示す。ここでは、ＶＤＤを供給する電源配線構造を示
している。電源回路４０はＬ字状にコアブロックＣＢの
長辺及び短辺に沿って配置され、電源回路４０の長辺側
よりこれに接続された複数の列方向電源配線ＰＳＬＲが
列方向に平行して配置され、短辺側よりこれに接続され
た複数の行方向電源配線ＰＳＬＣが行方向に平行して配
置されている。これら各列方向電源配線ＰＳＬＲ及び各
行方向電源配線ＰＳＬＣはＰチャネルセンスアンプ駆動
回路ＰＳＡＤに接続されている。なお、複数の列方向電
源配線ＰＳＬＲ及び複数の行方向電源配線ＰＳＬＣは交
点ＣＰＴにおいて、相互に接続されている。
【００１２】図３に電源回路４０の拡大平面図を示す。
電源回路４０は複数のＮチャネルＭＯＳトランジスタ列
から構成される。各ＮチャネルＭＯＳトランジスタはド
レイン４３、ソース４４を有し、両者及びゲート４６直
下がＳＤＧ領域４５を構成している。ドレイン４３には
外部から入力された電源電位ＶＣＣがＶＣＣ配線４１に
より供給されている。ソース４４はコアブロックＣＢに
面しており、列方向電源配線ＰＳＬＲもしくは行方向電
源配線ＰＳＬＣに接続されている。ゲートはコンタクト
領域４２において、ＶＰＰＤ配線と接続されている。こ
のＶＰＰＤ配線は電源回路４０における出力段Ｎチャネ
ルＭＯＳトランジスタの参照電位を供給する。このＮチ
ャネルＭＯＳトランジスタは図１０において後述する電
源回路の出力段ＮチャネルＭＯＳトランジスタＱ66に相
当する。
【００１３】図４に図２の電源回路及び電源配線構造の
作用を説明する。行方向及び列方向に縦横に配設された
複数の列方向電源配線ＰＳＬＲ及び複数の行方向電源配
線ＰＳＬＣが面状の配線を形成している。このように、
コアブロックＣＢ上方に編目状に配置され、電源回路と
複数のセンスアンプ駆動回路とを接続した電源配線群は
面状配線を形成し、当該面状配線下の各部位に充分な電
力を供給できる。さらに、面状配線はその一部の配線・
コンタクト等に断線が生じても、電力の供給は他の完全
な配線経路を用い、欠陥部分を迂回させることができ
る。この結果、歩どまりの向上に寄与する。また、当該
面状配線はコアブロック直上に配置され、この長辺及び
短辺の双方より電源回路によって電力が供給される。従
って、電源回路から面状配線に至る配線が必要なくな
り、チップ面積の削減に寄与する。
【００１４】図５に２つのセンスアンプ列Ｓ／Ａに挟ま
れたメモリセルアレイＣｅｌｌの構成を示す。各センス
アンプ回路１０には２対のビット線対ＢＬＬ、／ＢＬＬ
及びＢＬＲ、／ＢＬＲがそれぞれ接続されているシェア
ードセンスアンプ構造をしており、図５に示すように２
センスアンプ毎に束ねた上、千鳥状に配列することによ
りメモリセルアレイを構成している。各ビット線にはト
ランジスタ及びキャパシタからなるダイナミック型メモ
リセルＭＣが接続されている。メモリセルＭＣのうち同
一列に属するものは同一のビット線対に、同一行に属す
るものは同一のワード線ＷＬに接続されている。ワード
線ＷＬは上述したようにロウデコード回路ＲＤにより選
択駆動される。ロウデコード回路は少なくともＰチャネ
ル型トランジスタにより“Ｈ”レベルにワード線を充電
するワード線駆動回路を含み、その駆動源として前述し
たワード線駆動信号発生回路ＷＤＲＶが用いられ、その
電源として昇圧電位Ｖppを発生させるＶpp発生回路ＶＰ
Ｐ Ｐｕｍｐが用いられる。
【００１５】続いて、図６に図５におけるセンスアンプ
回路１０の詳細を示す。ビット線対ＢＬ、／ＢＬは信号
線ＴＬにより駆動されるＮチャネルＭＯＳトランジスタ
Ｑ9、Ｑ10を介して左側ビット線対ＢＬＬ、／ＢＬＬに
それぞれ接続されており、信号線ＴＲにより駆動される
ＮチャネルＭＯＳトランジスタＱ11、Ｑ18を介して右側
ビット線対ＢＬＲ、／ＢＬＲにそれぞれ接続されてい
る。ビット線対ＢＬ、／ＢＬにはＮチャネルＭＯＳトラ
ンジスタＱ1 、Ｑ2 から構成されるＮチャネルセンスア
ンプと、ＰチャネルＭＯＳトランジスタＱ7 、Ｑ8 から
構成されるＰチャネルセンスアンプとが接続されてお
り、Ｎチャネルセンスアンプの駆動端子６はカラム選択
線ＣＳＬにより駆動されるＭＯＳトランジスタＱ5 によ
り／ＤＳＳＡに、さらにゲートがＶccに接続され抵抗素
子として機能するＭＯＳトランジスタＱ6 により／ＳＡ
Ｎに接続されている。Ｐチャネルセンスアンプの駆動端
子１１はＰチャネルセンスアンプ駆動信号線ＳＡＰに接
続されている。ＳＡＰは上述したＰチャネル型センスア
ンプ駆動回路ＰＳＡＤにより駆動される。さらにビット
線ＢＬ、／ＢＬはカラム選択線ＣＳＬにより駆動される
ＭＯＳトランジスタＱ3、Ｑ4 を介してデータ線ＤＱ、
／ＤＱにそれぞれ接続され、データ線ＤＱ、／ＤＱ上の
微小な電位差は上述したデータ線増幅回路ＤＱＢにより
論理振幅まで増幅される。左側ビット線対ＢＬＬ、／Ｂ
ＬＬにはＥＱＬ信号線により駆動されるＭＯＳトランジ
スタＱ13、Ｑ14、Ｑ15からなるイコライズ回路が接続さ
れており、１／２Ｖccが供給されるＶＢＬ線と左側ビッ
ト線対とをイコライズ期間中に接続する。また、右側ビ
ット線対ＢＬＲ、／ＢＬＲにはＥＱＲ信号線により駆動
されるＭＯＳトランジスタＱ16、Ｑ17、Ｑ18からなるイ
コライズ回路が接続されており、１／２Ｖccが供給され
るＶＢＬ線と右側ビット線対とをイコライズ期間中に接
続する。
【００１６】続いて、図５、図６に示したセンスアンプ
回路１０の動作を説明する。被選択メモリセルが左側ビ
ット線対に接続されているものと仮定する。ＴＬは
“Ｈ”レベルとなり、ＭＯＳトランジスタＱ9 、Ｑ10は
導通し左側ビット線対とビット線対とは接続される。Ｔ
Ｒは“Ｌ”レベルとなり、ＭＯＳトランジスタＱ11、Ｑ
12は被導通となり右側ビット線対とビット線対とは切り
放される。また、ＥＱＬは“Ｈ”レベルから“Ｌ”レベ
ルに立ち下がりイコライズ動作は解除される。続いてワ
ード線ＷＬが活性化され、ダイナミック型メモリセルＭ
Ｃが選択されると、ビット線対ＢＬ、／ＢＬには微小な
電位差が表れる。続いて、第１、第２のセンスアンプ駆
動線／ＳＡＮ及び／ＤＳＳＡは１／２Ｖcc（内部電源電
圧の約半分の電圧に相当する）よりＶss（接地電位）に
立ち下がる。するとＭＯＳトランジスタＱ3 、Ｑ4 の動
作により微小な電位差が増幅され、ＢＬもしくは／ＢＬ
の一方がよりＶss側に引かれる。ここで、選択されたカ
ラム選択線ＣＳＬが“Ｈ”レベルに立ち上がるとＭＯＳ
トランジスタＱ5 が導通し、当該ＣＳＬに接続されたセ
ンスアンプのみが選択的により高速に活性化される。こ
の増幅された電位差がカラム選択トランジスタＱ3 、Ｑ
4 を介してデータ線対ＤＱ、／ＤＱに転送され、データ
線増幅回路３等により論理振幅に変換され、出力データ
としてチップ外部に読み出される。また、Ｎチャネルセ
ンスアンプの動作と平行してＰチャネルセンスアンプも
ＳＡＰが１／２ＶccからＶccに立ち上がることによりビ
ット線対の微小な電位差が増幅され、ＢＬもしくは／Ｂ
Ｌの一方がよりＶcc側に引かれる。この結果、所定時間
が経過すると左側ビット線対、ビット線対は何れもＶcc
／Ｖssの論理振幅まで増幅される。なお、／ＳＡＮ、／
ＤＳＳＡは同時にしかし独立に駆動されるが、／ＳＡＮ
は１行分のセンスアンプを同時に活性化させる必要があ
るため比較的寄生容量が大であり、／ＤＳＳＡはＣＳＬ
により選択されたセンスアンプのみを活性化させるため
比較的寄生容量が小である。後述するセンスアンプ駆動
線選択回路はセンスアンプ駆動線を第１及び第２に分け
て独立して駆動するが、抵抗素子であるＭＯＳトランジ
スタＱ6 が各センスアンプ毎に／ＳＡＮとセンスアンプ
の駆動端子６との間にそれぞれ接続されているため、／
ＤＳＳＡからは／ＳＡＮの比較的大きな容量が見えてこ
ない。従って、／ＤＳＳＡを高速に駆動させることが可
能となる。
【００１７】以上左側ビット線対に被選択メモリセルが
接続されている場合を示したが、右側ビット線対に被選
択メモリセルが接続されている場合もほぼ同様であり、
説明を省略する。
【００１８】図７にＰチャネルセンスアンプ駆動回路Ｐ
ＳＡＤの詳細を図示する。Ｐチャネルセンスアンプは動
作時には駆動端子１１にＳＡＰを介して電源電位である
ＶＤＤが供給されることによりセンス動作を行う。Ｐチ
ャネルセンスアンプ駆動回路ＰＳＡＤは駆動制御回路２
０はソースが電源ＶＤＤに接続されたＰチャネルＭＯＳ
トランジスタからなる駆動回路２１と、ＳＡＰ線のイコ
ライズに用いるＮチャネルＭＯＳトランジスタＱ21と、
ロウアドレスＲ．Ａｄｄに基づいて選択信号を発生させ
るデコーダ回路２２から構成される。動作時のビット線
の充電は駆動回路２１を介して行われる。この駆動回路
２１は上述の面状配線に接続されている。
【００１９】図８にＮチャネルセンスアンプ駆動回路Ｎ
ＳＡＤの詳細を図示する。センスアンプを高速に駆動す
るためには駆動用トランジスタはできるだけ駆動能力が
高くある必要があり、これをチップ上で実現するために
は広い領域を必要とするため、駆動用トランジスタを分
散して配置したものである。駆動回路１３は複数個に分
割され、／ＳＡＮ、／ＤＳＳＡを接地レベルに駆動する
ＮチャネルＭＯＳトランジスタをそれぞれ一対含む。各
駆動用ＭＯＳトランジスタは同一の制御信号線ＳＥＬに
よりゲートが駆動される。／ＳＡＮ、／ＤＳＳＡはそれ
ぞれＭＯＳトランジスタＱ19、Ｑ20にて１／２Ｖccのレ
ベルとされた端子に接続する。制御信号ＳＥＬはロウア
ドレスＲ．Ａｄｄに基づいて選択信号を発生させるデコ
ーダ回路１６をインバータ回路１５により反転して生成
する。ＭＯＳトランジスタＱ19、Ｑ20はＳＥＬと反転し
た信号にて駆動される。カラムデコーダ回路Ｃ／Ｄはカ
ラムアドレスＣ．Ａｄｄに基づきカラム選択線ＣＳＬを
駆動する。１４は容量が大きくなりがちな／ＳＡＮを補
助的に駆動するための補助トランジスタである。１９は
これらをまとめて示した駆動制御回路である。このよう
に、駆動用トランジスタを分散して配置することによ
り、実質的に駆動能力が高い大きなＭＯＳトランジスタ
を設けるのと同様の効果を達成することができ、僅かな
チップ面積の増加にて高速なセンスアンプ駆動線の駆動
を行うことができる。
【００２０】図８に示したＮチャネルセンスアンプ駆動
回路の駆動用トランジスタ１３、１４に供給する接地電
位は電源電位と同じく縦横に配置した接地配線群（電源
電位と同じく実質的に面状の配線を形成する）から供給
される。同一配線層に接地用及び電源用の２種の配線群
を配置する方法については、後述する。
【００２１】図７、８のセンスアンプ駆動回路を用い、
さらに、図２、３の配線構造を採用することにより、部
分的な電位の「へたり」（電源電位であれば電位の部分
的な降下、接地電位であれは電位の部分的な上昇）を極
力避けることができ、これは誤動作の防止のみでなく、
高速化にもつながる。
【００２２】図９に図４に示した例の変形例を示す。こ
れは面状配線ないしはコアブロックの該縁を電源回路４
０で取り囲んだものである。これによると、上面側のＰ
チャネルセンスアンプ及び下面側のＰチャネルセンスア
ンプの両者共に電源回路４０と近接しているため、さら
に高速化、誤動作の防止に寄与する。ただ、図４の構成
ではＲＷＤ線によるコアブロックと外部とのデータのや
りとりをすべく位置Ｌに電源回路４０が存在しないた
め、配線がきわめて容易となるという効果がある。図４
の構成ではさらなるチップ面積の削減にも寄与する。
【００２３】続いて、図１０〜図１５を参照して、本発
明のＤＲＡＭの電源系の詳細を示す。図１０に、電源系
の回路構成を示す。すなわち、参照電位発生回路５０、
比較回路５１、５２、５３、リングオシレータ回路５
４、５５、５６、ドライバ回路５７、５８、５９、チャ
ージポンプ回路６０、６１、６２、分圧回路６３、６
４、６５、電源降圧トランジスタＱ66から構成される。
図から分かるように、外部から入力された外部電位Ｖcc
をＮチャネルＭＯＳトランジスタである電源降圧トラン
ジスタＱ66により降圧してＶDDを発生させ、このＶDDを
チャージポンプ回路６０、６１により再び昇圧すること
により昇圧電位Ｖppを発生している。電源降圧トランジ
スタＱ66はＶDDを昇圧した電位であるＶPPD により駆動
している。また、Ｖpp発生はスタンバイ時専用の系統と
動作時専用の系統の２種類の系統により行う。このよう
に、３本の昇圧系統から構成され、それぞれ独立にフィ
ードバック型制御により昇圧動作を行う。
【００２４】図１１に、Ｖpp、ＶPPD 、ＶDD、のＶcc対
する変化の様子をセルキャパシタプレート電位ＶPL、ビ
ット線電位ＶBL、基板電位ＶBBと併せて示した。約３Ｖ
から約４Ｖの間に電位の無変動領域が存在する。
【００２５】図１２にリングオシレータ５６及びドライ
バ回路５９の一部の詳細を示す。リングオシレータ５６
はＮＡＮＤゲート５４１及び偶数段のインバータ５４
２、５４３、５４４、５４５、５４６、５４７がリング
状に接続されている。ドライバ回路５９はインバータ回
路５７１、５７２、５７３、５７４，５７５，５７６，
５７８，５７９，５８０，５８１，５８２，５８３，５
８４が直列に接続され、それぞれ順に遅延した信号出力
である／Ｃ０、Ｃ０、／Ｃ１、Ｃ１、／Ｃ２、Ｃ２，／
Ｃ３，Ｃ３，／Ｃ４，Ｃ４，／Ｃ５，Ｃ５，／Ｃ６，Ｃ
６を生成する。
【００２６】図１３にドライバ回路５９の残部の詳細を
示す。信号Ａ１は信号Ｃ１及びＣ４よりＮＡＮＤゲート
５８５及びインバータ５８６、５８７、５８９により生
成される。信号Ｂ１は信号Ｃ１及びＣ６よりＮＡＮＤゲ
ート５９０及びインバータ５９１、５９２、５９３によ
り生成される。信号Ｃ１１は信号Ｃ３、／Ｃ６、Ｃ２、
／Ｃ０よりＡＮＤＮＯＲゲート６０４、インバータ６０
５、６０６、６０７により生成される。信号Ｃ１２は信
号Ｃ３、／Ｃ６、Ｃ２、／Ｃ０よりＯＲＮＡＮＤゲート
６０８、インバータ６０９、６１０、６１１、６１２に
より生成される。信号Ａ２は信号Ｃ１及びＣ４よりＮＯ
Ｒゲート５９４及びインバータ５９５、５９６、５９
７、５９８により生成される。信号Ｂ２は信号Ｃ１及び
Ｃ６よりＮＯＲゲート５９９及びインバータ６００、６
０１、６０２、６０３から生成される。
【００２７】図１４に、チャージポンプ回路６２の詳細
を示す。このチャージポンプ回路はキャパシタＱ31、Ｑ
32、Ｑ33、Ｑ34、Ｑ41、Ｑ42及びＮチャネル型ＭＯＳト
ランジスタＱ35、Ｑ36、Ｑ37、Ｑ38、Ｑ39、Ｑ40から構
成される。
【００２８】図１５に、チャージポンプ回路の動作を示
す。チャージポンプ回路は上下それぞれ対称の回路から
構成されるが、簡単のため、上半分の動作のみを説明す
る。また、説明を簡略化するため、寄生容量は一切考慮
せず、キャパシタカップリング比は無限大とする。ドラ
イバ回路５７により、信号Ｃ０から信号Ｃ６は図１５の
ような波形となる。１サイクル動作が終了した初期状態
において、ノードＡ及びノードＢはＶDD、ノードＣは２
ＶDDである。時刻ｔ1 において、信号Ｃ１がＶssからＶ
DDになると、キャパシタＱ41の容量結合によりノードＣ
が２ＶDDから３ＶDDに昇圧される。時刻ｔ2 において、
信号Ａ1 がＶssからＶDDに立ち上がると、キャパシタＱ
31の容量結合によりノードＡはＶDDから２ＶDDに昇圧さ
れる。ＭＯＳトランジスタＱ39のゲートには３ＶDDが印
加されているため、ノードＢに２ＶDDが転送される。続
いて、時刻ｔ3 において、信号Ｂ１がＶssからＶDDに立
ち上がると、キャパシタＱ33の容量結合によりノードＢ
が２ＶDDから３ＶDDに昇圧される。この時、ＭＯＳトラ
ンジスタＱ39はカットオフする。この結果、３ＶDDがゲ
ートに印加されたＭＯＳトランジスタＱ35は導通し、ノ
ードＡの２ＶDDが出力ノードであるＶppノードに転送さ
れる。続いて、時刻ｔ4 において、再びＣ1が立ち上が
り、時刻ｔ5 においてＡ1 、Ｂ1 がＶDDからＶssに立ち
下がり、時刻ｔ6 においてＣ1 が立ち下がる。昇圧・転
送動作終了の時刻ｔ5 の前後にＣ1 をＶDDにし、ノード
Ｃを3 ＶDDにする理由は、ノードＢをＶDDに確実に初期
化するためである。
【００２９】以上説明したように、理論的には、２ＶDD
が定常的に出力されるべく構成されているが、実際に
は、不帰還制御により、また寄生容量により、ＶDDが３
Ｖに対して、Ｖppd が約３．５Ｖ程度である。従来と比
較して非常に効率の良いチャージポンプである。また、
Ｖppの発生についてもほぼ同様である。
【００３０】図１６に本発明のＤＲＡＭの概略構成図を
示す。総記憶容量は６４ＭビットＤＲＡＭを仮定してい
る。半導体チップ９には４個の１６Ｍビットのメモリセ
ルとこれに付随するセンスアンプ、デコーダ等のコア部
周辺回路から構成されるコアブロックＣＢ０、ＣＢ１、
ＣＢ２、ＣＢ３が配置されている。図１のコアブロック
ＣＢはこれに相当する。ＣＢ０とＣＢ１との間及びＣＢ
２とＣＢ３との間にはワード線の昇圧電位Ｖppを発生さ
せるＶpp発生回路ＶＰＰ Ｐｕｍｐがそれぞれ配置され
ている。各コアブロックＣＢのデータ出力部にはデータ
マルチプレクサ回路ＭＵＸ及びデータバッファ回路ＤＩ
Ｂがそれぞれ配置されている。また、各コアブロックの
近傍にはカラム冗長回路の置き換えデータを保持するフ
ューズアレイＣＦＵＳＥがそれぞれ配置され、ＣＢ０と
ＣＢ１との間には１／２ＶDD等の中間電位の参照電位を
発生させる参照電位発生回路ＶＲＥＦが、ＣＢ２とＣＢ
３との間には電源投入時のチップ内部の初期化を行う際
の初期化信号を発生させるパワーオンリセット回路ＰＷ
ＲＯＮがそれぞれ配置されている。ＣＢ０とＣＢ２との
間には基板電位発生回路ＳＳＢ、データ入出力バッファ
Ｉ／Ｏｂｕｆｆｅｒ及びＰａｄ、データ出力幅に応じて
Ｐａｄを選択するＩＯデータマルチプレクサ回路Ｘ１Ｍ
ＵＸを順に配置し、ＣＢ１とＣＢ３との間にはセルフリ
フレッシュ制御回路Ｓｅｌｆ ｒｅｆｒｅｓｈ、アドレ
スバッファＡｄｄｒｅｓｓ ｂｕｆｆｅｒ、ロウ系制御
回路ＲＡＳ ｓｅｒｉｅｓ、データコントロール回路Ｄ
Ｃが順に配置されている。また、チップ９の中心部には
カラムパーシャルデコーダ回路ＣＰＤ、アドレス遷移検
出回路ＡＴＤ、ロウパーシャルデコーダ回路ＲＰＤ、カ
ラムアドレススイッチ回路ＡＳＤがそれぞれ配置されて
いる。
【００３１】図１７〜２０は本実施例の電源配線Ｖcc、
接地配線Ｖss、内部電源配線ＶDD、内部昇圧電源配線Ｖ
ppのそれぞれの引き回しを示した平面図である。図１７
中２５ｕ等とあるのはμｍ単位で示した配線幅である。
実線で示した部分は２層目の金属配線を用いた部分であ
り、それ以外は一層目の金属配線を用いた部分である。
ＶＤＤ Ｔｒは外部から入力された電源Ｖccより内部電
源電圧ＶDDを生成するためのトランジスタであり、ブロ
ック間領域に４個、各コアブロックの２辺にそれぞれＬ
字状に配置されている。このトランジスタは本発明の主
要部でもある。ＶＰＬＡとあるのはＶpp昇圧回路のチャ
ージポンプである。
【００３２】図１８、図１９に示すように、接地配線Ｖ
ss、内部電源配線ＶDDはコアブロック上にてメッシュ状
に配設されており、各コアブロック内のセンスアンプ駆
動回路、デコーダ回路等に電源を供給している。又、図
２０に示すように、内部昇圧電源配線Ｖppはパッド列両
側のバス配線を避けるようにコアブロックの外周部を迂
回して安定化容量素子であるＶppＣＡＰに接続されてい
る。当該安定化容量素子の内いくつかはコアブロック
１、２の間及びコアブロック３、４の間にそれぞれ配置
されている。
【００３３】以上のように構成することにより、大容量
ＤＲＡＭにつき非常に好適な電源線、信号線等の配線配
置が可能となり、高速化、チップ面積の削減、さらには
雑音の減少による高信頼性が達成でき、特に低電源電圧
駆動のＤＲＡＭに好適である。
【００３４】図２１に、本発明の半導体記憶装置の配線
領域の断面図を示す。シリコン基板７０上に酸化膜から
なる素子分離用絶縁膜７１を約３００ｎｍが形成され、
この上に一層目のポリシリコン配線７２を形成されてい
る。ポリシリコン配線７２はＮ型不純物がドープされた
１５０ｎｍのポリシリコン層と所定厚さの窒化膜層の積
層膜により構成されている。ポリシリコン配線７２上に
は窒化膜層と合計して３５０ｎｍのＢＰＳＧ層を介して
２層目のポリシリコン配線７３が形成されている。ポリ
シリコン配線７２は２００ｎｍのタングステンシリサイ
ドからなる。ポリシリコン配線７３上には少なくとも３
００ｎｍのＴＥＯＳ酸化膜を介して一層目の金属配線層
であるアルミ配線層７４が形成されている。厚さは４０
０ｎｍである。アルミ配線層７４上には１０００ｎｍの
ＴＥＯＳ酸化膜を介して２層目の金属配線層である厚さ
８００ｎｍのアルミ配線層７５が形成されている。図５
に示すとおり、２層目の金属配線層は一層目の金属配線
層より配線幅が等しいと仮定すると、単位長さ当たりの
抵抗値がはるかに小さい。図３、図４に示したような配
線構造をとることにより、バス配線の主要部、電源配線
の主要部はほとんど２層目の抵抗の小さい配線層を用い
ることができ、これは高速ＤＲＡＭに非常に好適であ
る。ここで、一層目の金属配線層７４はＣＳＬ配線及び
行方向電源配線ＰＳＬＣ・行方向接地電源配線を構成
し、２層目の金属配線７５はワード線の低抵抗化のため
のバイパス線及び列方向電源配線ＰＳＬＲ・列方向接地
電源配線を構成している。このように、メッシュ状に電
源配線群、接地配線群及びＣＳＬ配線群、ワード線バイ
パス線群の４種類の配線を２層の金属配線層により形成
する個とができる。特に、前２者は１、２層目の金属配
線を用いて、面状配線を構成することができる。これら
は、電源配線をＣＳＬ配線やワード線バイパス線等の間
を縫って配置し、１、２層目の配線の交点にてコンタク
トをとったことによる。
【００３５】以上、本発明を６４ＭビットＤＲＡＭに用
いたときの実施例を詳細に説明したが、本発明は上述の
構成に限定されるものではなく、発明の主旨を逸脱しな
い限り、種々の変更が可能であることは言うまでもな
い。
【００３６】
【発明の効果】コアブロック内の各部位に充分な電力を
供給でき、歩どまりの向上も果たせ、チップ面積の削減
にも寄与する。
【図面の簡単な説明】
【図１】本発明の実施例の要部を示した半導体記憶装置
の平面図である。
【図２】本発明の実施例の要部を示した半導体記憶装置
の平面図である。
【図３】本発明の実施例の要部を更に詳細に拡大して示
した平面図である。
【図４】本発明の作用効果の概略を説明した平面図であ
る。
【図５】本発明の実施例の要部を更に詳細に拡大して示
した平面図である。
【図６】本発明の実施例の要部を更に詳細に拡大して示
した回路図である。
【図７】本発明の実施例の別の要部を詳細に示した回路
図である。
【図８】本発明の実施例のさらに別の要部を詳細に示し
た回路図である。
【図９】本発明の他の実施例とその作用効果の概略を説
明した平面図である。
【図１０】本発明の実施例の半導体記憶装置の昇圧回路
の回路構成図である。
【図１１】図１０の昇圧回路の動作特性を示した図であ
る。
【図１２】図１０の昇圧回路の詳細を示した回路図であ
る。
【図１３】図１０の昇圧回路の詳細を示した回路図であ
る。
【図１４】図１０の昇圧回路の詳細を示した回路図であ
る。
【図１５】図１２、１３、１４に示した回路の動作説明
図である。
【図１６】本発明の実施例の全体構成を示した平面図で
ある。
【図１７】本発明の実施例の外部電源電位供給配線ＶＣ
Ｃのパターンを示した平面図である。
【図１８】本発明の実施例の内部電源電位供給配線ＶＤ
Ｄのパターンを示した平面図である。
【図１９】本発明の実施例の接地電位供給配線ＶＳＳの
パターンを示した平面図である。
【図２０】本発明の実施例の昇圧電位供給配線ＶＰＰの
パターンを示した平面図である。
【図２１】本発明の実施例の断面図である。
【符号の説明】
ＣＢ コアブロック ＰＳＬＣ 行方向電源配線 ＰＳＬＲ 列方向電源配線 ＰＳＡＤ Ｐチャネルセンスアンプ駆動回路 ４０ 電源回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルを行列状に配置したメモリセ
    ルアレイとセンスアンプを列状に配置したセンスアンプ
    アレイとをそれぞれ複数個交互に配置し、このセンスア
    ンプアレイにそれぞれ対応した複数の第一のセンスアン
    プ駆動回路をセンスアンプアレイの端部にそれぞれ配置
    して構成したコアブロックと、 このコアブロックの第一の長辺及び第一の短辺に沿って
    Ｌ字状に配置し、前記複数の第一のセンスアンプ駆動回
    路の電力を供給する電源回路と、 前記コアブロック上方に編目状に配置され、前記電源回
    路と前記複数のセンスアンプ駆動回路とを接続した電源
    配線群とを具備すること特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記電源配線郡は行方向に複数本配置された第一の
    電源配線群と、列方向に配置された第二の電源配線群と
    から構成され、前記第一の電源配線群と前記第二の電源
    配線群とは互いに交差し、各交差位置にて相互に接続さ
    れていることを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１記載の半導体記憶装置におい
    て、前記電源回路はさらに、前記第一の長辺に対向する
    第二の長辺及び前記第一の短辺に対向する第二の短辺に
    沿って配置され、前記コアブロックを取り囲むよう構成
    されていることを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項１記載の半導体記憶装置におい
    て、前記複数の第一のセンスアンプ駆動回路は前記コア
    ブロックの第一及び第二の長辺に沿って列状に配置され
    ていることを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項２記載の半導体記憶装置におい
    て、前記コアブロックはデコード回路及びこれと接続さ
    れた前記第二の電源配線群と平行に配設された複数の選
    択線を含み、前記第二の電源配線群は前記複数の選択線
    と同一配線層にて形成されていることを特徴とする半導
    体記憶装置。
  6. 【請求項６】 請求項１記載の半導体記憶装置におい
    て、前記コアブロックは前記センスアンプアレイにそれ
    ぞれ対応しこのセンスアンプアレイの端部に配置された
    複数の第二のセンスアンプ駆動回路を含み、さらに前記
    コアブロック上方に編目状に配置され前記複数の第二の
    センスアンプ駆動回路と接続された接地配線群を具備す
    ることを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項１記載の半導体記憶装置におい
    て、前記電源回路は一端を外部から入力される電源端子
    に、他端が前記電源配線群に接続され、制御電極が参照
    電位により制御されるＭＯＳトランジスタを具備するこ
    とを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項７記載の半導体記憶装置におい
    て、前記参照電位は前記ＭＯＳトランジスタの前記他端
    から得られる電源電位を電源の一として用いる参照電位
    発生回路により生成されることを特徴とする半導体記憶
    装置。
  9. 【請求項９】 請求項８記載の半導体記憶装置におい
    て、前記参照電位発生回路は前記漸減電位を昇圧して前
    記参照電位を得ることを特徴とする半導体記憶装置。
  10. 【請求項１０】 請求項１〜９記載の半導体記憶装置に
    おいて、前記電源回路は前記複数の第一のセンスアンプ
    駆動回路に加えて、その他の周辺回路にも電力を供給す
    ることを特徴とする半導体記憶装置。
JP7004551A 1995-01-17 1995-01-17 半導体記憶装置 Pending JPH08195083A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP7004551A JPH08195083A (ja) 1995-01-17 1995-01-17 半導体記憶装置
KR1019960000750A KR100196017B1 (ko) 1995-01-17 1996-01-16 반도체 기억 장치
CN96100436A CN1084516C (zh) 1995-01-17 1996-01-16 半导体存储器
US08/586,947 US5699289A (en) 1995-01-17 1996-01-16 Power source circuit and wiring group for semiconductor memory device
TW085101331A TW281767B (ja) 1995-01-17 1996-02-02

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7004551A JPH08195083A (ja) 1995-01-17 1995-01-17 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH08195083A true JPH08195083A (ja) 1996-07-30

Family

ID=11587192

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7004551A Pending JPH08195083A (ja) 1995-01-17 1995-01-17 半導体記憶装置

Country Status (5)

Country Link
US (1) US5699289A (ja)
JP (1) JPH08195083A (ja)
KR (1) KR100196017B1 (ja)
CN (1) CN1084516C (ja)
TW (1) TW281767B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229753B1 (en) 1999-08-31 2001-05-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of accurate control of internally produced power supply potential
KR100530242B1 (ko) * 1997-06-20 2006-01-27 인터내셔널 비지네스 머신즈 코포레이션 집적회로제조시감소된측벽축적을갖는금속에칭방법
KR100743659B1 (ko) * 2006-06-30 2007-07-30 주식회사 하이닉스반도체 센스 앰프의 센싱 타이밍 제어 회로

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361018B2 (ja) * 1996-11-11 2003-01-07 株式会社東芝 半導体記憶装置
KR100258345B1 (ko) * 1996-11-28 2000-06-01 윤종용 파워라인의 배치구조를 개선한 반도체 메모리 장치
US6130470A (en) * 1997-03-24 2000-10-10 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall capacitors between storage nodes
US5844836A (en) * 1997-03-24 1998-12-01 Advanced Micro Devices, Inc. Memory cell having increased capacitance via a local interconnect to gate capacitor and a method for making such a cell
CA2217359C (en) * 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
JPH11306763A (ja) * 1998-04-23 1999-11-05 Nec Corp 半導体記憶装置
DE19907155A1 (de) * 1999-02-19 2000-08-31 Siemens Ag Integrierte Halbleiterspeicheranordnung mit Selbstpufferung von Versorgungsspannungen
KR100351054B1 (ko) * 2000-06-13 2002-09-05 삼성전자 주식회사 승압 전압 레벨 안정화 회로를 구비한 반도체 메모리장치
US6339541B1 (en) * 2000-06-16 2002-01-15 United Memories, Inc. Architecture for high speed memory circuit having a relatively large number of internal data lines
JP4195821B2 (ja) * 2003-02-26 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体集積回路の設計方法
JP2006100436A (ja) * 2004-09-28 2006-04-13 Toshiba Corp 半導体装置
JP4787592B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 システムｌｓｉ
KR100727411B1 (ko) * 2005-12-29 2007-06-13 삼성전자주식회사 오픈 비트라인 구조의 메모리 셀 어레이를 가지는 반도체메모리 장치의 승압전압 발생회로 및 승압전압 발생방법
KR100776738B1 (ko) * 2006-04-06 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치
US9196375B2 (en) * 2013-07-05 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor storage device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208782A (en) * 1989-02-09 1993-05-04 Hitachi, Ltd. Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement
JPH07114259B2 (ja) * 1989-10-19 1995-12-06 株式会社東芝 半導体記憶装置
US5040144A (en) * 1989-11-28 1991-08-13 Motorola, Inc. Integrated circuit with improved power supply distribution
JP2758504B2 (ja) * 1990-07-06 1998-05-28 松下電器産業株式会社 半導体記憶装置
JPH0562461A (ja) * 1991-04-09 1993-03-12 Mitsubishi Electric Corp 半導体記憶装置
KR940003410B1 (ko) * 1991-08-01 1994-04-21 삼성전자 주식회사 망사 구조의 전원선을 가지는 반도체 메모리 장치
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
JP2792795B2 (ja) * 1992-10-29 1998-09-03 三菱電機株式会社 半導体集積装置
KR970005691B1 (ko) * 1993-09-06 1997-04-18 삼성전자주식회사 전원노이즈감소를 위한 전원라인구조를 가지는 반도체칩

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100530242B1 (ko) * 1997-06-20 2006-01-27 인터내셔널 비지네스 머신즈 코포레이션 집적회로제조시감소된측벽축적을갖는금속에칭방법
KR100566410B1 (ko) * 1997-06-20 2007-08-16 엘피다 메모리 가부시키가이샤 반도체 집적회로
US6229753B1 (en) 1999-08-31 2001-05-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of accurate control of internally produced power supply potential
KR100743659B1 (ko) * 2006-06-30 2007-07-30 주식회사 하이닉스반도체 센스 앰프의 센싱 타이밍 제어 회로

Also Published As

Publication number Publication date
CN1134023A (zh) 1996-10-23
US5699289A (en) 1997-12-16
KR960030233A (ko) 1996-08-17
TW281767B (ja) 1996-07-21
KR100196017B1 (ko) 1999-06-15
CN1084516C (zh) 2002-05-08

Similar Documents

Publication Publication Date Title
JP4427847B2 (ja) ダイナミック型ｒａｍと半導体装置
US6031779A (en) Dynamic memory
JP3853513B2 (ja) ダイナミック型ｒａｍ
JP4632107B2 (ja) 半導体記憶装置
US7177215B2 (en) Semiconductor memory device operating at high speed and low power consumption
KR100196017B1 (ko) 반도체 기억 장치
US5691933A (en) Semiconductor memory device having improved bit line distribution
US20010046149A1 (en) Semiconductor storage device having arrangement for controlling activation of sense amplifiers
JP2977385B2 (ja) ダイナミックメモリ装置
JP3970396B2 (ja) 半導体記憶装置
JP2000077609A (ja) 半導体集積回路装置
US6292413B1 (en) Semiconductor device, semiconductor memory device and semiconductor integrated circuit device
JPH09134592A (ja) 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置
US5740113A (en) Semiconductor memory device
KR100283542B1 (ko) 입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에의해 클램프하는 반도체 기억 장치
JP3938803B2 (ja) ダイナミック型ｒａｍ
JP3364810B2 (ja) 半導体記憶装置
JP3028913B2 (ja) 半導体記憶装置
KR100231685B1 (ko) 반도체기억장치
JP4949451B2 (ja) ダイナミック型ｒａｍと半導体装置
JP3621250B2 (ja) 半導体記憶装置
JPH11126886A (ja) ダイナミック型ｒａｍ
JPH1186554A (ja) ダイナミック型ｒａｍ

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020531