KR100566410B1

KR100566410B1 - 반도체 집적회로

Info

Publication number: KR100566410B1
Application number: KR1019980023054A
Authority: KR
Inventors: 마사시 호리구치; 야스시 가와세; 다케사다 아키바; 요시노부 나카고메; 가즈히코 가지가야
Original assignee: 엘피다 메모리 가부시키가이샤
Priority date: 1997-06-20
Filing date: 1998-06-19
Publication date: 2007-08-16
Also published as: KR100530242B1; US6747509B2; US20040217776A1; KR19990007125A; KR19990007126A; US20020057129A1; JPH1117135A; US6339358B1; US6107869A; TW382802B; JP4056107B2; US7199648B2

Abstract

MOS트랜지스터의 서브임계값특성에 의한 누설전류를 저감하는 회로구성의 개량에 관한 것이고 소자가 미세화되고 또 동작전압이 정전압화된 반도체 집적회로에 관한 것으로서, 서브임계값전류저감을 위한 부전원배선상에서의 전압강하를 저감하여 논리회로의 동작속도의 저하를 방지할 수 있는 반도체 집적회로를 제공하기 위해서, 서브임계값전류의 저감대상으로 되는 MOS논리회로를 포함하는 직사각형영역의 한 변을 따라 주전원배선을 배치하고, 부전원배선은 상기 영역상을 상기 주전원배선과 직교하는 방향으로 여러개 배치하고, 부전원배선을 선택적으로 주전원배선과 도통시키는 스위치 MOS트랜지스터는 주전원배선에 대해 여러개 분산배치하는 구성으로 하였다.

이와 같은 구성으로 하는 것에 의해, 주전원배선에 대해 스위치 MOS트랜지스터를 분산배치하면 스위치 MOS트랜지스터를 1개소에 배치하는 경우에 비해 부전원배선의 등가배선저항을 작게 할 수 있다는 등의 효과가 얻어진다.

Description

반도체 집적회로

본 발명은 MOS트랜지스터의 서브임계값특성에 의한 누설전류를 저감하는 회로구성의 개량에 관한 것이고, 소자가 미세화되고 또 동작전압이 정전압화된 반도체 집적회로에 관한 것으로서, 예를 들면 기억용량이 256M∼1G비트이상의 대용량DRAM(Dynamic Random Access Memory) 등에 적용해서 유효한 기술에 관한 것이다.

고집적화가 현저한 반도체 집적회로, 예를 들면 DRAM은 소자의 미세화에 의해 그 동작전압은 2∼2. 5V와 같이 저전압화되고, 또 고속화를 위해서는 MOS트랜지스터의 임계값전압을 0. 15∼0. 2V(종래는 0. 4V정도)로 낮추는 것이 실행된다. 그렇게 하면, MOS트랜지스터의 서브임계값특성에 의한 누설전류(서브임계값전류)가 문제로 된다. 서브임계값전류라는 것은 게이트전압이 임계값전압이하이고 또한 표면이 약반전상태일 때 흐르도록 하는 누설전류이다.

서브임계값전류를 저감하는 것에 대해서는 일본국 특허공개공보 평성8- 138381호, 일본국 특허공개공보 평성6-232348호, 일본국 특허공개공보 평성6-203558호, 일본국 특허공개공보 평성5-210976호 및 일본국 특허공개공보 평성5-347550호에 개시되어 있다.

본 발명자는 이 서브임계값전류를 저감하는 회로(Subthreshold Current Reduction Circuit, 이하 SCRC라고 한다)를 DRAM에 적용하는 것에 대해 검토하였다.

본 발명자가 앞서 검토한 SCRC의 1예를 도시한 도 16에 있어서, CMOS인버터에 의해 대표되는 논리회로L1∼L4가 서브임계값전류를 저감하는 대상으로 된다. 서브임계값전류의 저감이 필요한 기간은 예를 들면 대기상태이고, 대기상태에 있어서 논리회로L1로의 입력신호IN은 로우레벨("L")로 된다. 이것에 의해, 대기상태에서 오프상태로 제어되어야 할 MOS트랜지스터Qn1, Qp2, Qn3, Qp4에 서브임계값전류가 발생하는 것을 억제하기 위해, 전원전압VDD가 공급되는 주전원배선ML1과 접지전압VSS가 공급되는 주전원배선ML2에 대해 부전원배선SL1, SL2가 마련되고, 주전원배선ML1과 부전원배선SL1 사이에 스위치SD가 마련되고, 주전원배선ML2와 부전원배선SL2 사이에 스위치SS가 마련된다. 스위치SD, SS는 대기상태에서 오프상태로 제어된다. 스위치SD, SS가 오프상태로 되면 부전원배선SL1의 전위는 주전원배선ML1의 전원전압VDD보다 저하하고, 부전원배선SL2의 전위는 주전원배선ML2의 접지전압VSS보다 상승한다. 이것에 의해, 각 논리회로L1∼L4에 있어서의 오프상태의 MOS트랜지스터Qn1, Qp2, Qn3, Qp4의 게이트와 소스 사이에 각각 역바이어스전압이 인가되고 서브임계값전류가 감소한다.

본 발명자는 상기 SCRC에 대해 검토한 결과 이하의 문제점을 발견하였다. SCRC의 제1 문제점은 전원배선 특히 부전원배선의 배선저항에 의한 전압강하이다. SCRC에서는 전원배선의 갯수가 4개로 배증(倍增)하므로, 레이아웃적으로 1개당 배선폭을 가늘게 하지 않으면 안되어 배선저항이 증대한다. 배선저항에 의해 전원전압VDD측의 부전원배선SL1의 전위가 저하하고 접지전압VSS측의 부전원배선SL2의 전위가 상승하면 동작가능상태에 있어서 논리회로의 동작속도가 저하한다.

제2 문제점은 스위치SS, SD의 점유면적이다. MOS반도체 집적회로에 있어서 상기 스위치SS, SD는 실제로는 MOS트랜지스터에 의해 실현된다. 논리게이트의 동작속도의 저하를 방지하기 위해서는 상기 스위치MOS트랜지스터가 온상태일 때의 저항을 가능한 한 작게 할 필요가 있다. 그를 위해서는 MOS트랜지스터의 채널폭을 크게 하지 않으면 안되어 레이아웃면적이 증대한다.

본 발명의 목적은 서브임계값전류저감을 위한 부전원배선상에서의 전압강하를 저감할 수 있고, 그것에 의해 논리회로의 동작속도의 저하를 방지할 수 있는 반도체 집적회로를 제공하는 것이다.

본 발명의 다른 목적은 대기시의 저소비전력과 동작시의 고속화가 가능한 반도체 집적회로를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 주전원배선과 부전원배선을 선택적으로 접속하는 스위치MOS트랜지스터를 1개의 주전원배선에 대해 분산해서 여러개 배치한다. 주전원배선, 부전원배선 및 스위치의 레이아웃은 다음과 같은 형태로 할 수 있다.

첫번째로, 서브임계값전류의 저감대상으로 되는 MOS논리회로를 포함하는 직사각형영역의 한 변을 따라 주전원배선을 배치하고, 부전원배선은 상기 영역상을 상기 주전원배선과 직교하는 방향으로 여러개 배치한다. 부전원배선을 선택적으로 주전원배선과 도통시키는 스위치MOS트랜지스터는 주전원배선에 대해 여러개 분산배치한다.

두번째로, 부전원배선을 상기 영역상에서 X방향 및 Y방향으로 교차 배치하고 교차점에서 결합해서 소위 메시형상으로 구성한다. 이 때, 주전원배선은 상기 영역의 1변을 따라 배치한다. 또는 상기 영역의 인접하는 2변을 따라 배치한다.

세번째로, 주전원배선과 부전원배선을 접속하는 스위치MOS트랜지스터를 주전원배선의 바로 아래의 영역에 배치한다.

상기 수단과 같이 주전원배선에 대해 상기 스위치MOS트랜지스터를 분산배치하면 스위치MOS트랜지스터를 1개소에 배치하는 경우에 비해 부전원배선의 등가배선저항을 작게 할 수 있다. 서브임계값전류의 저감대상으로 되는 MOS논리회로에서 가장 가까운 스위치MOS트랜지스터까지의 거리가 짧아지기 때문이다. 서브임계값전류의 저감대상으로 되는 MOS논리회로가 상기 직사각형내에 분산되어 있는 경우, 직사각형영역의 짧은 변방향으로 부전원배선을 부설하면 1개의 부전원배선의 길이는 고작 직사각형영역의 짧은 변의 길이로 되고 부전원배선의 저항성분은 더욱 작아진다. 또, 부전원배선을 메시형상으로 구성하고 직사각형영역의 인접하는 2변을 따른 주전원배선의 2방향에서 전류가 공급되도록 하면 부전원배선의 등가배선저항은 더욱 작아진다.

부전원배선의 등가저항이 작아지면, 상기 MOS논리회로의 동작가능상태에 있어서 부전원배선상에서의 전압강하가 작아진다. 따라서, 서브임계값전류의 저감을 실행해도 상기 MOS논리회로의 동작속도의 저하를 억제할 수 있다. 또, 대기시에 있어서의 반도체 집적회로의 저소비전력을 촉진할 수 있다.

상기에 있어서 상기 주전원배선이 상대적으로 레벨이 높은 제1 전원전압이 공급되는 제1 주전원배선과 상대적으로 레벨이 낮은 제2 전원전압이 공급되는 제2 주전원배선을 포함할 때, 상기 동작정지상태에 있어서 상기 MOS논리회로 내부에서 오프상태로 억제되는 p채널형 MOS트랜지스터의 소스에 결합된 부전원배선은 상기 스위치MOS트랜지스터를 거쳐 상기 제1 주전원배선에 접속된다. 또, 상기 동작정지상태에 있어서 상기 MOS논리회로 내부에서 오프상태로 억제되는 n채널형 MOS트랜지스터의 소스에 결합된 부전원배선은 상기 스위치MOS트랜지스터를 거쳐 상기 제2 주전원배선에 접속된다. p채널형 MOS트랜지스터의 캐리어의 전도도는 n채널형 MOS트랜지스터의 대략 1/3이다. 따라서, CMOS회로 등에 있어서 p채널형 MOS트랜지스터의 채널폭은 n채널형 MOS트랜지스터의 3배로 된다. 이것에 의해, 서브임계값전류의 발생률은 n채널형 MOS에 비해 p채널형 MOS트랜지스터 쪽이 많아진다. 따라서, 서브임계값전류저감을 위한 대책을 n채널형 및 p채널형 쌍방의 MOS트랜지스터에 대해 실시할 수 없는 경우에는 p채널형 MOS트랜지스터에 대해 상기 대책을 실시하는 것이 득책(得策)이다.

DRAM 등의 메모리에서는 일반적으로 워드선 선택레벨로서 전원전압을 승압한 전압을 사용하는 경우가 많다. 이와 같은 승압전압을 동작전원으로 하는 MOS논리회로를 구성하는 MOS트랜지스터는 그 밖의 회로부분의 MOS트랜지스터에 비해 동작전원전압이 높지만, 임계값전압은 다른 회로에 포함되는 MOS트랜지스터와 동일하게 되는 일이 많다. 이것은 제조프로세스를 간소화하기 위함이다. 그렇게 하면 승압전압을 동작전원으로 하는 MOS트랜지스터의 임계값전압은 동작전원에 대해 상대적으로 작아지는 것과 등가이다. 이것은 서브임계값전류의 증가경향을 의미한다. 이 점을 고려한 본원 발명에 의한 반도체 집적회로는 선택단자에 워드선이 결합된 다수의 메모리셀을 포함하고 어레이형상으로 배치된 여러개의 메모리매트, 상기 어레이형상으로 배치된 메모리매트 사이에 규칙적으로 배치되고 워드선을 선택적으로 구동하는 워드드라이버, 상기 어레이형상으로 배치된 메모리매트 사이에 규칙적으로 배치되고 상기 워드드라이버에 워드선 구동전압을 공급하는 여러개의 MOS논리회로, 상기 여러개의 MOS논리회로의 전원단자에 접속됨과 동시에 X, Y방향에 배치되고 교차위치에 결합점을 갖는 X방향 부전원배선 및 Y방향 부전원배선, 상기 X방향 부전원배선 또는 Y방향 부전원배선의 적어도 한쪽의 부전원배선의 부설방향에 배치된 주전원배선 및 상기 X방향 부전원배선과 Y방향 부전원배선 중에서 선택된 전부 또는 일부의 여러개의 부전원배선을 개별적으로 주전원배선에 접속하는 여러개의 스위치MOS트랜지스터를 포함하고, 상기 MOS논리회로의 대기상태에 있어서 상기 스위치 MOS트랜지스터가 오프상태로 되고, 상기 MOS논리회로의 동작가능상태에 있어서 상기 스위치 MOS트랜지스터가 온상태로 되는 것이다. 상기 주전원배선에는 승압전압이 공급된다. 상기 동작정지상태는 예를 들면 칩비선택상태에 호응해서 지시된다.

상기 주전원배선에 승압전압이 공급될 때 상기 부전원배선에 소스가 결합되고, 상기 MOS논리회로 내부의 p채널형 MOS트랜지스터의 웰영역에 상기 승압전압을 공급할 수 있다. 이것에 의해, 상기 p채널형 MOS트랜지스터의 임계값전압이 높아지는 경향을 취하고 이 점에 있어서도 서브임계값전류를 저감한다.

상기 워드드라이버는 여러개의 워드드라이버 단위로 공통의 메인워드선에서 선택신호를 받고, 상기 MOS논리회로는 상기 여러개의 워드드라이버중에서 1개를 선택하기 위한 디코드신호에 따라 상기 워드드라이버에 상기 부전원배선의 워드선 구동레벨을 공급한다. 메인워드선은 여러개의 워드드라이버마다 배치되므로 메인워드선의 간격은 비교적 넓고 그 사이에 상기 부전원배선을 배치한다. 즉, 상기 부전원배선을 상기 메인워드선과 동일한 배선층에 형성한다. 이것에 의해, 부전원배선의 증가에 의해서도 칩면적은 커지지 않는다.

도 1에는 반도체 집적회로에 있어서의 서브임계값전류 저감을 위한 SCRC의 1예가 도시된다. 동일 도면에 도시되는 회로는 예를 들면 256M∼1G비트이상의 DRAM 등과 같이 고집적화를 위해 미세화된 소자의 내압의 점이나 동작의 고속화의 점에서 회로의 동작전압을 1. 5V∼2V정도로 낮춘 반도체 집적회로의 일부이다. 도 1에 있어서, (1)로 표시된 직사각형영역은 서브임계값전류의 저감대상으로서 주목된 MOS논리회로(2)가 배치된 영역이다. 이 직사각형영역(1)에는 실제는 그 밖의 회로소자도 배치되어 있지만, 그들에 대해서는 도시를 생략하고 있다.

여기에서는 상기 MOS논리회로(2)는 특히 제한되지는 않지만 p채널형 MOS트랜지스터Mp1과 n채널형 MOS트랜지스터Mn2로 이루어지는 CMOS인버터로 된다. 이하, MOS논리회로(2)를 CMOS인버터(2)라고도 한다. 이하, CMOS인버터(2)는 반도체 집적회로의 대기상태(wait or standby state)에 있어서 입력신호IN이 하이레벨로 고정되고, 이것에 의해 상기 CMOS인버터(2)의 출력을 받는 회로의 상태를 고정하도록 되어 있다. 상기 CMOS인버터(2)는 상기 직사각형영역(1)에 매트릭스형상으로 배치되어 있다.

상기 직사각형형상(1)의 긴변을 따라 X방향 주전원배선(3), (4)가 배치되어 있다. X방향 주전원배선(제1 X방향 주전원배선)(3)에는 상대적으로 레벨이 높은 2V와 같은 전원전압VDD가 공급되고, X방향 주전원배선(제2 X방향 주전원배선)(4)에는 상대적으로 레벨이 낮은 0V와 같은 접지전압VSS가 공급된다. 상기 직사각형영역(1)상에는 상기 주전원배선(3), (4)와 교차하는 방향으로 여러개의 부전원배선(5), (6)이 배치되어 있다. 한쪽의 부전원배선(제1 Y방향 부전원배선)(5)는 p채널형 스위치 MOS트랜지스터(7)을 거쳐 상기 주전원배선(3)에 결합되고, 다른쪽의 부전원배선(제2 Y방향 부전원배선)(6)은 상기 주전원배선(4)에 직접 결합되어 있다. 상기 스위치MOS트랜지스터(7)은 제어신호ψD에 의해 온/오프된다.

상기 CMOS인버터(2)는 부전원배선(5), (6)에서 동작전원을 얻는다. 부전원배선(5)에 공급되는 전압을 전원전압VDD와 구별하기 위해 전압VDT라 한다. 반도체 집적회로의 동작상태에 있어서 상기 스위치MOS트랜지스터(7)은 온상태로 된다. 이것에 의해, 부전원배선(5)의 전압VDT는 대략 전원전압VDD와 동일하게 된다. 이것에 의해, CMOS인버터(2)는 전원전압VDD와 접지전압VSS를 동작전원으로서 동작된다.

반도체 집적회로의 대기상태에 있어서 상기 CMOS인버터(2)의 입력IN은 대략 전원전압VDD와 동일한 하이레벨로 고정된다. 이 때, 신호ψD도 하이레벨로 되고 스위치 MOS트랜지스터(7)은 오프상태로 된다. 그렇게 하면 부전원배선(5)의 전압VDT는 주전원배선(3)의 전원전압VDD보다 낮아진다. 이것에 의해, CMOS인버터(2)를 구성하는 p채널형 MOS트랜지스터Mp1의 소스전압이 게이트전압보다 저하한 역바이어스전압상태로 되고, 서브임계값전류의 발생을 방지하거나 또는 서브임계값전류의 발생을 저감할 수 있다. 반도체 집적회로가 대기상태에서 동작가능상태로 되면 이것과 동기해서 제어신호ψD가 로우레벨로 된다.

상기 SCRC의 구성은 주전원배선(3), (4)에 대해 스위치 MOS트랜지스터(7)이 분산배치되어 있다. 도 16에 도시되는 바와 같이, 스위치 MOS트랜지스터를 1개소에 집중배치하는 경우에 비해 부전원배선(5), (6)의 등가배선저항을 작게 할 수 있다. CMOS인버터(2)에서 가장 가까운 스위치 MOS트랜지스터(7)까지의 거리가 짧아지기 때문이다. 도 1과 같이 직사각형영역(1)의 짧은 변방향에 부전원배선(5), (6)이 부설되어 있으므로, 1개의 부전원배선(5), (6)의 길이는 고작 직사각형영역(1)의 짧은 변의 길이로 되고 개개의 부전원배선(5), (6)의 저항값은 더욱 작아진다. 마찬가지로, 부전원배선(5), (6)의 기생용량성분도 작게 할 수 있다.

이와 같이 부전원배선(5), (6)의 등가저항이 작아지면 상기 CMOS인버터(2)의 동작가능상태에 있어서 부전원배선(5)상에서 전압VDT가 전원전압VDD에서 바람직하지 않게 강하하거나 부전원배선(6)의 전압이 접지전압VSS에서 바람직하지 않게 상승하는 사태를 저감할 수 있다. 따라서, 서브임계값전류의 저감을 실행해도 반도체 집적회로의 동작상태에 있어서 상기 CMOS인버터(2)의 동작속도가 저하하는 것을 억제할 수 있다. 또, 부전원배선(5), (6)의 기생용량성분(배선용량성분)이 저감되고 있으므로 상기 스위치 MOS트랜지스터(7)이 온되었을 때 부전원배선(5)의 전압VDT가 전원전압VDD로 회복하는 시간을 단축할 수 있다. 따라서, 반도체 집적회로의 대기상태에서 동작가능상태로의 천이시간의 단축에도 기여한다. 그리고, CMOS인버터(2)에 의해 서브임계값전류가 발생하는 것을 방지하거나 또는 저감할 수 있으므로, 반도체 집적회로의 대기시에 있어서의 불필요한 전력소비도 억제할 수 있다.

도 1의 구성에 있어서 상기 스위치 MOS트랜지스터(7)의 오프상태에 있어서 주전원배선(3)에서 부전원배선(5)로는 MOS트랜지스터(7)의 누설전류가 공급되므로, 부전원배선(5)의 레벨이 이상(異常)으로 저하하는 일은 없다. 부전원배선의 레벨이 너무 낮아지면 부전원배선(5)의 전압VDT를 전원전압VDD로 회복시키는 시간이 길어진다. 반도체 집적회로의 대기시에 있어서의 부전원배선(5)의 레벨저하를 비교적 작게 하기 위해서는 도 2에 예시되는 바와 같이 고저항소자(8)을 상기 스위치 MOS트랜지스터(7)에 병렬배치하는 것이 가능하다.

도 3에는 접지전압VSS측의 부전원배선(6)과 주전원배선(4) 사이에 n채널형 스위치 MOS트랜지스터(9)를 배치했을 때의 예가 도시된다. 이 예는 반도체 집적회로의 대기상태에 있어서 CMOS인버터(2)의 입력IN이 로우레벨로 고정되는 경우를 상정하고 있다. 이것에 의해, 대기상태에 있어서 스위치 MOS트랜지스터(9)는 오프상태로 되고, 부전원배선(6)의 전압VST는 접지전압VSS보다 레벨이 높게 된다. 그 결과, CMOS인버터(2)를 구성하는 n채널형 MOS트랜지스터Mn2의 소스전압이 게이트전압보다 높게 된 역바이어스전압상태로 되고, 상기 MOS트랜지스터Mn2에 있어서의 서브임계값전류의 발생을 방지하거나 또는 서브임계값전류의 발생을 저감할 수 있다. 주전원배선(3), (4)와 부전원배선(5), (6)의 레이아웃에 관해서 얻어지는 효과는 도 1의 경우와 동일하다.

도 4에는 대기상태에 있어서의 서브임계값전류의 저감대책으로 되는 MOS논리회로가 2개의 CMOS인버터(2a), (2b)의 직렬회로인 경우의 예가 도시된다. 도 4의 구성은 도 1과 도 3을 조합한 회로구성으로 된다. 즉, 주전원배선(3)에 대해 부전원배선(5a), (5b)가 직교배치되고, 주전원배선(4)에 대해 부전원배선(6a), (6b)가 직교배치되어 있다. 전원전압VDD측의 한쪽의 부전원배선(5a)는 상기 스위치 MOS트랜지스터(7)를 거쳐 주전원배선(3)에 접속되고, 다른쪽의 부전원배선(5b)는 직접 주전원배선(3)에 접속된다. 접지전압VSS측의 한쪽의 부전원배선(6a)는 직접 주전원배선(4)에 접속되고, 다른쪽의 부전원배선(6b)는 상기 스위치 MOS트랜지스터(9)를 거쳐 주전원배선(4)에 접속된다. 전단의 CMOS인버터(2a)는 부전원배선(5a), (6a)의 전압VDT, VSS를 동작전원으로 해서 동작된다. 후단의 CMOS인버터(2b)는 부전원배선(5b), (6b)의 전압VDD, VST를 동작전원으로 해서 동작된다. 따라서, 반도체 집적회로의 대기상태에 있어서 CMOS인버터(2a)의 p채널형 MOS트랜지스터Mp1 및 CMOS인버터(2b)의 n채널형 MOS트랜지스터Mn2의 서브임계값전류의 발생이 억제된다.

도 5에는 도 4에 있어서의 접지전압VSS측의 부전원배선(6a), (6b)를 1개로 접합한 예가 도시되어 있다. 즉, 도 4에 있어서의 부전원배선(6b)와 스위치 MOS트랜지스터(9)를 폐지하고, 후단의 CMOS인버터(2b)의 n채널형 MOS트랜지스터Mn2를 상기 부전원배선(6b)에 결합한다. 이 구성에서는 후단의 CMOS인버터(2b)의 n채널형 MOS트랜지스터Mn2에 대한 서브임계값전류의 저감은 실시되고 있지 않다. 여기에서, p채널형 MOS트랜지스터의 캐리어의 전도도는 n채널형 MOS트랜지스터의 대략 1/3이다. 따라서, CMOS회로 등에 있어서 p채널형 MOS트랜지스터의 채널폭은 n채널형 MOS트랜지스터의 3배로 된다. 이것에 의해, 서브임계값전류의 발생률은 n채널형 MOS트랜지스터에 비해 p채널형 MOS트랜지스터 쪽이 많아진다. 따라서, 도 5와 같이 전단의 CMOS인버터(2a)의 p채널형 MOS트랜지스터Mp1에 대해서만 서브임계값전류저감을 위한 대책을 강구하면, 대기시에 있어서의 저소비전력의 목적은 어느 정도 달성할 수 있다. 도 5의 구성은 도 4의 구성과 비교하면, 대기시의 저소비전력화는 떨어지지만 회로구성 또는 칩점유면적은 도 4에 비해 축소되어 있다.

도 6에는 주전원배선을 직사각형영역의 짧은 변을 따라 배치한 경우의 예가 도시된다. 이 경우에는 부전원배선(5), (6)은 직사각형영역(1)의 긴변방향을 향해 배치된다. 도 1의 구성에 비해 부전원배선(5), (6)은 길어지지만 주전원배선(3), (4)는 짧아진다. 주전원배선(3), (4)가 짧아지므로 상기 배선(3), (4)가 배선영역을 점유하는 면적은 도 1에 비해 절약할 수 있다. 단, 동작가능상태에 있어서의 부전원배선(5), (6)에서의 불필요한 전압강하는 도 1에 비해 도 4 쪽이 커진다.

도 7에는 부전원배선을 메시형상으로 배치한 예가 도시된다. 도 7에 도시되는 CMOS인버터(2)는 도 1과 마찬가지로 반도체 집적회로의 대기상태에 있어서 입력IN이 하이레벨로 고정된다.

상기 직사각형영역(1)의 서로 인접하는 2변을 따라 X방향 주전원배선(3x), (4x)와 Y방향 주전원배선(3y), (4y)가 배치되어 있다. 상기 주전원배선(3x) 및 (3y)는 서로 결합되고 전원전압VDD가 공급된다. 또, 상기 주전원배선(4x) 및 (4y)는 서로 결합되고 접지전압VSS가 공급된다.

상기 직사각형영역(1)에는 여러개의 X방향 부전원배선(5x), (6x)가 일정간격으로 교대로 X방향에 배치되고, 여러개의 Y방향 부전원배선(5y), (6y)가 일정간격으로 교대로 Y방향에 배치되어 있다. X방향 부전원배선(5x)와 Y방향 부전원배선(5y)는 교차점위치에서 결합되고, 마찬가지로 X방향 부전원배선(6x)와 Y방향 부전원배선(6y)는 교차점위치에서 결합되어 있다. 상기 MOS논리회로로서의 CMOS인버터(2)의 p채널형 MOS트랜지스터Mp1 및 n채널형 MOS트랜지스터Mn2는 X방향 부전원배선(5x), (6x)에 직접 결합되어 있다.

상기 X방향 부전원배선(5x)는 Y방향에 배열된 p채널형 스위치 MOS트랜지스터(7y)를 거쳐 Y방향 주전원배선(3y)에 결합되고, 상기 Y방향 부전원배선(5y)는 X방향에 배열된 p채널형 스위치 MOS트랜지스터(7x)를 거쳐 X방향 주전원배선(3x)에 결합된다. 접지전압VSS측의 주전원배선(4x), (4y)는 상기 부전원배선(6y), (6x)에 직결되어 있다.

상기 스위치 MOS트랜지스터(7x), (7y)는 상기 제어신호ψD에 의해 스위치 제어되고, 반도체 집적회로의 대기상태에 있어서 오프상태로 되고 반도체 집적회로의 동작가능상태에 있어서 온상태로 된다.

상기 구성에 있어서 부전원배선(5x), (5y), (6x), (6y)의 레이아웃형태는 2가지이다. 첫번째는 전원전압측의 부전원배선(5x) 및 (5y)에 1개의 배선층(예를 들면 제3층째의 금속배선층)을 사용하고, 접지전압측의 부전원배선(6x), (6y)에 다른 배선층(예를 들면 제2층째의 금속배선층)을 사용하는 방법이다. 두번째는 Y방향(종방향)의 부전원배선(5y), (6y)에 1개의 배선층(예를 들면 제3층째의 금속배선층)을 사용하고, X방향(횡방향)의 부전원배선(5x), (6x)에 다른 배선층(예를 들면 제2층째 의 금속배선층)을 사용하는 방법이다. 후자의 경우는 부전원배선(5x)와 (5y)의 교점 및 (6x)와 (6y)의 교점에 스루홀을 마련해서 배선끼리를 접속하게 된다.

상기의 예에서는 교차위치에서 서로 결합된 부전원배선(5x), (5y)에는 2방향에서 스위치 MOS트랜지스터(7x), (7y)를 거쳐 전류가 공급되므로, 도 1의 구성에 비해 부전원배선(5x), (5y)의 등가적인 저항성분이나 용량성분을 작게 할 수 있다. 따라서, 동작가능상태에 있어서의 CMOS인버터(2)의 고속동작 및 대기상태에서 동작가능상태에 도달할 때까지의 시간단축을 더욱 향상시킬 수 있다. 그 밖의 작용 및 효과는 도 1의 경우와 마찬가지이므로 그 상세한 설명은 생략한다.

도 8에는 레이아웃상의 제약에 의해 도 7의 구성을 간략화한 구성이 도시된다. 도 7에 도시되는 바와 같이 스위치 MOS트랜지스터(7x), (7y)는 부전원배선(5x), (5y)마다 마련하는 것이 이상적이지만, 레이아웃상의 제약 등에 의해 그것이 불가능할 때는 도 7의 구성의 일부를 생략할 수 있다. 예를 들면, 도 8에 도시되는 바와 같이 주전원배선(3x), (4x)를 1방향에만 마련하고, 스위치 MOS트랜지스터(7x)를 부전원배선(5y)의 1개 걸러 마련한다. 이 때, 부전원배선은 도 7과 같이 (5x), (6x), (5y), (6y)에 의해 상기 메시형상으로 구성한다. 부전원배선(5x), (6x), (5y), (6y)가 메시형상으로 구성되어 있으므로 스위치 MOS트랜지스터(7x)의 수가 적어도 CMOS인버터(2)로의 전류공급경로가 다수 확보되는 것에 의해, 도 1의 구성과 비교해도 부전원배선의 등가적인 저항성분이나 용량성분은 그다지 커지지 않는다.

도 9에는 상기 스위치 MOS트랜지스터(7)의 레이아웃의 1예가 도시된다. 스위치 MOS트랜지스터(7)은 주전원배선(3)의 바로 아래의 영역에 형성되어 있다. 스위치 MOS트랜지스터(7)에 있어서, S는 소스, D는 드레인, G는 게이트이다.

이와 같이 스위치 MOS트랜지스터(7)을 주전원배선(3)의 바로 아래에 형성하는 것에 의해 칩면적을 절약할 수 있다. 바꿔 말하면, 칩면적을 증가시키지 않고 비교적 큰 사이즈의 스위치 MOS트랜지스터(7)을 배치할 수 있다. 또한, 주전원배선(3x)에 대한 스위치 MOS트랜지스터(7x)의 배치와 주전원배선(3y)에 대한 스위치 MOS트랜지스터(7y)의 배치에 대해서도 마찬가지로 구성할 수 있다.

도 10에는 본 발명을 적용한 DRAM의 전체적인 블럭도가 도시된다. 동일 도면에 도시되는 DRAM은 단결정 실리콘과 같은 1개의 반도체기판(10)에 형성되어 있다. 도 10에 도시되는 회로블럭배치는 DRAM의 레이아웃예에 입각하고있다. 반도체기판(10)의 중앙부에 주변회로(14)가 배치되고, 그의 상하에는 다수의 메모리 어레이부(11), 컬럼디코더부(13), 로우디코더부(12), 주변회로부(15) 및 주변회로부(16)이 배치되어 있다.

메모리어레이부(11)에는 다이나믹형 메모리셀이 다수 매트릭스 배치되어 있다. 로우디코더부는 로우어드레스신호를 디코드해서 메모리셀의 선택단자에 결합된 워드선을 선택하기 위한 선택신호를 생성한다. 컬럼디코더부(13)은 컬럼어드레스신호를 디코드하고 상기 메모리셀의 데이타입출력단자가 결합된 비트선을 선택한다. 주변회로부(14), (15), (16)은 어드레스 입력버퍼, 데이타입출력버퍼 및 타이밍컨트롤러 등을 포함하고, DRAM의 전체적인 제어를 실행한다.

이 DRAM에 있어서 상기 서브임계값전류저감을 위한 SCRC가 적용된 회로는 메모리어레이부(11)에 배치되어 있다. 이 예에 있어서, SCRC를 적용하는 회로의 고전위측 전원은 워드선 구동용 승압전압VPP이다. 승압전압VPP는 전원전압VDD에 상당하는 외부전원을 승압회로(20)에 의해 상승해서 형성한다. 이 승압회로(20)은 주변회로부(14)에 배치되어 있다. 상기 승압전압VPP가 공급되는 상기 주전원배선과 SCRC용 스위치 MOS트랜지스터는 도 10의 로우디코더회로부(12) 및 주변회로부(14)내에 도시된 빗금친 영역(22), (21)에 형성되어 있다. 메모리어레이부(11)의 상층에는 상기 부전원배선이 메시형상으로 배선되어 있다. 이들 구성에 대해서는 나중에 상세하게 설명한다.

주전원배선과 스위치 MOS트랜지스터의 배치는 상기에 한정되지 않고 주변회로부(15), (16)내, 컬럼디코더부(13)내 및 반도체기판(10)의 둘레가장자리부에 배치하면, 메시형상의 부전원배선으로 4방향에서 전류를 공급하는 것이 가능하게 되고 부전원배선의 등가배선저항 및 등가적인 용량성분을 더욱 작게 할 수 있다.

도 11에는 상기 메모리어레이부(11)의 1예가 도시된다. 메모리어레이부(11)은 메모리매트(30), 센스앰프부(SA)(32), 서브워드드라이버부(SWD)(31) 및 MOS논리회로(33)이 어레이형상으로 다수 규칙적으로 배치되어 있다. 상기 MOS논리회로(33)은 서브워드드라이버부(31)에 승압전압VPP를 구동전압으로서 공급한다.

메모리매트(30)에는 다이나믹형 메모리셀이 다수 매트릭스 배치되어 있다. 센스앰프부(32)는 메모리셀의 데이타입출력단자가 결합된 상보비트선쌍에 폴디드비트선(folded bit line)형식으로 결합된 센스앰프를 다수 포함한다. 서브워드드라이버부(31)은 메모리셀의 선택단자가 결합된 서브워드선을 선택적으로 선택레벨로 구동하는 서브워드드라이버를 다수 포함하고 있다.

서브워드드라이버부(31) 및 MOS논리회로(33)의 구성에 대해서는 나중에 상세하게 설명하겠지만, 서브워드드라이버부(31)이 서브워드선으로 출력하는 선택레벨은 MOS논리회로(33)을 거쳐 공급되고 그 선택레벨은 상기 승압전압VPP이다. MOS논리회로(33)을 구성하는 MOS트랜지스터의 임계값전압은 메모리어레이부(11)의 그 밖의 MOS트랜지스터와 동일하게 되어 있다. 따라서, 상기 MOS논리회로(33)의 고전위측 동작전원(승압전압VPP)는 메모리 어레이부(11)의 그 밖의 MOS트랜지스터에 비해서 레벨이 높게 된다. 바꿔 말하면, MOS논리회로(33)을 구성하는 MOS트랜지스터의 전원전압에 대한 임계값전압은 메모리어레이부(11)에 있어서의 그 밖의 MOS트랜지스터에 비해 상대적으로 작게 된다. 또, 메모리어레이부(11)에 있어서 전원에 결합된 MOS트랜지스터를 포함하는 회로중 상기 MOS논리회로(33)의 수가 그 대부분을 차지하고 있다.

상기 사정을 고려해서 이 예에서는 상기 MOS논리회로(33)에 포함되는 CMOS인버터를 SCRC의 대상으로 한다. 도 11의 DRAM의 대기상태 예를 들면 칩비선택상태에 있어서 MOS논리회로(33)에 포함되는 CMOS인버터의 입력은 하이레벨로 고정된다(상기 CMOS인버터의 p채널형 MOS트랜지스터가 오프상태로 된다). 즉, MOS논리회로(33)에 포함되는 CMOS인버터에 대한 SCRC구성은 고전위측 전원에 대해 실시된다. 도 11의 MOS논리회로(33)에 포함되는 CMOS인버터로의 동작전원의 공급에는 도 7의 구성을 적용한다. 도 11에는 MOS논리회로(33)에 포함되는 CMOS인버터로의 고전위측전원의 공급경로만이 대표적으로 도시되어 있다.

도 11에 있어서 메모리어레이부(11)이 직사각형영역으로 되고, (43x)는 메모리 어레이부(11)의 X방향에 배치된 X방향 주전원배선, (43y)는 Y방향에 배치된 Y방향 주전원배선이고, 그들에는 상기 승압회로(20)에서 출력되는 승압전압VPP가 공급된다. (45y)는 메모리어레이부(11)상에서 Y방향에 배치된 Y방향 부전원배선, (45x)는 메모리어레이부(11)상에서 X방향에 배치된 X방향 부전원배선이다. X방향 부전원배선(45x)와 Y방향 부전원배선(45y)는 교차위치에서 서로 결합되어 있다. X방향 부전원배선(45x)는 스위치 MOS트랜지스터(47y)를 거쳐 주전원배선(43y)에 결합되고, Y방향 부전원배선(45y)는 스위치 MOS트랜지스터(47x)를 거쳐 주전원배선(43x)에 결합된다. 스위치 MOS트랜지스터(47x), (47y)는 DRAM의 1대기상태에 있어서 오프상태로 된다. VPT는 부전원배선(45x), (45y)의 전압을 의미한다. 따라서, DRAM의 대기상태에 있어서 전압VPT는 승압전압VPP보다 낮게 된다. DRAM의 동작가능상태에 있어서 전압VPT는 승압전압VPP로 된다. 이 메시형상 부전원배선망을 사용한 SCRC구성의 기본적인 작용효과는 도 7에서 설명한 내용과 동일하므로 그 상세한 설명은 생략한다.

도 12에는 DRAM의 주워드선 및 부워드선 구조의 회로형식이 도시되어 있다. MWB는 메인워드선, SW는 서브워드선이다. 메인워드선MWB는 횡방향에 배치된 여러개의 메모리매트(30)에 공통화된다. 서브워드선SW는 메모리매트(30)마다 다수 배치되어 있다. 서브워드선SW의 선택에 사용되는 신호는 메인워드선MWB에 전달되는 선택신호와 프리디코드신호FXB0∼FXB7로 된다. 1개의 메모리매트(30)에 있어서 상기 프리디코드신호는 FXB0, FXB2, FXB4, FXB6의 조와 FXB1, FXB3, FXB5, FXB7의 조로 나누어 사용되고, 메모리매트(30)의 좌우에서 각각 4개를 1단위로 하는 서브워드드라이버(51)에 개별적으로 공급된다. 메인워드선MWB는 여기의 메모리매트(30)에 있어서 4개를 1단위로 하는 서브워드드라이버(51)에 공통접속된다. 선택레벨로 구동된 메인워드선MWB는 개개의 메모리매트에 있어서 좌우에서 8개 1조의 서브워드선SW의 1조를 선택하고, 프리디코드신호FXB0∼FXB7는 8개 1조의 서브워드선SW중에서 1개의 서브워드선SW를 선택하는 신호로 간주할 수 있다. 또한, 상기 프리디코드신호FXB0∼FXB7는 상기 주변회로(14)에 포함되는 도시를 생략하는 프리디코더에서 출력된다. 프리디코더는 어드레스신호의 일부를 디코드해서 상기 프리디코드신호FXB0∼FXB7을 생성한다. 또한, 주워드선 및 부워드선구조 즉 계층화워드선방식에 대한 상세는 예를 들면 ESSCIRC Dig. Tech. Papers, Sep. 1992, pp. 131-134에 기재되어 있다.

도 13에는 상기 로우디코더부(12)의 상세한 1예가 도시된다. 로우디코더부(12)는 좌우의 메모리어레이부(11)에 공통으로 이용된다. 매트선택회로(50)은 어드레스신호의 일부를 이용해서 좌우 1쌍의 메모리매트(30)을 선택한다. 로우디코더부(55)는 어드레스신호의 일부를 디코드해서 메인워드선MWB의 선택신호를 생성한다. 메인워드드라이버부(52)는 메인워드선MWB마다 메인워드드라이버(520)을 갖고, 개개의 메인워드드라이버(520)에는 상기 메인워드선의 선택신호가 1대1 대응으로 공급된다.

도 11에 도시되는 상기 부전원배선(45y)는 제3층째의 금속배선층(컬럼디코더부(13)의 출력선과 동일층의 배선층)을 사용하고, X방향의 부전원배선(45x)는 제2층째의 금속배선층(메인워드선MWB와 동일층의 배선층)을 사용하고 있다. 컬럼디코더부(13)의 출력선이나 메인워드선의 배선피치는 배선의 최소가공치수에 비해 여유가 있는 것이 보통이다. 도 12에 따르면, 메인워드선MWB는 8개의 서브워드선SW마다 배치되어 있고, 서브워드선SW는 예를 들면 폴리실리콘 배선층 등에 의해 구성되어 있기 때문이다. 또, 컬럼디코더의 출력선은 단수 또는 복수의 상보비트선마다 배치되기 때문이다. 따라서, 새로운 배선층을 추가하거나 부전원배선 전용의 영역을 특별히 마련하지 않아도 부전원배선(45x), (45y)를 배선할 수 있다. 부전원배선(45x)와 (45y)는 스루홀에 의해 접속되어 있다. 따라서, 제조공정수나 칩사이즈를 증가시키지 않고 부전원배선(45x), (45y)를 메모리어레이부(11)에 메시형상으로 배치할 수 있다. 이것에 의해, 상술한 바와 마찬가지로 부전원배선의 전압강하를 저감하고 회로동작의 고속화를 도모할 수 있다. 도 11에는 도시되어 있지 않지만 접지전압VSS측의 부전원배선에 대해서도 마찬가지이다.

도 14에는 상기 서브워드드라이버부(31) 및 MOS논리회로(33) 주변의 회로구성이 도시된다. MOS논리회로(33)은 서브워드드라이버(51)에 동작전원을 공급하는 CMOS인버터(50)을 갖는다. CMOS인버터(50)은 서브디코드신호FX0B, FX2B, …를 반전해서 신호FX0, FX2, …를 생성한다. 상기 신호FX0B, FX2B, …, FX0, FX2, …의 하이레벨은 모두 승압전압VPP이고, 로우레벨은 접지전압VSS이다. CMOS인버터(50)은 p채널형 MOS트랜지스터Mp3과 n채널형 MOS트랜지스터Mn4에 의해 구성된다.

서브워드드라이버(51)은 p채널형 MOS트랜지스터Mp5와 n채널형 MOS트랜지스터Mn6, Mn7에 의해 NOR게이트로서 구성되어 있다. MOS트랜지스터Mn7의 게이트에는 대응하는 프리디코드신호FX0B, FX2B, …이 공급되고, MOS트랜지스터Mp5, Mn6의 게이트에는 대응되는 메인워드선MWB가 결합된다. 서브워드드라이버(51)은 그것에 대응되는 메인워드선MWB가 로우레벨이고, 그것에 대응되는 신호FX0B, FX2B, …이 로우레벨(FX0, FX2, …은 하이레벨)일 때로 한정되고, 서브워드선SW를 승압전압VPP와 동일한 전압VPT로 구동한다. 전압VPT는 CMOS인버터(50)에 있어서의 하이레벨의 출력FX0, FX2, …으로서 서브워드드라이버(51)에 공급된다.

DRAM의 대기상태에서는 신호FX0B, FX2B, …은 하이레벨(=VPP)로 되고, FX0, FX2, …은 로우레벨로 된다. 그 때문에, CMOS인버터(50)을 구성하는 p채널형 MOS트랜지스터Mp3에는 서브임계값전류가 흐르려고 한다. 이 때, 상기 MOS트랜지스터Mp3의 소스는 서브전원배선(45x)에 접속되고, 서브전원배선(45x)는 스위치 MOS트랜지스터(47y)를 거쳐 주전원배선(43y)에 접속되어 있다. 대기상태에 있어서도 주전원배선(43y)에는 승압전압VPP가 공급되고 있다. 대기시에 스위치 MOS트랜지스터(47y), (47x)는 오프상태로 제어된다. 따라서, 대기시에 전압VPT는 승압전압VPP보다 저하하므로, MOS트랜지스터Mp3의 게이트전위가 소스전위보다 높아지고 서브임계값전류가 억제된다. 또한, 도 14에 있어서, (46x), (46y)로 표시되는 것은 도 11에서는 도시를 생략한 접지전압VSS측의 부전원배선이다.

도 14의 구성에 있어서 상기 p채널형 MOS트랜지스터Mp3의 백게이트 즉 n형 웰영역에는 전압VPT가 아니라 승압전압VPP가 공급되고 있다. 이것은 대기상태에 있어서 전압VPT의 전위가 저하했을 때 상기 MOS트랜지스터Mp3에 백게이트 바이어스가 걸리고 상기 MOS트랜지스터Mp3의 임계값전압이 낮아지고(절대값적으로 임계값전압이 커지고) 서브임계값전류를 감소시키는 방향으로 작용하기 때문이다. 승압전압VPP를 상기 백게이트 바이어스전압으로서 공급하는 전원배선(48x), (48y)는 그의 전용으로 된다. 따라서, 대전류를 공급할 필요는 없으므로 그 배선저항은 다소 커도 지장없다. 그래서, 상기 전원배선(48x), (48y)는 전압VPT를 공급하는 부전원배선(45x), (45y)에 비해 배선폭을 가늘게 할 수 있고 그것에 의한 칩점유면적을 절약할 수 있다.

도 14에 있어서, (52)는 다이나믹형 메모리셀이고 그의 선택단자는 서브워드선SW에 결합되고 그의 데이타입출력단자는 상보비트선BL, BLB에 결합되어 있다.

(53)으로 표시되는 것은 센스앰프부(32)에 포함되는 센스앰프이고, 센스앰프(53)은 상보비트선BL, BLB마다 마련되고 상보비트선BL, BLB 사이의 미소전위차를 증폭한다. 상기 상보비트선BL, BLB는 컬럼선택게이트(54)를 거쳐 공통데이타선IO, IOB에 접속된다. 이 컬럼선택게이트(54)는 상기 컬럼디코더부(13)에서 출력되는 컬럼선택신호YS에 의해 스위치 제어된다.

도 13에 있어서, SCRC용 스위치 MOS트랜지스터(47y)가 배치된 영역(22)를 중심으로 상기 매트선택회로(50), 로우디코더부(55), 메인워드드라이버부(52)가 좌우로 배치되어 있다. 상기 부전원배선(45x)는 메인워드선MWB와 동일층의 배선층으로 형성되고, 메인워드선MWB 사이의 잉여영역에 배선되어 있다. 상기 스위치 MOS트랜지스터(47y)는 좌우의 메모리어레이부(11)에 의해 공용되고 있다. 좌우의 메모리어레이부(11)은 동시에 선택되지는 않으므로, 스위치 MOS트랜지스터(47y)의 채널폭은 한쪽의 메모리어레이부(11)에 전원을 공급할 수 있는 크기로 하면 좋다. 따라서, 스위치 MOS트랜지스터(47y)를 좌우의 메모리어레이부(11)에서 공유하는 구성이라도 상기 MOS트랜지스터(47y)의 채널폭을 2배로 할 필요는 없다.

도 15에는 메모리매트(30)의 부분적인 단면도가 도시된다. 도 15에 있어서 (60)은 p형 기판, (61)은 소자분리용 산화막, (62)는 n형 확산층, (63)은 비트선BL, BLB로서 사용되고 있는 제1층째의 금속배선층이다. 또한, 서브워드선SW는 도면상 또는 도면아래를 통과하고 있으며, 이 도면에는 도시되어 있지 않다.

여기에서는 메모리셀로서 적층캐패시터형을 사용하고 있다. 축적전극(64), 대향전극(65) 및 그 사이의 절연막(도시를 생략한다)에 의해 상기 캐패시터가 형성되어 있다. (66)은 층간절연막이다. (67)은 제2층째의 금속배선층이고 부전원배선(45x)의 배선으로서 사용되고 있다. 도시하고 있지는 않지만, 메인워드선MWB도 제2층째의 금속배선층으로 형성되어 있어 부전원배선(45x)와 평행하게 배선되어 있다. (70)은 제3층째의 금속배선층이고 부전원배선(45y) 및 컬럼디코더에서 출력되는 컬럼선택신호YS의 배선으로서 사용되고 있다. (69)는 층간절연막(68)에 형성된 스루홀로서 부전원배선끼리를 접속하고 있다. 접지전압VSS측의 부전원배선(46x), (46y)에 대해서도 마찬가지이다. (71)은 표면보호막이다.

컬럼선택신호YS의 신호배선은 2쌍 또는 4쌍의 상보비트선에 1개의 비율로 마련되는 경우가 많다. 즉, 제1층째의 금속배선층이 4개 또는 8개에 1개의 비율로 컬럼선택신호배선이 형성된다. 따라서, 제3층째의 금속배선층이 제1층째의 금속배선층에 비해 최소가공치수가 큰분만큼을 고려해도 또한 배선피치에 여유가 있는 것이 보통이고, 컬럼선택신호선YS의 배선 사이에는 부전원배선 등의 다른 배선을 통과시키는 것이 가능하다.

이와 같이 부전원배선(45x), (45y), (46x), (46y)를 메인워드선MWB이나 컬럼선택신호YS의 배선과 동일한 배선층으로 형성하고 있으므로 새로운 배선층을 추가하지 않아도 메시형상 배선이 가능하다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경가능한 것은 물론이다. 예를 들면, SCRC의 대상으로 하는 MOS논리회로는 CMOS인버터에 한정되지 않고 적절한 회로로 변경할 수 있다. 또, 상기 MOS논리회로는 CMOS회로에 한정되지 않고 n채널형 MOS트랜지스터를 사용한 푸시풀회로 등이어도 좋다. 본 발명을 DRAM에 적용했을 때 SCRC의 대상은 CMOS인버터(50)에 한정되지 않고, 메인워드드라이버의 전원공급용 회로부분이나 컬럼디코더의 전원공급용 회로부분 등에도 적용할 수 있다.

본 발명은 SRAM(Static Random Access Memory)나 ROM(Read Only Memory) 등 그 밖의 메모리, 더 나아가서는 논리LSI 등의 여러가지의 반도체 집적회로에 적용할 수 있다. 본 발명은 서브임계값전류의 저감과 동작의 고속화를 기도하는 반도체 집적회로에 널리 적용할 수 있다.

즉, 주전원배선과 부전원배선을 선택적으로 접속하는 스위치 MOS트랜지스터를 1개의 주전원배선에 대해 분산해서 여러개 배치한다. 이와 같이 주전원배선에 대해 상기 스위치 MOS트랜지스터를 분산배치하면, 스위치 MOS트랜지스터를 1개소에 배치하는 경우에 비해 부전원배선의 등가배선저항을 작게 할 수 있다. 또, 부전원배선을 메시형상으로 구성하고 직사각형영역의 인접하는 2변을 따른 주전원배선의 2방향에서 전류가 공급되도록 하면 부전원배선의 등가배선저항은 더욱 작아진다. 부전원배선의 등가저항이 작아지면, 상기 MOS논리회로의 동작가능상태에 있어서 부전원배선상에서의 전압강하가 작아진다. 따라서, 서브임계값전류의 저감을 실행해도 상기 MOS논리회로의 동작속도의 저하를 억제할 수 있다. 그리고, 대기시에 있어서의 반도체 집적회로의 저소비전력을 촉진할 수 있다.

도 1은 반도체 집적회로에 있어서의 서브임계값 전류저감을 위한 SCRC의 1예를 도시한 회로도,

도 2는 대기상태에서의 부전원배선의 레벨저하를 비교적 작게 하는 구성을 도 1의 구성에 부가한 회로도,

도 3은 접지전압측의 부전원배선과 주전원배선 사이에 n채널형 스위치 MOS 트랜지스터를 배치해서 구성한 SCRC의 1예를 도시한 회로도,

도 4는 대기상태에 있어서의 서브임계값전류의 저감대상으로 되는 MOS논리회로를 2개의 CMOS인버터의 직렬회로로 했을 때의 SCRC의 1예를 도시한 회로도,

도 5는 도 4에 있어서의 접지전압측의 부전원배선의 수를 적게 한 SCRC의 1예의 회로도,

도 6은 주전원배선을 직사각형영역의 짧은 변을 따라 배치한 SCRC의 1예의 회로도,

도 7은 부전원배선을 메시형상으로 배치한 SCRC의 1예의 회로도,

도 8은 레이아웃상의 제약에 의해 도 7의 구성을 간략화한 구성을 도시한 회로도,

도 9는 스위치 MOS트랜지스터의 레이아웃의 1예를 도시한 평면도,

도 10은 본 발명에 관한 SCRC의 구성을 적용한 DRAM의 전체적인 블럭도,

도 11은 도 10의 DRAM에 포함되는 메모리어레이부의 1예를 도시한 블럭도,

도 12는 도 10의 DRAM에 있어서의 주워드선 및 부워드선 구조의 1예를 도시한 논리회로도,

도 13은 도 10의 DRAM에 포함되는 로우디코더의 1예를 도시한 블럭도,

도 14는 도 10의 DRAM에 포함되는 상기 서브워드드라이버부 및 MOS논리회로 근방의 1예의 회로도,

도 15는 도 10의 DRAM에 포함되는 메모리매트의 부분적인 단면도,

도 16은 본 발명자가 앞서 검토한 SCRC의 1예의 회로도.

Claims

반도체 기판상의 직사각형영역내에 형성된 MOS논리회로,

상기 직사각형영역의 가장자리변 부분으로서 상기 직사각형의 긴변을 따라 배치된 주전원배선,

상기 직사각형영역내에서 상기 주전원배선과 직교하는 방향에 배치된 여러개의 부전원배선 및

상기 부전원배선을 상기 주전원배선에 각각 접속하는 여러개의 스위치 MOS트랜지스터를 갖고,

상기 부전원배선에 접속된 상기 MOS 논리회로의 동작정지상태에 있어서 상기 스위치 MOS트랜지스터가 오프상태로 되고, 상기 부전원배선에 접속된 상기 MOS논리회로의 동작가능상태에 있어서 상기 스위치 MOS트랜지스터가 온상태로 되는 것인 반도체 집적회로.
제1항에 있어서,

상기 스위치 MOS트랜지스터는 상기 주전원배선으로 덮혀지도록 배치되어 이루어지는 것인 반도체 집적회로.
제1항 또는 제2항에 있어서,

상기 주전원배선은 제1 전원전압이 공급되는 제1 주전원배선과 상기 제1 전원전압보다 레벨이 낮은 제2 전원전압이 공급되는 제2 주전원배선을 포함하고,

상기 MOS논리회로 중 소정의 MOS논리회로는 p채널형 MOS트랜지스터를 포함하고,

상기 동작정지상태에 있어서 오프상태로 제어되는 상기 p채널형 MOS트랜지스터의 소스에 결합된 소정의 부전원배선은 대응하는 스위치 MOS트랜지스터를 거쳐 상기 제1 주전원배선에 접속되는 것인 반도체 집적회로.
제3항에 있어서,

상기 MOS논리회로 중 소정의 MOS논리회로는 n채널형 MOS트랜지스터를 포함하고,

상기 동작정지상태에 있어서 오프상태로 제어되는 상기 n채널형 MOS트랜지스터의 소스에 결합된 소정의 부전원배선은 대응하는 스위치 MOS트랜지스터를 거쳐 상기 제2 주전원배선에 접속되는 것인 반도체 집적회로.
반도체 기판상의 직사각형영역내에 형성된 여러개의 MOS논리회로,

상기 직사각형영역의 X방향의 1변을 따라서 배치된 X방향 주전원배선,

상기 직사각형영역내에 있어서 Y방향에 배치된 여러개의 Y방향 부전원배선 및

상기 Y방향 부전원배선을 상기 X방향 주전원배선에 각각 접속하는 X방향 스위치 MOS트랜지스터를 포함하고,

상기 X방향 스위치 MOS트랜지스터는 상기 X방향 주전원배선으로 덮혀지도록 배치되고, 상기 Y방향 부전원배선을 거쳐 전원이 공급되는 상기 MOS논리회로의 동작정지상태에 있어서 상기 X방향 스위치 MOS트랜지스터가 오프상태로 되고, 상기 Y방향 부전원배선을 거쳐 전원이 공급되는 상기 MOS논리회로의 동작가능상태에 있어서 상기 X방향 스위치 MOS트랜지스터가 온상태로 되는 것인 반도체 집적회로.
반도체 기판상의 직사각형영역내에 형성된 여러개의 MOS논리회로,

상기 직사각형영역내에 있어서 X방향에 배치된 여러개의 X방향 부전원배선,

상기 영역상에서 Y방향에 배치되고 상기 X방향 부전원배선과의 교차부에서 결합된 여러개의 Y방향 부전원배선,

상기 직사각형영역의 X방향의 1변을 따라서 배치된 X방향 주전원배선 및

상기 Y방향 부전원배선을 상기 X방향 주전원배선에 접속하는 여러개의 X방향 스위치 MOS트랜지스터를 포함하고,

상기 MOS논리회로는 상기 Y방향 부전원배선 또는 상기 X방향 부전원배선을 거쳐 전원이 공급되고, 상기 MOS 논리회로의 동작정지상태에 있어서 상기 X방향 스위치 MOS트랜지스터가 오프상태로 되고, 상기 MOS논리회로의 동작가능상태에 있어서 상기 X방향 스위치 MOS트랜지스터가 온상태로 되는 것인 반도체 집적회로.
제6항에 있어서,

상기 직사각형영역의 Y방향의 1변을 따라서 배치된 Y방향 주전원배선 및

상기 X방향 부전원배선을 상기 Y방향 주전원배선에 접속하는 여러개의 Y방향 스위치 MOS트랜지스터를 더 포함하고,

상기 Y방향 스위치 MOS트랜지스터는 상기 MOS논리회로의 동작정지상태에 있어서 오프상태로 되고, 상기 MOS논리회로의 동작가능상태에 있어서 온상태로 되는 것인 반도체 집적회로.
제6항에 있어서,

상기 X방향 스위치 MOS트랜지스터는 상기 X방향 주전원배선으로 덮혀지도록 배치되어 이루어지는 것인 반도체 집적회로.
제7항에 있어서,

상기 X방향 스위치 MOS트랜지스터는 상기 X방향 주전원배선으로 덮혀지도록 배치되고,

상기 Y방향 스위치 MOS트랜지스터는 상기 Y방향 주전원배선으로 덮혀지도록 배치되어 이루어지는 것인 반도체 집적회로.
제6항에 있어서,

상기 X방향 주전원배선은 제1 전원전압이 공급되는 제1 X방향 주전원배선과 상기 제1 전원전압보다 레벨이 낮은 제2 전원전압이 공급되는 제2 X방향 주전원배선을 포함하고,

상기 MOS논리회로 중 소정의 MOS논리회로는 p채널형 MOS트랜지스터를 포함하고, 상기 동작정지상태에 있어서 오프상태로 제어되는 상기 p채널형 MOS트랜지스터의 소스가 도통되는 소정의 Y방향 부전원배선은 대응하는 X방향 스위치 MOS트랜지스터를 거쳐 상기 제1 X방향 주전원배선에 접속되는 것인 반도체 집적회로.
제10항에 있어서,

상기 MOS논리회로 중 소정의 MOS논리회로는 n채널형 MOS트랜지스터를 포함하고, 상기 동작정지상태에 있어서 오프상태로 제어되는 상기 n채널형 MOS트랜지스터의 소스가 도통되는 소정의 Y방향 부전원배선은 대응하는 스위치 MOS트랜지스터를 거쳐 상기 제2 X방향 주전원배선에 접속되는 것인 반도체 집적회로.
제7항에 있어서,

상기 X방향 주전원배선은 제1 전원전압이 공급되는 제1 X방향 주전원배선과 상기 제1 전원전압보다 레벨이 낮은 제2 전원전압이 공급되는 제2 X방향 주전원배선을 포함하고,

상기 Y방향 주전원배선은 상기 제1 전원전압이 공급되는 제1 Y방향 주전원배선과 상기 제2 전원전압이 공급되는 제2 Y방향 주전원배선을 포함하고,

상기 MOS논리회로는 각각 p채널형 MOS트랜지스터를 포함하고, 상기 동작정지상태에 있어서 오프상태로 제어되는 상기 p채널형 MOS트랜지스터의 소스가 도통되는 Y방향 부전원배선은 대응하는 X방향 스위치 MOS트랜지스터를 거쳐 상기 제1 X방향 주전원배선에 접속되고, 오프상태로 제어되는 상기 p채널형 MOS트랜지스터의 소스가 도통되는 X방향 부전원배선은 대응하는 Y방향 스위치 MOS트랜지스터를 거쳐 상기 제1 Y방향 주전원배선에 접속되는 것인 반도체 집적회로.
제12항에 있어서,

상기 MOS논리회로는 각각 n채널형 MOS트랜지스터를 포함하고, 상기 동작정지상태에 있어서 오프상태로 제어되는 상기 n채널형 MOS트랜지스터의 소스가 도통되는 Y방향 부전원배선은 대응하는 X방향 스위치 MOS트랜지스터를 거쳐 상기 제2 X방향 주전원배선에 접속되고, X방향 부전원배선은 대응하는 Y방향 스위치 MOS트랜지스터를 거쳐 상기 제2 Y방향 주전원배선에 접속되는 것인 반도체 집적회로.
선택단자에 워드선이 결합된 다수의 메모리셀을 포함하고 어레이형상으로 배치된 여러개의 메모리매트,

상기 어레이형상으로 배치된 메모리매트 사이에 규칙적으로 배치되고 워드선을 선택적으로 구동하는 워드드라이버,

상기 어레이형상으로 배치된 메모리매트 사이에 규칙적으로 배치되고 상기 워드드라이버에 워드선 구동전압을 공급하는 여러개의 MOS논리회로,

상기 여러개의 MOS논리회로의 전원단자에 접속됨과 동시에 X, Y방향에 배치되고 교차부에 결합점을 갖는 X방향 부전원배선 및 Y방향 부전원배선,

상기 X방향 부전원배선 또는 Y방향 부전원배선의 적어도 한쪽의 부전원배선의 부설방향에 배치된 주전원배선 및

상기 X방향 부전원배선과 Y방향 부전원배선 중에서 선택된 여러개의 부전원배선을 주전원배선에 접속하는 여러개의 스위치MOS트랜지스터를 포함하고,

상기 MOS논리회로의 대기상태에 있어서 상기 스위치 MOS트랜지스터가 오프상태로 되고, 상기 MOS논리회로의 동작가능상태에 있어서 상기 스위치 MOS트랜지스터가 온상태로 되는 것인 반도체 집적회로.
제14항에 있어서,

상기 워드드라이버는 여러개의 워드드라이버 단위로 공통의 메인워드선에서 선택신호를 받고,

상기 MOS논리회로는 상기 여러개의 워드드라이버중에서 1개를 선택하기 위한 디코드신호에 따라 상기 워드드라이버에 상기 부전원배선의 워드선 구동레벨을 공급하고,

상기 부전원배선은 상기 메인워드선과 동일한 배선층에 형성되어 이루어지는 것인 반도체 집적회로.
제15항에 있어서,

상기 주전원배선에는 승압전압이 공급되고 상기 부전원배선에 소스가 결합된 상기 MOS논리회로 내부의 p채널형 MOS트랜지스터의 웰영역에 상기 승압전압이 공급되는 것인 반도체 집적회로.
제14항에 있어서,

상기 동작정지상태는 칩비선택상태에 호응해서 지시되는 것인 반도체 집적회로.
제14항 또는 제15항에 있어서,

상기 X방향 부전원배선과 Y방향 부전원배선의 상기 결합점은 상기 메모리매트상에 배치되는 반도체 집적회로.
제14항 또는 제18항에 있어서,

상기 메모리셀은 다이나믹형 메모리셀인 반도체 집적회로.