KR100608970B1 - 반도체집적회로장치 - Google Patents

Abstract

본 발명은 반도체집적회로장치에 있어서, 다이나믹형 RAM(random access memories)에 이용하여 효과적인 기술에 관한 것이다.

본 발명은 외부단자에서 공급되는 전원전압을 받아 동작하는 내부전압발생회로에 의해, 강압전압 및 승압전압의 한쪽 또는 양쪽을 형성하여 내부회로를 동작시키는 반도체집적회로장치에 있어서, 상기 외부단자에서 공급된 전원전압 또는 상기 내부전압발생회로에서 형성된 승압전압을 받아 동작하는 제 1 내부회로를 상기 전원전압 또는 승압전압에 대응한 두꺼운 막두께의 게이트절연막을 갖는 제 1 MOSFET로 구성하고, 상기 강압전압을 받아 동작하는 제 2 내부회로를 상기 강압전압에 대응한 얇은 막두께의 게이트절연막을 갖는 제 2 MOSFET로 구성함으로써,신뢰성을 해치지 않으면서, 디바이스의 미세화와 고속화 및 고집적화와 저소비전력화를 도모할 수 있는 다이나믹형 RAM을 포함하는 반도체집적회로장치를 제시하고 있다.

Description

반도체집적회로장치 {SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

도 1은 본 발명에 관련된 다이나믹형 RAM의 1실시예를 도시한 전체블록도이다.

도 2는 도 1의 타이밍회로의 1실시예를 도시한 개략블록도이다.

도 3은 도 2의 지연회로(DL2)의 1실시예를 도시한 회로도이다.

도 4는 본 발명에 관련된 다이나믹형 RAM에 사용되는 서브워드드라이버의 1실시예를 도시한 회로도이다.

도 5는 본 발명에 관련된 다이나믹형 RAM의 행계 선택동작의 일예를 설명하기 위한 타이밍도이다.

도 6은 본 발명에 관련된 다이나믹형 RAM의 1실시예를 설명하기 위한 소자 구조단면도이다.

도 7은 본 발명에 관련된 다이나믹형 RAM의 1실시예를 도시한 개략배치도이다.

도 8은 본 발명에 관련된 다이나믹형 RAM을 보다 상세하게 설명하기 위한 개략배치도이다.

도 9는 본 발명에 관련된 다이나믹형 RAM에서의 서브어레이와 그 주변회로의 1실시예를 도시한 개략배치도이다.

도 10은 본 발명에 관련된 다이나믹형 RAM에서의 서브어레이와 그 주변회로를 형성하는 웰영역의 1실시예의 개략배치도이다.

도 11은 본 발명에 관련된 다이나믹형 RAM의 센스앰프부를 중심으로 하여, 어드레스입력에서 데이터출력까지의 간략화된 1실시예를 도시한 회로도이다.

도 12는 본 발명에 관련된 다이나믹형 RAM의 다른 1실시예를 도시한 개략배치도이다.

도 13은 본 발명에 사용되는 캐패시터(capacitor)의 1실시예를 도시한 회로도이다.

도 14A 및 도 14B는 본 발명에 관련된 다이나믹형 RAM의 기판전압발생회로에 설치된 전압검출회로의 1실시예를 도시한 구성도 및 동작설명도이다.

도 15는 본 발명에 관련된 다이나믹형 RAM에 설치된 내부전압발생회로의 1실시예를 도시한 블록도이다.

도 16A 및 도 16B는 본 발명에 사용되는 레벨시프트회로의 1실시예를 도시한 회로도이다.

도 17A 및 도 17B는 본 발명에 관련된 다이나믹형 RAM의 내부전압회로의 일예를 도시한 전압특성도이다.

〈도면의 주요부분에 대한 부호의 설명〉

R10, 11 : 저항 Qm : 어드레스선택 MOSFET

Q1, 2, 3, 4 : 셰어드스위치 MOSFET

Q5, 6, 19, 20, 42, 44, 46 : N채널형 MOSFET

Q7, 8, 30, 31, 32, 33, 41, 43, 45 : P채널형 MOSFET

Q9, 10, 12, 13 : 스위치 MOSFET Q11 : 이퀄라이즈 MOSFET

Q14, 15, 16 : N채널형 파워스위치MOSFET

Q37, 38, 39, 40 : MOSFET BA : 버퍼회로

RSA1T : 출력타이밍신호 FX0 ~ FX7 : 제 2 서브워드선택선

FX0B ~ FX7B : 제 1 서브워드선택선 FXD : 서브워드선택선 구동회로

SWD : 서브워드드라이버 RSAN : 센스앰프의 활성화신호

M : 메탈층 YS : Y선택선

PSUB : P형기판 NWELL, DWELL : N형웰영역

PWELL : P형웰영역 SNCT : 스토리지 노드

PLT : 플레이트전극 FG : 제 1 폴리실리콘층

YDC : Y디코더 ROWPDC : X계 프리디코더회로

ROWRED : X계 구제회로 COLPDC : Y계 프리디코더회로

COLRED : Y계 구제회로 IOSW : 스위치회로

MIO, MIOB : 메인 입출력선 LIO : 서브입출력선

LIO1, LIO1B, LIO2, LIO2B : 로컬 입출력선

11 : 메인 행 디코더 12 : 메인워드드라이버

15 : SBARY(서브어레이) 16 : SA(센스앰프)

17 : SWD(서브워드드라이버) 18 : 교차영역

51 : 어드레스버퍼 52 : 프리디코더

53 : 열디코더 61 : 메인앰프

62 : 출력버퍼 63 : 입력버퍼

Ai : 어드레스신호 Cs : 기억캐패시터

Din : 입력단자 Dout : 출력단자

PCB : 프리차지신호 VBLR : 하프 프리차지전압

SAP1, 2 : 활성화신호 SAN : 타이밍신호

CSP, CSN : 공통소오스선 Lg : 게이트길이

VTH : 임계전압(threshold voltage)

본 발명은 반도체집적회로장치에 있어서, 예를 들어 고속화와 저소비전력화에 대응한 다미나믹형RAM(random access memories)에 이용하여 효과적인 기술에 관한 것이다.

계층워드선구성으로 하면서, 3중웰구조로 하여 깊은 깊이의 N웰을 구비한 다이나믹형 DAM의 예로서, 일본국 특개평8-181292공보가 있다.

다이나믹형 RAM은 외부단자로부터 공급된 전원전압에서 복수종류의 내부전압을 형성하여 내부회로블럭에 공급하고 있다. 예를 들어, 미세디바이스의 신뢰성확보와 소비전력의 저감을 위해, 내부회로를 외부전원전압(VDD)(5V)에서 강압한 강압전압(3V)으로 동작시키는 방식이, 16M비트 다이나믹형 RAM이래 널리 사용되어 왔다. 64M비트세대에서는, 외부전압(VDD)가 3.3V로 저하하고, 메모리셀의 캐패시터(capacitor)에 2.5V정도의 강압전압을 공급하는 것, 또는, 주변회로도 강압한 전압으로 동작시키는 등 내부회로에서의 동작전압을 낮게 하는 방향으로 가고 있다.

다이나믹형 메모리셀에서는, 오프상태에서의 리크전류나 워드선의 부상 (lifting)에 의한 리크전류에 의해 정보보지시간이 짧아지는 것을 방지하기 위해, 그 임계전압(threshold voltage)이 커지도록 형성할 필요가 있다. 한편, 상기 메모리셀의 내부회로에서는 저소비전력화를 위해서는 동작전압을 낮게 하는 것이 바람직하고, 상기 저전압에 있어서 원하는 동작속도를 확보하기 위해서는 MOSFET(이하, 일반적인 인식에 따라, MISFET를 포함한다)의 임계전압을 작게 하는 것이 바람직하다.

종래의 다이나믹형 RAM에서는, 상기와 같은 상반되는 요구를 만족시키기 위해, 상기 메모리셀에서의 정보보지시간과 상기 주변회로의 동작속도를 고려한 비교적 큰 임계전압을 갖는 MOSFET를 형성한다. 상기 3중웰구조에 의해 메모리셀의 MOSFET가 형성되는 P형웰영역과 주변회로의 MOSFET가 형성되는 P형웰영역 또는 기판을 전기적으로 분리하고, 메모리셀의 어드레스선택 MOSFET를 구성하는 것의 채널부분에 부의 백바이어스전압(backward bias voltage)을 공급하여, 그 임계전압이 커지도록 수정을 가하는 한편, 주변회로를 구성하는 MOSFET의 채널부분에는 회로의 접지전위를 가하면서, 이온주입기술에 의해 상기 채널부분의 불순물농도를 낮게 수정하여 임계전압이 작아지도록 조정한다.

본원 발명자 등은, 256M비트와 같은 대기억용량을 갖는 다이나믹형 RAM에 있어서, 저소비전력화를 한층 도모하기 위해, 동작전압을 2V이하로 하는 것을 검토하였다. 이와 같이 동작전압이 2V 또는 1.8V와 같이 낮아지면, 상기와 같은 임계전압(threshold voltage)의 수정기술에서는 원하는 동작속도를 얻을 수 없을 뿐만 아니라, 프로세스 변화(variation)가 커져버리는 문제가 발생한다. 여기서, 본원 발명자 등은, 동작전압에 대응한 2종류의 게이트절연막을 갖는 MOSFET를 사용하여 1개의 반도체집적회로장치를 구성하는 것을 생각하였다. 상기 2종류의 게이트절연막의 MOSFET를 사용한 경우에는, 2종류의 게이트절연막의 MOSFET를 사용한 회로간의 동작제어 또는 타이밍조정에 있어서, 각각의 게이트절연막의 막두께 변화에 의한 동작타이밍의 월스트 케이스(worst case)를 상정한 타이밍설정이 필요해지고, 동작속도의 큰 장애가 된다고 하는 새로운 문제점에 부딪혔다.

본 발명의 목적은 신뢰성을 해치지 않고, 디바이스의 미세화와 고속화 및 저소비전력화를 실현한 반도체집적회로장치를 제공하는 데 있다. 본 발명의 다른 목적은 신뢰성을 해치지 않고, 디바이스의 미세화와 고속화 및 고집적화 및 저소비전력화를 도모한 다이나믹형 RAM을 포함하는 반도체집적회로장치를 제공하는 데 있다. 본 발명의 상기 및 그외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면을 통해 알 수 있을 것이다.

본원에서 개시된 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 외부단자로부터 공급된 전원전압을 받아 동작하는 내부전압발생회로에 의해 강압전압 및 승압전압의 한쪽 또는 양쪽을 형성하여 내부회로를 동작시키는 반 도체집적회로장치에 있어서, 상기 외부단자로부터 공급된 전원전압 또는 상기 내부전압발생회로에서 형성된 승압전압을 받아 동작하는 제 1 내부회로를 상기 전원전압 또는 승압전압에 대응한 두꺼운 막두께의 게이트절연막을 갖는 제 1 MOSFET로 구성하고, 상기 강압전압을 받아 동작하는 제 2 내부회로를 상기 강압전압에 대응한 얇은 막두께의 게이트절연막을 갖는 제 2 MOSFET로 구성한다.

본원에서 개시되는 발명 중 다른 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 상기 제 1 내부회로의 동작에 대응하여 제 2 내부회로를 동작시킬 때에는, 상기 제 2 내부회로의 동작타이밍신호를 상기 제 1 내부회로를 구성하는 제 1 MOSFET를 사용한 지연회로로 제 1 내부회로의 동작상태를 모니터하여 형성한다.

도 1에는, 본 발명에 관련된 다이나믹형 RAM의 1실시예의 전체블럭도가 도시되어 있다. 제어입력신호는 행 어드레스 스트로브 신호(row address strobe signal)(/RAS), 열 어드레스 스트로브 신호(column address strobe signal)(/AS), 라이트 인에이블 신호(write enable signal)(/WE), 출력 인에이블 신호(output enable signal)(/OE)로 이루어진다. 여기서, “/”는 로우 레벨(low level)이 액티브 레벨(active level)를 나타내는 논리기호의 오버 바(over bar)에 대응하고 있다. X어드레스신호와 Y어드레스신호는 공통의 어드레스단자(Add)로부터 행 어드레스 스트로브 신호(/RAS)와 열 어드레스 스트로브 신호(/CAS)에 동기하여 시계열적으로 입력된다.

어드레스 버퍼를 통해 입력된 X어드레스신호와 Y어드레스신호는 래치(latch)회로에 각각 취입된다. 래치회로에 취입된 X어드레스신호는 상기와 같은 프리디코더(predecoder)에 의해 공급되고, 이 출력신호가 X디코더에 공급되어 워드선(word line)(WL)의 선택신호가 형성된다. 워드선의 선택동작에 의해 메모리 어레이(memory array)의 상보 비트선에는 상기와 같은 독출신호가 나타나고, 센스 앰프에 의해 증폭동작이 이루어진다. 래치회로에 취입된 Y어드레스신호는 상기와 같은 프리디코더에 공급되고, 그 출력신호가 Y디코더에 공급되어 비트선(bit line)(BL)의 선택신호가 형성된다. X구제회로 및 Y구제회로는 불량어드레스의 기억동작과, 기억된 불량어드레스와 상기 취입된 어드레스신호를 비교하여, 일치하면 예비 워드선 또는 비트선의 선택을 X디코더 및 Y디코더에 지시함과 동시에, 정규 워드선 또는 정규 비트선의 선택동작을 금지시킨다.

센스 앰프에서 증폭된 기억정보는, 도시하지 않은 열 스위치 회로에 의해 선택된 것이 공통입출력선에 접속되어 메인 앰프에 전해진다. 이 메인 앰프는 특히 제한되지 않으나, 기입회로도 겸한 앰프이다. 즉, 독출동작시에는, Y스위치회로를 통하여 독출된 독출신호를 증폭하고, 출력버퍼를 통하여 외부단자(I/O)에서 출력된다. 기록동작시에는, 외부단자(I/O)에서 입력된 라이트 인에이블 신호(write enable signal)가 입력버퍼를 매개로 취입되어, 메인 앰프를 매개로 공통입출력선 및 선택비트선에 전해지고, 선택비트선에서는 상기 센스앰프의 증폭동작에 의해 라이트 인에이블 신호가 전달되어 메모리 셀의 캐패시터(capacitor)에 그에 대응한 전하가 보지된다.

클럭발생회로(clock generation circuit)(메인 콘트롤 회로)는 상기 신호(/RAS)와 (/CAS)에 대응하여 입력된 어드레스신호의 취입제어 타이밍 신호나, 센스앰프의 동작 타이밍 신호등과 같이, 메모리 셀의 선택동작에 필요한 각종 타이밍신호를 발생시킨다. 내부전압발생회로는 전원단자에서 공급된 (VDD)와 (VSS)와 같은 동작전압을 받아, 상기 플레이트전압(plate voltage), 내부승압전압(internal boosted voltage)(VPP), 내부강압전압(internal low voltage)(VDL), (VDL/2)와 같은 프리차지전압(precharge voltage), 기판 백바이어스전압(substrate back-bias voltage)(VBB)과 같은 각종 내부전압을 발생시킨다. 리푸레쉬(refresh) 카운터는 리푸레쉬모드로 되었을 때 리푸레쉬용 어드레스신호를 생성하여 X계의 선택동작에 사용된다.

본 실시예에서는, 도 1에서 사선을 그은 각 회로는 그 동작전압인 전원전압(VDD) 또는 승압전압(VPP)에 의한 게이트절연막 파괴가 발생하지 않는 비교적 막두께가 두꺼운 게이트절연막인 MOSFET(본원 명세서에서는 MOSFET를 절연게이트형 전계효과트랜지스터, 소위 MISFET도 포함한다는 의미로 사용하고 있다)로 구성된다. 이외의 각 회로는, 이하에서 설명하는 일부의 예외를 제어하고 그 동작전압인 강압전압(VDL)에 대응한 비교적 얇은 게이트절연막의 MOSFET로 구성되어 있다.

상기 어드레스버퍼나 상기 제어신호를 받는 제어버퍼, 입력버퍼 및 출력버 퍼는 시스템의 전원전압(VDD)로 동작하는 다른 장치와의 사이에서의 인터페이스를 위해 전원전압(VDD)로 동작된다. 내부전압발생회로는 전원전압(VDD)와 접지전위(VSS)를 기초로 강압전압(VDL), 승압전압(VPP) 및 부전압(VBB)을 형성하기 때문에 필연적으로 상기 전원전압(VDD)로 동작된다. 그리고, 메모리 어레이(메모리셀) 및 워드드라이버는 상기와 같은 메모리 셀의 캐패시터전하의 풀라이트(full-write)동작을 위해 승압전압(VPP)로 동작된다. 이와 같은 비교적 높은 전압으로 동작되는 MOSFET는 상기 비교적 두꺼운 막두께(예를 들어 8㎚)의 게이트절연막의 MOSFET로 구성된다. 또한, 승압전압(VPP)는 강압전압(VDL)을 기초로 형성하는 것도 가능하다.

이에 대해, 상기와 같은 메인 콘트롤 회로, 클럭발생회로에서 상기 제어버퍼를 제외한 내부회로, 리푸레쉬 카운터, 래치회로, 프리디코더, X, Y구제회로, X디코더, Y디코더, 센스앰프 및 메인앰프와 같은 각 회로는 상기 강압전압(VDL)로 동작되고, 이에 대응하여 상기 비교적 얇은 막두께(예를 들어 4㎚)의 게이트절연막의 MOSFET로 구성된다. 동작전압은 상기 강압전압(VDL)이나, 워드선의 선택동작에 대응하여 센스앰프를 활성화시키는 타이밍신호를 형성하는 타이밍회로는, 상기 워드드라이버의 동작을 모니터하기 위해, 비교적 두꺼운 막두께의 게이트절연막의 MOSFET를 이용한 지연회로에 의해 구성된다. 이와 같이 상기 동작전압, 즉 게이트절연막의 내압과의 관계로 MOSFET의 게이트절연막의 막두께를 설정한다고 하는 본원 발명 원칙의 예외의 하나로서 상기 타이밍회로를 들 수 있다.

도 2에는, 상기 타이밍회로의 1실시예의 개략블럭도가 도시되어 있다. 본 실시예에서는, 행계의 클럭신호(RCLK)의 상승(rise)에 대응하여 셰어드 스위치 회로(shared switch circuit) 및 비트선 이퀄라이즈 회로(bit line equalize circuit)의 제어신호(SHR/BLEQ)를 세트(셰어드 스위치의 한쪽을 오프상태로, 이퀄라이즈 MOSFET 및 프리차지 MOSFET를 오프상태)로 하고, 지연회로(DL1)의 지연신호에 의해 서브 워드선(SWL)을 세트(선택)하고, 지연회로(DL2)의 지연시간에 의해 센스앰프(SA)를 세트(동작상태)하고, 지연회로(DL3)에 의해 오버드라이브 MOSFET를 오프로 하고, 대신 강압전압(VDL)공급용의 스위치 MOSFET를 온상태로 한다. 상기 클럭신호(RCLK)의 하강(fall)에 의해 서브 워드선(SWL)을 리세트(비선택)로 하고, 지연회로(DL4)에 의해 센스앰프(SA)를 리세트(비동작)한다.

상기 셰어드스위치 MOSFET는, 고전압VPP가 게이트에 인가되어 스위치가 온상태로 되고, 이 로우(low)레벨로의 변화에 의해 오프상태로 되는 것이기 때문에, 이 동작을 모니터하기 위해 지연회로(DL1)는 상기 두꺼운 게이트절연막의 MOSFET를 사용하여 구성된다. 동일하게 서브워드선의 선택동작을 모니터하기 위해 지연회로(DL2)도 상기 두꺼운 게이트절연막의 MOSFET를 사용하여 구성된다. 즉, 서브워드선이 선택되고, 선택된 메모리셀의 어드레스선택 MOSFET가 온상태로 되고, 비트선 용량에 프리차지된 전하와 메모리셀의 캐패시터에 보지된 전하와의 차지셰어에 요하는 시간을 기다려 센스앰프를 동작시킬 필요가 있기 때문에, 상기 지연회로(DL2)에는 서브워드드라이버와 동일한 상기 두꺼운 게이트절연막의 MOSFET를 사용하여 구성된다.

이에 반해, 센스앰프의 오버드라이브시간을 설정하는 지연회로(DL3)은 얇은 게이트절연막으로 형성되는 센스앰프의 동작을 모니터하기 위해, 센스앰프와 동일한 얇은 게이트절연막으로 형성된 MOSFET를 사용하여 구성된다. 또, 서브 워드선(SWL)의 리세트를 기다려 비동작상태로 되는 센스앰프, 및 셰어드스위치 MOSFET나 이퀄라이즈 MOSFET의 동작타이밍을 설정하는 지연회로(DL4)은 서브워드드라이브에서의 동작시간을 모니터하기 위해 이와 동일한 상기 두꺼운 게이트절연막의 MOSFET를 사용하여 구성된다.

상기 타이밍회로를 다른 내부회로와 같이 얇은 게이트절연막의 MOSFET로 구성한 경우, 상기 서브워드드라이버 등 두꺼운 막두께의 게이트절연막을 갖는 MOSFET에 의해 소비되는 가장 긴 시간에 대응한 월스트 케이스(worst case)와, 얇은 게이트절연막의 MOSFET를 사용한 지연회로에 의해 소비되는 가장 짧은 시간에 대응한 월스트 케이스의 양쪽 모두를 고려한 여분의 시간 마진을 설정할 필요가 있어, 상기와 같은 2가지의 월스트 케이스가 발생하는 드문 경우를 제외하고, 대부분의 다이나믹형 RAM에서는 필요이상으로 센스앰프의 동작시간을 길게 설정하게 된다. 다이나믹형 RAM에서는 어드레스입력에서부터 이에 대응한 독출신호를 얻을 수 있기까지의 시간 중, 상기 센스앰프의 동작시간이 차지하는 시간은 비교적 크게, 상기 워드선의 선택타이밍과 센스앰프의 활성화타이밍은 가능한 한 짧게 하는 것이 고속화를 도모하는 데 극히 중요하다.

도 3에는 상기 지연회로(DL2)의 1실시예의 회로도가 도시되어 있다. 상기와 같이 지연회로(DL2)는 서브워드드라이버에서의 동작시간을 모니터하기 위해 그와 동일한 상기 두꺼운 게이트절연막의 MOSFET를 사용하여 구성되나, 이것은 모든 소자가 두꺼운 게이트절연막의 MOSFET로 구성된다는 의미는 아니다. 지연회로(DL2)는 상기와 같이 서브워드드라이버에서의 동작시간을 모니터하는 것이면 되기 때문 에, 그 지연시간이 두꺼운 게이트절연막의 MOSFET의 프로세스 변화에 대응하여 형성되어 있으면 된다. 이러한 취지에 의해, 두꺼운 게이트절연막의 MOSFET(이하, 후막MOS라고 한다)는 입력신호를 받는 P채널형 MOSFET(Q30)과 N채널형 MOSFET(Q31)만으로 구성된다. 상기 CMOS인버터회로의 출력부에는 저항 (R10, R11) 및 얇은 게이트절연막으로 이루어지는 MOSFET(이하, 박막MOS라 한다)(Q32, Q33)의 게이트용량을 이용한 캐패시터로 이루어지는 시정수회로(time constant circuit)가 설치된다. 그리고, 상기 시정수회로의 출력신호를 받는 버퍼회로(BA1, BA2)를 통하여 출력 타이밍 신호(RSA1T)가 형성된다. 상기 버퍼회로에서의 지연시간은 전체의 지연시간에 대해 무시할 수 있을 정도이다.

상기 MOSFET(Q30, Q31)의 프로세스 변화에 대응한 온(on) 저항치가 지배적으로 작용하여 상기 저항(R10, R11) 및 캐패시터로 이루어지는 시정수를 결정한다. 즉, 본 실시예의 지연회로(DL2)에서 상기 저항 (R10)이나 (R11) 및 캐패시터(Q32, Q33)은 소위 프로세스 변화에는 무관한 일정한 지연시간을 형성하는 것으로, 워드선의 선택동작의 프로세스 변화에 대응한 지연시간의 설정에는 상기 두꺼운 막두께로 된 게이트절연막의 MOSFET의 온 저항치가 지배적으로 작용하게 된다.

도 4에는 상기 서브 워드드라이버의 1실시예의 회로도가 도시되어 있다. 이 실시예의 메모리 어레이는 메인 워드선과 서브 워드선으로 이루어지는 계층 워드선 방식으로 되어 있다. 이와 같은 계층 워드선 방식에 관해서는 후술하나, 서브 워드드라이버는 메인 워드선의 선택신호와, 서브 워드선택선(FX)를 받아, 서브 워드선의 선택신호를 형성한다. 즉, P채널형 MOSFET(Q34)와 N채널형 MOSFET(Q35)에 의 해 인버터회로의 입력단자에 상기 메인 워드선을 접속하고, 그 동작전압이 상기 서브 워드 선택선(FX)에서 공급된다. 또, 서브 워드선의 리세트용 MOSFET(Q36)의 게이트에도 상기 서브 워드 선택선(FX)가 공급된다.

서브 워드선의 선택레벨을 승압전압(VPP)에 대응한 고전압으로 하기 위해, 상기 서브 워드 선택선(FX)의 선택레벨은 VPP와 같은 고전압으로 세트된다. 또, 메인 워드선의 비선택레벨은 VPP와 같은 고전압으로 세트된다. 따라서, 메인 워드 드라이버(MWD)의 동작전압은 VPP로 된다. 이 메인 워드 드라이버(MWD)에 선택신호를 공급하는 프리디코더는 강압전압(VDL)을 동작전압으로 하여 동작한다. 따라서, 메인 워드 드라이버의 입력부에는 상기 VDL신호를 VPP신호로 변환하는 레벨변환회로가 설치된다. 상기 저전압VDL로 동작하는 프리디코더는 박막MOS로 구성되고, 상기 고전압VPP로 동작하는 메인 워드 드라이버(MWD) 및 서브 워드 드라이버는 후막MOS로 구성된다.

서브 워드 드라이버의 동작은 다음과 같다. 메인 워드선이 로우(low)레벨의 선택레벨이고, P채널형 MOSFET(Q34)의 소오스에 접속되는 FX선이 VPP의 선택레벨이고, N채널형 MOSFET(Q36)의 게이트에 접속되는 FX선이 0V의 선택레벨일 때, P채널형 MOSFET(Q34)가 온상태로, N채널형 MOSFET(Q35)와 (Q36)이 오프상태로 되어, 서브 워드선을 VPP와 같은 선택레벨로 한다.

메인 워드선이 VPP와 같은 하이(high)레벨의 비선택레벨이면, P채널형 MOSFET(Q34)가 오프상태로 되고, N채널형 MOSFET(Q35)가 온상태로 되기 때문에, 소오스에 접속되는 FX선이 VPP의 선택레벨이고, N채널형 MOSFET(Q36)의 게이트에 접 속되는 FX선이 0V의 선택레벨이라도, 서브 워드선은 비선택레벨로 된다. 또, 메인 워드선이 로우레벨의 선택레벨이고 P채널형 MOSFET(Q34)가 온상태라도, 그 소오스에 접속되는 FX선이 0V의 비선택레벨이고, N채널형 MOSFET(Q36)의 게이트에 접속되는 FX선이 VPP의 비선택레벨이면, MOSFET(Q36)의 온상태에 의해 서브 워드선을 0V와 같은 비선택레벨로 한다.

도 5에는 상기 행계의 선택동작의 일예를 설명하기 위한 타이밍도가 도시되어 있다. 클럭신호(RCLK)의 하이레벨로의 상승에 의해, 셰어드스위치 제어신호(SHR)과 이퀄라이즈신호(BLEQ)가 로우레벨로 된다. 이로써, 비선택측의 비트선이 센스앰프로부터 접속이 끊어짐과 동시에, 이퀄라이즈MOSFET 및 프리차지MOSFET가 오프상태로 된다.

상기 클럭신호(RCLK)의 하강을 받아, 워드선이 로우레벨에서 하이레벨의 선택레벨이 된다. 이와 같은 워드선의 선택동작에 의해, 선택된 메모리셀의 MOSFET가 온상태로 되어, 상보 비트선의 한쪽에 선택된 메모리셀로부터의 기억전하에 대응한 미소 독출신호가 나타난다. 상기와 같은 워드선의 선택동작 및, 비트선에서의 기생용량(parasitic capacitance)과 메모리셀의 캐패시터와의 차지셰어에 의한 상기 미소 독출신호를 얻을 수 있을 때까지의 시간을 기다려, 센스앰프의 활성화신호(RSAN)이 형성된다. 실제로는, 센스앰프의 고속동작을 위해 센스앰프는 그 동작개시 때 일시적으로 전원전압(VDD)과 같은 고전압으로 동작된다.

상기 클럭신호(RCLK)의 하강에 의해, 워드선이 선택레벨에서 비선택레벨로 전환되고 상기 워드선이 비선택레벨로 되는 것을 기다려, 센스앰프의 활성화신호(RSAN)이 로우레벨의 비활성레벨로 되고, 셰어드 스위치 제어신호(SHR) 및 이퀄라이즈신호(BLEQ)가 하이레벨이 되어, 상보 비트선의 하프 프리차지(half precharge)(이퀄라이즈 동작)이 실시된다.

상기와 같이, 셰어드스위치 제어신호(SHR) 및 이퀄라이즈신호(BLEQ)의 오프상태를 모니터한 워드선 선택타이밍과, 워드선 선택타이밍에 따라 센스앰프를 활성화시키는 센스앰프타이밍 및, 워드선의 오프상태를 모니터한 센스앰프를 비활성시키는 센스앰프타이밍을 제공하기 위해 고전압으로 동작을 행하는 상기 지연회로(DL1), (DL2) 및 (DL4)에 상기 후막MOS를 사용함으로써, 이 프로세스 변화를 반영시키는 타이밍설정이 가능하게 되어, 여분의 시간마진의 설정이 불필요해지기 때문에, 어드레스입력에서 독출신호를 얻을 수 있기까지의 시간을 짧게 하는 것, 바꾸어 말해서, 메모리 엑세스 시간의 단축화를 도모할 수 있게 된다.

도 6에는 본 발명에 관련된 다이나믹형 RAM의 1실시예를 설명하기 위한 소자구조 단면도가 도시되어 있다. 본 실시예에서는, 상기와 같은 메모리셀부, 후막MOS와 박막MOS의 소자구조를 대표로 예시적으로 도시되어 있다. 메모리셀의 기억 캐패시터는 제 2 폴리실리콘층을 스토리지 노드(SNCT)로서 사용하고, 어드레스선택용 MOSFET의 한쪽의 소오스, 드레인을 구성하는 N+확산층과 접속된다. 상기 제 2 폴리실리콘층으로 이루어지는 스토리지 노드(SCNT)는 왕관구조를 가지며, 그 위에 얇은 게이트절연막을 매개로 하여 제 3 폴리실리콘층으로 이루어지는 플레이트전극(PLT)가 형성되어 구성된다. 어드레스선택용 MOSFET의 게이트는 서브 워드선(SWL)과 일체적으로 구성되고, 제 1 폴리실리콘층(FG)와 그 상부에 형성된 텅스 텐 실리사이드(WSi)에 의해 형성된다.

어드레스선택용 MOSFET의 다른 한쪽의 소오스, 드레인을 구성하는 N+확산층은 폴리실리콘층과 그 상부에 설치된 상기와 같은 텅스텐 실리사이드(M1)로 구성된 비트선(BL)에 접속된다. 상기 메모리셀의 상부에는, 제 2 메탈층(M2)로 이루어지는 메인 워드선(MWL)과 도시하지 않은 서브 워드 선택선(FXB)가 형성되고, 그 상부에는 제 3 메탈층(M3)으로 이루어지는 Y선택선(YS)와 서브 워드 선택선(FX)가 형성된다. 그리고, 상기 어드레스선택 MOSFET의 게이트절연막은 약 8㎚정도의 비교적 두꺼운 막두께로 형성된다. 이로써, 상기 게이트가 접속되는 서브 워드선(SWL)의 승압전압(VPP)와 같은 선택레벨에 대해 충분한 내압을 가짐과 동시에, 임계전압이 비교적 크게 형성되어 정보보지특성을 확보할 수 있다.

본 실시예에서, 상기 어드레스선택 MOSFET가 형성되는 P형웰영역(PWELL)은 깊이가 깊은 N형웰영역(DWELL)에 의해 전기적으로 분리되고, -1V정도의 부(negative) 백바이어스전압(VBB)가 공급된다. 이와 같은 부전압(VBB)의 공급에 의해서도 상기 어드레스선택 MOSFET의 임계전압을 높게 함과 동시에, 상기 P형웰영역(PWELL)에서 발생하는 소수 캐리어가 상기 캐패시터에 접속되는 N+확산층에 도달하는 것을 방지하여 정보보지시간을 길게 한다.

메모리셀부의 주변부에 설치되는 서브 워드 드라이버(SWD)나 외부단자로부터 공급되는 전원전압을 받아 동작하는 입력버퍼 등을 구성하는 두꺼운 게이트절연막을 갖는 N채널형 MOSFET도 상기 메모리셀의 어드레스선택 MOSFET와 동일하게 형성된다. 단, 이것이 형성되는 P형웰영역(PWELL)이 상기 N형웰영역(DWELL)에 의해 분 리되어 있는 경우에는 회로의 접지전위가 부여된다. 이로써, 메모리셀을 구성하는 MOSFET와 동일한 게이트절연막의 막두께로 되지만, 임계전압(threshold voltage)은 작게 형성된다. 메모리 어레이와는 떨어져서 형성되는 입력버퍼 등을 구성하는 N채널형 MOSFET는 P형기판상에 형성되는 것이라도 좋다.

이들 주변회로를 구성하기 위해 제 1 메탈층(M1)이 형성되어있다. 예를 들어, 상기 CMOS인버터회로를 구성하기 위해 N채널형 MOSFET와 도시하지 않은 동일한 후막구조의 P채널형 MOSFET의 게이트를 접속하는 배선은 상기 제 1 메탈층(M1)이 사용된다. 상기 CMOS인버터회로를 구성하는 MOSFET의 드레인 등과 다른 회로와의 접속에 제 2 메탈층(M2)를 사용하는 경우에는, 스루홀을 매개로 하여 더미(dummy)로서 제 1 금속층(M1)에 결선이 깔리고, 이 제 1 배선층(M1)과 접점을 통하여 상기 드레인에 접속된다.

프리디코더나 센스앰프 등과 같이 강압전압(VDL)로 동작하는 얇은 게이트절연막을 갖는 N채널형 MOSFET는 그 게이트절연막이 4㎚와 같이 얇게 형성되어 있으며, 그외의 구조는 상기의 후막 MOSFET와 동일하다. 상기와 같이 2종류의 게이트절연막을 형성하는 방법으로서는, 먼저 얇은 게이트절연막을 형성하고, 그 후에 박막MOS를 형성한 부분을 마스크하여 상기 얇은 게이트절연막을 제거하고, 새로 두꺼운 게이트절연막을 형성한다. 또는, 상기 얇은 게이트절연막상에 서로 겹쳐지도록 하여 게이트절연막을 형성하여 막두께를 두껍게 하는 것이라도 좋다. 이와 같은 박막 MOSFET로 열 선택 스위치를 구성하고, 제 3 메탈층(M3)으로 형성된 Y선택선(YS)를 열 선택 스위치 MOSFET의 게이트에 접속시키는 경우, 스루홀을 매개 로 하여 상기 다미로서 메탈층(M2), 메탈층(M1)에 결선이 깔리고, 상기 열 스위치 MOSFET의 게이트나, 본 도면에서와 같이 그 소오스와 드레인에 접속된다.

본 실시예와 같은 소자구조를 취할 때, 상기 강압전압(VDL)로 동작되는 MOSFET의 게이트절연막은 얇게 형성되기 때문에, 그 임계전압을 작게 할 수 있다. 그 결과, 상기 강압전압(VDL)을 2V 또는 1.8V정도와 같이 CMOS회로의 동작 하한전압 부근까지 저하시켜도 필요한 전류를 확보할 수 있기 때문에 원하는 동작속도를 유지할 수 있다. 그리고, 후술하는 번인 테스트(burn-in test)에 있어서도, 전원전압(VDD)의 상승에 따라 상기 강압전압(VDL)도 상승하나, 번인 테스트시의 강압전압(VDL)은 그 때의 전원전압(VDD)의 약1/2정도이기 때문에, 상기와 같은 얇은 게이트절연막으로 형성해도 게이트절연막의 내압을 확보할 수 있다.

도 7에는 본 발명에 관련된 다이나믹형 RAM의 1실시예의 개략배치도가 도시되어 있다. 본 도면에 있어서는, 다이나믹형 RAM을 구성하는 각 회로블록 중, 본 발명에 관련된 부분을 알 수 있도록 간략화하여 도시하고 있고, 이것이 공지의 반도체집적회로의 제조기술에 의해 단결정실리콘과 같은 1개의 반도체기판상에 형성된다.

본 실시예에서는, 특히 제한되지 않으나, 메모리 어레이는 전체로 8개로 나뉘어진다. 반도체 칩의 길이방향을 따라 상하에 4개, 좌우에 2개씩 메모리 어레이가 분할 설치되고, 상기 칩의 길이방향을 따라 중앙부분에 어드레스입력회로, 데이터입출력회로 및 본딩패드 열로 이루어지는 입출력인터페이스회로 등의 주변회로(peripheral) 등이 설치된다. 상기 메모리 어레이의 중앙측에는 메인 앰 프(MA)가 배치된다.

상술한 바와 같이 반도체 칩의 길이방향을 따라 상하에 2개씩 4개, 좌우에 2개씩 나뉘어 합계 8개로 이루어지는 각 메모리 어레이에 있어서, 길이방향에 대해 좌우방향의 중간부에 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리디코더회로(COLPDC) 및 구제회로(COLRED)가 배치된다. 상기 메모리 어레이의 상기 중간부분을 따라 메인 워드 드라이버영역(MWD)가 형성되고, 각각의 메모리 어레이에 대응하여 상, 하방측으로 연장되도록 설치된 메인 워드선을 그 각각이 구동하게 된다.

상기 메모리 어레이에 있어서, 특히 제한되지 않으나, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y디코더(YDC)가 설치된다. 본 실시예에 있어서는, 상기 중앙측에 배치된 메인 앰프(MA)와 주변측에 배치된 Y디코더(YDC)에 의해 상기 8분할되어 이루어지는 각 메모리 어레이가 사이에 끼워지듯이 배치된다. 상기 메모리 어레이는 후술하는 바와 같이 복수의 서브 어레이로 분할된다. 상기 서브 어레이는 그것을 사이에 끼듯이 배치된 센스앰프영역, 서브 워드 드라이버영역으로 둘러싸여 형성된다. 상기 센스앰프영역과 상기 서브 워드 드라이버영역과의 교차부는 교차영역이 된다. 상기 센스앰프영역에 설치되는 센스앰프는 셰어드 센스방식에 의해 구성되고, 메모리셀 어레이의 양끝에 배치되는 센스앰프를 제외한 나머지 센스앰프의 좌우에 설치되는 상보비트선 중 어느하나에 선택적으로 접속된다.

상술한 바와 같이 반도체 칩의 길이방향을 따라 4개씩 나뉘어진 메모리 어레이는 2개씩 1조가 되어 배치된다. 이와 같이 2개씩 1조가 되어 배치된 2개의 메모 리 어레이는 그 중간부분에 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리디코더회로(COLPDC) 및 구제회로(COLRED)가 배치된다. 즉, 상기 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리디코더회로(COLPDC) 및 구제회로(COLRED)를 중심으로 하여, 메모리 어레이가 상하로 배치된다. 상기 메인 워드 드라이버(MWD)는 상기 1개의 메모리 어레이를 관통하도록 칩 길이방향으로 연장되는 메인 워드선의 선택신호를 형성한다. 또, 상기 메인 워드 드라이버(MWD)에 서브워드 선택용 드라이버도 설치되어, 후술하는 바와 같이 상기 메인 워드선과 평행으로 연장되어 서브워드 선택선의 선택신호를 형성한다.

1개의 서브 어레이는, 도시하지 않으나 512개의 서브 워드선과, 이와 직교하는 512쌍의 상보 비트선(또는 데이터선)에 의해 구성된다. 또한, 불량 워드선 또는 불량 비트선의 구제를 위해 예비의 워드선 및 예비의 상보비트선에 설치된다. 상기 1개의 메모리 어레이에 있어서, 상기 서브 어레이가 워드선의 배열방향으로 16개 설치되기 때문에, 전체의 상기 서브 워드선은 약 8K만큼 설치되고, 비트선의 배열방향으로 8개 설치되기 때문에, 전체의 상보비트선은 약 4K만큼 설치된다. 이와 같은 메모리 어레이가 전체에 8개 설치되기 때문에, 전체적으로 8×8K×4K=256M비트와 같은 대기억용량을 갖게 된다. 이로써, 상보비트선의 길이는 상기 16개의 서브 어레이에 대응하여 1/16의 길이로 분할된다. 서브 워드선은 상기 8개의 서브 어레이에 대응하여 1/8의 길이로 분할된다.

상기 1개의 메모리 어레이의 분할된 각 서브 어레이에 서브 워드 드라이버(서브 워드선 구동회로)가 설치된다. 서브 워드 드라이버는 상기와 같이 메인 워드 선에 대해 1/8의 길이로 분할되고, 이와 평행하게 연장되는 서브 워드선의 선택신호를 형성한다. 본 실시예에서는 메인 워드선의 수를 줄이기 위해, 바꾸어 말하면, 메인 워드선의 배선 피치를 완만하게 하기 위해, 특히 제한되지 않으나, 1개의 메인 워드선에 대해, 상보 비트선방향으로 4개로 이루어지는 서브 워드선을 배치시킨다. 이와 같이 메인 워드선방향으로는 8개로 분할되고, 상보 비트선방향에 대해 4개씩 할당된 서브 워드선 중에서 1개의 서브 워드선을 선택하기 위해, 메인 워드 드라이버(MWD)에는 도시하지 않은 서브워드 선택드라이버가 배설된다. 이 서브워드 선택드라이버는 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드 선택선중에서 1개를 선택하는 선택신호를 형성한다.

도 7에서와 같은 배치를 채용한 경우에 있어서, Y어드레스가 입력되면 어드레스 버퍼(ADDBUP)를 통하여 상기 메모리 어레이의 중간부에 설치된 구제회로, 프리디코더를 매개로 칩 주변측에 배치된 Y디코더(YDC)에 전해지고, 여기서 Y선택신호가 형성된다. 상기 Y선택신호에 의해 1개의 서브 어레이의 상보 비트선이 선택되어, 이와 반대측의 칩 중앙부측의 메인 앰프(MA)에 전해지고, 증폭되어 도시하지 않은 출력회로를 통하여 출력된다.

본 구성은 언뜻 보기에 신호가 칩을 둘러싸듯이 하므로 독출신호가 출력되기까지의 시간이 길어지는 것처럼 보인다. 그러나, 구제회로에는 어드레스신호를 그대로 입력할 필요가 있기 때문에, 구제회로를 칩 중앙의 어느 한쪽에 배치하면, 불량어드레스인지 아닌지의 판정결과를 기다려 프리디코더의 출력시간이 결정된다. 즉, 프리디코더와 구제회로가 떨어져 있으면, 여기서의 신호지연이 실제의 Y선택동 작을 지연시키는 원인이 된다.

본 실시예에서는 메모리 어레이를 사이에 두고 메인앰프(MA)와 Y디코더(YDC)가 양측에 배치되기 때문에, 서브 어레이의 상보 비트선을 선택하기 위한 신호전달경로와, 선택된 상보 비트선에서 입출력선을 통과하여 메인앰프(MA)의 입력에 이르는 신호전달경로의 합은 어느 상보비트선을 선택하더라도 메모리 어레이를 횡단하는 만큼의 신호전달경로가 되어 상기와 같이 1왕복하는 것의 반으로 단축할 수 있다. 이로써, 메모리 엑세스의 고속화가 가능해진다.

도 8에는 본 발명에 관련된 다이나믹형 RAM을 보다 상세하게 설명하기 위한 개략배치도가 도시되어 있다. 본 도면에는 메모리 칩 전체의 개략배치와, 8분할된 1개의 메모리 어레이의 배치가 도시되어 있다. 본 도면은 도 1의 실시예를 다른 관점에서 도시한 것이다. 즉, 도 1과 동일하게 메모리 칩은 길이방향(워드선방향)을 따라 상하로 4개, 좌우로 2개씩 메모리 어레이(array)가 8분할되고, 그 길이방향의 중앙부분에는 복수의 본딩 패드 및 입출력회로 등의 주변회로(bonding pad & peripheral circuit)가 설치된다.

상기 8개의 메모리 어레이는 상기와 같이 그 각각이 약 32Mbits의 기억용량을 갖도록 되어 있고, 그중 1개가 확대 도시되어 있듯이, 워드선방향으로 8분할되고, 비트선방향으로 16분할된 서브 어레이가 설치된다. 상기 서브어레이의 비트선방향의 양측에는 상기 비트선방향에 대해 센스앰프(sence amplifer)가 배치된다. 상기 서브어레이의 워드선방향의 양측에는 서브 워드드라이버(sub-word driver)가 배치된다.

상기 1개의 메모리 어레이에는 전체로 8192개의 워드선과 4096쌍의 상보비트선이 설치된다. 이로써, 전체적으로 약 32M비트의 기억용량을 갖게 된다. 상기와 같이 8192개의 워드선이 16개의 서브 어레이에 분할 배치되기 때문에, 1개의 서브어레이에는 512개의 워드선(서브 워드선)이 설치된다. 또, 상기와 같이 4096쌍의 상보비트선이 8개의 서브 어레이에 분할 배치되기 때문에, 1개의 서브어레이에는 512쌍의 상보비트선이 설치된다.

메모리 어레이의 메인 워드선에 대응하여 메인 워드 드라이버(MWD)가 설치된다. 즉, 본 도면에 도시된 메모리 어레이의 좌측에는 어레이 콘트롤 회로(Array control circuit) 및 메인 워드 드라이버(Main Word driver)가 설치된다. 상기 어레이 콘트롤 회로에는 제 1 서브 워드선택선을 구동하는 드라이버가 설치된다. 상기 메모리 어레이에는 상기 8분할된 서브어레이를 관통하도록 연장된 메인 워드선이 배치된다. 상기 메인 워드드라이버는 상기 메인 워드선을 구동한다. 상기 메인 워드선과 같이 제 1 서브 워드선택선도 상기 8 분할된 서브 어레이를 관통하도록 연장된다. 상기 어레이의 하부(칩 주변측)에는 Y디코더(YDecoder) 및 Y선택선 드라이버(YSdriver)가 설치된다.

도 9에는 본 발명에 관련된 다이나믹형 RAM에서의 서브 어레이와 그 주변회로의 1실시예의 개략배치도가 도시되어 있다. 본 도면에는 도 8에서 도시된 메모리 어레이 중 사선을 그은 위치에 배치된 4개의 서브 어레이(SBARY)가 대표적으로 예시되어 도시되어 있다. 본 도면에 있어서는, 서브 어레이(SBARY)가 형성되는 영역에는 사선을 그음으로써, 그 주변에 설치된 서브 워드 드라이버 영역, 센스앰프 영역 및 교차영역을 구별한다.

서브 어레이(SBARY)(15)는 워드선의 연장방향을 수평방향으로 하면 서브 워드선(SWL)이 512개 배치되고, 상보비트선 쌍은 512쌍으로 구성된다. 따라서, 상기 512개의 서브 워드선(SWL)에 대응한 512개의 서브 워드드라이버(SWD)(17)은 상기 서브 어레이의 좌우에 256개씩 분할되어 배치된다. 상기 512쌍의 상보비트선(BL)에 대응하여 설치되는 512개의 센스앰프(SA)(16)은 상기와 같은 셰어드 센스앰프 방식으로, 상기 서브어레이의 상하에 256개씩 분할되어 배치된다.

상기 서브어레이(SBARY)(15)는 정규의 서브워드선(SWL) 512개에 덧붙여, 도시하지 않은 예비 워드선도 설치된다. 따라서, 상기 512개의 서브워드선(SWL)과 상기 예비워드선에 대응한 서브 워드드라이버(SWD)(17)이 상기 서브어레이(15)의 좌우에 분할 배치된다. 상기와 같이 우측아래의 서브어레이(15)가 512쌍의 상보비트선(BL)로 이루어지고, 상기와 동일하게 256개의 센스앰프(16)이 상하에 배치된다. 상기 우측의 상하에 배치되는 서브어레이(SBARY)에 형성되는 256쌍의 상보비트선은 그 사이에 낀 센스앰프(SA)에 대해 셰어드 스위치 MOSFET를 매개로 공통으로 접속된다. 상기와 같이 도시하지 않으나, 예비 비트선도 설치되고, 이에 대응한 센스앰프(16)도 상하로 분할되어 설치된다.

메인 워드선(MWL)은 그 1개가 대표로 도시되어 있는 것처럼 연장되어 있다. 또, 열 선택선(YS)는 그 1개가 대표로서 예시적으로 도시되어 있듯이, 본 도면의 세로방향으로 연장된다. 상기 메인 워드선(MWL)과 평행하게 서브 워드선(SWL)이 배치되고, 상기 열 선택선(YS)와 평행하게 상보비트선(BL)(도시하지 않음)이 배치 된다. 상기 4개로 이루어지는 서브어레이에 대해 8개의 서브워드선택선(FX0B ~ FX7B)가 메인 워드선(MWL)과 같이 4조(8개)의 서브어레이를 관통하도록 연장된다. 그리고, 서브워드선택선(FX0B ~ FX3B)로 이루어지는 4개와, 서브워드선택선(FX4B ~ FX7B)로 이루어지는 4개가 상하의 서브어레이상에 나뉘어 연장되게 한다. 이와 같이 2개의 서브어레이에 대해 1조의 서브워드선택선(FX0B ~ FX7B)를 할당하여, 이들을 서브어레이상에 연장시키는 이유는, 메모리 칩 사이즈의 소형화를 도모하기 위함이다.

즉, 각 서브어레이에 대해 상기 8개의 서브워드선택선(FX0B ~ FX7B)를 할당하고, 게다가 이것을 센스앰프영역상에서 배선채널에 형성했을 경우, 도 8의 메모리 어레이와 같이 16개나 되는 서브어레이가 상하의 메모리 어레이에 있어서 합계 32개 배치되기 때문에, 8×32=256개나 되는 배선채널이 필요해진다. 이에 대해, 상기 실시예에서는 배선 그 자체가 2개의 서브어레이에 대해 상기 8개의 서브워드선택선(FX0B ~ FX7B)를 할당하고, 게다가 이것을 서브어레이 상을 통과하도록 배치시킴으로써, 각별한 배선채널을 설치하지 않고 형성할 수 있다.

원래 서브어레이 상에는 8개의 서브워드선에 대해 1개의 메인 워드선이 설치되는 것으로, 그 8개중 1개의 서브워드선을 선택하기 위해 서브워드선택선이 필요하게 된다. 메모리 셀의 피치에 맞추어 형성되는 서브워드선 8개에 1개의 비율로 메인 워드선이 형성되기 때문에, 메인워드선의 배선피치는 느슨하게 되어 있다. 따라서, 메인워드선과 동일한 배선층을 사용하고, 상기 서브워드선택선을 메인워드선 사이에 형성하는 것은 비교적 쉬운 일이다.

상기 메인워드선(MWL)과 평행으로 연장되는 것을 제 1 서브워드선택선(FX0B )이라 하면, 좌측상부의 교차영역에 설치되고, 상기 제 1 서브워드선택선(FX0B)로부터의 선택신호를 받는 서브워드선택선 구동회로(FXD)을 매개로 하여, 상기 상하에 배열된 서브워드드라이버에 선택신호를 공급하는 제 2 서브워드선택선(FX0)가 설치된다. 상기 제 1 서브워드선택선(FX0B)는 상기 메인 워드선(MWL) 및 서브워드선(SWL)과 평행하게 연장되는 데 대해, 상기 제 2 서브워드선택선은 이와 직교하는 열 선택선(YS) 및 상보비트선(BL)과 평행하게 연장된다. 상기 8개의 제 1 서브워드선택선(FX0B ~ FX7B)에 대해, 상기 제 2 서브워드선택선(FX0 ~ FX7)은 짝수FX0, 2, 4, 6과, 홀수FX1, 3, 5, 7로 분할되어 서브어레이(SBARY)의 좌우에 설치된 서브워드드라이버(SWD)에 나뉘어 배치된다.

상기 서브워드선택선 구동회로(FXD)는 본 도면에 있어서 ■로 도시한 바와 같이, 1개의 교차영역 상하에 2개씩 배분하여 배치된다. 즉, 상기와 같이 좌측상부의 교차영역에서는, 하측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX0B)에 대응되고, 좌측 중간부의 교차영역에 설치된 2개의 서브워드선택선 구동회로(FXD)가 제 1 서브워드선택선(FX2B)와 (FX4B)에 대응되고, 좌측 하부의 교차영역 상측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX6B)에 대응된다.

중앙 상부의 교차영역(18)에서는, 하측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX1B)에 대응되고, 중앙 중간부의 교차영역에 설치된 2개의 서브워드선택선 구동회로(FXD)가 제 1 서브워드선택선(FX3B)와, (FX5B)에 대응되고, 중앙 하부의 교차영역 상측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX7B)에 대응된다. 그리고, 우측상부의 교차영역에서는, 하측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX0B)에 대응되고, 우측 중간부의 교차영역에 설치된 2개의 서브워드선택선 구동회로(FXD)가 제 1 서브워드선택선(FX2B)와, (FX4B)에 대응되고, 우측 하부의 교차영역 상측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX6B)에 대응된다. 이와 같이 메모리 어레이의 끝부에 설치된 서브워드드라이버는, 그 우측에는 서브 어레이가 존재하지 않기 때문에, 좌측만의 서브워드선(SWL)을 구동한다.

본 실시예와 같이 서브어레이 상의 메인 워드선의 피치사이에 서브워드선택선을 배치하는 구성에서는 각별한 배선채널이 불필요하기 때문에, 1개의 서브어레이에 8개의 서브워드선택선을 배치하도록 해도 메모리 칩이 커지는 일은 없다. 그러나, 상기와 같은 서브워드선택선 구동회로(FXD)를 형성하기 위해서 영역이 증대되어, 고집적화를 막게 된다. 즉, 상기 교차영역에는, 본 도면에서 점선으로 도시된 메인 입출력선(MIO)이나 서브 입출력선(LIO)에 대응하여 설치되는 스위치회로(IOSW)나, 센스앰프를 구동하는 파워 MOSFET, 셰어드스위치 MOSFET를 구동하기 위한 구동회로, 프리차지 MOSFET를 구동하는 구동회로 등의 주변회로가 형성되기 때문에 면적의 여유가 없다.

서브워드드라이버에 있어서, 상기 제 2 서브워드선택선(FX0 ~ FX6)등에는, 그와 평행하게 제 1 서브워드선택선(FX0B ~ FX6B)에 대응한 선택신호를 통과시키는 배선이 설치되지만, 그 부하가 후술하는 바와 같이 작기 때문에, 상기 제 2 서브워 드선택선(FX0 ~ FX6)과 같이 각별한 드라이버(FXD)를 설치하지 않고, 상기 제 1 서브워드선택선(FX0B ~ FX6B)와 직접 접속되는 배선에 의해 구성된다. 단, 그 배선층은 상기 제 2 서브워드선택선(FX0 ~ FX6)과 동일한 것이 사용된다.

상기 교차영역 중, 짝수에 대응한 제 2 서브워드선택선(FX0 ~ FX6)의 연장방향(A)에는, ○에 P로 도시한 바와 같이 센스앰프에 대해 강압전압(VDL)을 공급하는 N채널형 파워 MOSFET와, ○에 0으로 도시한 바와 같이 센스앰프에 대해 후술하는 오버드라이브용 전원전압(VDD)를 공급하는 N채널형 파워 MOSFET, 및 ○에 N으로 도시한 바와 같이 센스앰프에 대해 회로의 접지전위(VSS)를 공급하기 위한 N채널형 파워 MOSFET가 설치된다.

상기 교차영역 중, 홀수에 대응한 제 2 서브워드선택선(FX0 ~ FX6)의 연장방향B에는, ○에 B로 도시한 바와 같이 비트선의 프리차지 및 이퀄라이즈용 MOSFET를 오프상태로 하는 N채널형 구동 MOSFET와, ○에 N으로 도시한 바와 같이 센스앰프에 대해 회로의 접지전위(VSS)를 공급하기 위한 N채널형 파워 MOSFET가 설치된다. 상기 N채널형 파워 MOSFET는 센스앰프열의 양측으로부터 센스앰프를 구성하는 N채널형 MOSFET의 증폭 MOSFET의 소오스에 접지전위를 공급한다. 즉, 센스앰프영역에 설치되는 128개 또는 130개의 센스앰프에 대해서는, 상기 A측의 교차영역에 설치된 N채널형 파워MOSFET와, 상기 B측의 교차영역에 설치된 N채널형 파워 MOSFET의 양쪽에 의해 접지전위가 공급된다.

상기와 같이 서브워드선 구동회로(SWD)는 이것을 중심으로 양측의 서브어레이의 서브워드선을 선택한다. 이에 대해, 상기 선택된 2개의 서브어레이의 서브워 드선에 대응하여 2개의 센스앰프가 활성화된다. 즉, 이것은 서브워드선을 선택상태로 하면, 어드레스선택 MOSFET가 온상태가 되고, 기억 캐패시터의 전하가 비트선 전하와 합성되어 버리기 때문에, 센스앰프를 활성화시켜 원래의 전하상태로 되돌리는 재기입동작을 행할 필요가 있기 때문이다. 이로써, 상기 끝부의 서브어레이에 대응한 것을 제외하고, 상기 P, O 및 N으로 도시된 파워 MOSFET는 그 양측의 센스앰프를 활성화시키기 위해 사용된다. 이에 대해, 메모리 어레이의 끝에 설치된 서브어레이의 우측에 설치된 서브워드선 구동회로(SWD)에서는, 상기 서브어레이의 서브워드선밖에 선택하지 않기 때문에, 상기 P, O 및 N으로 도시된 파워 MOSFET는 상기 서브어레이에 대응한 센스앰프만을 활성화시킨다.

상기 센스앰프는 셰어드센스방식으로 되어 있어, 그것을 사이에 두고 양측에 배치되는 서브어레이 중, 상기 서브워드선이 비선택된 측의 상보비트선에 대응한 셰어드스위치 MOSFET가 오프상태로 되어 연결이 끊어짐으로써, 상기 선택된 서브워드선에 대응한 상보비트선의 독출신호를 증폭시키고, 메모리 셀의 기억캐패시터를 원래의 전하상태로 되돌리는 재기입(rewrite)동작을 행한다.

도 10에는 본 발명과 관련된 다이나믹형 RAM에서 서브어레이와 그 주변회로를 형성하는 웰영역의 1실시예의 개략배치도가 도시되어 있다. 본 도면에는, 도 8에 도시된 메모리 어레이 중에서 점선으로 둘러싸여 있고, 사선으로 도시되는 4개의 서브어레이(SBARY)를 포함하는 8개의 서브어레이가 대표적으로 예시되어 있다.

본 도면에 있어서, 백지부분은 P형기판(PSUB)을 나타내고 있다. 이 P형기판(PSUB)에는 회로의 접지전위(VSS)가 가해진다. 상기 P형기판(PSUB)에는 사 선으로 도시한 바와 같이 2종류의 N형웰영역(NWELL)(VDL)과 (NWELL)(VDD 또는 VDDCLP)가 형성된다. 즉, 센스앰프(SA)를 구성하는 P채널형의 증폭 MOSFET가 형성되는 N형웰영역과, 상기 A열의 교차영역에 배치되는 상기 파워스위치 MOSFET가 형성되는 N형웰영역은, 승압전압(VPP)를 이용하여 형성된 클램프전압(clamp voltage) VDDCLP 또는 VDD가 공급된다.

상기 B열의 교차영역에는, 서브입출력선(LIO)에 대응하여 설치되는 스위치회로(IOSW)를 구성하는 P채널형 MOSFET나, 메인입출력선에 설치되는 프리차지용과 이퀄라이즈용의 P채널형 MOSFET가 형성되는 N형웰영역이 형성되고, 강압전압(VDL)이 공급된다.

서브어레이와, 서브워드선 구동회로(SWD)가 형성되는 전체에는, 깊은 깊이로형성된 N형웰영역(DWELL)이 형성된다. 이 깊이가 깊은 N형웰영역에는 워드선의 선택레벨에 대응된 승압전압(VPP)가 공급된다. 상기 깊은 깊이의 N형웰영역(DWELL)에는, 상기 서브워드선 구동회로(SWD)를 구성하는 P채널형 MOSFET가 형성되는 N형웰영역(NWELL)이 형성되고, 상기 깊은 깊이의 N형웰영역(DWELL)과 동일하게 승압전압(VPP)가 인가된다.

상기 깊은 깊이의 N형웰영역(DWELL)에는 메모리 셀을 구성하는 N채널형의 어드레스선택 MOSFET 및 서브워드 구동회로(SWD)의 N채널형 MOSFET를 형성하기 위한 P형웰영역(PWELL)이 형성된다. 이들 P형웰영역(PWELL)에는 부전압으로 된 기판 백바이어스전압(VBB)가 공급된다.

도 8에서 8분할된 1개의 어레이를 보면, 특히 제한되지 않으나, 상기 깊은 깊이의 N형웰영역(DWELL)은, 워드선방향에 대응하여 배열된 8개의 서브어레이를 1개의 단위로 하여, 전체로 16개가 비트선방향으로 배열되어 형성된다. 그리고, 어레이 상을 연장하는 메인 워드선의 양끝에 배치된 서브워드드라이버(Sub-Word Driver)에 대응하는 교차영역이 상기 A열이 되고, 상기 B열과 같이 번갈아 배치된다. 따라서, 끝부를 제외하고 상기 A열과 그 양측에 배치되는 2개의 센스앰프(Sence Amplifier)의 P채널형 MOSFET를 형성하기 위한 N형웰영역(NWELL)(VDD 또는 VDDCLP)가 공통화하여 설치된다.

도 11에는 본 발명에 관련된 다이나믹형 RAM의 센스앰프부를 중심으로 하여, 어드레스입력에서 데이터출력까지의 간략화된 1실시예의 회로도가 도시되어 있다. 본 도면에 있어서는, 2개의 서브어레이(15)에 상하로부터 끼워지듯이 된 센스앰프(16)과 상기 교차영역(18)에 설치되는 회로가 예시적으로 도시되고, 그외는 블록도로서 도시되어 있다. 또, 점선으로 도시된 회로블록은 상기 부호에 의해 각각 도시되어 있다.

다이나믹형 메모리 셀은 상기 1개의 서브어레이(15)에 설치된 서브워드선(SWL)과, 상보비트선(BL), (BLB)중 한쪽의 비트선(BL)과의 사이에 설치된 1개가 대표로 예시적으로 도시되어 있다. 다이나믹형 메모리 셀은 어드레스선택 MOSFET(Qm)과 기억캐패시터(Cs)로 구성된다. 어드레스선택 MOSFET(Qm)의 게이트는 서브워드선(SWL)에 접속되고, 이 MOSFET(Qm)의 드레인이 비트선(BL)에 접속되고, 소오스에 기억캐패시터(Cs)가 접속된다. 기억캐패시터(Cs)의 다른 한쪽의 전극은 공통화되어 플레이트전압(VPLT)이 가해진다. 상기 MOSFET(Qm)의기판(채널)에 는 부의 백바이어스전압(VBB)가 인가된다. 상기 백바이어스전압(VBB)는 -1V와 같은 백바이어스전압(VBB)로 설정된다. 상기 서브워드선(SWL)의 선택레벨은 상기 비트선의 하이레벨에 대해 상기 어드레스선택 MOSFET(Qm)의 임계전압만큼 높게 된 고전압(VPP)로 된다.

센스앰프를 강압전압(VDL)로 동작시키도록 한 경우, 센스앰프에 의해 증폭되어 비트선에 부여되는 하이레벨은 상기 내부전압(VDL)레벨로 된다. 따라서, 상기 워드선의 선택레벨에 대응한 고전압(VPP)는 VDL+Vth+α로 된다. 센스앰프의 좌측에 설치된 서브어레이의 한쌍의 상보비트선(BL, BLB)는 본 도면에서 도시하듯이 평행하게 배치되고, 비트선의 용량밸랜스 등을 잡기 위해 필요에 따라 적당하게 교차된다. 상기 상보비트선(BL, BLB)는 셰어드스위치 MOSFET(Q1, Q2)에 의해 센스앰프의 단위회로의 입출력노드와 접속된다.

센스앰프의 단위회로는 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형의 증폭 MOSFET(Q5, Q6) 및 P채널형의 증폭 MOSFET(Q7, Q8)로 구성된다. N채널형 MOSFET(Q5, Q6)의 소오스는 공통소오스선(CSN)에 접속된다. P채널형 MOSFET(Q7, Q8)의 소오스는 공통소오스선(CSP)에 접속된다. 상기 공통소오스선(CSN, CSP)에는 각각 파워스위치 MOSFET가 접속된다. 특히 제한되지 않으나, N채널형의 증폭 MOSFET(Q5, Q6)의 소오스가 접속된 공통소오스선(CSN)에는, 상기 교차영역(18)에 설치된 N채널형 파워스위치 MOSFET(Q14)에 의해 접지전위에 대응한 동작전압이 가해진다.

특히 제한되지 않으나, 상기 P채널형의 증폭 MOSFET(Q7, Q8)의 소오스가 접 속된 공통소오스선(CSP)에는, 상기 교차영역(18)에 설치된 오버드라이버용의 N채널형 파워 MOSFET(Q15)와, 상기 내부전압(VDL)을 공급하는 N채널형 파워MOSET(Q16)이 설치된다. 상기 오버드라이브용 전압에는, 특히 제한되지 않으나, 외부단자에서 공급되는 전원전압(VDD)가 사용된다. 또는, 센스앰프동작속도의 전원전압(VDD)의존성을 경감하기 위해, 게이트에 VPP가 인가되고, 드레인에 전원전압(VDD)가 공급된 N채널형 MOSFET의 소오스에서 얻을 수 있는 약간 강압된 클램프전압(VDDCLP)를 사용하도록 한 것이라도 좋다.

상기 N채널형 파워 MOSFET(Q15)의 게이트에 공급되는 센스앰프 오버드라이브용 활성화신호(SAP1)는 상기 N채널형 MOSFET(Q16)의 게이트에 공급되는 활성화신호(SAP2)와 동위상(same phase)의 신호로 되어, 상기 활성화신호(SAP1, SAP2)는 시계열적으로 하이레벨이 된다. 특히 제한되지 않으나, 상기 활성화신호(SAP1, SAP2)의 하이레벨은 승압전압(VPP)레벨의 신호로 된다. 즉, 승압전압(VPP)는 약 3.8V이기 때문에, 상기 N채널형 MOSFET(Q15)를 충분히 온상태로 할 수 있다. MOSFET(Q15)가 오프상태로 된 후에는 MOSFET(Q16)가 온상태가 되어 소오스측에서 내부전압(VDL)에 대응한 전압을 출력시킬 수 있다.

상기 센스앰프 구동회로에 있어서, 상기 신호(SAP1, SAP2)는 VPP레벨에 대응된 고전압으로 할 필요가 있기 때문에, 상기 타이밍회로에서 형성된 VDL레벨의 타이밍신호를 레벨변환하여 형성된다. 따라서, MOSFET(Q15, Q16)은 두꺼운 게이트절연막의 MOSFET로 구성된다. 이에 대해, 접지전위측의 MOSFET(Q14)의 게이트에 공급되는 타이밍신호(SAN)은 상기 VDL레벨의 신호가 그대로 공급되고, 상기 MOSET(Q14)는 얇은 게이트절연막으로 구성된다.

상기 센스앰프의 단위회로의 입출력노드에는, 상보비트선을 단락시키는 이퀄라이즈 MOSFET(Q11)과, 상보비트선에 하프 프리차지전압(half precharge voltage)(VBLR)을 공급하는 스위치 MOSFET(Q9, Q10)으로 이루어지는 프리차지(이퀄라이즈)회로가 설치된다. 이들 MOSFET(Q9 ~ Q11)의 게이트는 공통으로 프리차지신호(PCB)가 공급된다. 이 프리차지신호(PCB)를 형성하는 드라이브회로는, 도시하지 않으나, 상기 교차영역에 인버터회로를 설치하여, 그 하강을 고속으로 한다. 즉, 메모리 엑세스의 개시 때에 워드선선택타이밍에 선행하여, 각 교차영역에 분산 설치된 인버터회로를 통하여 상기 프리차지회로를 구성하는 MOSFET(Q9 ~ Q11)을 고속으로 전환하도록 한다.

상기 교차영역(18)에는, 도 11에서 도시한 회로 이외에도, 필요에 따라 센스앰프의 공통소오스선(CSP, CSN)의 하프 프리차지 회로, 로컬 입출력선(LIO)의 하프 프리차지 회로, 셰어드선택신호선(SHR, SHL)의 분산드라이버회로 등도 설치된다.

센스앰프의 단위회로는 셰어드스위치 MOSFET(Q3, Q4)를 매개로 하여 도면의 하측에 있는 서브어레이(15)의 동일한 상보비트선(BL, BLB)에 접속된다. 스위치 MOSFET(Q12, Q13)은 칼럼스위치회로를 구성하는 것으로, 상기 선택신호(YS)가 선택레벨(하이레벨)로 되면 온상태가 되어, 상기 센스앰프의 단위회로의 입출력노드와 로컬입출력선(LIO1, LIO1B, LIO2, LIO2B) 등을 접속시킨다. 예를 들어, 상측의 서브어레이의 서브워드선(SWL)이 선택되었을 때는, 센스앰프의 상측 셰어드스위치 MOSFET(Q1, Q2)는 온상태로, 하측 셰어드스위치 MOSFET(Q3, Q4)가 오프상태로 된 다.

이로써, 센스앰프의 입출력노드는 상기 상측의 상보비트선(BL, BLB)에 접속되어, 선택된 서브워드선(SWL)에 접속된 메모리셀의 미소신호를 증폭하고, 상기 칼럼스위치회로(Q12, Q13)을 통하여 로컬입출력선(LIO1, LIO1B)에 전해진다. 상기 로컬입출력선(LIO1, LIO1B)는 상기 센스앰프열을 따라, 즉, 본 도면에서는 횡방향으로 연장된다. 상기 로컬 입출력선(LIO1, LIO1B)은 교차영역(18)에 설치된 N채널형 MOSFET(Q19)와 (Q20)으로 이루어지는 IO스위치회로를 매개로 하여 메인앰프(61)의 입력단자가 접속되는 메인 입출력선(MIO, MIOB)에 접속된다. 또한, 상기 IO스위치회로는 선택신호(IOSW)에 의해 스위치제어되고, 후술하는 바와 같이 상기 N채널형 MOSFET(Q19, Q20)의 각각에 P채널형MOSFET를 병렬로 접속한 CMOS스위치가 된다.

특히 제한되지 않으나, 상기 칼럼스위치회로는 1개의 선택신호(YS)에 의해 2쌍의 상보비트선(BL, BLB)를 2쌍의 로컬입출력선(LIO1, LIO1B)와 (LIO2, LIO2B)와 접속시킨다. 따라서, 1개의 메인워드선의 선택동작에 의해 선택된 서브어레이에 있어서, 그 양측에 설치되는 1쌍의 센스앰프에 대응하여 설치되는 상기 2쌍의 칼럼스위치회로에 의해 합계 4쌍의 상보비트선이 선택되게 된다. 버스트 방식(burst mode)에서는, 상기 열선택신호(YS)가 전환되고, 상기 로컬입출력선(LIO1, LIO1B)와 서브어레이의 상보비트선(BL, BLB)가 순차로 전환된다.

어드레스신호(Ai)은 어드레스버퍼(51)에 공급된다. 이 어드레스버퍼는 시분할적으로 동작하여 X어드레스신호와 Y어드레스신호를 취입한다. X어드레스신호는 프리디코더(52)에 공급되고, 메인 행디코더(11)과 메인 워드드라이버(12)를 매개로 하여 메인워드선(MWL)의 선택신호가 형성된다. 상기 어드레스버퍼(51)은 외부단자로부터 공급되는 어드레스신호(Ai)를 받는 것이기 때문에, 외부단자로부터 공급되는 전원전압(VDD)에 의해 동작되고, 상기 프리디코더(52)는 강압전압(VDL)에 의해 동작되고, 상기 메인워드드라이버(12)는 승압전압(VPP)에 의해 동작된다. 열디코더(드라이버)(53)은 상기 어드레스버퍼(51)의 시분할적 동작에 의해 공급되는 Y어드레스신호를 받아, 상기 선택신호(YS)를 형성한다.

상기 메인앰프(61)은 강압전압(VDL)에 의해 동작되고, 외부단자로부터 공급되는 전원전압(VDD)로 동작되는 출력버퍼(62)를 통하여 외부단자(Dout)로부터 출력된다. 외부단자(Din)로부터 입력되는 라이트인에이블 신호는 입력버퍼(63)을 통하여 취입되고, 본 도면에 있어서 메인앰프(61)에 포함되는 후술하는 기입(write)앰프를 통하여 상기 메인입출력선(MIO)와 (MIOB)에 라이트인에이블 신호를 공급한다. 상기 출력버퍼의 입력부에는, 레벨시프트 회로와 그 출력신호를 상기 클럭신호에 대응한 타이밍신호에 동기시켜 출력시키기 위한 논리부가 설치된다.

특히 제한되지 않으나, 상기 외부단자로부터 공급되는 전원전압(VDD)는 3.3V로 되고, 내부회로에 공급되는 강압전압(VDL)은 2.0V로 설정되고, 워드선의 선택신호(승압전압)은 3.8V로 된다. 비트선의 프리차지전압(VBLR)은 VDL/2에 대응한 1.0V로 되고, 플레이트전압(plate voltage)(VPLT)도 1.0V로 된다. 그리고, 기판전압(VBB)는 -1.0V로 된다.

도 12에는 본 발명에 관련된 다이나믹형 RAM의 다른 1실시예의 개략배치도가 도시되어 있다. 본 실시예에서는, 메모리 어레이가 전체적으로 4개로 나뉘어진다. 반도체칩의 길이방향을 따라 상하로 2개, 좌우로 2개씩 메모리 어레이가 분할되어 설치되고, 상기와 동일하게 상기 칩의 길이방향을 따라 중앙부분에 어드레스입력회로, 데이터입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스 회로(Periphral)등이 설치된다. 상기 메모리 어레이의 상기 중앙측에는 메인 앰프(MA)가 배치된다.

상술한 바와 같이 반도체칩의 길이방향을 따라 상항로 2개, 좌우로 2개씩 나뉘어 합계 4개로 이루어지는 각 메모리 어레이에 있어서, 길이방향에 대해 좌우방향의 중간부에 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리디코더회로(COLPDC) 및 구제회로(COLRED)가 한데 배치된다. 즉, 상기 4개의 메모리 어레이에 각각 대응하여, 상기 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리디코더회로(COLPDC) 및 구제회로(COLRED)가 상기 좌우 2개씩 설치된 메모리 어레이에 대응하여 2조씩 나뉘어 설치된다.

상기 메모리 어레이의 상기 중간부분을 따라 상기와 동일하게 메인워드드라이버영역(MWD)이 형성되어, 각각의 메모리 어레이에 대응하여 상, 하방측으로 연장되도록 설치된 메인워드선을 그 각각이 구동한다. 본 구성에서는, 상기와 같은 서브어레이를 사용한 경우에는, 16개의 서브어레이를 관통하듯이 메인워드선이 연장된다. 그리고, 상기 메모리어레이에 있어서, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y디코더(YDC)가 설치된다. 즉, 본 실시예에 있어서도, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y디코더(YDC)에 의해 상기 4분할되어 이루어 지는 각 메모리어레이가 각각 사이에 끼워지듯이 배치된다.

도 13에는 본 발명에 사용되는 캐패시터(capacitor)의 1실시예의 회로도가 도시되어 있다. 본 실시예에서는, MOSFET의 게이트전극을 한쪽의 전극으로 하고, 게이트절연막을 유전체(dielectric material)로 하고, 소오스와 드레인을 공통접속하여 다른 한쪽의 전극으로 하여 용량소자(capacitive element)로서 이용한다. 이 경우, 상기 캐패시터의 양전극간에 VPP 또는 VDD와 같은 큰 전압이 인가되는 평활용량(smoothed capacitance) 또는 위상보상용량(phase-compensated capacitance)은 두꺼운 게이트절연막의 MOSFET를 이용하고, 캐패시터의 양전극간에 VSL과 같은 강압전압밖에 인가되지 않는 평활용량 또는 위상보상용량은 얇은 게이트절연막의 MOSFET를 이용한다. 이로써, 유전체로서 이용하는 게이트절연막의 내압(prevent voltage)파괴를 방지하면서, 저전압(VDL)밖에 인가되지 않는 용량은 게이트절연막이 얇게 됨으로써 작은 면적으로 큰 용량을 얻을 수 있다.

도 14A, B에는 기판전압발생회로에 설치되는 전압검출회로의 1실시예의 구성도가 도시되어 있다. 도 14A의 회로도에 도시되어 있듯이, 얇은 게이트절연막의 MOSFET(Q40)의 드레인에 정전류원(constant current source)을 설치하고, 게이트에 회로의 접지전위를 공급한다. 상기 MOSFET(Q40)의 소오스와 기판전압(VBB)와의 사이에, 직렬형태로 된 MOSFET(Q37, Q38, Q39)를 설치하고, 각각의 게이트를 상기 MOSFET(Q40)의 소오스에 접속한다. 그리고, 각각의 드레인, 소오스간에 퓨즈를 설치하여 단락상태로 한다.

상기 MOSFET(Q37 ~ Q39) 중, MOSFET(Q37, Q38)이 두꺼운 게이트절연막을 갖 게 되고, MOSFET(Q39)가 얇은 게이트절연막을 갖게 된다. 그리고, 도 14B의 게이트길이와 임계전압(threshold voltage)(VTH)의 특성도에서 도시하듯이, 게이트길이(LG)를 비교적 길게 하여 임계전압(VTH)의 변화가 작은 영역을 이용하고, MOSFET(Q38, Q39)는 게이트길이LG=a와 같이 짧게 형성하고, MOSFET(Q37)의 게이트길이LG=c와 같이 크게 형성하여, 3가지의 임계전압(VTH)을 설정한다.

그리고, 상기 MOSFET(Q40)의 임계전압과의 관계에서, 기판전압(VBB)가 -1V가 되었을 때, MOSFET(Q40)의 드레인전압이 인버터회로의 논리임계전압 이하가 되는 MOSFET(Q37 ~ Q39)의 조합을 퓨즈의 선택적 절단에 의해 선택하도록 한다. 이와 같은 검출전압조정부를 사용함으로써, MOSFET의 프로세스변화를 보상하여 상기 기판전압(VBB)의 설정을 행할 수 있다. 즉, 상기 MOSFET(Q40)의 드레인전압의 저하에 의해 인버터회로를 통한 출력신호가 하이레벨이 되면, 기판전압(VBB)를 발생시키는 차지펌프회로의 동작을 정지시킨다. 기판전압(VBB)가 리크전류 등에 의해 절대치적으로 작아지고, 백바이어스가 얕아지면, 상기 MOSFET(Q40)의 드레인이 상승하여 인버터회로를 통한 출력신호의 로우레벨에 의해, 상기 기판전압(VBB)를 발생시키는 차지펌프회로의 동작을 재개시킨다. 이와 같은 차지펌프회로의 간헐적인 동작에 의해 기판전압(VBB)를 거의 -1V와 같은 일정전압으로 할 수 있게 된다.

본원 발명에서는 상기와 같은 메모리 셀의 정보보지특성, 번인(burn-in) 시의 MOSFET의 내압확보와, 저소비전력을 위한 내부전압의 저전압화와 동작속도의 유지라고 하는 서로 상반되는 기술적 과제를, 각각의 동작전압에 대응한 2종류의 게이트절연막을 사용하여 회로를 구성하는 것을 활용하고, 상기 2종류의 MOSFET의 게 이트절연막의 막두께와 게이트길이(Lg)의 조합을 통해 3가지의 임계전압을 실현하여, 전압검출회로의 조정범위, 바꾸어 말하면, 기판전압의 프로세스변화의 보상범위를 넓고 하고, 게다가 전압설정을 정밀하게 함으로써 실현할 수 있다.

도 15에는 내부전압발생회로의 1실시예의 블록도가 도시되어 있다. 본 실시예의 전압발생회로는 차지펌프회로를 이용하여 승압전압(VPP) 또는 부전압(VBB)를 형성한다. 전압발생회로는 (VPP) 또는 (VBB)와 원하는 설정전압과의 비교를 행하는 검출회로와, 이 검출신호를 받아 제어신호를 형성하는 제어회로, 이 제어회로에 의해 동작제어가 행하여지는 발진회로, 상기 발진회로의 발진신호를 받아 승압전압(VPP) 또는 기판전압(VBB)를 발생하는 차지펌프회로로 이루어지는 발생회로로 구성된다.

상기의 각 회로블록 중, 사선을 그은 검출회로 및 발생회로는 후막MOSFET로 구성되고, 강압전압(VDL)로 동작되는 제어회로 및 발진회로는 박막 MOSFET로 구성된다. 상기 검출회로는 동작전압이 강압전압(VDL)로 되기 때문에 원래는 박막 MOSFET를 사용하지만, 상기와 같이 조정범위를 넓게, 또는 정밀하게 하기 위해 후막 MOSFET가 사용된다. 또, VPP용 검출회로에서는 필연적으로 후막 MOSFET가 사용된다.

도 16A, B에는 본 발명에 사용되는 레벨시프트회로의 1실시예의 회로도가 도시되어 있다. 도 16A에 있어서, 강압전압(VDL)에 대응한 저진폭의 입력신호(Din)은 N채널형 MOSFET(Q44)의 게이트와, N채널형 MOSFET(Q42)의 소오스에 접속된다. 상기 MOSFET(Q42)의 게이트에는 상기 강압전압(VDL)이 공급된다. 상기 한쌍의 MOSFET(Q42)와, (Q44)의 드레인과 전원전압(VDD) (또는 VPP)와의 사이에는, 서로 게이트와 드레인이 교차접속된 P채널형 MOSFET(Q41)과 (Q43)이 설치된다.

상기 회로의 동작은 다음과 같다. 상기 입력신호(Din)이 하이레벨(VDL)이면, N채널형 MOSFET(Q42)가 오프상태로, N채널형 MOSFET(Q44)가 온상태로 된다. MOSFET(Q44)의 온상태에 의해, 출력신호(Dout)는 로우레벨이 되고, MOSFET(Q41)을 온상태로 한다. MOSFET(Q41)의 온상태에 의해 MOSFET(Q43)의 게이트를 VDD(또는 VPP)로 하기 때문에, MOSFET(Q43)은 오프상태로 된다. 상기 입력신호(Din)이 로우레벨(0V)라면, N채널형 MOSFET(Q42)가 온상태로, N채널형 MOSFET(Q44)가 오프상태로 된다. MOSFET(Q42)의 온상태에 의해, 입력신호(Din)의 로우레벨이 P채널형 MOSFET(Q43)의 게이트에 전달되어 온상태로 된다. MOSFET(Q43)의 온상태에 의해, MOSFET(Q41)의 게이트를 VDD(또는 VPP)로 하기 때문에, MOSFET(Q41)은 오프상태로 되고, 출력신호(Dout)는 VDD(또는 VPP)와 같은 하이레벨이 된다.

도 16B에 있어서, 강압전압(VDL)에 대응한 입력신호(D1)은 상기와 동일하게 N채널형 MOSFET(Q44)의 게이트와 N채널형 MOSFET(Q42)의 소오스에 접속된다. 상기 MOSFET(Q42)의 게이트에는 상기 강압전압(VDL)이 공급된다. 상기 1쌍의 MOSFET(Q42 와 Q44)의 드레인과 전원전압(VDD 또는 VPP)와의 사이에는 게이트와 드레인이 서로 교차접속된 P채널형 MOSFET(Q41)과 (Q43)이 설치된다.

예를 들어, 노아(NOR)논리를 실현하기 위해, 그 드레인이 출력단자(Dout)에 접속된 N채널형 MOSFET(Q44)에는 병렬형태로 N채널형 MOSFET(Q46)이 설치되고, 상기 출력단자(Dout)에 드레인이 접속된 P채널형 MOSFET(Q43)에는, P채널형 MOSFET(Q45)가 직력형태로 설치된다. 이들 N채널형 MOSFET(Q46)과 P채널형 MOSFET(Q45)의 게이트에는 전원전압(VDD 또는 VPP)에 대응한 타이밍신호(D2)가 공급된다. 또한, MOSFET(Q45)와 (Q43)은 접속의 상하를 역으로 해도 좋다.

본 회로의 동작은 다음과 같다. 상기 저진폭신호(D1)이 로우레벨(0V)이면, N채널형 MOSFET(Q42)가 온상태로, N채널형 MOSFET(Q44)가 오프상태로 되다. 따라서, 타이밍신호(D2)가 하이레벨일 때에는, 상기 P채널형 MOSFET(Q41, Q43)에 의한 래치동작과는 무관하게, 타이밍신호(D2)의 하이레벨에 의해 온상태로 되는 N채널형 MOSFET(Q46)에 의해, 출력단자(Dout)는 회로의 접지전위(VSS)와 같은 로우레벨로 된다.

타이밍신호(D2)가 하이레벨에서 로우레벨로 변화하면, 상기 P채널형 MOSFET(Q45)가 온상태로, N채널형 MOSET(Q46)이 오프상태로 된다. 따라서, 상기 신호(D1)이 로우레벨이면 N채널형 MOSFET(Q42)가 온상태로 되고, 신호(D1)의 로우레벨을 상기 P채널형MOSET(Q43)의 게이트에 공급하여 온상태로 한다. 따라서, 온상태로 된 상기 MOSFET(Q45, Q43)에 의해 출력단자(Dout)는 로우레벨에서 하이레벨로 변화된다. 만약, 신호(D1)이 하이레벨이면, N채널형 MOSFET(Q42)가 오프상태로, N채널형 MOSFET(Q44)가 온상태로 되기 때문에, 상기 출력단자(Dout)에서는 상기 접지전위(VSS)와 같은 로우레벨이 계속하여 출력된다. 이와 같이 도 16B의 회로에서는, 저진폭신호(D1)과 대진폭신호(D2)의 논리를 취하면서 레벨변환동작도 함께 행하도록 할 수 있다.

도 17A, B에서는, 상기 내부전압회로의 전압특성도가 도시되어 있다. 강압 전압 및 승압회로 각각은 외부전압(VDD)의 허용변동범위를 포함하여 거의 일정한 전압을 형성한다. 즉, 3.3V판에서는 VPP는 3.6V, VDL은 2.0V로 안정화된다. 2.5V판에서도, 특히 제한되지 않으나, VPP는 3.6V, VDL은 2V로 안정화된다. 상기 VDL은 1.8V와 같이 한층 저전압화하는 것도 가능하다.

3.3V판에서는 전원전압(VDD)의 검출회로가 설치되고, 4.2V이상으로 전원전압을 높게 하면, VPP는 승압동작이 정지되어 전원전압(VDD)가 그대로 출력되고, 강압전압(VDL)은 VDD를 따라 VDD -2.3V가 되도록 변화하고, 전원전압(VDD)가 5.5V로 설정되는 번인 시험시에는, 상기 (VPP)는 (VDD)에 대응하여 5.5V까지 높아진다. 그러나, 강압전압(VDL)은 3.2V와 같은 낮은 전압에 머무르기 때문에, 상기와 같이 약 4㎚와 같은 얇은 게이트절연막으로 해도 절연파괴가 발생하지 않는다.

2.5V판에서도 상기와 동일하게 전원전압(VDD)의 검출회로가 설치되고, 3.2V이상으로 전원전압을 높게 하면, VPP는 VDD+0.8V를 출력시키도록 동작하고, 강압전압(VDL)은 (VDD)를 따라 VDD-0.8V가 되도록 변화하고, 전원전압(VDD)가 4.0V로 설정되는 번인 시험시에는, 상기 (VPP)는 (VDD)에 대응하여 4.8V까지 높아진다. 그러나, 강압전압(VDL)은 역시 3.2V정도에 머무르기 때문에, 상기와 같이 약 4㎚와 같은 얇은 게이트절연막으로 해도 절연파괴는 발생하지 않는다.

상기의 실시예로부터 얻을 수 있는 작용효과는 다음과 같다. 즉,

(1) 외부단자로부터 공급된 전원전압을 받아 동작하는 내부전압발생회로에 의해, 강압전압 및 필요에 따라 승압전압을 형성하여 내부회로를 동작시키는 반도체집적회로장치에 있어서, 상기 외부단자로부터 공급된 전원전압 또는 상기 내부전 압발생회로에서 형성된 승압전압을 받아 동작하는 제 1 내부회로를 상기 전원전압 또는 승압전압에 대응한 두꺼운 막두께의 게이트절연막을 갖는 제 1 MOSFET로 구성하고, 상기 강압전압을 받아 동작하는 제 2 내부회로를 상기 강압전압에 대응한 얇은 막두께의 게이트절연막을 갖는 제 2 MOSFET로 구성함으로써, 신뢰성을 손상시키는 일 없이, 디바이스의 미세화와 고속화 및 저소비전력화를 실현할 수 있는 효과를 얻을 수 있다.

(2) 상기 승압전압으로서, 전원전압이 소정전압이상으로 되었을 때는 그에 의존하여 상승되어 상기 소정전압이상의 전원전압 또는 승압전압으로 된 번인 시험시의 상기 전원전압 및 승압전압을 포함하고, 상기 강압전압으로서, 전원전압이 소정전압이상으로 되었을 때는 그에 의존하여 상승되고, 상기 전원전압이 상기 소정전압이상으로 된 번인 시험시의 강압전압도 포함하는 것으로 함으로써, 반도체집적회로장치의 고신뢰성을 실현할 수 있는 효과를 얻을 수 있다.

(3) 외부단자로부터 공급된 입력신호를 받는 입력회로 및 외부단자로 출력신호를 송출하는 출력회로와, 상기 내부전압발생회로와, 상기 내부전압발생회로에서 형성된 승압전압으로 동작되는 내부회로에 대해 두꺼운 막두께의 게이트절연막을 갖는 MOSFET를 사용함으로써, 외부와의 인터페이스를 실현하면서, 상기 번인시험을 포함한 디바이스의 내압을 확보할 수 있는 효과를 얻을 수 있다.

(4) 강압전압으로 동작되는 내부회로라 하더라도, 상기 전원전압 또는 승압전압으로 동작되는 내부회로의 동작타이밍신호에 대응하여 강압전압으로 동작되는 내부회로의 동작타이밍신호를 형성하는 것은, 상기 두꺼운 게이트절연막의 MOSFET 가 지배적으로 작용하는 지연회로로 함으로써, 두꺼운 게이트절연막의 MOSFET의 프로세스 변화에 대응한 타이밍설정을 할 수 있고, 시간마진을 최소로 설정할 수 있기 때문에 2종류의 게이트절연막의 MOSFET를 사용하면서, 고속화를 유지할 수 있는 효과를 얻을 수 있다.

(5) 다이나믹형 RAM을 구성하는 어드레스선택 MOSFET와 기억캐패시터로 이루어지는 다이나믹형 메모리셀과, 상기 다이나믹형 메모리셀이 접속된 워드선의 선택신호를 형성하는 워드드라이버를 승압전압으로 동작시키고, 어드레스신호 및 필요에 따라 설치되는 클럭신호를 포함하는 제어입력신호와 기입입력신호를 입력시키는 입력회로 및, 상기 메모리셀에서 독출된 독출신호를 출력시키는 출력회로를 전원전압으로 동작시킴으로써, 메모리셀의 정보보지시간을 확보하면서, 외부장치와의 입출력인터페이스를 실현할 수 있는 효과를 얻을 수 있다.

(6) 상기 메모리셀의 어드레스선택 MOSFET가 형성된 반도체영역에 부전압으로 된 백바이어스전압을 공급하고, 상기 백바이어스전압을 상기 내부전압발생회로에 의해 형성함으로써, 어드레스선택 MOSFET의 임계전압을 한층 높게 할 수 있고, 정보보지특성의 개선을 도모할 수 있는 효과를 얻을 수 있다.

(7) 상기 워드드라이버의 동작타이밍신호를 상기 두꺼운 게이트절연막의 MOSFET가 지배적으로 작용하는 지연회로에 의해 지연시킨 동작타이밍신호에 의해 동작시킴으로써, 메모리셀에서 비트선에 독출된 독출신호에 대응한 센스앰프의 동작타이밍을 설정할 수 있어, 고속의 메모리엑세스를 실현할 수 있는 효과를 얻을 수 있다.

(8) 상기 센스앰프의 동작타이밍신호를 제 2 MOSFET에 의해 구성되어 센스앰프에 대응된 얇은 게이트절연막의 MOSFET를 사용한 지연회로의 지연신호에 의해, 상기 전원전압 또는 승압전압에 대응한 센스앰프를 구성하는 P채널형 MOSFET의 소오스에 전원전압을 공급하는 오버드라이브용 N채널형 MOSFET의 동작시간을 설정하고, 상기 동작시간 후에 상기 센스앰프를 구성하는 P채널형 MOSFET의 소오스에 상기 강압전압을 공급하는 드라이브용 N채널형 MOSFET를 구동함으로써, 오버드라이브시간을 센스앰프의 동작에 대응시켜 실현할 수 있는 효과를 얻을 수 있다.

(9) 상기 두꺼운 게이트절연막의 MOSFET가 지배적으로 작용하는 지연회로는, 상기 두꺼운 게이트절연막의 MOSFET에 의해 구성되고, 지연되는 입력신호가 입력단자에 공급된 인버터회로와, 이 인버터회로의 출력신호를 전달하는 저항수단과, 상기 저항수단을 통한 신호가 전달되고, 상기 제 2 MOSFET의 게이트용량을 이용하여 구성된 캐패시터와, 상기 제 2 MOSFET에 의해 구성되고, 상기 저항과 캐패시터로 이루어지는 시정수회로의 출력신호가 입력단자에 공급되고, 상기 지연신호를 형성하는 1 내지 2개의 인버터회로로 구성함으로써, 적은 소자수로 비교적 큰 지연시간을 저소비전력에 의해 형성할 수 있는 효과를 얻을 수 있다.

(10) 상기 전원전압 또는 상기 내부전압발생회로로 형성된 승압전압을 받아 동작하는 내부회로에는, 상기 전압이 게이트에 인가된 평활용MOS용량, 위상보상용 용량을 포함하고, 내부전압발생회로에서 형성된 강압전압을 받아 동작하는 제 2 내부회로에는, 상기 전압이 게이트에 인가된 평활용MOS용량, 위상보상용 용량을 포함하도록 나누어 사용함으로써, 내압의 확보와 작은 사이즈로 큰 용량치를 실현할 수 있는 효과를 얻을 수 있다.

(11) 상기내부전압발생회로에는 정전류원이 드레인에 설치되고, 게이트가 회로의 접지전위에 접속되고, 소오스와 기판전압과의 사이에 검출전압조정부가 설치된 상기 얇은 게이트절연막의 MOSFET로 구성된 제 4 N채널형 MOSFET와, 상기 제 4 MOSFET의 드레인출력을 받아 검출신호를 형성하는 인버터회로로 구성되고 기판전압을 원하는 전압으로 설정하는 전압검출회로를 구비한 기판전압발생회로를 포함하고, 상기 검출전압조정부를 게이트가 상기 제 4 N채널형 MOSFET의 소오스에 접속되고 드레인, 소오스경로가 직렬형태로 된 제 5, 제 6 및 제 7의 N채널형 MOSFET 및 각각의 드레인, 소오스간을 단락하는 퓨즈수단으로 구성해 두고, 상기 제 5 및 제 6의 N채널형 MOSFET를 게이트절연막의 막두께를 두껍게 형성하고, 상기 제 7 N채널형MOSET는 게이트절연막이 막두께를 얇게 형성하고, 각 MOSFET의 게이트길이와 임계전압과의 관계에 있어서 임계전압의 변화가 작은 게이트길이의 범위내에서 임계전압이 각각 다르게 각각의 게이트길이를 설정하고, 상기 퓨즈의 선택적인 절단에 의해 상기 검출전압의 조정을 행함으로써 MOSFET의 프로세스 변화의 보상범위를 넓할 수 있어 높은 정밀도로 VBB전압의 설정을 행할 수 있는 효과를 얻을 수 있다.

(12) 다이나믹형 RAM으로서, 상기 메인워드선의 연장방향으로 분할된 길이로 이루어지고, 메인워드선과 교차하는 비트선방향에 대해 복수 배치되고, 복수의 다이나믹형 메모리셀의 어드레스선택단자가 접속되어 이루어지는 서브워드선 및 상기 복수의 서브워드선과 그것이 직교하도록 배치되고, 상기 다이나믹형 메모리셀의 입출력단자가 그 한쪽에 접속된 복수의 상보비트선쌍으로 이루어지는 서브어레이 와, 상기 메인워드선의 선택신호와 상기 서브워드선택선을 통하여 전달된 선택신호를 받아, 상기 서브워드선의 선택신호를 형성하는 복수의 서브워드선 구동회로와, 상기 메인워드선의 선택신호를 형성하는 메인워드선 구동회로를 포함함으로써, 대기억용량화와 고속화를 실현할 수 있는 효과를 얻을 수 있다.

(13) 상기 다이나믹형 RAM에 있어서, 상기 서브어레이에 대응한 상기 복수의 서브워드선 배열의 양끝측에 서브워드선 구동회로가 나뉘어 분할배치되고, 상기 복수로 된 상보비트선 배열의 양끝측에 센스앰프가 나뉘어 분할배치되고, 상기 1개의 서브어레이를 상기 복수의 서브워드선구동회로 열과 상기 복수의 센스앰프 열에 의해 둘러싸듯 형성함으로써, 대기억용량화와 고속화를 실현할 수 있는 효과를 얻을 수 있다.

(14) 상기 센스앰프를 셰어드센스방식으로 하고, 이를 중심으로 인접하는 서브어레이의 비트선에 대응하여 설치하고, 상기 서브워드선 구동회로를 중심으로 하여 인접하는 서브어레이의 서브워드선을 선택함으로써, 대기억용량화와 고속화를 실현할 수 있는 효과를 얻을 수 있다.

(15) 상기 강압전압을 거의 2V이하인 얇은 게이트절연막의 MOSFET로 구성되는 CMOS회로의 하한동작전압보다도 높은 전압으로 설정함으로써, 저소비전력화를 도모하면서, 동작속도를 유지할 수 있는 효과를 얻을 수 있다.

(16) 외부단자로부터 공급된 전원전압을 받아, 이를 강압한 강압전압을 발생시키는 강압회로와, 상기 고압전압보다 높은 전압을 받아 동작하는 제 1 내부회로와, 상기 강압전압으로 동작하는 제 2 내부회로를 구비하고, 상기 제 1 내부회로 를 기본적으로 제 1 후막의 게이트절연막을 갖는 제 1 MOSFET로 구성하고, 상기 제 2 내부회로를 기본적으로 상기 제 1 후막보다 얇은 제 2 막두께의 게이트절연막을 갖는 제 2 MOSFET로 구성하고, 상기 제 2 내부회로에 있어서, 상기 제 1 내부회로에 대한 타이밍신호를 형성하는 지연회로를 상기 제 1 MOSFET를 사용하여 구성함으로써, 프로세스의 변화를 고려한 시간마진의 설정을 최소로 할 수 있는 효과를 얻을 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예를 기초로 하여 구체적으로 설명하였으나, 본원 발명은 상기 실시예에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능함은 물론이다. 예를 들어, 다이나믹형 RAM에 있어서, 서브어레이의 구성, 또는 반도체칩에 탑재된 복수의 메모리어레이의 배치는, 그 기억용량등에 따라 여러가지의 실시형태를 취할 수 있다. 또, 서브워드드라이버의 구성은 여러가지의 실시형태를 취할 수 있다. 입출력인터페이스 부분은 클럭신호를 따라 입력/출력동작이 행해지는 동기(synchronous) 또는 런 버스(run bus)사양의 다이나믹형 RAM으로 해도 좋다. 다이나믹형 RAM은 CMOS회로 등의 논리회로와 혼재되어 1개의 반도체집적회로장치를 구성하는 것이라도 좋다. 승압전압으로 동작되는 회로는 상기 메모리셀이나 선택회로 외에, 어느 것이라도 좋다.

본 발명은 외부단자로부터 공급되는 전원전압 또는 그것을 승압한 전압으로 동작하는 내부회로와, 상기 전원전압의 강압전압으로 동작하는 내부회로를 구비한 반도체집적회로에 널리 이용할 수 있다. 이 경우, 게이트절연막의 막두께는 그 동작전압에 대응하여, 상기와 같은 번인 시험시의 전압을 고려한 내압(耐壓)이나, 그 회로에 요구되는 특별한 이유에 의해 결정되는 것이면 된다.

본원에 있어 개시된 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 외부단자로부터 공급된 전원전압을 받아 동작하는 내부전압발생회로에 의해, 강압전압 및 필요에 따라 승압전압을 형성하여 내부전압을 형성시키는 반도체집적회로에 있어서, 상기 외부단자로부터 공급된 전원전압 또는 상기 내부전압발생회로에서 형성된 승압전압을 받아 동작하는 제 1 내부회로를 상기 전원전압 또는 승압전압에 대응한 후막(厚膜)의 게이트절연막을 갖는 제 1 MOSFET로 구성하고, 상기 강압전압을 받아 동작하는 제 2 내부전압을 상기 강압전압에 대응한 박막(薄膜)의 게이트절연막을 갖는 제 2 MOSFET로 구성함으로써, 신뢰성을 해치지 않고, 디바이스의 미세화와 고속화 및 저소비전력화를 실현할 수 있다.

상기 제 1 내부회로의 동작에 대응하여 제 2 내부회로를 동작시킬 때에는, 상기 제 2 내부회로의 동작타이밍신호를 상기 제 1 내부회로를 구성하는 제 1 MOSFET가 지배적으로 작용하도록 된 지연회로에서 제 1 내부회로의 동작상태를 모니터하여 형성함으로써, 프로세스변화를 고려한 시간마진의 설정을 최소로 할 수 있는 효과를 얻을 수 있다.

Claims (20)

1. 외부단자로부터 공급된 전원전압을 받고, 그것을 강압한 강압전압을 발생시키는 강압회로 및 필요에 따라 설치되는 승압전압 발생회로를 포함하는 내부전압 발생회로와,

   상기 외부단자로부터 공급된 전원전압 또는 상기 내부전압 발생회로에서 형성된 승압전압을 받아 동작하고 상기 외부단자로부터 공급된 입력신호를 받는 입력회로 및 외부단자로 출력신호를 송출하는 출력회로를 포함하는 제 1 내부회로와,

   상기 내부전압 발생회로에서 형성된 강압전압으로 동작하는 제 2 내부회로를 구비하고,

   상기 제 1 내부회로는 제 1의 막두께의 게이트절연막을 갖는 제 1 MOSFET로 구성되어 상기 제 1 MOSFET의 게이트에는 상기 전원전압 또는 승압전압이 공급되고,

   상기 제 2 내부회로는 상기 제 1의 막두께보다도 얇은 제 2의 막두께의 게이트절연막을 갖는 제 2 MOSFET로 구성되어 이루어지고, 상기 제 2 MOSFET의 게이트에는 상기 강압전압이 공급되고,

   상기 제 1 내부회로는 상기 내부전압 발생회로에서 형성된 승압전압으로 동작하는 제 3 내부회로를 갖고,

   상기 제 2 내부회로는 상기 제 3 내부회로에 대응해서 동작하는 제 4 내부회로를 갖고,

   상기 제 4 내부회로는 상기 제 1 막두께의 게이트절연막을 가진 MOSFET로부터 구성되는 제 1 지연회로에서 출력되는 지연신호에 의해 동작되는 것을 특징으로 하는 반도체집적회로장치.
2. 삭제
3. 외부단자로부터 공급된 전원전압을 받고, 그것을 강압한 강압한 강압전압을 발생시키는 강압회로 및 필요에 따라 설치되는 승압전압 발생회로를 포함하는 내부전압 발생회로와,

   상기 외부단자로부터 공급된 전원전압 및 상기 내부전압 발생회로에서 형성된 승압전압을 받고 동작하는 제 1 내부회로와,

   상기 내부전압 발생회로에서 형성된 강압전압으로 동작하는 제 2 내부회로를 구비하고,

   상기 제 1 내부회로는 제 1 막두께의 게이트전연막을 가진 제 1 MOSFET로 구성되어, 상기 제 1 MOSFET의 게이트에는 상기 전원전압 또는 승압전압이 공급되고,

   상기 제 2의 내부회로는 상기 강압전압에 대응한 상기 제 1 막두께보다도 얇은 제 2 막두께의 게이트절연막을 가진 제 2 MOSFET로 구성되어 이루어지고, 상기 제 2 MOSFET의 게이트에는 상기 강압전압이 공급되고,

   상기 제 1 내부회로는 상기 승압전압으로 동작하는 제 3 내부회로를 갖고,

   상기 제 2 내부회로는 상기 제 3 내부회로에 대응해서 동작하는 제 4 내부회로를 갖고,

   상기 승압전압은 전원전압이 소정 전압 이상으로 되었을 때에는 그것에 의존해서 상승되는 것이고, 상기 소정 전압 이상의 전원전압 또는 승압전압으로 된 상기 전원전압 및 승압전압을 포함하고,

   상기 강압전압은 전원전압이 소정 전압 이상으로 되었을 때에는 그것에 의존해서 상승되는 것이고, 상기 전원전압이 상기 소정 전압 이상으로 된 강압전압도 포함하고,

   상기 제 3 내부회로는 어드레스선택 MOSFET와 기억캐패시터로 이루어지는 다이나믹형 메모리셀과, 이러한 다이나믹형 메모리셀이 접속된 워드선의 선택신호를 형성하는 워드드라이버이고,

   상기 입력회로는 어드레스신호 및 필요에 따라 설치되는 클럭신호를 포함하는 제어입력신호와 기입입력신호에 대응된 것이고,

   상기 출력회로는 상기 메모리셀로부터 독출된 독출신호를 출력시키는 것을 특징으로 하는 반도체집적회로장치.
4. 삭제
5. 청구항 3에 있어서,

   상기 메모리셀의 어드레스선택 MOSFET가 형성된 반도체영역에는 부전압으로 된 백바이어스전압이 공급되고,

   이러한 백바이어스전압은 상기 내부전압발생회로에 의해 형성되는 것을 특징으로 하는 반도체집적회로장치.
6. 청구항 5에 있어서,

   상기 제 4 내부회로는 센스앰프를 구동하는 드라이브회로이고,

   상기 동작타이밍신호는 상기 워드드라이버의 동작타이밍신호를 상기 제 1 MOSFET가 지배적으로 작용하는 제 1 지연회로에 의해 지연된 동작타이밍신호에 의해 동작되는 것을 특징으로 하는 반도체집적회로장치.
7. 청구항 6에 있어서,

   상기 센스앰프를 구동하는 드라이브회로는,

   상기 동작타이밍신호에 대응해서 상승하고, 상기 동작타이밍신호를 제 2 MOSFET에 의해 구성되어 센스앰프에 대응된 제 2 지연회로의 지연신호에 대응해서 하강하고, 상기 전원전압 또는 승압전압에 대응한 제 1 타이밍신호를 받아 센스앰프를 구성하는 P채널형 MOSFET의 소스에 전원전압을 공급하는 오버드라이브용의 제 1 N채널형 MOSFET와,

   상기 제 1 타이밍신호의 하강에 대응해서 상승하고, 상기 전원전압 또는 승압전압에 대응한 제 2 타이밍신호를 받아 상기 센스앰프를 구성하는 P채널형 MOSFET의 소스에 상기 강압전압을 공급하는 드라이브용의 제 2 N채널형 MOSFET와,

   상기 동작타이밍신호를 받아 온상태가 되고, 상기 센스앰프를 구성하는 N채널형 MOSFET의 소스에 회로의 접지전위를 공급하는 드라이브용의 제 3 N채널형 MOSFET로 이루어지고,

   상기 제 1과 제 2의 N채널형 MOSFET는 그 게이트절연막이 제 1 막두께로 된 상기 제 1 MOSFET에 의해 구성되고,

   상기 제 3의 N채널형 MOSFET는 그 게이트절연막이 상기 제 1 막두께보다 얇은 제 2 막두께로 된 상기 제 2 MOSFET에 의해 구성되어 이루어지는 것을 특징으로 하는 반도체집적회로장치.
8. 청구항 1 또는 청구항 7에 있어서,

   상기 제 1 지연회로는, 상기 제 1 MOSFET에 의해 구성되고, 지연해야 할 입력신호가 입력단자에 공급된 인버터회로와,

   상기 인버터회로의 출력신호를 전달하는 저항수단과, 상기 저항수단을 통한 신호가 전달되고, 상기 제 2 MOSFET의 게이트용량을 이용하여 구성된 캐패시터와,

   상기 제 2 MOSFET에 의해 구성되어, 상기 저항과 캐패시터로 이루어지는 시정수회로의 출력회로가 입력단자에 공급되고, 상기 지연신호를 형성하는 하나 내지 2개의 인버터회로로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
9. 청구항 1 또는 청구항 3중 어느 하나에 있어서,

   상기 전원전압 또는 상기 내부전압 발생회로가 형성된 승압전압을 받아 동작하는 제 1 내부회로에는 이러한 전압이 게이트에 인가된 평활용MOS 용량, 위상보상용 용량을 포함하고,

   상기 내부전압 발생회로에서 형성된 강압전압을 받아 동작하는 제 2 내부회로에는 이러한 전압이 게이트에 인가된 평활용MOS 용량, 위상보상용 용량을 포함하는 것을 특징으로 하는 반도체집적회로장치.
10. 청구항 5에 있어서,

    상기 내부전압 발생회로는 기판 백바이어스전압 발생회로를 포함하고,

    이러한 기판 백바이어스전압 발생회로는 기판전압을 원하는 전압으로 설정하는 전압검출회로를 구비하고,

    상기 전압검출회로는 전류원이 드레인에 설치되고, 게이트가 회로의 접지전위에 접속되고, 소스와 기판전압과의 사이에 검출전압조정부가 설치된 상기 제 2 MOSFET로 구성된 제 4 N채널형 MOSFET와, 상기 제 4 MOSFET의 드레인출력을 받아 검출신호를 형성하는 인버터회로로 이루어지고,

    상기 검출전압조정부는 상기 제 4 N채널형 MOSFET의 소스와 기판전압과의 사이에 설치되고, 각각의 게이트가 상기 제 4 N채널형 MOSFET의 소스에 접속되고, 드레인, 소스경로가 직렬형태로 된 제 5, 제 6 및 제 7의 N채널형 MOSFET 및 각각의 드레인, 소스간을 단락하는 퓨즈수단으로 이루어지고,

    상기 제 5 및 제 6의 N채널형 MOSFET는 상기 제 1 MOSFET로 이루어지고, 상기 제 7 N채널형 MOSFET는 게이트절연막의 막두께가 상기 제 5 및 제 6 N 채널형 MOSFET의 게이트절연막보다 얇게 형성된 상기 제 2 MOSFET로 이루어지고, 또한 각각의 MOSFET의 게이트길이와 임계치전압이 각각 다르도록 각각의 게이트길이를 설정하여 이루어지고,

    상기 퓨즈의 선택적 절단에 의해 상기 검출전압의 조정을 행하도록 하는 것을 특징으로 하는 반도체집적회로장치.
11. 청구항 3에 있어서,

    상기 제 3 내부회로는,

    메인워드선과,

    상기 메인워드선의 연장방향에 대해 분할된 길이로 되고, 또한 상기 메인워드선과 교차하는 비트선방향에 대해 복수 배치되고, 복수로 이루어지는 다이나믹형 메모리셀의 어드레스선택단자가 접속되어 이루어지는 서브워드선 및 상기 복수의 서브워드선과 그것과 교차하도록 배치되고, 상기 다이나믹형 메모리셀의 입출력단자가 그 한쪽에 접속된 복수의 상보비트선쌍으로 이루어지는 서브어레이와,

    상기 메인워드선의 선택신호와 상기 서브워드선택선을 통하여 전달된 선택신호를 받고, 상기 서브워드선의 선택신호를 형성하는 복수로 이루어지는 서브워드선 구동회로와,

    상기 메인워드선의 선택신호를 형성하는 메인워드선 구동회로를 포함하는 것을 특징으로 하는 반도체집적회로장치.
12. 외부단자로부터 공급된 전원전압을 받고, 그것을 강압한 강압전압을 발생시키는 강압회로와,

    상기 강압전압보다 높은 전압을 받아 동작하는 제 1 내부회로와,

    상기 강압전압으로 동작하는 제 2 내부회로를 구비하고,

    상기 제 1 내부회로는 제 1 막두께의 게이트절연막을 가진 제 1 MOSFET를 갖고,

    상기 제 2 내부회로는 상기 제 1 막두께보다 얇은 제 2 막두께의 게이트절연막을 가진 제 2 MOSFET를 갖고,

    상기 제 2 내부회로는 상기 제 1 내부회로에 대한 타이밍신호를 형성하는 지연회로를 구비하고,

    상기 지연회로는 상기 제 1 MOSFET에 의해 구성되고, 지연해야 할 입력신호가 입력단자에 공급된 인버터회로와,

    상기 인버터회로의 출력신호를 전달하는 저항수단과, 상기 저항수단을 통한 신호가 전달되고, 상기 제 2 MOSFET의 게이트용량을 이용하여 구성된 캐패시터와,

    상기 제 2 MOSFET에 의해 구성되어, 상기 저항과 캐패시터로 이루어지는 시정수회로의 출력회로가 입력단자에 공급되고, 상기 지연신호를 형성하는 하나 내지 2개의 인버터회로로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
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