JP5352077B2 - 半導体集積回路 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる半導体集積回路はDRAMを含むものである。図1に本実施の形態にかかる半導体集積回路1のブロック図を示す。図1では、半導体集積回路1のうちDRAMにかかる部分のみを示した。また、DRAMはビット線DT、DBによって構成されるビット線対を複数有するが、図1では簡単化のため1つのビット線対のみを示した。
実施の形態2にかかる半導体集積回路2のブロック図を図3に示す。半導体集積回路2は、実施の形態1のDRAMを内蔵するマイコンである。図3に示すように、半導体集積回路2は、ワード線駆動回路10、セルアレイ11、制御回路12を有するDRAMと、入出力回路13と、CPU(Central Processing Unit)14と、昇圧回路15と、降圧回路16とを有する。
実施の形態3にかかる半導体集積回路1のブロック図を図5に示す。図5に示すように、実施の形態3にかかる半導体集積回路3は、実施の形態1にかかる半導体集積回路1の駆動回路DRVに供給する第1の電圧と第2の電圧を変更したものである。実施の形態3では、第2の電圧として接地電圧VSSよりも低い電圧(以下、負電圧VKKと称す)を用い、第1の電圧として昇圧電圧VPPから負電圧VKKの電圧値を引いた電圧(以下、昇圧電圧VPP−VKKと称す)を用いる。
実施の形態4にかかる半導体集積回路4のブロック図を図7に示す。図7に示すように、実施の形態4にかかる半導体集積回路4は、実施の形態1にかかる半導体集積回路1のワード線駆動回路10の配置位置を変更したものである。半導体集積回路4は、セルアレイ11の両側にワード線駆動回路10及びワード線駆動回路20を有する。ワード線駆動回路20には、ワード線駆動回路10において偶数番目のメモリセルMCを駆動する駆動回路DRVが配置される。一方、実施の形態4におけるワード線駆動回路10には、奇数番目のメモリセルMCを駆動する駆動回路DRVが配置される。
10、20 ワード線駆動回路
11 セルアレイ
12 制御回路
13 入出力回路
14 CPU
15 昇圧回路
16 降圧回路
DRV1〜DRVn 駆動回路
MC1〜MCn メモリセル
SA センスアンプ
CC コンデンサ
STr スイッチトランジスタ
TTr ゲートトランジスタ
SN 記憶ノード
DB、DT ビット線
WL1〜WLn ワード線
PRE プリチャージ回路
EQ プリチャージ制御信号
Y スイッチ制御信号
DMN、SMP1、SMP2 NMOSトランジスタ
DMP、SMN1、SMN2、PMN1〜PMN3 PMOSトランジスタ
SAN 接地配線
SAP 電源配線
CNT 制御信号
EVDD 外部電源電圧
HVDD バイアス電圧
VDD 電源電圧
VSS 接地電圧
VDDi 降圧電圧
VKK 負電圧
VPP 昇圧電圧
Claims (7)
- 制御信号に応じて第1の電源から供給される第1の電圧又は第2の電源から供給される第2の電圧のいずれか一方の電圧で複数のワード線のそれぞれを駆動する複数の駆動回路と、
前記複数のワード線のいずれか一本にゲートが接続され、前記ゲートに接続されるワード線に供給される電圧に基づき記憶ノードとビット線との接続状態を切り替える複数のゲートトランジスタと、
1.0V以下の第3の電圧を電源電圧として動作し、前記複数のゲートトランジスタのいずれか1つを介して前記記憶ノードへのデータ書き込みあるいは読み出しを制御する制御回路と、を有し、
前記複数のゲートトランジスタのゲート酸化膜厚は、前記複数の駆動回路を構成するトランジスタのゲート酸化膜厚よりも薄く、前記制御回路を構成するトランジスタのゲート酸化膜厚よりも厚く、かつ、前記第1の電圧及び前記第2の電圧のうち低電位側の電圧は接地電圧以下である半導体集積回路。 - 前記複数のゲートトランジスタは、非選択状態の期間が選択状態の期間よりも長い請求項1に記載の半導体集積回路。
- 前記第1の電圧と前記第2の電圧のうち高電圧側の電圧は、前記制御回路の電源電圧よりも高い請求項1又は2に記載の半導体集積回路。
- 前記第1の電圧と前記第2の電圧の電圧差は、前記制御回路の電源電圧と接地電圧の電圧差よりも大きい請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記半導体集積回路は、前記複数の駆動回路、前記複数のゲートトランジスタ及び前記制御回路とともに同一の半導体基板上に形成される機能回路を有し、前記機能回路は、異なるゲート酸化膜厚を有するトランジスタによって形成される請求項1乃至4のいずれか1項に記載の半導体集積回路。
- 前記複数の駆動回路は、前記複数のゲートトランジスタが形成される領域を挟むように分割される領域に形成される請求項1乃至5のいずれか1項に記載の半導体集積回路。
- 前記制御回路は、さらに接地電圧である第4の電圧が供給される請求項1乃至6のいずれか1項に記載の半導体集積回路。
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