JP2008287826A - 半導体記憶装置 - Google Patents

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Abstract

【課題】微細化が進んだシステムＬＳＩに混載される場合においても、各構成トランジスタが必要十分な動作能力を発揮しつつ、サイズの増大化を抑え、かつ安定的な高速動作を実現することができる半導体記憶装置を提供する。
【解決手段】ロウデコーダ回路は、第１のゲート酸化膜厚を有するトランジスタと、第２のゲート酸化膜厚を有するトランジスタと、第３のゲート酸化膜厚を有するトランジスタで構成されることにより、低電圧化が進んだ制御回路でも、ワードラインを高速にかつ信頼性を確保しながら駆動する。
【選択図】図２

Description

本発明は、微細化が進んだシステムＬＳＩに混載される半導体記憶装置に関するものである。
従来、微細化が進んだシステムＬＳＩに混載される半導体記憶装置（例えば、特許文献１および特許文献２を参照）は、図４のような構成を有している。
図４は従来の半導体記憶装置の構成を示すブロック図である。図４において、１はメモリセル、２はセンス回路、ＷＬはワードライン、ＢＬはビットライン、３はロウデコーダ回路、４はレベルシフタである。
メモリセル１は一般的なＤＲＡＭのメモリセルである。Ｎチャネルトランジスタからキャパシタへの充電を行うため、ワードラインＷＬの電位は、ビットラインＢＬの電位よりも高い電圧を印加することが必要である。また、電荷保持特性の改善のためＮチャネルトランジスタのリーク電圧を抑制するため、ワードラインＷＬはアクセスしない際には負電圧とすることも一般的に行われている。
そのためには、ロウデコーダ回路３内には、センス回路２などに配置されるトランジスタよりもゲート酸化膜の膜厚が厚い高耐圧トランジスタを配置する必要がある。その動作に対して、ワードラインＷＬをビットラインＢＬと同程度の制御回路の電圧で動作させるため、ロウデコーダ回路３内には、レベルシフタ４が配置される。
図５は従来の半導体記憶装置におけるロウデコーダ回路３の構成を示す回路図である。図５において、１１は出力インバータ、１２はゲート酸化膜の膜厚が厚い高耐圧トランジスタ領域、１３はＮＡＮＤ素子、１４はインバータ、ＡＤはロウアドレス信号である。
レベルシフタ４には、ロウアドレス信号ＡＤがＮＡＮＤ素子１３およびインバータ１４によってデコードされた信号が入力される。この入力レベルは、ビットラインＢＬと同程度の制御回路の電圧であり、比較的低い。レベルシフタ４の出力は出力インバータ１１に出力され。出力インバータ１１の出力はワードラインＷＬに接続される。出力インバータ１１には、ワードラインＷＬのハイレベルＶＰＰと、ローレベルＶＮＷＬが入力される。レベルシフタ４と出力インバータ１１は、ゲート酸化膜の膜厚が厚い高耐圧トランジスタ領域１２に配置される。
以上のように構成された半導体記憶装置について、その動作原理を以下に説明する。
メモリセル１のデータを読み出すセンス回路２は微細化のために、例えば４５ｎｍ世代においては、高密度なトランジスタが使われており、印加可能な電圧はセンター値で１．０Ｖ〜１．２Ｖ程度であり、ゲート酸化膜の膜厚は１．５ｎｍ程度である。ワードラインＷＬに必要な電圧は、それにメモリセル１のＮチャネルトランジスタのしきい値電圧程度高い２．０Ｖから、負電圧の設定は、このローレベルがゲート電圧の印加によってドレインのリーク電流が増加する特性（ＧＩＤＬ）を考慮して、−０．４Ｖ程度の負電圧となる。よって、ロウデコーダ３内の高耐圧トランジスタにはゲート酸化膜の膜厚が５ｎｍ以上のトランジスタが用いられ、そのしきい値電圧は、０．６Ｖ以上になることが一般的である。
その場合、レベルシフタ４を動作させるためには、レベルシフタ４の入力に０．６Ｖ以上の安定的な電圧を供給する必要があるが、入力はセンター値で１．０Ｖ〜１．２Ｖ程度であるから、ワースト電圧で０．８Ｖ程度となる。レベルシフタ４は、Ｐチャネルトランジスタのクロスカップル構成となるが、これはＰチャネルトランジスタがＯＮしている側に接続されているＮチャネルトランジスタによって、Ｐチャネルトランジスタのドレインの電圧をＮチャネルトランジスタのソース電位に引き下げることで、Ｐチャネルトランジスタのクロスカップルの相が反転させ、出力を反転させることにより動作する。入力電圧が低い場合でも高い電圧の出力が可能となり広く利用されている。
しかし、動作のためには、入力のハイレベルがＮチャネルトランジスタのしきい値電圧よりも十分高いことが必要である。
特開平７−３０７０９１号公報 特開２００２−２９８５７９号公報
しかしながら、上記のような従来の半導体記憶装置では、微細化が進んだ４５ｎｍ世代等においては、入力のハイレベルのワースト値０．８Ｖに対して、レベルシフタ４を構成するトランジスタのしきい値電圧が０．６Ｖ以上であり、電圧値として十分ではない。
このように入力電圧がしきい値に近い場合に、Ｐチャネルトランジスタの能力に対してＮチャネルトランジスタの能力を大きくするためには、ＮチャネルトランジスタのサイズをＰチャネルトランジスタの２０倍以上に設定することが必要となり、回路サイズが大きくなるばかりか、負荷が増えるため高速動作が困難になるという問題点を有していた。
本発明は、上記従来の問題点を解決するもので、微細化が進んだシステムＬＳＩに混載される場合においても、各構成トランジスタが必要十分な動作能力を発揮しつつ、サイズの増大化を抑え、かつ安定的な高速動作を実現することができる半導体記憶装置を提供する。
上記の課題を解決するために、本発明の半導体記憶装置は、メモリセルと、前記メモリセルに接続されたワードラインと、前記ワードラインに接続されたロウデコーダ回路と、前記ロウデコーダ回路による前記ワードラインを介した前記メモリセルのアクセスを制御する制御回路とを有し、前記制御回路は、ゲート酸化膜が第１の膜厚のトランジスタで構成され、前記ロウデコーダ回路は、前記ゲート酸化膜が前記第１の膜厚のトランジスタと、前記ゲート酸化膜が前記第１の膜厚より厚い第２の膜厚のトランジスタと、前記ゲート酸化膜が前記第２の膜厚より厚い第３の膜厚のトランジスタとで構成されたことを特徴とする。
以上のように本発明によれば、制御回路とワードラインとの間に配置されそれらのゲート酸化膜間の厚みを有するゲート酸化膜を持つトランジスタ回路により、電圧の低い制御回路からの制御信号で、電圧の高いワードラインを高信頼性で高速に動作させることができる。
そのため、微細化が進んだシステムＬＳＩに混載される場合においても、各構成トランジスタが必要十分な動作能力を発揮しつつ、サイズの増大化を抑え、かつ安定的な高速動作を実現することができる。
本発明の請求項１に記載の半導体記憶装置は、メモリセルと、前記メモリセルに接続されたワードラインと、前記ワードラインに接続されたロウデコーダ回路と、前記ロウデコーダ回路による前記ワードラインを介した前記メモリセルのアクセスを制御する制御回路とを有し、前記制御回路は、ゲート酸化膜が第１の膜厚のトランジスタで構成され、前記ロウデコーダ回路は、前記ゲート酸化膜が前記第１の膜厚のトランジスタと、前記ゲート酸化膜が前記第１の膜厚より厚い第２の膜厚のトランジスタと、前記ゲート酸化膜が前記第２の膜厚より厚い第３の膜厚のトランジスタとで構成されたことを特徴とする。
これにより、制御回路とワードラインとの間に配置されそれらのゲート酸化膜間の厚みを有するゲート酸化膜を持つトランジスタ回路により、電圧の低い制御回路からの制御信号で、電圧の高いワードラインを高信頼性で高速に動作させることが可能となる。
また、請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記第２の膜厚のゲート酸化膜領域に、レベルシフト回路を有することを特徴とする。
これにより、高速に制御回路からの信号をワードラインに伝達することが可能となる。
また、請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記第３の膜厚のゲート酸化膜領域に、前記ワードラインに印加するための負の電圧が供給されることを特徴とする。
これにより、メモリセルの電荷保持特性などの性能を向上させることが可能となる。
また、請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記第３の膜厚のゲート酸化膜領域は、外部とのデータの伝達に使われるＩ／Ｏ領域と同じ膜厚とすることを特徴とする。
これにより、製造工程を簡略化しつつ信頼性を低下させることがない。
また、請求項５に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記負の電圧は、接地電圧と前記ゲート酸化膜が前記第３の膜厚のトランジスタのしきい値電圧との間の絶対値よりも、低くないことを特徴とする。
これにより、レベルシフタを第３の膜厚のゲート酸化膜領域に配置する必要が無く、回路を簡略化できる。
また、請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記第２の膜厚のゲート酸化膜領域は、前記メモリセルと同じ膜厚とすることを特徴とする。
これにより、製造工程を簡略化しつつ信頼性を低下させることがない。
また、請求項７に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、前記レベルシフト回路は、前記ワードドライバの複数に接続されたことを特徴とする。
これにより、回路面積を削減することが可能となる。
また、請求項８に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、前記ワードドライバは、前記ワードラインをローレベルにラッチする機能を有することを特徴とする。
これにより、回路面積をさらに削減することが可能となる。
また、請求項９に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、前記ワードドライバは、前記ワードラインをローレベルにラッチする機能を有し、前記レベルシフト回路は、前記ワードドライバの複数に接続され、それらのワードドライバに対して、選択的に前記ラッチ機能を無効化することを特徴とする。
これにより、回路面積をさらに削減することが可能となる。
また、請求項１０に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記メモリセルが、Ｎチャネルトランジスタとキャパシタで構成されたダイナミック・ランダム・アクセスメモリ型のメモリセルで、前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、前記ワードドライバは、ソースが前記負の電圧に接続され、ドレインが前記ワードラインに接続されたドライバトランジスタを有し、前記ドライバトランジスタのゲート電圧のローレベルは接地電圧であることを特徴とする。
これにより、回路面積をさらに削減することが可能となる。
以下、本発明の実施の形態を示す半導体記憶装置について、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体記憶装置の構成を示すブロック図である。図１において、１００はメモリアレイ、１０１はメモリセル、１０２はセンス回路、１０３はロウデコーダ回路、１０４は制御回路、１０５は電源回路、ＷＬｎ（ｎ＝０、１・・・Ｎで、Ｎは整数）はワードライン、ＢＬｍ（ｍ＝０、１・・・Ｍで、Ｍは整数）はビットラインである。
メモリアレイ１００には、アレイ状にメモリセル１０１が配置される。メモリセル１０１は、１本のワードラインＷＬｎと１本のビットラインＢＬｍの交点に、必要に応じて配置される。それぞれのワードラインＷＬｎはロウデコーダ回路１０３に接続される。またビットラインＢＬｍはセンス回路１０２に接続される。ロウデコーダ回路１０３とセンス回路１０２は制御回路１０４から制御される。また、ロウデコーダ回路１０３には、ワードラインＷＬｎの電源を発生する電源回路１０５が接続される。
図２は本実施の形態の半導体記憶装置におけるロウデコーダ回路１０３の構成を示す回路図である。図２において、ＶＰＰはワードラインＷＬｎのハイレベル（Ｈ）、ＶＮＷＬはワードラインＷＬｎのローレベル（Ｌ）、ＶＳＳはグランド電圧、ＶＤＤは制御回路１０４に供給される電位、２０１は第１のゲート酸化膜厚を有するトランジスタの領域、２０２は第２のゲート酸化膜厚を有するトランジスタの領域、２０３は第３のゲート酸化膜厚を有するトランジスタの領域、ＶＤＤ１８は第２のゲート酸化膜厚を有するトランジスタの領域２０２に供給される電圧、２０５はレベルシフタ、２１０は出力インバータ回路、２１１はインバータ、２１２はＮＡＮＤ素子、ＷＤは第１のワードライン選択信号、ＡＤ１は第２のワードライン選択信号である。第２のワードライン選択信号ＡＤ１は制御回路１０４から入力される。
第１のゲート酸化膜厚を有するトランジスタの領域２０１には、ＰチャネルトランジスタおよびＮチャネルトランジスタが配置され、第１のゲート酸化膜厚は、第２のゲート酸化膜厚と第３のゲート酸化膜厚より厚く、より高電圧の電圧が構成トランジスタにかかった場合でも、信頼性を確保することができる。
ここで、ワードラインＷＬｎを駆動する論理を実現するワードライン回路の一例を示す。
第１のゲート酸化膜厚を有するトランジスタの領域２０１において、Ｐチャネルトランジスタ２０６のソースにはワードラインのハイレベルＶＰＰが印加され、ドレインはワードラインＷＬｎに接続される。Ｎチャネルトランジスタ２０７のソースにはワードラインのローレベルＶＮＷＬが接続され、ドレインはワードラインＷＬｎに接続される。Ｐチャネルトランジスタ２０６およびＮチャネルトランジスタ２０７のゲートは、Ｐチャネルトランジスタ２０８のドレインに接続され、Ｐチャネルトランジスタ２０８のゲートはワードラインＷＬｎに接続され、ソースはワードラインのハイレベルＶＰＰが印加される。
ワードラインのローレベルＶＮＷＬは、グランド電圧ＶＳＳよりも低い負電圧であり、ワードラインのハイレベルＶＰＰ、ワードラインのローレベルＶＮＷＬは、電源回路１０５から供給される。
第２のゲート酸化膜厚を有するトランジスタの領域２０２には、ＰチャネルトランジスタおよびＮチャネルトランジスタが配置され、第２のゲート酸化膜厚は、第１のゲート酸化膜厚より薄く、第３のゲート酸化膜厚より厚い。
ここで、ワードラインを駆動する論理を実現するデコード回路の一例を示す。
Ｎチャネルトランジスタ２０９は、Ｐチャネルトランジスタ２０８と出力インバータ回路２１０との間に接続される。Ｎチャネルトランジスタ２０９のゲートには第１のワードライン選択信号ＷＤが接続される。出力インバータ回路２１０は、Ｐチャネルトランジスタ２０８の能力より十分大きい電流供給能力を有する。出力インバータ回路２１０は、一般的なインバータ回路であり、入力にはレベルシフタ２０５の出力が配置される。
レベルシフタ２０５は、一般的なレベルシフタであり、ＰチャネルトランジスタとＮチャネルトランジスタで構成され、電圧ＶＤＤ１８とグランド電圧ＶＳＳが供給される。レベルシフタ２０５のＮチャネルトランジスタのゲートには、第３のゲート酸化膜厚を有するトランジスタの領域２０３の各素子からの出力が入力される。
この第２のゲート酸化膜厚を有するトランジスタの領域２０２のゲート酸化膜の厚さは、メモリセル１０１を構成するトランジスタと同様のゲート酸化膜厚を使用できる場合が多く、その場合、製造工程を短縮することが可能となる。
第３のゲート酸化膜厚を有するトランジスタの領域２０３には、ＰチャネルトランジスタおよびＮチャネルトランジスタが配置され、第３のゲート酸化膜厚は、第１のゲート酸化膜厚と第２のゲート酸化膜厚より薄い。
ここで、この領域に配置されるワードラインを駆動する論理を実現するデコード回路の一例を示す。
ＮＡＮＤ素子２１２には第２のワードライン選択信号ＡＤ１が入力され、ＮＡＮＤ素子２１２の出力はインバータ２１１とレベルシフタ２０５に入力される。ＮＡＮＤ素子２１２とインバータ２１１には、制御回路１０４に供給される電位ＶＤＤとグランド電圧ＶＳＳが供給される。
図３は本実施の形態の半導体記憶装置におけるロウデコーダ回路において、前述の第１のワードライン選択信号ＷＤを生成するレベル変換回路の構成を示す回路図であり、図２の回路同様にロウデコーダ回路１０３内に配置される。
図３において、３０１はレベルシフタ、３０２は出力インバータ回路であり、これらは第２のゲート酸化膜厚を有するトランジスタの領域２０２に配置され、３０３、３０４はインバータであり、これらは第３のゲート酸化膜厚を有するトランジスタの領域２０３に配置される。ＡＤ０は第３のワードライン選択信号であり、レベル変換されて第１のワードライン選択信号ＷＤとなる。そのレベル変換は下記の構成により成される。この回路はＡＤ０の本数に応じて複数配置される。また、この第３のワードライン選択信号ＡＤ０は制御回路１０４から入力される。
第１のワードライン選択信号ＷＤは出力インバータ回路３０２から出力される。出力インバータ回路３０２には、レベルシフタ３０１の出力が入力される。レベルシフタ３０１には、第３のゲート酸化膜厚を有するトランジスタの領域２０３に配置されたインバータ３０３、３０４の出力が入力される。出力インバータ回路３０２とレベルシフタ３０１には電圧ＶＤＤ１８とグランド電圧ＶＳＳが印加される。
インバータ３０４の入力はインバータ３０３の出力に接続され、インバータ３０３の入力は、第３のワードライン選択信号ＡＤ０が入力される。インバータ３０３、３０４には電圧ＶＤＤとグランド電圧ＶＳＳが印加される。
次に、上記のように構成された回路の動作原理を説明する。
メモリセル１０１のデータを読み出すセンス回路１０２には、微細化のために制御回路１０４と同等のゲート酸化膜厚を有する高密度なトランジスタを使用するのが一般的である。このセンス回路１０２の領域のゲート酸化膜厚は、第３のゲート酸化膜厚を有するトランジスタの領域２０３と同様である。例えば４５ｎｍ世代においては、印加可能な電圧は１．０Ｖ〜１．２Ｖ程度であり、ゲート酸化膜厚は１．５ｎｍ程度である。
メモリセル１０１に十分な動作をさせるためには、前記領域に印加可能な電圧よりもトランジスタのしきい値程度高い電圧を印加することが一般的である。その場合、メモリセル１０１のトランジスタは、第２のゲート酸化膜厚を有するトランジスタの領域２０２におけるトランジスタを用いることで可能となる。例えば４５ｎｍ世代においては、印加可能な電圧は１．８Ｖ程度であり、ゲート酸化膜厚は３．５ｎｍ程度である。
この第２のゲート酸化膜厚を有するトランジスタの領域２０２におけるトランジスタはしきい値電圧が０．３Ｖ〜０．５Ｖ程度の間に設定される。また、メモリセル１０１の電荷の保持特性をよくするために、ワードラインＷＬｎの電圧のローレベル電圧ＶＮＷＬを負電圧に設定することが有効であることが一般的に知られている。このローレベルとして、ゲート電圧の印加によってドレインのリーク電流が増加する特性（ＧＩＤＬ）の観点から、適度な電圧が設定されるが、ゲート酸化膜厚が３．５ｎｍ程度のデバイスの場合は、−０．４Ｖ程度が一般的である。
このローレベル電圧を実現するワードドライバ回路は、第１のゲート酸化膜厚を有するトランジスタの領域２０１に配置されており、このワードドライバ回路としては、ＶＰＰ〜ＶＮＷＬの電圧幅の１．８Ｖ〜−０．４Ｖである２．２Ｖ程度の耐圧が必要であり、第１のゲート酸化膜厚を有するトランジスタの領域２０１におけるトランジスタのゲート酸化膜の厚さは５ｎｍ以上の設定が必要となるが、このトランジスタとして、例えば４５ｎｍ世代の場合、３．３Ｖ系のトランジスタ（Ｉ／Ｏなどに広く使用される）がそのまま使える。また、第１のゲート酸化膜厚を有するトランジスタの領域２０１におけるトランジスタのしきい値電圧は、リーク電圧を低く抑える観点から０．５Ｖ〜０．７Ｖ程度に設定される。
本実施の形態の半導体記憶装置においては、次のような原理で安定的な動作が可能となる。
レベルシフタ２０５とレベルシフタ３０１は、ワードラインＷＬｎを直接駆動する最終段のワードドライバ回路が配置されている第１のゲート酸化膜厚を有するトランジスタの領域２０１よりも、低いしきい値電圧を有する領域である第２のゲート酸化膜厚を有するトランジスタの領域２０２に配置されているため、入力電圧である制御回路１０４のＶＤＤ電圧が下がった場合でも十分に動作させることが可能となる。
これにより、ＶＤＤ−ＶＳＳ間のレンジのワードライン選択信号ＡＤ０、ＡＤ１から、ＶＤＤ１８−ＶＳＳ間のレンジの信号にレベル変換が可能となる。またその出力により、さらにしきい値電圧の高い第１のゲート酸化膜厚を有するトランジスタの領域２０１の回路を駆動するが、レベル変換がされているため、安定的に高速動作が可能となる。
さらに、第１のゲート酸化膜厚を有するトランジスタの領域２０１におけるトランジスタには、ワードラインＷＬｎのハイレベルＶＰＰとローレベルＶＮＷＬが印加されているが、この領域２０１のトランジスタのしきい値電圧をＶＴ２０１とすると、ＶＰＰは、ＶＰＰ＜ＶＤＤ１８＋ＶＴ２０１の範囲で動作させることが可能であり、ＶＮＷＬは、ＶＮＷＬ＞ＶＳＳ−ＶＴ２０１の範囲の負電圧で動作させることが可能となる。
以上により、第２のゲート酸化膜厚を有するトランジスタの領域２０２におけるトランジスタのゲート酸化膜が３．５ｎｍ程度の場合、ＶＤＤ１８は標準条件で１．８Ｖとなるため、ＶＰＰ＜２．４ＶからＶＮＷＬ＞−０．６Ｖの範囲の動作が可能となる。
本発明の半導体記憶装置は、微細化が進んだシステムＬＳＩに混載される場合においても、各構成トランジスタが必要十分な動作能力を発揮しつつ、サイズの増大化を抑え、かつ安定的な高速動作を実現することができるもので、微細化されたシステムＬＳＩに混載されるメモリマクロとして有用である。
本発明の実施の形態の半導体記憶装置の構成を示すブロック図 同実施の形態の半導体記憶装置におけるロウデコーダ回路の構成を示す回路図 同実施の形態の半導体記憶装置におけるロウデコーダ回路のワードライン選択信号ＷＤを生成する回路の構成を示す回路図 従来の半導体記憶装置の概略構成を示すブロック図 従来の半導体記憶装置におけるロウデコーダ回路の構成を示す回路図
符号の説明
１００ メモリアレイ
１０１ メモリセル
１０２ センス回路
１０３ ロウデコーダ回路
１０４ 制御回路
１０５ 電源回路
ＷＬｎ ワードライン（ｎ＝０、１・・・Ｎで、Ｎは整数）
ＢＬｍ ビットライン（ｍ＝０、１・・・Ｍで、Ｍは整数）
ＶＰＰ ワードラインのハイレベル
ＶＮＷＬ ワードラインのローレベル
ＶＳＳ グランド電圧
ＶＤＤ 制御回路に供給される電位
ＶＤＤ１８ ゲート酸化膜が第２の厚さの（第２のゲート酸化膜厚を有する）トランジスタの領域に供給される電圧
２０１ ゲート酸化膜が第１の厚さの（第１のゲート酸化膜厚を有する）トランジスタの領域
２０２ ゲート酸化膜が第２の厚さの（第２のゲート酸化膜厚を有する）トランジスタの領域
２０３ ゲート酸化膜が第３の厚さの（第３のゲート酸化膜厚を有する）トランジスタの領域
２０５ レベルシフタ
２１０ 出力インバータ回路
２１１ インバータ
２１２ ＮＡＮＤ素子
ＷＤ 第１のワードライン選択信号
ＡＤ１ 第２のワードライン選択信号
ＡＤ０ 第３のワードライン選択信号
３０１ レベルシフタ
３０２ 出力インバータ回路
３０３、３０４ インバータ

Claims (10)

  1. メモリセルと、
    前記メモリセルに接続されたワードラインと、
    前記ワードラインに接続されたロウデコーダ回路と、
    前記ロウデコーダ回路による前記ワードラインを介した前記メモリセルのアクセスを制御する制御回路とを有し、
    前記制御回路は、ゲート酸化膜が第１の膜厚のトランジスタで構成され、
    前記ロウデコーダ回路は、
    前記ゲート酸化膜が前記第１の膜厚のトランジスタと、
    前記ゲート酸化膜が前記第１の膜厚より厚い第２の膜厚のトランジスタと、
    前記ゲート酸化膜が前記第２の膜厚より厚い第３の膜厚のトランジスタとで構成された
    ことを特徴とする半導体記憶装置。
  2. 前記第２の膜厚のゲート酸化膜領域に、レベルシフト回路を有する
    ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第３の膜厚のゲート酸化膜領域に、前記ワードラインに印加するための負の電圧が供給される
    ことを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記第３の膜厚のゲート酸化膜領域は、外部とのデータの伝達に使われるＩ／Ｏ領域と同じ膜厚とする
    ことを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記負の電圧は、接地電圧と前記ゲート酸化膜が前記第３の膜厚のトランジスタのしきい値電圧との間の絶対値よりも、低くない
    ことを特徴とする請求項３に記載の半導体記憶装置。
  6. 前記第２の膜厚のゲート酸化膜領域は、前記メモリセルと同じ膜厚とする
    ことを特徴とする請求項１に記載の半導体記憶装置。
  7. 前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、
    前記レベルシフト回路は、前記ワードドライバの複数に接続された
    ことを特徴とする請求項２に記載の半導体記憶装置。
  8. 前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、
    前記ワードドライバは、前記ワードラインをローレベルにラッチする機能を有する
    ことを特徴とする請求項１に記載の半導体記憶装置。
  9. 前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、
    前記ワードドライバは、前記ワードラインをローレベルにラッチする機能を有し、
    前記レベルシフト回路は、前記ワードドライバの複数に接続され、それらのワードドライバに対して、選択的に前記ラッチ機能を無効化する
    ことを特徴とする請求項２に記載の半導体記憶装置。
  10. 前記メモリセルが、Ｎチャネルトランジスタとキャパシタで構成されたダイナミック・ランダム・アクセスメモリ型のメモリセルで、
    前記第３の膜厚のゲート酸化膜領域に、前記ワードラインを駆動するためのワードドライバを有し、
    前記ワードドライバは、ソースが前記負の電圧に接続され、ドレインが前記ワードラインに接続されたドライバトランジスタを有し、
    前記ドライバトランジスタのゲート電圧のローレベルは接地電圧である
    ことを特徴とする請求項３に記載の半導体記憶装置。
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