CN103106921B - 用于行译码电路的电平位移器 - Google Patents

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Abstract

本发明公开一种用于行译码电路的电平位移器，包括：第一高压管电路，包括多个叠加的高压管，其与选通信号输入、高压检测电路输出端及第一与非门输出端连接，以于对闪存阵列进行擦写操作时，使该第一高压管电路中截止的高压管上的漏极电压分至各高压管；以及第二高压管电路，包括多个叠加的高压管，其与选通信号反相输入、高压检测电路输出端及第二与非门输出端连接，以于对闪存阵列进行擦写操作时，使该第二高压管电路中截止的高压管上的漏极电压分至各高压管，本发明通过将高压管变为多个叠加的高压管，减少了发生栅致漏极泄漏的概率。

Description

用于行译码电路的电平位移器
技术领域
本发明涉及一种电平位移器，特别是涉及一种用于行译码电路的电平位移器。
背景技术
在半导体存储装置中，闪存(flash memory)是一种易失性存储器，且属于可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)。闪存的优点是其可针对整个存储器区块进行擦除，且擦除速度快，约需一至两秒。因此，近年来，闪存已运用于各种消费性电子产品中，例如：数码相机、数码摄影机、移动电话或笔记本电脑等。
图1为现有技术中一种闪存的结构示意图。如图1所示，常见的闪存结构包含电荷泵101、整流器102、擦写控制电路103、高压检测电路104、行译码电路105及闪存阵列106。图2为现有技术中普遍用于行译码电路的电平位移器的电路示意图。当需要对闪存阵列106进行擦写时，先给行译码电路105加电压ZVdd，擦写控制电路将地址译码器的译码低电压输出Add<M:0>和控制信号xpen作与非操作得到输出信号a，a为一负脉冲，控制信号xpen在高压ZVdd达到一定幅度如5V内的高电平之后为低电平，负脉冲再和控制信号xpen进行与非运算得到阶跃信号b，阶跃信号b从译码开始从低变为高电平。因地址Add<M:0>译码后，b为高电平，则NMOS管MN2导通，从而selbi被拉至xdbias(低电压)，PMOS管P4导通，NMOS管M4截止，sel输出高电平ZVdd，同时selbi(NMOS管M2漏极/M3、P3漏极)被引至P2、M2的栅极，该低压使得P2导通，M2截止，seli输出高电平ZVdd，进一步P1截止，M1导通，selb输出低电平Xdbias，当高压检测电路104检测到高压ZVdd高到一定程度，如5V时，xpen由高变低，Xdbias产生1.8V左右电压，这个Xdbias的变化最终在selbi的输出低电压上体现出来，进一步会在selb上体现出来，电平位移器最终输出sel和seli相反，而selb和selbi相近，从而完成译码输出低压Add<M:0>到高压ZVdd的转换。
图3为图2之电平位移器中的高压管MN1(MN2)的结构示意图。配合图2可见，擦写时，高压MOS管MN1(MN2)的四端(漏、栅、源及衬底)电压为12V、1.5V、～1.5V及0V，即总有一个高压管出于截止状态，但漏极为高压，这容易出现栅致漏极泄漏GIDL(Gate-induceddrainleakage)，而栅致漏极泄漏GIDL(Gate-induceddrainleakage)可能损坏电路或引起功能错误或造成功耗增加，一般在工艺上增加NLDD2/PLDD2(N型漏极低掺杂/P型漏极低掺杂)工艺来克服，但这会增加工艺复杂性及工时成本。
发明内容
为克服上述现有技术存在的问题，本发明的主要目的在于提供一种用于行译码电路的电平位移器，其通过将高压管变为多个叠加的高压管，以减少发生栅致漏极泄漏GIDL的概率。
为达上述及其它目的，本发明一种用于行译码电路的电平位移器，包括：
第一高压管电路，包括多个叠加的高压管，其与选通信号输入、高压检测电路输出端及第一与非门输出端连接，以于对闪存阵列进行擦写操作时，使该第一高压管电路中截止的高压管上的漏极电压分至各高压管；以及
第二高压管电路，包括多个叠加的高压管，其与选通信号反相输入、高压检测电路输出端及第二与非门输出端连接，以于对闪存阵列进行擦写操作时，使该第二高压管电路中截止的高压管上的漏极电压分至各高压管。
进一步地，该第一高压管电路包括第五NMOS管及第六NMOS管，该第五NMOS管漏极接该选通信号输入，栅极接一电源电压，源极接该第六NMOS管漏极，该第六NMOS管源极接该高压检测电路输出端，栅极接该第一与非门之输出端。
进一步地，该第二高压管电路包括第七NMOS管及第八NMOS管，该第七NMOS管漏极接该选通信号反相输入，栅极接一电源电压，源极接该第八NMOS管漏极，该第八NMOS管源极接该高压检测电路输出端，栅极接该第二与非门之输出端。
进一步地，该第五NMOS管及第七NMOS管漏极接12V高压，栅极接2.5V电源电压，该第六NMOS管及第八NMOS管栅极接1.5V电压。
与现有技术相比，本发明一种用于行译码电路的电平位移器，通过将高压管变为多个叠加的高压管，使得截止的管子的漏极电压被均分到多个高压管上，降低每个高压管上的漏极电压，减少了发生栅致漏极泄漏GIDL的概率。
附图说明
图1为现有技术中一种闪存的结构示意图；
图2为现有技术中普遍用于行译码电路的电平位移器的电路示意图；
图3为图2之电平位移器中的高压管MN1(MN2)的结构示意图；
图4为本发明一种用于行译码电路的电平位移器之较佳实施例的电路示意图；
图5为本发明较佳实施例中第一高压管电路/第二高压管电路的细部电路图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图4为本发明一种用于行译码电路的电平位移器之较佳实施例的电路示意图。根据图4，本发明一种用于行译码电路的电平位移器，用于行译码电路，其包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第一与非门B1、第二与非门B2、第一高压管电路401及第二高压管电路402。
其中P1/P2/P3/P4源极接擦写控制电路输出端，以获得高压ZVdd，M1/M2/M3/M4源极接高压检测电路，以获得低电压xdbias，P1漏极接M1漏极，并输出选通信号反相输出selb，P1栅极接M1栅极，并连接于选通信号输入seli，第一高压管电路401与选通信号输入seli、高压检测电路输出端及第一与非门B1输出端连接，以于对闪存阵列进行擦写操作时，使第一高压管电路401中截止的管子上高压降低。P2漏极接M2漏极，并接于选通信号输入seli，P2栅极与M2栅极连接，并接于P3/M3漏极，P3栅极与M3栅极连接，并接于P2/M2漏极，P3漏极与M3漏极相连，同时连接于选通信号反相输入selbi，P4栅极接M4栅极，并与选通信号反相输入selbi连接，漏极接M4漏极，并输出选通信号输出sel，第二高压管电路402与选通信号反相输入selbi、高压检测电路输出端及第二与非门B2输出端连接，以于对闪存阵列进行擦写操作时，使第二高压管电路402中截止的管子上高压降低。第一与非门B1一输入端接地址译码器的译码输出ADD<M:0>，另一输入端接控制信号xpen，输出端连接第一高压管电路401，并输出至第二与非门B2之一输入端，第二与非门B2之另一输入端接控制信号xpen，输出端连接第二高压管电路402。
在本发明较佳实施例中，第一高压管电路401包括第五NMOS管MN1a及第六NMOS管MN1b，第五NMOS管MN1a漏极接选通信号输入seli，栅极接一电源电压vd25，源极接第六NMOS管MN1b漏极，第六NMOS管源极MN1b接低电压xdbias，栅极接第一与非门B1之输出端；第二高压管电路402包括第七NMOS管MN2a及第八NMOS管MN2b，第七NMOS管MN2a漏极接选通信号反相输入selbi，栅极接一电源电压vd25，源极接第八NMOS管MN2b漏极，第八NMOS管MN2b源极接低电压xdbias，栅极接第二与非门B2之输出端。
图5为本发明较佳实施例中第一高压管电路/第二高压管电路的细部电路图。在本发明较佳实施例中，高压管MNia漏极接高压Zvdd＝12V，栅极接vd25为2.5V，源极接高压管MNib的漏极，MNib的栅极接1.5V，即信号a或b，源极接xdbias，这样，当a为低时，MN1b截止，MN1b漏极无电压，MN1a也截止，从而高压被均分到两个高压管上，同理，当b为低时，MN2b截止，MN2b漏极无电压，MN2a也截止，从而高压被均分到两个高压管上，因每个管子的漏极电压降低，从而减少发生GIDL的概率。
可见，本发明一种用于行译码电路的电平位移器，通过将高压管变为两个叠加的高压管，使得截止的管子的漏极电压被均分到两个高压管上，降低每个高压管上的漏极电压，减少了发生栅致漏极泄漏GIDL的概率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (2)

1.一种用于行译码电路的电平位移器，包括：
第一高压管电路，包括多个叠加的高压管，其与选通信号输入、高压检测电路输出端及第一与非门输出端连接，以于对闪存阵列进行擦写操作时，使该第一高压管电路中截止的高压管上的漏极电压分至各高压管；以及
第二高压管电路，包括多个叠加的高压管，其与选通信号反相输入、高压检测电路输出端及第二与非门输出端连接，以于对闪存阵列进行擦写操作时，使该第二高压管电路中截止的高压管上的漏极电压分至各高压管；
其中，该第一高压管电路包括第五NMOS管及第六NMOS管，该第五NMOS管漏极接该选通信号输入，栅极接一电源电压,源极接该第六NMOS管漏极，该第六NMOS管源极接该高压检测电路输出端，栅极接该第一与非门之输出端；
该第二高压管电路包括第七NMOS管及第八NMOS管,该第七NMOS管漏极接该选通信号反相输入，栅极接一电源电压,源极接该第八NMOS管漏极，该第八NMOS管源极接该高压检测电路输出端，栅极接该第二与非门之输出端。
2.如权利要求1所述的用于行译码电路的电平位移器，其特征在于:该第五NMOS管及第七NMOS管漏极接12V高压，栅极接2.5V电源电压，该第六NMOS管及第八NMOS管栅极接1.5V电压。
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