CN103312158B - 升压电路 - Google Patents

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Abstract

提供一种升压电路，其根据负载电容进行适当的升压动作。在升压电路中，通过在限幅电路与放电电路之间具有斜坡控制电路，在负载电容较小的情况下，延长到达升压电压VPP的时间，在选择所有存储单元那样的负载电容较大的情况下，与斜坡控制电路的有无无关，到达升压电压VPP的时间不发生变化，可以在适当的升压电压到达时间内实现升压动作，其中，所述限幅电路将由电荷泵电路得到的高电压限制在期望的升压电压VPP，所述放电电路在写入结束时迅速地将升压电压VPP降低到电源电压VCC。

Description

升压电路
技术领域
本发明涉及根据负载电容进行适当的升压动作的升压电路。
背景技术
在可电性地删除/写入/读出的EEPROM等非易失性存储器中，在进行删除/写入动作时，需要对所选择的存储单元施加电源电压VCC以上的高电压，使用对输入电压进行升压的电荷泵（charge pump）电路来产生期望的高电压。
通常，EEPROM有时以比特（byte）单位选择存储单元并进行删除/写入动作，或者选择所有存储单元进行删除/写入动作。这样根据所选择的存储单元的数量，负载电容会不同，从电源电压VCC到达期望的升压电压VPP的时间（升压电压到达时间tVPP）会发生变动。在以比特单位选择存储单元的情况下，负载电容变小，升压电压到达时间tVPP会缩短。相反，在选择所有存储单元的情况下，负载电容变大，升压电压到达时间tVPP会变长。因此，在升压电压到达时间tVPP过快的情况下，由于在存储单元中急剧地施加高电压，因而可能会加速存储单元的劣化。相反，在升压电压到达时间tVPP过慢的情况下，由于无法在存储单元中施加足够的时间的高电压，因而可能无法完全地写入数据。
为了解决这样的问题，提出了以下技术。（例如，参照专利文献1）。在专利文献1的升压电路中，实时地对升压电压到达时间tVPP进行监视，并与预先记录在ROM中的时间进行比较，当升压电压到达时间tVPP较短时，减小时钟的振幅，降低电荷泵电路的升压能力，以进行调整，使得升压电压到达时间tVPP不缩短。由此，能够避免当负载电容较轻时升压电压到达时间tVPP缩短，根据负载电容，在适当的升压电压到达时间tVPP内实现升压动作。
现有技术文献
专利文献
专利文献1：日本特开2005-117773号公报
发明内容
然而，在专利文献1的升压电路中存在如下缺点：由于需要用于对升压电压到达时间tVPP与参照时间进行比较的ROM或比较器，而使电路规模增大，从而EEPROM整体的芯片面积增大。
本发明正是鉴于上述课题而完成的，其目的在于提供一种升压电路，该升压电路能够尽量不增大芯片面积地根据负载电容，在适当的升压电压到达时间tVPP内实现升压动作。
本发明的升压电路具有：电荷泵电路；将由电荷泵电路得到的高电压限制在期望的升压电压VPP的限幅电路；以及将升压电压VPP降低到电源电压VCC的放电电路，在限幅电路与放电电路之间还具有斜坡控制电路，斜坡控制电路构成为：在负载电容小的情况下，延长到达升压电压VPP的时间，在负载电容大的情况下，缩短到达升压电压VPP的时间。
根据本发明的升压电路，通过具有简单的电路结构的斜坡控制电路，能够尽量抑制芯片面积的增加，根据负载电容，在适当的升压电压到达时间tVPP内实现升压动作。
附图说明
图1是示出本实施方式的升压电路的概略图。
图2是在本实施方式的升压电路中示出斜坡控制电路的电路图。
图3是在本实施方式的升压电路中负载电容较小的情况下的各节点的状态转变图。
图4是在本实施方式的升压电路中负载电容较大的情况下的各节点的状态转变图。
图5是在本实施方式的升压电路中示出斜坡控制电路的其他例子的电路图。
图6是在本实施方式的升压电路中示出斜坡控制电路的其他例子的电路图。
标号说明
100：升压电路
10：电荷泵电路
20：环形振荡器电路
30：时钟缓冲电路
40：限幅电路
50：斜坡控制电路
60：放电电路
70：电流控制电路
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
图1是示出本实施方式的升压电路的概略图。
图1所示的实施方式的升压电路100具有：电荷泵电路10，其将电源电压VCC升压至写入所需要的高电压VPP；环形振荡器电路20和时钟缓冲电路30；它们产生输入到电荷泵电路10的时钟；限幅电路40，其将由电荷泵电路10得到的高电压限制在期望的升压电压VPP；放电电路60，其在写入结束时迅速地使升压电压VPP下降到电源电压VCC；以及斜坡控制电路50，其在限幅电路40与放电电路60之间，根据负载电容Cload控制从电源电压VCC到达期望的升压电压VPP的时间（升压电压到达时间tVPP）。
图2是在本实施方式的升压电路中示出斜坡控制电路的电路图。
图2所示的斜坡控制电路50由测试信号输入端子TESTEN、反相器INV01、PMOS晶体管PM01、电容C01、耗尽型NMOS晶体管ND01、电流控制电路70以及NMOS晶体管NM01构成。
PMOS晶体管PM01的源极和衬底与限幅电路40的输出CPOUT2连接，漏极与放电电路60的输入CPOUT3连接，栅极与节点N01连接。此外，在PMOS晶体管PM01的栅极与源极之间并联有电容C01和耗尽型NMOS晶体管ND01。关于耗尽型NMOS晶体管ND01，漏极与PMOS晶体管PM01的源极连接，源极与PMOS晶体管PM01的栅极连接，衬底电位与接地电位VSS连接，栅极经由反相器INV01与测试信号输入端子TESTEN连接。此外，PMOS晶体管的栅极的节点N01与电流控制电路70连接，电流控制电路70的另一端的节点N02与NMOS晶体管NM01连接，关于NMOS晶体管NM01，漏极与电流控制电路70的节点N02连接，源极和衬底电位与接地电位VSS连接，栅极与测试信号输入端子TESTEN连接。
分别针对负载电容Cload较小的情况和选择所有存储单元那样的负载电容Cload较大的情况下的斜坡控制电路50的动作概要进行说明。
图3是在本实施方式的升压电路中负载电容较小的情况下的各节点的状态转变图。在时间t1之前是写入前，从时间t1到时间t5是写入时，时间t5以后是写入结束时。
在写入前（时间0～t1），测试信号输入端子TESTEN被输入接地电位VSS，测试信号的反相信号TESTENX的电压成为电源电压VCC，因此耗尽型NMOS晶体管ND01导通（ON），NMOS晶体管NM01截止（OFF）。此外，电荷泵电路10的输出电位CPOUT1、限幅电路40的输出电位CPOUT2、斜坡控制电路50的输出电位CPOUT3、升压电路的输出电位VPPI是电源电压VCC。因此，由于耗尽型NMOS晶体管ND01导通（ON），因而N01电位也与限幅电路40的输出电位CPOUT2相同而成为电源电压VCC。即，写入前的PMOS晶体管PM01的栅极-源极间的电位差和电容C01的电位差成为0V，PMOS晶体管PM01截止（OFF）。
接着，在写入开始时（时间t1～t2），测试信号输入端子TESTEN被输入电源电压VCC，测试信号的反相信号TESTENX的电压成为接地电位VSS，因此耗尽型NMOS晶体管ND01截止（OFF），NMOS晶体管NM01导通（ON）。然后，通过电荷泵电路10将电荷泵电路10的输出电位CPOUT1、限幅电路40的输出电位CPOUT2从电源电压VCC升压到升压电压VPP。此时，通过电容C01的耦合动作，N01电位追随限幅电路40的输出电位CPOUT2从电源电压VCC升压到升压电压VPP。因此，写入开始时的PMOS晶体管PM01的栅极-源极间电压Vgs成为0V，PMOS晶体管PM01不导通（ON），因而斜坡控制电路50的输出电位CPOUT3维持电源电压VCC。即，写入开始时的升压电路的输出电位VPPI维持电源电压VCC。
然后，当限幅电路40的输出电位CPOUT2升压到升压电压VPP后，电容C01的耦合动作结束（时间t2）。此时，由于NMOS晶体管NM01导通（ON），因而通过电流控制电路70，N01电位缓慢地从升压电压VPP下降到接地电位VSS。因此，PMOS晶体管PM01的栅极-源极间电压Vgs从0V向负向缓缓增大。然后，当PMOS晶体管PM01的栅极-源极间电压Vgs成为某一值以上时（时间t3），从那时开始PMOS晶体管PM01导通（ON）。在PMOS晶体管PM01导通（ON）后（时间t3～t4），PMOS晶体管PM01的栅极-源极间电压Vgs进一步向负向增大，因此PMOS晶体管PM01的导通（ON）电阻也慢慢减小，斜坡控制电路50的输出电位CPOUT3被缓慢地从电源电压VCC升压到升压电压VPP。即，写入时的升压电路的输出电位VPPI也被缓慢地从电源电压VCC升压到升压电压VPP。因此，在负载电容Cload较小的情况下，升压电压到达时间tVPP在以往的电路结构中是（t2－t1）的时间，与此相对，由于具有斜坡控制电路50而延长为（t4－t1）时间，不会在存储单元中急剧地施加高电压，不会加速存储单元的劣化，能够在适当的升压电压到达时间tVPP内实现升压动作。
最后，在写入结束时（时间t5～），与写入时同样，测试信号输入端子TESTEN被输入电源电压VCC，测试信号的反相信号TESTENX成为接地电位VSS，因此耗尽型NMOS晶体管ND01截止（OFF），NMOS晶体管NM01导通（ON）。因此，N01电位维持接地电位VSS。然后，通过放电电路60迅速地将电荷泵电路10的输出电位CPOUT1、限幅电路40的输出电位CPOUT2、斜坡控制电路50的输出电位CPOUT3、升压电路的输出电位VPPI从升压电压VPP降低到电源电压VCC。
接着，对选择所有存储单元那样的负载电容Cload较大的情况进行说明。
图4是在本实施方式的升压电路中负载电容较大的情况下的各节点的状态转变图。
在负载电容Cload较大的情况下，在写入前、写入时、写入结束时的全部状态下，测试信号输入端子TESTEN被输入电源电压VCC，测试信号的反相信号TESTENX成为接地电位VSS，因此耗尽型NMOS晶体管ND01截止（OFF），NMOS晶体管NM01导通（ON）。因此，在全部的状态下，N01电位成为0V，因而PMOS晶体管PM01导通（ON）。即，在选择所有存储单元那样的负载电容Cload较大的情况下，与斜坡控制电路50的有无无关，升压电压到达时间tVPP基本不发生变化，通过将元件尺寸设计为最优值，能够在存储单元中施加足够时间的高电压，可以完全地写入数据并在适当的升压电压到达时间tVPP内实现升压动作。
以下，在本实施方式的升压电路中对斜坡控制电路的其他例子进行说明。
在图5中，将图2所示的实施例中的电容C01置换为耗尽型NMOS晶体管MC01。关于耗尽型NMOS晶体管MC01，栅极与PMOS晶体管PM01的源极连接，源极和漏极与PMOS晶体管PM01的栅极连接，衬底电位与接地电位VSS连接。耗尽型NMOS晶体管MC01由于源极与漏极通用而不流过电流，因为在栅极下掺杂高浓度的杂质，所以即便栅极-源极间电压Vgs是0V，在栅极下也已经形成沟道。因此，能够使用耗尽型NMOS晶体管MC01作为栅极与沟道间的氧化膜电容，电容值由栅极面积决定。此外，图2中所示的电流控制电路70由电阻R01构成。
在图6中，将图5所示的实施例的电阻R01置换为耗尽型NMOS晶体管MR01。关于耗尽型NMOS晶体管MR01，漏极与PMOS晶体管PM01的栅极连接，源极与NMOS晶体管NM01的漏极连接，栅极和衬底电位与接地电位VSS连接。耗尽型NMOS晶体管MR01在栅极下掺杂高浓度的杂质，因此即便栅极-源极间电压Vgs是0V，在栅极下也已经形成沟道。因此，耗尽型NMOS晶体管MR01即便将栅极与接地电位VSS连接，如果漏极-源极间电压Vds为某一值以上，则也能够流过电流而作为电流控制电路使用。在负载电容Cload较小的情况下，斜坡控制电路50在写入开始时进行足够的电容的耦合动作，因此通过电流控制电路70，使PMOS晶体管PM01的栅极电位N01缓慢地下降到接地电位VSS，并慢慢地使PMOS晶体管PM01导通（ON），由此，延长升压电压到达时间tVPP。因此，为了进行足够的电容的耦合动作，需要增大电容C01的电容值。此外，为了限制电流限而使PMOS晶体管PM01的栅极电位N01缓慢地降低到接地电位VSS，需要增大电阻R01的电阻值，或者增大耗尽型NMOS晶体管MR01的L长度。因此，耗尽型NMOS晶体管虽然受工序的影响，但与使用通常的电容元件或电阻元件的情况相比，存在能够缩小元件尺寸的情况，能够进一步缩小芯片面积。
如以上说明的那样，本实施方式的升压电路100在限幅电路40与放电电路60之间具有斜坡控制电路50，由此，在负载电容Cload较小的情况下，可以延长升压电压到达时间tVPP，在选择所有存储单元那样的负载电容Cload较大的情况下，与斜坡控制电路的有无无关，升压电压到达时间tVPP基本不发生变化，能够在适当的升压电压到达时间tVPP内实现升压动作。
以上，对本发明的实施例进行了说明，但本发明不限于这些实施例，可以在不脱离其宗旨的范围内，以各种方式进行实施。

Claims (5)

1.一种升压电路，其具有：电荷泵电路；将由所述电荷泵电路得到的高电压限制在期望的升压电压的限幅电路；以及将所述升压电压降低到电源电压的放电电路，
所述升压电路的特征在于，
所述升压电路还在所述限幅电路与所述放电电路之间具有斜坡控制电路，
所述斜坡控制电路具有：晶体管，其源极与所述限幅电路连接，其漏极与所述放电电路连接；以及电容元件，其被连接在所述晶体管的栅极与源极之间，
所述斜坡控制电路在负载电容小的情况下延长到达所述升压电压的时间，在负载电容大的情况下缩短到达所述升压电压的时间。
2.根据权利要求1所述的升压电路，其特征在于，
所述斜坡控制电路具有：
作为所述晶体管的PMOS晶体管、耗尽型NMOS晶体管、作为所述电容元件的电容、电流控制电路、NMOS晶体管、反相电路以及测试信号输入端子，
关于所述PMOS晶体管，源极与所述限幅电路、所述耗尽型NMOS晶体管的漏极以及所述电容的一个端子连接，漏极与所述放电电路连接，栅极与所述耗尽型NMOS晶体管的源极、所述电容的另一个端子以及所述电流控制电路的一个端子连接，
所述NMOS晶体管的源极接地，漏极与所述电流控制电路的另一个端子连接，栅极与所述测试信号输入端子连接，
所述测试信号输入端子还经由所述反相电路与所述耗尽型NMOS晶体管的栅极连接。
3.根据权利要求2所述的升压电路，其特征在于，
所述电流控制电路由电阻元件构成。
4.根据权利要求2所述的升压电路，其特征在于，
所述电流控制电路由第2耗尽型NMOS晶体管构成，
关于所述第2耗尽型NMOS晶体管，漏极与所述PMOS晶体管的栅极连接，源极与所述NMOS晶体管的漏极连接，栅极和衬底接地。
5.根据权利要求2至4中的任意一项所述的升压电路，其特征在于，
所述电容被置换为第3耗尽型NMOS晶体管，该第3耗尽型NMOS晶体管将栅极作为一个端子，将源极和漏极作为另一个端子。
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