TWI559663B - Boost circuit - Google Patents

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TWI559663B TW102107488A TW102107488A TWI559663B TW I559663 B TWI559663 B TW I559663B TW 102107488 A TW102107488 A TW 102107488A TW 102107488 A TW102107488 A TW 102107488A TW I559663 B TWI559663 B TW I559663B
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Description

昇壓電路
本發明係關於因應負載電容而進行適當的昇壓動作的昇壓電路。
在可以電性消去、寫入、讀出資料EEPROM等之非揮發性記憶體中，在進行消去、寫入動作時，必須對所選擇之記憶體單元施加電源電壓VCC以上之高電壓，使用使輸入電壓昇壓的充電泵電路而產生期待之高電壓。
一般而言，EEPROM有以byte單位選擇記憶體單元而進行消去、寫入動作，或一次選擇記憶體單元而進行消去、寫入動作之情況。當因應如此被選擇之記憶體單元之數量而負載電容不同時，從電源電壓VCC到達至期待之昇壓電壓VPP之時間(昇壓電壓到達時間tVPP)則變動。在以byte單位選擇記憶體單元之情況下，負載電容變輕，昇壓電壓到達時間tVPP變短。相反的，當一次選擇記憶體單元之情況下，負載電容變重，昇壓電壓到達時間tVPP變長。因此，於昇壓電壓到達時間tVPP過快 時，因急速對記憶體單元施加高電壓，故有可能促進記憶體單元之惡化。相反的，當昇壓電壓到達時間tVPP過慢之情況下，因無法以充分時間對記憶體單元施加高電壓，故有可能無法完全寫入資料。
為了解決如此之問題，提案有下述般之技術。(例如，參照專利文獻1)。在專利文獻1之昇壓電路中，以即時監視昇壓電壓到達時間tVPP，與事先記錄於ROM之時間做比較，當昇壓電壓到達時間tVPP短時，調整成縮小時脈之振幅而使充電泵電路之昇壓能力變小，且昇壓電壓到達時間tVPP不會變短。依此，可以迴避當負載電容輕時昇壓電壓到達時間tVPP變短之情形，因應負載電容在適當之昇壓電壓到達時間tVPP中實現昇壓動作。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2005-117773號公報
但是，在專利文獻1之昇壓電路中，需要用以比較昇壓電壓到達時間tVPP和參照時間的ROM或比較器，有電路規模增加，EEPROM全體之晶片面積增大之缺點。
本發明係鑒於上述課題而創作出，其目的為提供不會使極力增大晶片面積，可以因應負載電容在適當之昇壓電壓到達時間tVPP中實現昇壓動作的昇壓電路。
本發明之昇壓電路係構成具有充電泵電路、將藉由充電泵電路所取得之高電壓限制成期待之昇壓電壓VPP的限制器電路、使昇壓電壓VPP下降至電源電壓VCC的放電電路，在限制器電路和放電電路之間又具備斜度控制電路，斜度控制電路係在負載電容輕之情況下增長到達至昇壓電壓VPP之時間，在負載電容重之情況下縮短到達至昇壓電壓VPP之時間。
若藉由本發明之昇壓電路時，藉由具備有單純的電路構成之斜度控制電路，可以極力抑制晶片面積之增加，而因應負載電容在適當之昇壓電壓到達時間tVPP中實現昇壓動作。
100‧‧‧昇壓電路
10‧‧‧充電泵電路
20‧‧‧環形振盪器電路
30‧‧‧時脈緩衝器電路
40‧‧‧限制器電路
50‧‧‧斜度控制電路
60‧‧‧放電電路
70‧‧‧電流控制電路
第1圖為表示本實施型態之昇壓電路的概略圖。
第2圖為表示本實施型態之昇壓電路中之斜度控制電路的電路圖。
第3圖為本實施型態之昇壓電路中，負載電容輕之情況下的各節點之狀態遷移圖。
第4圖為本實施型態之昇壓電路中，負載電容重之情況下的各節點之狀態遷移圖。
第5圖為表示本實施型態之昇壓電路中之斜度控制電路之其他例的電路圖。
第6圖為表示本實施型態之昇壓電路中之斜度控制電路之其他例的電路圖。
以下，針對圖面說明本發明之實施型態。
第1圖為表示本實施型態之昇壓電路的概略圖。
第1圖所示之本實施型態之昇壓電路100具備：用以使電源電壓VCC昇壓至寫入所需之高電壓VPP的充電泵電路10，和用以產生輸入至充電泵電路10之時脈的環形振盪器電路20及時脈緩衝器電路30，和將藉由充電泵電路10所取得之高電壓限制成期待之昇壓電壓VPP的限制器電路40，和於寫入結束時使昇壓電壓VPP快速地下降至電源電壓VCC之放電電路60，和在限制器電路40和放電電路60之間因應負載電容Cload控制從電源電壓VCC到達至期待昇壓電壓VPP為止之時間(昇壓電壓到達時間tVPP)的斜度控制電路50。
第2圖為表示本實施型態之昇壓電路中之斜度控制電路的電路圖。
第2圖所示之斜度控制電路50係由測試訊號輸入端子TESTEN、反相器INV01、PMOS電晶體PM01、電容C01、空乏型NMOS電晶體ND01、電流控制電路70，和NMOS電晶體NM01所構成。
PMOS電晶體PM01係源極和基板被連接於限制器電路40之輸出CPOUT2，汲極被連接於放電電路60之輸入CPOUT3，閘極被連接於節點N01。再者，在PMOS電晶體PM01之閘極和源極之間並聯連接電容C01和空乏型NMOS電晶體ND01。空乏型NMOS電晶體ND01係汲極被連接於PMOS電晶體PM01之源極，源極被連接於PMOS電晶體PM01之閘極，基板電位被連接於接地電位VSS，閘極經反相器INV01而被連接於測試訊號輸入端子TESTEN。並且，在PMOS電晶體之閘極之節點N01連接有電流控制電路70，在電流控制電路70之另一端之節點N02連接有NMOS電晶體NM01，NMOS電晶體NM01係汲極被連接於電流控制電路70之節點N02，源極和基板電位被連接於接地電位VSS，閘極被連接於測試訊號輸入端子TESTEN。
各針對負載電容Cload輕之情況和如一次選擇記憶體單元般之負載電容Cload重情況，說明斜度控制電路50之動作概要。
第3圖為本實施型態之昇壓電路中，負載電容輕之情況下的各節點之狀態遷移圖。至時間t1為寫入前，從時間t1至時間t5為寫入時，時間t5以後為寫入結束時。
在寫入前(時間0~t1)中，因測試訊號輸入端子TESTEN被輸入接地電位VSS，測試訊號之反轉訊號TESTENX之電壓成為電源電壓VCC，故空乏型NMOS電晶體ND01成為接通(ON)，NMOS電晶體NM01成為斷開(OFF)。再者，充電泵電路10之輸出電位CPOUT1、限制器電路40之輸出電位CPOUT2、斜度控制電路50之輸出電位CPOUT3、昇壓電路之輸出電位VPPI為電源電壓VCC。因此，因空乏型NMOS電晶體ND01成為接通(ON)，故N01電位也與限制器電路40之輸出電位CPOUT2相同成為電源電壓VCC。即是，寫入前之PMOS電晶體PM01之閘極-源極間之電位差及電容C01之電位差成為0V，PMOS電晶體PM01成為斷開(OFF)。
接著，在寫入開始時(時間t1~t2)中，因測試訊號輸入端子TESTEN被輸入電源電壓VCC，測試訊號之反轉訊號TESTENX之電壓成為接地電位VSS，故空乏型NMOS電晶體ND01成為斷開(OFF)，NMOS電晶體NM01成為接通(ON)。然後，藉由充電泵電路10，充電泵電路10之輸出電位CPOUT1、限制器電路40之輸出電位CPOUT2從電源電壓VCC昇壓至昇壓電壓VPP。此時，N01電位係藉由電容C01之耦合動作，追隨著限制器電路40之輸出電位CPOUT2而從電源電壓VCC昇壓至昇壓電壓VPP。因此，因寫入開始時之PMOS電晶體PM01之閘極-源極間電壓Vgs成為0V，PMOS電晶體PM01不成為接通(ON)，故斜度控制電路50之輸出電 位CPOUT3保持在電源電壓VCC。即是，寫入開始時之昇壓電路之輸出電位VPPI保持在電源電壓VCC。
然後，當限制器電路40之輸出電位CPOUT2昇壓至昇壓電壓VPP時，電容C01之耦合動作結束(時間t2)。此時，因NMOS電晶體NM01成為接通(ON)，故藉由電流控制電路70，N01電位從昇壓電壓VPP緩慢地下降至接地電位VSS。因此，PMOS電晶體PM01之閘極-源極間電壓Vgs從0V逐漸地朝負側變大。然後，當PMOS電晶體PM01之閘極-源極間電壓Vgs成為某值以上時(時間t3)，在此首先PMOS電晶體PM01成為接通(ON)。PMOS電晶體PM01接通(ON)後(時間t3~t4)，因PMOS電晶體PM01之閘極-源極間電壓Vgs又朝負側變大，故PMOS電晶體PM01之ON電阻也逐漸地變小，斜度控制電路50之輸出電位CPOUT3緩慢地從電源電壓VCC昇壓至昇壓電壓VPP。即是，寫入時之昇壓電路之輸出電位VPPI也緩慢地從電源電壓VCC昇壓至昇壓電壓VPP。因此，於負載電容Cload輕之情況下，昇壓電壓到達時間tVPP相對於以往之電路構成中之(t2-t1)時間，藉由具備有斜度控制電路50，(t4-t1)時間變長，不會急速對記憶單元施加高電壓，不會促進記憶體單元之惡化，可在適當之昇壓電壓到達時間tVPP昇壓動作。
最後，在寫入結束時(時間t5~)中，與寫入時相同，因測試訊號輸入端子TESTEN被輸入電源電壓 VCC，測試訊號之反轉訊號TESTENX成為接地電位VSS，故空乏型NMOS電晶體ND01成為斷開(OFF)，NMOS電晶體NM01成為接通(ON)。依此，N01電位保持接地電路VSS。然後，藉由放電電路60，充電泵電路10之輸出電位CPOUT1、限制器電路40之輸出電位CPOUT2、斜度控制電路50之輸出電位CPOUT3、昇壓電路之輸出電位VPPI快速地從昇壓電壓VPP下降至電源電壓VCC。
接著，針對如一次選擇記憶體單元般之負載電容Cload重之情況予以說明。
第4圖為本實施型態之昇壓電路中，負載電容重之情況下的各節點之狀態遷移圖。
負載電容Cload重之情況下，因在寫入前、寫入時、寫入結束時的所有的狀態，測試訊號輸入端子TESTEN被輸入電源電壓VCC，測試訊號之反轉訊號TESTENX成為接地電位VSS，故空乏型NMOS電晶體ND01成為斷開(OFF)，NMOS電晶體NM01成為接通(ON)。因此，所有之狀態中，因N01電位成為0V，故PMOS電晶體PM01成為接通(ON)。即是，於如一次選擇記憶體單元般之負載電容Cload重之情況下，不管存在或不存在斜度控制電路50，昇壓電壓到達時間tVPP幾乎不變化，藉由將元件尺寸設計成最佳值，可以在充分時間對記憶體單元施加高電壓，並可以完全寫入資料，可在適當昇壓電壓到達時間tVPP進行昇壓動作。
以下，在本實施型態之昇壓電路中，針對斜度控制電路之其他例予以說明。
第5圖係將第2圖所示之實施例中之電容C01置換成空乏型NMOS電晶體MC01的圖示。空乏型NMOS電晶體MC01係閘極被連接於PMOS電晶體PM01之源極，源極和汲極被連接於PMOS電晶體PM01之閘極，基板電位被連接於接地電位VSS。空乏型NMOS電晶體MC01為了使源極和汲極共通而不流通電流，因在閘極下摻雜高濃度之雜質，故即使閘極-源極間電壓Vgs為0V，在閘極下也已形成通道。因此，空乏型NMOS電晶體MC01可以當作閘極和通道間之氧化膜電容使用，電容值藉由閘極面積而決定。再者，第2圖所示之電流控制電路70係藉由電阻R01而被構成。
第6圖係將第5圖所示之實施例中之電阻R01置換成空乏型NMOS電晶體MR01的圖示。空乏型NMOS電晶體MR01係汲極被連接於PMOS電晶體PM01之閘極，源極被連接於NMOS電晶體NM01之汲極，閘極和基板電位被連接於接地電位VSS。空乏型NMOS電晶體MR01因在閘極下摻雜高濃度之雜質，故即使閘極-源極間電壓Vgs為0V，在閘極下也已形成通道。因此，空乏型NMOS電晶體MR01即使閘極被連接於接地電位VSS，若汲極-源極間電壓Vds為某值以上電流流通，亦可以當作電流控制電路使用。斜度控制電路50於負載電容Cload輕之情況下，於寫入開始時充分進行電容之耦合 動作後，藉由電流控制電路70，使PMOS電晶體PM01之閘極電位N01緩慢地下降至接地電位VSS而逐漸地使PMOS電晶體PM01成為接通(ON)，依此增長昇壓電壓到達時間tVPP。因此，為了充分執行電容之耦合動作，必須增大電容C01之電容值。再者，為了進行電流限制使PMOS電晶體PM01之閘極電位N01緩慢地下降至接地電位VSS，必須增大電阻R01之電阻值，或增大空乏型NMOS電晶體MR01之L長。因此，也取決於製程，空乏型NMOS電晶體比起使用一般之電容元件或電阻元件之時，有可以縮小元件之尺寸之情形，可以更縮小晶片面積。
如上述般說明，本實施型態之昇壓電路100藉由在限制器電路40和放電電路60之間具備斜度控制電路50，負載電容Cload輕之情況下，增長昇壓電壓到達時間tVPP，如一起選擇記憶體單元般之負載電容Cload重之情況下，不管存或不存在斜度控制電路，昇壓電壓到達時間tVPP幾乎不變化，可在適當之昇壓電壓到達時間tVPP進行昇壓動作。
以上，雖然針對本發明之實施例而予以說明，但是本發明並不限定於該些實施例，只要在不脫離其主旨之範圍內可做各種態樣之實施。
100‧‧‧昇壓電路
10‧‧‧充電泵電路
20‧‧‧環形振盪器電路
30‧‧‧時脈緩衝器電路
40‧‧‧限制器電路
50‧‧‧斜度控制電路
60‧‧‧放電電路
70‧‧‧電流控制電路

Claims (6)

  1. 一種昇壓電路，其包含：充電泵電路；將藉由上述充電泵電路所取得之高電壓限制在期待之昇壓電壓的限制器電路；及使上述昇壓電壓下降至電源供應電壓的放電電路，該昇壓電路進一步包含：斜度控制電路，其具備在上述限制器電路和上述放電電路之間，上述斜度控制電路包括：電晶體，該電晶體具有一閘極，其耦接至電容元件，該電容元件包含電容與空乏型電晶體其中一者；上述斜度控制電路之電晶體具有一源極，其連接於上述限制器電路之輸出端子和上述電容元件，並具有一汲極，其連接於上述放電電路之輸入端子，上述斜度控制電路之電晶體一開始處於斷開狀態，並對應於由該電容元件所施加之昇壓電壓而可操作成於導通狀態，以在負載電容為輕之情況下增加到達至上述昇壓電壓的時間，並且上述斜度控制電路之電晶體在負載電容為重之情況下處於接通狀態，可操作成以縮短到達至上述昇壓電壓的時間。
  2. 如申請專利範圍第1項所記載之昇壓電路，其中上述斜度控制電路包括：形成上述斜度控制電路之電晶體的PMOS電晶體、空 乏型NMOS電晶體、包含一電容之電容元件、電流控制電路、NMOS電晶體、反相器電路及測試訊號輸入端子，其中上述PMOS電晶體包括一源極，其連接於上述限制器電路、上述空乏型NMOS電晶體之汲極、及上述電容器之第一端子，上述PMOS電晶體進一步包括一汲極，其連接於上述放電電路、以及一閘極，其連接於上述空乏型NMOS電晶體之源極、上述電容之第二端子及上述電流控制電路之第一端子，上述NMOS電晶體包括接地之源極，連接於上述電流控制電路之第二端子的汲極，以及連接於上述測試訊號輸入端子之閘極，並且其中上述測試訊號輸入端子進一步經由上述反相器電路連接於上述空乏型NMOS電晶體之閘極。
  3. 如申請專利範圍第2項所記載之昇壓電路，其中上述電流控制電路包含電阻元件。
  4. 如申請專利範圍第2項所記載之昇壓電路，其中上述電流控制電路包含第2空乏型NMOS電晶體，上述第2空乏型NMOS電晶體包括一汲極，其連接於上述PMOS電晶體之閘極；一源極，其連接於上述NMOS電晶體之汲極，以及一閘極，其和接地端連接。
  5. 如申請專利範圍第2項所記載之昇壓電路，其中上述電容元件包含上述空乏型NMOS電晶體，其具有包括第一端子之閘極，源極，以及包含第二端子之汲極。
  6. 一種昇壓電路，其包含： 充電泵電路；將藉由上述充電泵電路所取得之高電壓限制在期待之昇壓電壓的限制器電路；以及使上述昇壓電壓下降至電源供應電壓的放電電路，該昇壓電路進一步包含：在上述限制器電路和上述放電電路之間的斜度控制電路，上述斜度控制電路包括PMOS電晶體、空乏型NMOS電晶體、電容、電流控制電路、NMOS電晶體、反相器電路、以及測試訊號輸入端子，其中上述PMOS電晶體包括一源極，其連接於上述限制器電路、上述空乏型NMOS電晶體之汲極、及上述電容之第一端子，上述PMOS電晶體進一步包括一汲極，其連接於上述放電電路，以及一閘極，其連接於上述空乏型NMOS電晶體之源極、上述電容之第二端子及上述電流控制電路之第一端子，上述NMOS電晶體包括接地之源極，連接於上述電流控制電路之第二端子的汲極，以及連接於上述測試訊號輸入端子之閘極，並且其中上述測試訊號輸入端子進一步經由上述反相器電路連接於上述空乏型NMOS電晶體之閘極，上述斜度控制電路係可操作成以在負載電容為輕之情況下增加到達至上述昇壓電壓的時間，並且在負載電容為重之情況下縮短到達至上述昇壓電壓的時間。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673696B2 (en) * 2013-03-13 2017-06-06 Analog Devices Technology Ultra low-voltage circuit and method for nanopower boost regulator
KR101525701B1 (ko) 2013-12-10 2015-06-03 삼성전기주식회사 출력 전압 제어 장치 및 이를 포함하는 전압 승압 장치
JP6719236B2 (ja) * 2016-03-18 2020-07-08 エイブリック株式会社 発振回路、昇圧回路及び半導体装置
CN105680674B (zh) * 2016-04-15 2019-02-01 上海华虹宏力半导体制造有限公司 传输电路及存储器电路
US10146363B2 (en) * 2016-08-11 2018-12-04 Stmicroelectronics Asia Pacific Pte Ltd Highly efficient charge pump synchronized to the drive signal of a touch screen system
CN111245221B (zh) * 2020-03-23 2021-03-12 厦门傅里叶电子有限公司 一种双倍电荷泵
US11810626B2 (en) * 2022-02-11 2023-11-07 Sandisk Technologies Llc Generating boosted voltages with a hybrid charge pump

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280198A (en) * 1992-11-06 1994-01-18 Intel Corporation Power supply level detector
US20050168263A1 (en) * 2003-12-25 2005-08-04 Kabushiki Kaisha Toshiba Semiconductor device and driving method of semiconductor device
US20080136501A1 (en) * 2006-12-12 2008-06-12 Kabushiki Kaisha Toshiba Voltage generating circuit and semiconductor memory device with the same
US20080304349A1 (en) * 2007-06-06 2008-12-11 Kabushiki Kaisha Toshiba Voltage supply circuit and semiconductor memory
TW200908797A (en) * 2007-06-18 2009-02-16 Ricoh Company Co Ltd Load driving circuit and method of setting load current thereof
TW201143265A (en) * 2010-05-24 2011-12-01 Powerforest Technology Corp A heterodyne dual slope frequency generation method for the load change of power supply

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453854B1 (ko) * 2001-09-07 2004-10-20 삼성전자주식회사 향상된 프로그램 방지 특성을 갖는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
JP2005117773A (ja) * 2003-10-07 2005-04-28 Renesas Technology Corp 半導体装置
JP2008027510A (ja) * 2006-07-20 2008-02-07 Seiko Epson Corp 昇圧回路及び不揮発性メモリ装置
JP2010124590A (ja) * 2008-11-19 2010-06-03 Seiko Instruments Inc 昇圧回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280198A (en) * 1992-11-06 1994-01-18 Intel Corporation Power supply level detector
US20050168263A1 (en) * 2003-12-25 2005-08-04 Kabushiki Kaisha Toshiba Semiconductor device and driving method of semiconductor device
US20080136501A1 (en) * 2006-12-12 2008-06-12 Kabushiki Kaisha Toshiba Voltage generating circuit and semiconductor memory device with the same
US20080304349A1 (en) * 2007-06-06 2008-12-11 Kabushiki Kaisha Toshiba Voltage supply circuit and semiconductor memory
TW200908797A (en) * 2007-06-18 2009-02-16 Ricoh Company Co Ltd Load driving circuit and method of setting load current thereof
TW201143265A (en) * 2010-05-24 2011-12-01 Powerforest Technology Corp A heterodyne dual slope frequency generation method for the load change of power supply

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