JPH0581883A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0581883A JPH0581883A JP24004191A JP24004191A JPH0581883A JP H0581883 A JPH0581883 A JP H0581883A JP 24004191 A JP24004191 A JP 24004191A JP 24004191 A JP24004191 A JP 24004191A JP H0581883 A JPH0581883 A JP H0581883A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- cell
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000001514 detection method Methods 0.000 claims description 22
- 238000003491 array Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 241001508691 Martes zibellina Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 フラッシュＥＥＰＲＯＭ等の電気的書き替え
可能な不揮発性半導体記憶装置に関し、制御の簡単な過
剰消去防止回路を構成することを目的とする。 【構成】 コントロールゲートＣＧ、フローテングゲー
トＦＧ、ドレインＤ、およびソースＳの電極を有し、フ
ローティングゲートＦＧに蓄積する電荷により情報が記
憶されるセルトランジスタからなる情報記憶用のセル１
を複数配設したセルアレイと、情報の消去時にセル１へ
消去電圧を印加する消去電圧印加回路２と、を備える電
気的に書き替え可能な不揮発性半導体記憶装置であっ
て、前記消去電圧印加時に前記フローティングゲートＦ
Ｇに蓄積された電荷の変化に伴うセル１の状態の変化を
検出する検出回路３と、当該検出回路３で検出されるセ
ル１の変化に対応して、消去電圧印加回路２における消
去電圧印加を終了させる制御回路４と、を備えて構成す
る。
可能な不揮発性半導体記憶装置に関し、制御の簡単な過
剰消去防止回路を構成することを目的とする。 【構成】 コントロールゲートＣＧ、フローテングゲー
トＦＧ、ドレインＤ、およびソースＳの電極を有し、フ
ローティングゲートＦＧに蓄積する電荷により情報が記
憶されるセルトランジスタからなる情報記憶用のセル１
を複数配設したセルアレイと、情報の消去時にセル１へ
消去電圧を印加する消去電圧印加回路２と、を備える電
気的に書き替え可能な不揮発性半導体記憶装置であっ
て、前記消去電圧印加時に前記フローティングゲートＦ
Ｇに蓄積された電荷の変化に伴うセル１の状態の変化を
検出する検出回路３と、当該検出回路３で検出されるセ
ル１の変化に対応して、消去電圧印加回路２における消
去電圧印加を終了させる制御回路４と、を備えて構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に、フラッシュＥＥＰＲＯＭ（Electrically Era
sable and Programmable Read Only Memory ）等の電気
的書き替え可能な不揮発性半導体記憶装置に関するもの
である。
り、特に、フラッシュＥＥＰＲＯＭ（Electrically Era
sable and Programmable Read Only Memory ）等の電気
的書き替え可能な不揮発性半導体記憶装置に関するもの
である。
【０００２】近年、電気的書き替え可能な不揮発性半導
体記憶装置、特にフラッシュＥＥＰＲＯＭの多くは、セ
ルサイズを縮小するためにｌトラジスタ／ｌセルの構成
をとっている。この場合、複数のセルが同一ビット線に
接続されるため、記憶した情報を消去する際、セルが過
剰消去される（セルトランジスタがディプリーションモ
ードになる）と誤動作を引き起こす。従って、過剰消去
を起こさない消去方法が必要となっている。
体記憶装置、特にフラッシュＥＥＰＲＯＭの多くは、セ
ルサイズを縮小するためにｌトラジスタ／ｌセルの構成
をとっている。この場合、複数のセルが同一ビット線に
接続されるため、記憶した情報を消去する際、セルが過
剰消去される（セルトランジスタがディプリーションモ
ードになる）と誤動作を引き起こす。従って、過剰消去
を起こさない消去方法が必要となっている。
【０００３】
【従来の技術】従来の消去方法においては、短い消去パ
ルスをセルトランジスタに印加して消去を行った後にセ
ル特性を読み出して消去の程度を判定し、その結果消去
不充分なセルが残っている場合に、再度短い消去パルス
を印加して判定を行い、消去不充分なセルが残っている
限りくり返すことで、過剰消去を防止していた。
ルスをセルトランジスタに印加して消去を行った後にセ
ル特性を読み出して消去の程度を判定し、その結果消去
不充分なセルが残っている場合に、再度短い消去パルス
を印加して判定を行い、消去不充分なセルが残っている
限りくり返すことで、過剰消去を防止していた。
【０００４】
【発明が解決しようとする課題】従って、従来において
は、短い消去パルスの印加による消去、読出し、および
消去の程度の判定の繰り返しを制御する回路を、素子内
部あるいは素子外部に持つ必要があり、内部に持つ場合
には制御回路の複雑化とチップ面積の増大、外部に持つ
場合には外部回路の複雑化等を引き起こしていた。
は、短い消去パルスの印加による消去、読出し、および
消去の程度の判定の繰り返しを制御する回路を、素子内
部あるいは素子外部に持つ必要があり、内部に持つ場合
には制御回路の複雑化とチップ面積の増大、外部に持つ
場合には外部回路の複雑化等を引き起こしていた。
【０００５】本発明は、以上の点を鑑み、制御の簡単な
過剰消去防止回路を有する半導体装置を提供することを
目的とする。
過剰消去防止回路を有する半導体装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】図１に、本発明の原理説
明図を示す。上記目的を達成するための本発明の半導体
記憶装置は、図１に示すように、コントロールゲートＣ
Ｇ、フローティングゲートＦＧ、ドレインＤ、およびソ
ースＳの電極を有し、前記フローティングゲートＦＧに
蓄積する電荷により情報が記憶されるセルトランジスタ
からなるセル１を複数配設したセルアレイと、情報の消
去時に前記セル１へ消去電圧を印加する消去電圧印加回
路２と、を備える電気的に書き替え可能な不揮発性半導
体記憶装置であって、前記消去電圧印加時に前記フロー
ティングゲートＦＧに蓄積された電荷の変化に伴う前記
セル１の変化を検出する検出回路３と、当該検出回路３
で検出される前記セル１の変化に対応して、前記消去電
圧印加回路２における消去電圧印加を終了させる制御回
路４と、を備えて構成する。
明図を示す。上記目的を達成するための本発明の半導体
記憶装置は、図１に示すように、コントロールゲートＣ
Ｇ、フローティングゲートＦＧ、ドレインＤ、およびソ
ースＳの電極を有し、前記フローティングゲートＦＧに
蓄積する電荷により情報が記憶されるセルトランジスタ
からなるセル１を複数配設したセルアレイと、情報の消
去時に前記セル１へ消去電圧を印加する消去電圧印加回
路２と、を備える電気的に書き替え可能な不揮発性半導
体記憶装置であって、前記消去電圧印加時に前記フロー
ティングゲートＦＧに蓄積された電荷の変化に伴う前記
セル１の変化を検出する検出回路３と、当該検出回路３
で検出される前記セル１の変化に対応して、前記消去電
圧印加回路２における消去電圧印加を終了させる制御回
路４と、を備えて構成する。
【０００７】
【作用】本発明は、消去動作の期間中もセルの状態をモ
ニターしておき、セルが充分な程度（過剰消去される少
し前の状態）にまで消去されたことを検出して消去動作
を終了するようにしたものである。
ニターしておき、セルが充分な程度（過剰消去される少
し前の状態）にまで消去されたことを検出して消去動作
を終了するようにしたものである。
【０００８】即ち、例えば図１において、ワード線に接
続されているコントロールゲートＣＧ、電荷を蓄積する
フローティングゲートＦＧ、ビット線に接続されている
ドレインＤ、およびソースＳより構成されるセルトラン
ジスタを有するセル１に対して、消去電圧印加回路２に
より、例えばソースＳに高電圧を印加することにより情
報の消去を行う場合に、検出回路３はセル１の状態の変
化、即ちフローティングゲートＦＧに蓄積されている電
子の状態の変化を、例えばソースＳ（印加回路）に流れ
る電流またはドレインＤの電圧等により検出する。情報
の消去の終了は、フローティングゲートＦＧにおける電
荷の蓄積状態により決まるため、制御回路４では検出回
路３における検出が過剰消去される前の状態になったと
きに、消去電圧印加回路２を制御して消去電圧印加を停
止させ、消去を終了させる。
続されているコントロールゲートＣＧ、電荷を蓄積する
フローティングゲートＦＧ、ビット線に接続されている
ドレインＤ、およびソースＳより構成されるセルトラン
ジスタを有するセル１に対して、消去電圧印加回路２に
より、例えばソースＳに高電圧を印加することにより情
報の消去を行う場合に、検出回路３はセル１の状態の変
化、即ちフローティングゲートＦＧに蓄積されている電
子の状態の変化を、例えばソースＳ（印加回路）に流れ
る電流またはドレインＤの電圧等により検出する。情報
の消去の終了は、フローティングゲートＦＧにおける電
荷の蓄積状態により決まるため、制御回路４では検出回
路３における検出が過剰消去される前の状態になったと
きに、消去電圧印加回路２を制御して消去電圧印加を停
止させ、消去を終了させる。
【０００９】このように本発明では、消去動作期間中に
セルの状態を判定して消去を終了させるため、消去・読
出し・判定の繰り返しを制御するといった複雑な回路を
必要とすることなく過剰消去のないセルの消去動作が可
能となる。
セルの状態を判定して消去を終了させるため、消去・読
出し・判定の繰り返しを制御するといった複雑な回路を
必要とすることなく過剰消去のないセルの消去動作が可
能となる。
【００１０】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。第１の実施例 図２に、本発明の第１の実施例の電気的に書き替え可能
な不揮発性半導体記憶装置の構成図を示す。本実施例で
は、説明の便宜上、２×２のセルアレイの構成により説
明する。
明する。第１の実施例 図２に、本発明の第１の実施例の電気的に書き替え可能
な不揮発性半導体記憶装置の構成図を示す。本実施例で
は、説明の便宜上、２×２のセルアレイの構成により説
明する。
【００１１】図２において、Ｔ00、Ｔ01、Ｔ10、Ｔ11は
図１に示したメモリセルと同じ構成のメモリセルトラン
ジスタ、Ｔ0 、Ｔ1 はコラムゲートトランジスタ、Ｔ2
は共通ソース線制御トランジスタであり、これらのトラ
ンジスタはすべてＮチャネルトランジスタである。Ｘ0
、Ｘ1 はワード線、Ｙ0 、Ｙ1 はコラムデコーダ出力
線（コラムゲートトランジスタＴ0 、Ｔ1 のゲート電極
に接続）、Ｂ0 、Ｂ1 はビット線、ＢＵＳはバス線、／
ＥＲは共通ソース線制御トランジスタの制御信号、ＳＬ
は共通ソース線、ＧＮＤは基準電源線である。１０は消
去電圧発生回路、２０は消去電流検出回路、３０は消去
電圧印加回路、４０は制御回路、５０はバス線電圧制御
回路である。
図１に示したメモリセルと同じ構成のメモリセルトラン
ジスタ、Ｔ0 、Ｔ1 はコラムゲートトランジスタ、Ｔ2
は共通ソース線制御トランジスタであり、これらのトラ
ンジスタはすべてＮチャネルトランジスタである。Ｘ0
、Ｘ1 はワード線、Ｙ0 、Ｙ1 はコラムデコーダ出力
線（コラムゲートトランジスタＴ0 、Ｔ1 のゲート電極
に接続）、Ｂ0 、Ｂ1 はビット線、ＢＵＳはバス線、／
ＥＲは共通ソース線制御トランジスタの制御信号、ＳＬ
は共通ソース線、ＧＮＤは基準電源線である。１０は消
去電圧発生回路、２０は消去電流検出回路、３０は消去
電圧印加回路、４０は制御回路、５０はバス線電圧制御
回路である。
【００１２】次に、上記構成とする本実施例の動作を説
明する。Ｔ00〜Ｔ11のメモリセルはＦＧ（フローティン
グゲート）を有する二層ポリシンコンゲートトランジス
タであり、ＦＧに蓄積される電荷量を制御することで、
トランジスタの閾値電圧（Ｖth）を変化させて情報を記
憶する。セルへの情報の書き込みは以下のように行われ
る。今、セルトランジスタＴ10のセルメモリに書き込み
を行うものとする。Ｘ0 、Ｘ1 にはロウデコーダ（図示
せず）により、Ｘ0 には０Ｖ、Ｘ1 には略１２Ｖが印加
される。Ｙ0 、Ｙ1 にはコラムデコーダ（図示せず）に
より、Ｙ0には略１２Ｖ、Ｙ1 は０Ｖが印加され、Ｂ０
は導通したＴ０によりＢＵＳに接続される。ＢＵＳには
書き込み回路（図示せず）により書き込みデータに依存
した電圧が印加される。／ＥＲには５Ｖが印加されるた
めＴ２は導通し、共通ソース線ＳＬは基準電源線ＧＮＤ
に接続される。上記電圧は素子の特性等により予め定め
されたアルゴリズムに従い所定の時間だけ印加される。
明する。Ｔ00〜Ｔ11のメモリセルはＦＧ（フローティン
グゲート）を有する二層ポリシンコンゲートトランジス
タであり、ＦＧに蓄積される電荷量を制御することで、
トランジスタの閾値電圧（Ｖth）を変化させて情報を記
憶する。セルへの情報の書き込みは以下のように行われ
る。今、セルトランジスタＴ10のセルメモリに書き込み
を行うものとする。Ｘ0 、Ｘ1 にはロウデコーダ（図示
せず）により、Ｘ0 には０Ｖ、Ｘ1 には略１２Ｖが印加
される。Ｙ0 、Ｙ1 にはコラムデコーダ（図示せず）に
より、Ｙ0には略１２Ｖ、Ｙ1 は０Ｖが印加され、Ｂ０
は導通したＴ０によりＢＵＳに接続される。ＢＵＳには
書き込み回路（図示せず）により書き込みデータに依存
した電圧が印加される。／ＥＲには５Ｖが印加されるた
めＴ２は導通し、共通ソース線ＳＬは基準電源線ＧＮＤ
に接続される。上記電圧は素子の特性等により予め定め
されたアルゴリズムに従い所定の時間だけ印加される。
【００１３】バス線ＢＵＳに印加される書き込み電圧が
低電圧（〜０Ｖ）の場合にはセルの状態は変化しない。
一方、バス線ＢＵＳに印加される電圧が高電圧（〜８
Ｖ）の場合には、ＥＰＲＯＭセルの書き込み等で良く知
られるように、電子がセルのＦＧに注入され、書き込み
が完了する。
低電圧（〜０Ｖ）の場合にはセルの状態は変化しない。
一方、バス線ＢＵＳに印加される電圧が高電圧（〜８
Ｖ）の場合には、ＥＰＲＯＭセルの書き込み等で良く知
られるように、電子がセルのＦＧに注入され、書き込み
が完了する。
【００１４】セルに書き込まれた情報の読み出しは、以
下のように行われる。やはりセルトランジスタＴ10の状
態が読出されるものとすると、Ｘ0 、Ｘ1 にはロウデコ
ーダ（図示せず）により、Ｘ0 には０Ｖ、Ｘ1 には５Ｖ
が印加される。Ｙ0 、Ｙ1 にはコラムデコーダ（図示せ
ず）により、Ｙ0 には５Ｖ、Ｙ1 は０Ｖが印加され、Ｂ
0 は導通したＴ0 によりバス線ＢＵＳおよびセンスアン
プ回路（Ｓ／Ａ：図示せず）に接続される。／ＥＲには
５Ｖが印加されるためＴ２は導通し、共通ソース線ＳＬ
は基準電源線に接続される。選択されたセルトラジスタ
Ｔ10は、ＣＧ（コントロールゲート）には５Ｖが印加さ
れるため、ＦＧに電子が蓄積されていない場合には容量
結合によりＦＧは略３Ｖ程度の電位に上昇しセルトラジ
スタＴ10は導通する。一方、ＦＧに電子が蓄積されてい
る場合には、ＣＧに５Ｖが印加されても、ＦＧの電位は
上昇せずセルトランジスタＴ10は非導通である。このセ
ルトランジスタＴ10に流れる電流をセンスアンプ回路で
検出することによりセルの状態が読み出される。
下のように行われる。やはりセルトランジスタＴ10の状
態が読出されるものとすると、Ｘ0 、Ｘ1 にはロウデコ
ーダ（図示せず）により、Ｘ0 には０Ｖ、Ｘ1 には５Ｖ
が印加される。Ｙ0 、Ｙ1 にはコラムデコーダ（図示せ
ず）により、Ｙ0 には５Ｖ、Ｙ1 は０Ｖが印加され、Ｂ
0 は導通したＴ0 によりバス線ＢＵＳおよびセンスアン
プ回路（Ｓ／Ａ：図示せず）に接続される。／ＥＲには
５Ｖが印加されるためＴ２は導通し、共通ソース線ＳＬ
は基準電源線に接続される。選択されたセルトラジスタ
Ｔ10は、ＣＧ（コントロールゲート）には５Ｖが印加さ
れるため、ＦＧに電子が蓄積されていない場合には容量
結合によりＦＧは略３Ｖ程度の電位に上昇しセルトラジ
スタＴ10は導通する。一方、ＦＧに電子が蓄積されてい
る場合には、ＣＧに５Ｖが印加されても、ＦＧの電位は
上昇せずセルトランジスタＴ10は非導通である。このセ
ルトランジスタＴ10に流れる電流をセンスアンプ回路で
検出することによりセルの状態が読み出される。
【００１５】セルに書き込まれた情報の消去は、以下の
ように行われる。消去は、Ｔ00〜Ｔ11のすべてのセルに
同時に行われる。Ｘ0 、Ｘ1 にはロウデコーダ（図示せ
ず）により共に０Ｖが印加される。Ｙ0 、Ｙ1 にはコラ
ムデコーダ（図示せず）により共に５Ｖが印加され、Ｂ
0 は導通したＴ0 により、Ｂ1 は導通したＴ1 によりバ
ス線ＢＵＳに接続される。バス線ＢＵＳにはバス線電位
制御回路５０により所定の電圧が印加される。／ＥＲに
は０Ｖが印加されるためＴ２は非導通となり、共通ソー
ス線ＳＬは基準電源線から切り離されるとともに、消去
電圧発生回路１０により発生した所定の電圧（〜１２
Ｖ）が消去電圧印加回路３０により共通ソース線ＳＬに
印加される。なお消去電圧発生回路１０においては、消
去電圧は外部電源電圧をそのまま利用しても、または外
部電源電圧を降圧して利用しても、あるいは外部電源電
圧を昇圧して利用してもよい。共通ソース線ＳＬに印加
された電圧はセルのソースに加わり、ＣＧに印加さる電
圧（０Ｖ）により低電圧に保たれているＦＧとソースと
の間には高電圧が印加される。ＦＧとソースの間の絶縁
膜は略１００オングストロームと薄く作られているため
ゲート絶縁膜には高電界が加わり、ＦＧに蓄積されてい
た電子はＦＮ（Fowler Nordheim ）トンネリング現象に
よりソース電極へ放出され、セルの消去が行われる。
ように行われる。消去は、Ｔ00〜Ｔ11のすべてのセルに
同時に行われる。Ｘ0 、Ｘ1 にはロウデコーダ（図示せ
ず）により共に０Ｖが印加される。Ｙ0 、Ｙ1 にはコラ
ムデコーダ（図示せず）により共に５Ｖが印加され、Ｂ
0 は導通したＴ0 により、Ｂ1 は導通したＴ1 によりバ
ス線ＢＵＳに接続される。バス線ＢＵＳにはバス線電位
制御回路５０により所定の電圧が印加される。／ＥＲに
は０Ｖが印加されるためＴ２は非導通となり、共通ソー
ス線ＳＬは基準電源線から切り離されるとともに、消去
電圧発生回路１０により発生した所定の電圧（〜１２
Ｖ）が消去電圧印加回路３０により共通ソース線ＳＬに
印加される。なお消去電圧発生回路１０においては、消
去電圧は外部電源電圧をそのまま利用しても、または外
部電源電圧を降圧して利用しても、あるいは外部電源電
圧を昇圧して利用してもよい。共通ソース線ＳＬに印加
された電圧はセルのソースに加わり、ＣＧに印加さる電
圧（０Ｖ）により低電圧に保たれているＦＧとソースと
の間には高電圧が印加される。ＦＧとソースの間の絶縁
膜は略１００オングストロームと薄く作られているため
ゲート絶縁膜には高電界が加わり、ＦＧに蓄積されてい
た電子はＦＮ（Fowler Nordheim ）トンネリング現象に
よりソース電極へ放出され、セルの消去が行われる。
【００１６】ここで問題になるのがセルの過剰消去であ
る。消去時間が長すぎる等によりＦＧの電子の放出が過
剰に行われた場合には、ＦＧには実質的に正の電荷が蓄
積したことになり、セルはディプリーション状態（ＣＧ
の電位が０Ｖでもトランジスタが導通する状態）にな
る。
る。消去時間が長すぎる等によりＦＧの電子の放出が過
剰に行われた場合には、ＦＧには実質的に正の電荷が蓄
積したことになり、セルはディプリーション状態（ＣＧ
の電位が０Ｖでもトランジスタが導通する状態）にな
る。
【００１７】今、Ｔ00のセルに過剰消去が起こったと仮
定する。セルＴ10を読み出すために、Ｘ1 、Ｙ0 に５Ｖ
を印加した時、Ｔ00はＸ0 が０Ｖでも導通しているた
め、Ｔ10の状態にかかわらずＴ0 に電流が流れ、この電
流がセンスアンプ回路により検出されるため、セルＴ10
の状態は正しく読み出されない。従って、素子の安定動
作のためにはセルの過剰消去を防止する必要がある。
定する。セルＴ10を読み出すために、Ｘ1 、Ｙ0 に５Ｖ
を印加した時、Ｔ00はＸ0 が０Ｖでも導通しているた
め、Ｔ10の状態にかかわらずＴ0 に電流が流れ、この電
流がセンスアンプ回路により検出されるため、セルＴ10
の状態は正しく読み出されない。従って、素子の安定動
作のためにはセルの過剰消去を防止する必要がある。
【００１８】以下に、本実施例における過剰消去の防止
を説明する。本実施例では、消去電圧発生回路１０と消
去電圧印加回路３０との間に設けられた消去電流検出回
路２０と、当該消去電流検出回路２０からの検出信号を
入力し、消去電圧印加回路３０を制御する制御回路４０
により、過剰消去を防止する構成としている。消去電流
検出回路２０では、消去電圧印加回路３０から共通ソー
ス線ＳＬに流れる電流を監視し、その電流の変化を検出
して制御回路４０へ出力するようになされている。制御
回路４０では、消去電流検出回路２０からの検出信号が
入力されると、消去電圧印加回路３０における消去電圧
印加の動作を停止するように構成されている。
を説明する。本実施例では、消去電圧発生回路１０と消
去電圧印加回路３０との間に設けられた消去電流検出回
路２０と、当該消去電流検出回路２０からの検出信号を
入力し、消去電圧印加回路３０を制御する制御回路４０
により、過剰消去を防止する構成としている。消去電流
検出回路２０では、消去電圧印加回路３０から共通ソー
ス線ＳＬに流れる電流を監視し、その電流の変化を検出
して制御回路４０へ出力するようになされている。制御
回路４０では、消去電流検出回路２０からの検出信号が
入力されると、消去電圧印加回路３０における消去電圧
印加の動作を停止するように構成されている。
【００１９】次に、上記消去電流検出回路２０において
検出する電流について説明する。図３に、メモリセルト
ランジスタにおけるＦＧと各電極間の容量結合を示す模
式図を示す。同図において、ＣFC、ＣFS、ＣFB、ＣFDは
それぞれＦＧと、ＣＧ、ソースＳ、基板Ｐ、ドレインＤ
の間の容量を示している。なお、ＣFBの中にはＦＧとチ
ャネル間の容量も含まれている。過剰消去を防止するた
めには、読み出し時にＣＧが０Ｖの時、ＦＧはＶth0
（ＦＧに電荷がない時のセルトランジスタの閾値電圧）
程度になっていればよい。
検出する電流について説明する。図３に、メモリセルト
ランジスタにおけるＦＧと各電極間の容量結合を示す模
式図を示す。同図において、ＣFC、ＣFS、ＣFB、ＣFDは
それぞれＦＧと、ＣＧ、ソースＳ、基板Ｐ、ドレインＤ
の間の容量を示している。なお、ＣFBの中にはＦＧとチ
ャネル間の容量も含まれている。過剰消去を防止するた
めには、読み出し時にＣＧが０Ｖの時、ＦＧはＶth0
（ＦＧに電荷がない時のセルトランジスタの閾値電圧）
程度になっていればよい。
【００２０】読出し状態では、ドレインＤ電圧は略ｌＶ
程度であるから、ＣＧ、ドレインＤ、ソースＳがすべて
０Ｖの時には、ＦＧの電位は、 ＶthO −１Ｖ×ＣFD／ＣT …(1) となる。ここで、ＣT ＝ＣFC＋ＣFS＋ＣFB＋ＣFDであ
る。
程度であるから、ＣＧ、ドレインＤ、ソースＳがすべて
０Ｖの時には、ＦＧの電位は、 ＶthO −１Ｖ×ＣFD／ＣT …(1) となる。ここで、ＣT ＝ＣFC＋ＣFS＋ＣFB＋ＣFDであ
る。
【００２１】次に、消去状態におけるＦＧの電位を考え
る。ソースＳ電位を略１２Ｖ、ＣＧ電位を０Ｖ、ドレイ
ンＤ電位をＶD とすると、ＦＧの電位は ＶthO ＋（１２Ｖ×ＣFS＋ＶD ×ＣFD−１Ｖ×ＣFD）／ＣT …(2) となる。即ち、ＦＧが上式（２）の値になった時点で消
去を終了すればよいことになる。ＦＧの電位が上式
（２）の値になったことは、次のようにして検出され
る。ＦＧの電位がドレインの電位よりＶthO だけ高くな
ると、セルトランジスタは導通する（消去時は、ソース
Ｓの電位の方がドレインＤの電位より高いため、ドレイ
ンＤはトラジンスタの動作としてはソースＳのように振
る舞う）。従って、ドレインＤの電位を、 （１２Ｖ×ＣFS＋ＶD ×ＣFD−１Ｖ×ＣFD）／ＣT …(3) となるように、バス線電圧制御回路５０により制御して
保持しておくことにより、ＦＧの電位が上式（２）の値
になった時に、セルトランジスタに電流が流れ始めるこ
とになる。この流れ始めた時の電流の変化を消去電流検
出回路２０において検出することにより、ＦＧの電位が
上式（２）の値になったこと、即ち、セルの消去が終了
した状態であることが検出される。
る。ソースＳ電位を略１２Ｖ、ＣＧ電位を０Ｖ、ドレイ
ンＤ電位をＶD とすると、ＦＧの電位は ＶthO ＋（１２Ｖ×ＣFS＋ＶD ×ＣFD−１Ｖ×ＣFD）／ＣT …(2) となる。即ち、ＦＧが上式（２）の値になった時点で消
去を終了すればよいことになる。ＦＧの電位が上式
（２）の値になったことは、次のようにして検出され
る。ＦＧの電位がドレインの電位よりＶthO だけ高くな
ると、セルトランジスタは導通する（消去時は、ソース
Ｓの電位の方がドレインＤの電位より高いため、ドレイ
ンＤはトラジンスタの動作としてはソースＳのように振
る舞う）。従って、ドレインＤの電位を、 （１２Ｖ×ＣFS＋ＶD ×ＣFD−１Ｖ×ＣFD）／ＣT …(3) となるように、バス線電圧制御回路５０により制御して
保持しておくことにより、ＦＧの電位が上式（２）の値
になった時に、セルトランジスタに電流が流れ始めるこ
とになる。この流れ始めた時の電流の変化を消去電流検
出回路２０において検出することにより、ＦＧの電位が
上式（２）の値になったこと、即ち、セルの消去が終了
した状態であることが検出される。
【００２２】なお、バス線電圧制御回路５０により保持
するドレインＤの電圧は、ソースＳに印加する電圧をＶ
ERS 、ＦＧとソースＳ間の容量をＣFS、ＦＧと他の電極
間の全容量をＣT とした場合に、略ＶERS ×ＣFS／ＣT
であってもよい。
するドレインＤの電圧は、ソースＳに印加する電圧をＶ
ERS 、ＦＧとソースＳ間の容量をＣFS、ＦＧと他の電極
間の全容量をＣT とした場合に、略ＶERS ×ＣFS／ＣT
であってもよい。
【００２３】このように本実施例では、消去動作の期間
中もセルの状態を監視しておき、セルが充分な程度（過
剰消去される少し前の状態）にまで消去されたことを検
出して、消去動作を終了するようになされている。これ
により、消去・読出し・判定の繰り返しを制御するとい
った複雑な回路を必要とすることなく、過剰消去のない
セルの消去動作が可能となる。
中もセルの状態を監視しておき、セルが充分な程度（過
剰消去される少し前の状態）にまで消去されたことを検
出して、消去動作を終了するようになされている。これ
により、消去・読出し・判定の繰り返しを制御するとい
った複雑な回路を必要とすることなく、過剰消去のない
セルの消去動作が可能となる。
【００２４】なお、上記説明ではトランジスタの閾値の
バックバイアス依存を無視したが、より正確を期するに
は、バックバイアス依存を考慮した電位をドレインに与
えれば良い。
バックバイアス依存を無視したが、より正確を期するに
は、バックバイアス依存を考慮した電位をドレインに与
えれば良い。
【００２５】第２の実施例 図４に、本発明第２の実施例の構成図を示す。同図にお
いて、図２に示した構成と同一のもには同一の符号を付
して、その説明を援用する。図４において、Ｔ3 、Ｔ4
はビット線電圧制御トランジスタであり、Ｎチャネルト
ランジスタである。ＥＹはビット線電圧制御トランジス
タＴ3 、Ｔ4 の制御信号である。５５はビット線電圧制
御回路である。
いて、図２に示した構成と同一のもには同一の符号を付
して、その説明を援用する。図４において、Ｔ3 、Ｔ4
はビット線電圧制御トランジスタであり、Ｎチャネルト
ランジスタである。ＥＹはビット線電圧制御トランジス
タＴ3 、Ｔ4 の制御信号である。５５はビット線電圧制
御回路である。
【００２６】上記構成において、セルの書き込みおよび
読み出し時にはＥＹは、０Ｖであり、Ｔ3 、Ｔ4 は非導
通となり、ビット線電圧制御回路５５はビット線Ｂ0 、
Ｂ1から切り離される。セルの書き込みおよび読み出し
動作は、図２に示した第１の実施例と同様であるのでそ
の説明は省略する。書き込み情報の消去時においては、
セルのドレイン電圧が、Ｔ0 、Ｔ1 を通してバス線ＢＵ
Ｓから供給されるのではなく、ＥＹに５Ｖを印加してＴ
3 、Ｔ4 を導通させ、ビット線電圧制御回路５５から供
給される構成としている。この構成ではＢＵＳに余分な
容量が付加されないため、高速の読み出しに有利とな
る。なお、本実施例においては、消去時には、Ｙ0 、Ｙ
1 には０Ｖが印加されＴ0 、Ｔ1 は非導通としてもよ
い。消去の終了は、図２に示した実施例と同様に、消去
電流検出回路２０により消去電圧印加回路３０に流れる
電流を検出することで制御回路４０を動作させて行われ
る。
読み出し時にはＥＹは、０Ｖであり、Ｔ3 、Ｔ4 は非導
通となり、ビット線電圧制御回路５５はビット線Ｂ0 、
Ｂ1から切り離される。セルの書き込みおよび読み出し
動作は、図２に示した第１の実施例と同様であるのでそ
の説明は省略する。書き込み情報の消去時においては、
セルのドレイン電圧が、Ｔ0 、Ｔ1 を通してバス線ＢＵ
Ｓから供給されるのではなく、ＥＹに５Ｖを印加してＴ
3 、Ｔ4 を導通させ、ビット線電圧制御回路５５から供
給される構成としている。この構成ではＢＵＳに余分な
容量が付加されないため、高速の読み出しに有利とな
る。なお、本実施例においては、消去時には、Ｙ0 、Ｙ
1 には０Ｖが印加されＴ0 、Ｔ1 は非導通としてもよ
い。消去の終了は、図２に示した実施例と同様に、消去
電流検出回路２０により消去電圧印加回路３０に流れる
電流を検出することで制御回路４０を動作させて行われ
る。
【００２７】第３の実施例 図５に、本発明の第３の実施例の構成図を示す。図２の
構成と同一のものには同一の符号を付して、その説明を
援用する。図５において、６０はバス線ＢＵＳの電圧を
検出するバス線電圧検出回路である。本実施例では、消
去終了は第１および第２の実施例とは異なり、消去電流
検出回路により消去電流の値を検出するのではなく、バ
ス線電圧検出回路６０によりバス線ＢＵＳの電位を検出
することで行なわれる。
構成と同一のものには同一の符号を付して、その説明を
援用する。図５において、６０はバス線ＢＵＳの電圧を
検出するバス線電圧検出回路である。本実施例では、消
去終了は第１および第２の実施例とは異なり、消去電流
検出回路により消去電流の値を検出するのではなく、バ
ス線電圧検出回路６０によりバス線ＢＵＳの電位を検出
することで行なわれる。
【００２８】上記構成において、セルの書き込みおよび
読み出しは、図２に示した第１の実施例と同様でありそ
の説明を省略し、セルの消去について第１の実施例との
相違点を説明する。
読み出しは、図２に示した第１の実施例と同様でありそ
の説明を省略し、セルの消去について第１の実施例との
相違点を説明する。
【００２９】共通ソース線ＳＬへの消去電圧の印加は、
図２に示した第１の実施例と同様に、Ｔ2 を非導通にす
ることで共通ソース線ＳＬを基準電源線から切り離すと
ともに、消去電圧発生回路１０および消去電圧印加回路
３０による共通ソース線ＳＬへの消去電圧印加によって
行われる。セルの消去が進むにつれＦＧの電位は上昇し
ていくが、それに追随してビット線（Ｂ0 、Ｂ1 ）の電
位も、同一ビット線に接続されたセルトランジスタのＦ
Ｇの中で最も高い電位からＶthO （正確にはバックバイ
アス依存を考慮した値）だけ低下した電位まで上昇して
いく。最も高いＦＧの値（即ち、最も消去の進んだセル
のＦＧの値）が、上式（２）の値になった時のビット線
の電位（正確には、Ｔ0 、Ｔ1 を通したＢＵＳの電位）
が、上式（３）の値になったことをバス線電圧検出回路
６０により検出することで消去を終了させれば、過剰消
去を起こすことなくセルの消去が完了する。
図２に示した第１の実施例と同様に、Ｔ2 を非導通にす
ることで共通ソース線ＳＬを基準電源線から切り離すと
ともに、消去電圧発生回路１０および消去電圧印加回路
３０による共通ソース線ＳＬへの消去電圧印加によって
行われる。セルの消去が進むにつれＦＧの電位は上昇し
ていくが、それに追随してビット線（Ｂ0 、Ｂ1 ）の電
位も、同一ビット線に接続されたセルトランジスタのＦ
Ｇの中で最も高い電位からＶthO （正確にはバックバイ
アス依存を考慮した値）だけ低下した電位まで上昇して
いく。最も高いＦＧの値（即ち、最も消去の進んだセル
のＦＧの値）が、上式（２）の値になった時のビット線
の電位（正確には、Ｔ0 、Ｔ1 を通したＢＵＳの電位）
が、上式（３）の値になったことをバス線電圧検出回路
６０により検出することで消去を終了させれば、過剰消
去を起こすことなくセルの消去が完了する。
【００３０】なお、上記各実施例では、２×２のセルア
レイの構成により説明したが、本発明はこれに限定され
るものでないことは明らかである。また、セルアレイを
複数に分割し、その分割したサブアレイ毎に情報の消去
をするようにしてもよい。これは、共通ソース線ＳＬを
サブアレイ毎に分割し、消去を行うサブアレイのみに消
去電圧を印加することにより容易に達成される。さらに
は、分割したサブアレイ毎に検出回路および消去電圧印
加を制御する制御回路を備え、サブアレイ毎に独立して
情報の消去の制御を行うようにしてもよい。
レイの構成により説明したが、本発明はこれに限定され
るものでないことは明らかである。また、セルアレイを
複数に分割し、その分割したサブアレイ毎に情報の消去
をするようにしてもよい。これは、共通ソース線ＳＬを
サブアレイ毎に分割し、消去を行うサブアレイのみに消
去電圧を印加することにより容易に達成される。さらに
は、分割したサブアレイ毎に検出回路および消去電圧印
加を制御する制御回路を備え、サブアレイ毎に独立して
情報の消去の制御を行うようにしてもよい。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
消去・読出し・判定の繰り返し制御といった複雑な制御
回路を必要とせず、簡単な回路構成で過剰消去のない消
去動作を行うことが可能となるため、高集積フラッシュ
ＥＥＰＲＯＭ等の設計およびシステムの簡略化に寄与す
る所極めて大である。
消去・読出し・判定の繰り返し制御といった複雑な制御
回路を必要とせず、簡単な回路構成で過剰消去のない消
去動作を行うことが可能となるため、高集積フラッシュ
ＥＥＰＲＯＭ等の設計およびシステムの簡略化に寄与す
る所極めて大である。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例の電気的に書き替え可能
な不揮発性半導体記憶装置の構成図である。
な不揮発性半導体記憶装置の構成図である。
【図３】メモリセルにおけるフローティングゲートと各
電極間の容量結合を示す模式図である。
電極間の容量結合を示す模式図である。
【図４】本発明の第２の実施例の構成図である。
【図５】本発明の第３の実施例の構成図である。
ＣＧ…コントロールゲート ＦＧ…フローティングゲート Ｄ…ドレイン Ｓ…ソース Ｔ00、Ｔ01、Ｔ10、Ｔ11…メモリセルトランジスタ Ｔ0 、Ｔ1 …コラムゲートトランジスタ Ｔ2 …共通ソース線制御トランジスタ Ｔ3 、Ｔ4 …ビット線電圧制御トランジスタ Ｘ0 、Ｘ1 …ワード線 Ｙ0 、Ｙ1 …コラムデコーダ出力線 Ｂ0 、Ｂ1 …ビット線 ＥＹ…ビット線電圧制御トランジスタＴ3 、Ｔ4 の制御
信号 ＢＵＳ…バス線 ＳＬ…共通ソース線 ＧＮＤ…基準電源線 ／ＥＲ…共通ソース線制御トランジスタの制御信号 １０…消去電圧発生回路 ２０…消去電流検出回路 ３０…消去電圧印加回路 ４０…制御回路 ５０…バス線電圧制御回路 ５５…ビット線電圧制御回路 ６０…バス線電圧検出回路
信号 ＢＵＳ…バス線 ＳＬ…共通ソース線 ＧＮＤ…基準電源線 ／ＥＲ…共通ソース線制御トランジスタの制御信号 １０…消去電圧発生回路 ２０…消去電流検出回路 ３０…消去電圧印加回路 ４０…制御回路 ５０…バス線電圧制御回路 ５５…ビット線電圧制御回路 ６０…バス線電圧検出回路
Claims (9)
- 【請求項１】 コントロールゲート（ＣＧ）、フローテ
ィングゲート（ＦＧ）、ドレイン（Ｄ）、およびソース
（Ｓ）の電極を有し、前記フローティングゲート（Ｆ
Ｇ）に蓄積する電荷により情報が記憶されるセルトラン
ジスタからなるセル（１）を複数配設したセルアレイ
と、情報の消去時に前記セル（１）へ消去電圧を印加す
る消去電圧印加回路（２）と、を備える電気的に書き替
え可能な不揮発性半導体記憶装置であって、 前記消去電圧印加時に前記フローティングゲート（Ｆ
Ｇ）に蓄積された電荷の変化に伴う前記セル（１）の変
化を検出する検出回路（３）と、 当該検出回路（３）で検出される前記セル（１）の変化
に対応して、前記消去電圧印加回路（２）における消去
電圧印加を終了させる制御回路（４）と、を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 コントロールゲート（ＣＧ）、フローテ
ィングゲート（ＦＧ）、ドレイン（Ｄ）、およびソース
（Ｓ）の電極を有し、前記フローティングゲート（Ｆ
Ｇ）に蓄積する電荷により情報が記憶されるセルトラン
ジスタからなるセル（１）を複数配設したセルアレイ
と、情報の消去時に前記ソース（Ｓ）へ消去電圧を印加
する消去電圧印加回路（２）と、を備える電気的に書き
替え可能な不揮発性半導体記憶装置であって、 前記情報の消去時に前記ドレイン（Ｄ）を所定の電圧に
保持する電圧制御回路（５０、５５）と、 前記消去電圧印加時に前記フローティングゲート（Ｆ
Ｇ）に蓄積された電荷の変化により発生する前記ソース
（Ｓ）に流れる電流の変化を検出する電流検出回路（２
０）と、 当該検出回路（２０）で検出される電流に対応して、前
記消去電圧印加回路（２）における消去電圧印加を終了
させる制御回路（４０）と、を備えたことを特徴とする
半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記電圧制御回路（５０、５５）により保持される前記
ドレイン（Ｄ）の電圧は、前記ソース（Ｓ）に印加され
る電圧をＶERS 、前記フローティングゲート（ＦＧ）と
前記ソース（Ｓ）間の容量をＣFS、前記フローティング
ゲート（ＦＧ）と他の電極間の全容量をＣT とした場合
に、略 ＶERS ×ＣFS／ＣT であることを特徴とする半導体記憶装置。 - 【請求項４】 コントロールゲート（ＣＧ）、フローテ
ィングゲート（ＦＧ）、ドレイン（Ｄ）、およびソース
（Ｓ）の電極を有し、前記フローティングゲート（Ｆ
Ｇ）に蓄積する電荷により情報が記憶されるセルトラン
ジスタからなるセル（１）を複数配設したセルアレイ
と、情報の消去時に前記ソース（Ｓ）へ消去電圧を印加
する消去電圧印加回路（２）と、を備える電気的に書き
替え可能な不揮発性半導体記憶装置であって、 前記消去電圧印加時に前記フローティングゲート（Ｆ
Ｇ）に蓄積された電荷の変化により発生する前記ドレイ
ン（Ｄ）の電圧の変化を検出する電圧検出回路（６０）
と、 当該電圧検出回路（６０）で検出される前記ドレインの
（Ｄ）の電圧に対応して、前記消去電圧印加回路（２）
における消去電圧印加を終了させる制御回路（４０）
と、を備えたことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１、請求項２又は請求項４記載の
半導体記憶装置において、 前記消去電圧印加回路（２）の印加する消去電圧は、内
部昇圧により生成される、ことを特徴とする半導体記憶
装置。 - 【請求項６】 請求項１、請求項２又は請求項４記載の
半導体記憶装置において、 前記セルアレイは、複数のサブアレイからなり、 前記情報の消去は、前記サブアレイ毎になされる、 ことを特徴とする半導体記憶装置。 - 【請求項７】 請求項１記載の半導体記憶装置におい
て、 前記セルアレイは、複数のサブアレイからなり、 前記サブアレイそれぞれに前記検出回路（３）および制
御回路（４）を備え、 前記情報の消去時の制御が、前記サブアレイ毎に独立し
てなされる、 ことを特徴とする半導体記憶装置。 - 【請求項８】 請求項２記載の半導体記憶装置におい
て、 前記セルアレイは、複数のサブアレイからなり、 前記サブアレイそれぞれに前記電圧制御回路（５０、５
５）、電流検出回路（２０）および制御回路（４０）を
備え、 前記情報の消去時の制御が、前記サブアレイ毎に独立し
てなされる、 ことを特徴とする半導体記憶装置。 - 【請求項９】 請求項４記載の半導体記憶装置におい
て、 前記セルアレイは、複数のサブアレイからなり、 前記サブアレイそれぞれに前記電圧検出回路（６０）お
よび制御回路（４０）を備え、 前記情報の消去時の制御が、前記サブアレイ毎に独立し
てなされる、 ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004191A JPH0581883A (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004191A JPH0581883A (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581883A true JPH0581883A (ja) | 1993-04-02 |
Family
ID=17053596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24004191A Withdrawn JPH0581883A (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111096A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | 半導体記憶装置及びその消去方法 |
| US7735046B2 (en) * | 2007-04-16 | 2010-06-08 | International Business Machines Corporation | E-fuse and method |
-
1991
- 1991-09-19 JP JP24004191A patent/JPH0581883A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111096A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | 半導体記憶装置及びその消去方法 |
| US7735046B2 (en) * | 2007-04-16 | 2010-06-08 | International Business Machines Corporation | E-fuse and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6288944B1 (en) | NAND type nonvolatile memory with improved erase-verify operations | |
| US5485421A (en) | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming | |
| JP3091687B2 (ja) | センス増幅回路 | |
| KR100322470B1 (ko) | 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법 | |
| KR100290282B1 (ko) | 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치 | |
| KR100433435B1 (ko) | 반도체메모리 | |
| KR20080077216A (ko) | 플래시 또는 ｅｅ 어레이를 프로그래밍하기 위한 어레이소스 라인(ａｖｓｓ) 제어된 고전압 조정 | |
| CN104347117A (zh) | 半导体存储装置及其擦除方法 | |
| US20220406353A1 (en) | Semiconductor storage device and writing method thereof | |
| JP4426082B2 (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
| KR100928735B1 (ko) | 메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치 | |
| US6256702B1 (en) | Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells | |
| JPH07287989A (ja) | 不揮発性半導体記憶装置 | |
| US5923589A (en) | Non-volatile semiconductor memory device having long-life memory cells and data erasing method | |
| KR19990013057A (ko) | 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법 | |
| EP0443777A2 (en) | Write circuit for non-volatile memory device | |
| JP3193810B2 (ja) | 不揮発性半導体記憶装置及びその試験方法 | |
| US6418055B1 (en) | One-chip microcomputer | |
| JP3578478B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0581883A (ja) | 半導体記憶装置 | |
| JP4273558B2 (ja) | 不揮発性半導体記憶装置およびその消去ベリファイ方法 | |
| JP3106473B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2591324B2 (ja) | 半導体記憶集積回路 | |
| CN108122585B (zh) | 半导体器件 | |
| JP2850655B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |