JPH08111096A - 半導体記憶装置及びその消去方法 - Google Patents
半導体記憶装置及びその消去方法Info
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- JPH08111096A JPH08111096A JP24573794A JP24573794A JPH08111096A JP H08111096 A JPH08111096 A JP H08111096A JP 24573794 A JP24573794 A JP 24573794A JP 24573794 A JP24573794 A JP 24573794A JP H08111096 A JPH08111096 A JP H08111096A
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Abstract
(57)【要約】
【目的】 ソース消去型フラッシュＥＥＰＲＯＭの消去
時間を短縮する。 【構成】 フェーズＩにおいて、メモリセルソース線に
消去用高電圧を、当該ソース線の電圧が参照電圧Ｖref
になるまで印加し続ける。ソース線電圧がＶrefに達す
ると、以降はフェーズIIとして、従来の消去パルス印加
と消去ベリファイとを、全セルの消去が完了するまで繰
返す。 【効果】 フェーズＩにて各セルのしきい値電圧が消去
直前の値にまで低下するので、それから消去ベリファイ
を追加すれば良く、消去動作が早まる。
時間を短縮する。 【構成】 フェーズＩにおいて、メモリセルソース線に
消去用高電圧を、当該ソース線の電圧が参照電圧Ｖref
になるまで印加し続ける。ソース線電圧がＶrefに達す
ると、以降はフェーズIIとして、従来の消去パルス印加
と消去ベリファイとを、全セルの消去が完了するまで繰
返す。 【効果】 フェーズＩにて各セルのしきい値電圧が消去
直前の値にまで低下するので、それから消去ベリファイ
を追加すれば良く、消去動作が早まる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
消去方法に関し、特にフローティングゲート型電界効果
トランジスタをメモリセルとして有する一括消去可能で
かつプログラム可能なフラッシュＥＥＰＲＯＭ半導体記
憶装置及びその消去方法に関するものである。
消去方法に関し、特にフローティングゲート型電界効果
トランジスタをメモリセルとして有する一括消去可能で
かつプログラム可能なフラッシュＥＥＰＲＯＭ半導体記
憶装置及びその消去方法に関するものである。
【０００２】
【従来の技術】従来のこの種のフラッシュＥＥＰＲＯＭ
である不揮発性半導体記憶装置は、複数のメモリセルを
マトリックス状に配置したメモリセルアレイ構造であ
り、各メモリセルはフローティングゲートを備えた電界
効果トランジスタ（ＦＡＭＯＳ）により構成されてい
る。
である不揮発性半導体記憶装置は、複数のメモリセルを
マトリックス状に配置したメモリセルアレイ構造であ
り、各メモリセルはフローティングゲートを備えた電界
効果トランジスタ（ＦＡＭＯＳ）により構成されてい
る。
【０００３】図６（Ａ）はこの種のフラッシュＥＥＰＲ
ＯＭの概略回路構成を示しており、特開平４−２２８１
９３号公報に開示のものである。メモリセルアレイは複
数のＦＡＭＯＳがマトリックス状に配列されて構成さ
れ、メモリセルアレイの各行にはワード線Ｗｏ〜Ｗｎが
設けられており、これ等ワード線が行アドレスデコーダ
（図示せず）により択一的に活性化される。
ＯＭの概略回路構成を示しており、特開平４−２２８１
９３号公報に開示のものである。メモリセルアレイは複
数のＦＡＭＯＳがマトリックス状に配列されて構成さ
れ、メモリセルアレイの各行にはワード線Ｗｏ〜Ｗｎが
設けられており、これ等ワード線が行アドレスデコーダ
（図示せず）により択一的に活性化される。
【０００４】また、メモリセルアレイの各列にはデイジ
ット線ｄｏ〜ｄｍが配設されており、これ等デイジット
線が列アドレスデコーダ（図示せず）により択一的に活
性化される。行アドレスデコーダと列アドレスデコーダ
とにより、いずれか一つのメモリセルが選択される。
ット線ｄｏ〜ｄｍが配設されており、これ等デイジット
線が列アドレスデコーダ（図示せず）により択一的に活
性化される。行アドレスデコーダと列アドレスデコーダ
とにより、いずれか一つのメモリセルが選択される。
【０００５】更に、デイジット線には、センス回路及び
データ書込み回路（共に図示せず）が接続されており、
データ読出し時には、センス回路が活性化され、選択さ
れたメモリセルのオンまたはオフの状態が検知される。
データ書込み時には、データ書込み回路が活性化され、
選択されたメモリセルに所望データが書込まれるのであ
る。
データ書込み回路（共に図示せず）が接続されており、
データ読出し時には、センス回路が活性化され、選択さ
れたメモリセルのオンまたはオフの状態が検知される。
データ書込み時には、データ書込み回路が活性化され、
選択されたメモリセルに所望データが書込まれるのであ
る。
【０００６】メモリセルアレイ１の一括消去（フラッシ
ュ）のために、全てのＦＡＭＯＳのソースは共通ソース
線Ｖｓにて共通とされており、この共通ソース線Ｖｓに
対して消去用高電圧Ｖppが消去回路から印加される様に
なっている。この消去回路は、消去パルス発生回路３
と、レベル変換回路２と、ＰチャネルＭＯＳトランジス
タＭＰ１と、ＮチャネルＭＯＳトランジスタＭＮ１とか
らなっている。
ュ）のために、全てのＦＡＭＯＳのソースは共通ソース
線Ｖｓにて共通とされており、この共通ソース線Ｖｓに
対して消去用高電圧Ｖppが消去回路から印加される様に
なっている。この消去回路は、消去パルス発生回路３
と、レベル変換回路２と、ＰチャネルＭＯＳトランジス
タＭＰ１と、ＮチャネルＭＯＳトランジスタＭＮ１とか
らなっている。
【０００７】消去パルス発生回路３は消去開始信号ＥＲ
ＡＳＥを入力として消去に必要な時間よりも十分短いパ
ルス幅の消去パルス信号（反転ＥＲ）を出力するもので
ある。レベル変換回路２は通常の論理回路の動作レベル
の信号の振幅（ＶDD＝５Ｖ）を、消去用の高電圧電源レ
ベルＶpp（＝１２Ｖ）に変換するものである。
ＡＳＥを入力として消去に必要な時間よりも十分短いパ
ルス幅の消去パルス信号（反転ＥＲ）を出力するもので
ある。レベル変換回路２は通常の論理回路の動作レベル
の信号の振幅（ＶDD＝５Ｖ）を、消去用の高電圧電源レ
ベルＶpp（＝１２Ｖ）に変換するものである。
【０００８】ＰチャネルＭＯＳトランジスタＭＰ１はソ
ースに消去用高電圧電源Ｖppが印加され、ゲートにレベ
ル変換回路２の出力パルス信号が印加されている。Ｎチ
ャネルＭＯＳトランジスタＭＮ１はソースに基準電位
（アース）が印加され、ゲートに消去パルス発生回路３
の出力パルス信号（反転ＥＲ）が印加されている。そし
て、両トランジスタＭＰ１とＭＮ１とのドレインが共通
ソース線Ｖｓに接続されている。
ースに消去用高電圧電源Ｖppが印加され、ゲートにレベ
ル変換回路２の出力パルス信号が印加されている。Ｎチ
ャネルＭＯＳトランジスタＭＮ１はソースに基準電位
（アース）が印加され、ゲートに消去パルス発生回路３
の出力パルス信号（反転ＥＲ）が印加されている。そし
て、両トランジスタＭＰ１とＭＮ１とのドレインが共通
ソース線Ｖｓに接続されている。
【０００９】消去開始信号ＥＲＡＳＥが活性化される
と、これに応答して消去パルス発生回路３より消去パル
ス（反転ＥＲ）が生成されてＭＯＳトランジスタＭＰ１
がオン、ＭＯＳトランジスタＭＮ１がオフとなり、メモ
リセルの共通ソース線Ｖｓに消去用の高電圧Ｖppが印加
されることになる。これによりメモリセルの一括消去が
行われる。尚、図６（Ｂ）に消去パルス（反転ＥＲ）の
レベルと動作との関係を示す。
と、これに応答して消去パルス発生回路３より消去パル
ス（反転ＥＲ）が生成されてＭＯＳトランジスタＭＰ１
がオン、ＭＯＳトランジスタＭＮ１がオフとなり、メモ
リセルの共通ソース線Ｖｓに消去用の高電圧Ｖppが印加
されることになる。これによりメモリセルの一括消去が
行われる。尚、図６（Ｂ）に消去パルス（反転ＥＲ）の
レベルと動作との関係を示す。
【００１０】この消去動作について更に詳述する。フラ
ッシュＥＥＰＲＯＭの消去動作は、上述の特開平４−２
２８１９３号公報に記載されている如く、ＦＡＭＯＳメ
モリセルトランジスタのゲートとソース間に高電圧を印
加し、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング現
象により、フローティングゲートに蓄積されている電子
を引き抜くことで行われる。
ッシュＥＥＰＲＯＭの消去動作は、上述の特開平４−２
２８１９３号公報に記載されている如く、ＦＡＭＯＳメ
モリセルトランジスタのゲートとソース間に高電圧を印
加し、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング現
象により、フローティングゲートに蓄積されている電子
を引き抜くことで行われる。
【００１１】更に、メモリセルが必要以上に消去されて
メモリセルのしきい値電圧ＶTMが負になること（過剰消
去) を防止するために、次の様な方法によりメモリセル
の消去動作が行われている。
メモリセルのしきい値電圧ＶTMが負になること（過剰消
去) を防止するために、次の様な方法によりメモリセル
の消去動作が行われている。
【００１２】メモリセル消去のためにソース線Ｖｓに印
加する高電圧Ｖppのパルス（以下消去パルスと呼ぶ）の
パルス幅を、実際に消去に必要な時間よりも短く設定
し、このパルス幅の短い消去パルスをソース線Ｖｓに１
回印加する毎に、メモリセルアレイの全てのメモリセル
の記憶データを読出して、メモリセルアレイのメモリセ
ルの全ての記憶データが消去状態となったか否かを確認
する消去ベリファイ動作を行う。
加する高電圧Ｖppのパルス（以下消去パルスと呼ぶ）の
パルス幅を、実際に消去に必要な時間よりも短く設定
し、このパルス幅の短い消去パルスをソース線Ｖｓに１
回印加する毎に、メモリセルアレイの全てのメモリセル
の記憶データを読出して、メモリセルアレイのメモリセ
ルの全ての記憶データが消去状態となったか否かを確認
する消去ベリファイ動作を行う。
【００１３】そして、記憶データが消去状態になりメモ
リセルが１つでもあれば再度短いパルス幅の消去パルス
をソース線Ｖｓに印加し、再度消去ベリファイ動作を行
う。以上の処理動作を全てのメモリセルが消去状態にな
るまで繰返し行うようになっており、その動作フローチ
ャートが図７に示されている。
リセルが１つでもあれば再度短いパルス幅の消去パルス
をソース線Ｖｓに印加し、再度消去ベリファイ動作を行
う。以上の処理動作を全てのメモリセルが消去状態にな
るまで繰返し行うようになっており、その動作フローチ
ャートが図７に示されている。
【００１４】尚、図７において、“Ｒｅｔｒｙ”は消去
パルス印加と消去ベリファイ動作との実行回数を示し、
Ｒmax はリトライ（実行）回数の最大値を示している。
パルス印加と消去ベリファイ動作との実行回数を示し、
Ｒmax はリトライ（実行）回数の最大値を示している。
【００１５】
【発明が解決しようとする課題】この従来のフラッシュ
ＥＥＰＲＯＭでは、過剰消去を回避すべく一連の消去動
作中に、消去パルス印加と消去ベリファイ動作とを繰り
返し実行しなければならないが、この一連の消去動作の
うち消去ベリファイ動作は、ある程度メモリセルが消去
状態になりつつある状態で実施すれば良く、よって消去
パルスと消去ベリファイ動作とを最初から毎回繰り返す
従来の方法では、消去初期時の消去ベリファイ動作は無
駄となっている。
ＥＥＰＲＯＭでは、過剰消去を回避すべく一連の消去動
作中に、消去パルス印加と消去ベリファイ動作とを繰り
返し実行しなければならないが、この一連の消去動作の
うち消去ベリファイ動作は、ある程度メモリセルが消去
状態になりつつある状態で実施すれば良く、よって消去
パルスと消去ベリファイ動作とを最初から毎回繰り返す
従来の方法では、消去初期時の消去ベリファイ動作は無
駄となっている。
【００１６】
【課題を解決するための手段】本発明によれば、フロー
ティングゲート型電界効果トランジスタをメモリセルと
して有する半導体記憶装置であって、消去開始指令に応
答して前記電界効果トランジスタのソース線の電圧が前
記消去用高電圧に近いそれより小なる所定電圧に達する
まで前記ソース線に対して前記消去用高電圧を印加する
電圧印加手段を含むことを特徴とする半導体記憶装置が
得られる。
ティングゲート型電界効果トランジスタをメモリセルと
して有する半導体記憶装置であって、消去開始指令に応
答して前記電界効果トランジスタのソース線の電圧が前
記消去用高電圧に近いそれより小なる所定電圧に達する
まで前記ソース線に対して前記消去用高電圧を印加する
電圧印加手段を含むことを特徴とする半導体記憶装置が
得られる。
【００１７】更に、本発明によれば、フローティングゲ
ート型電界効果トランジスタをメモリセルとして有する
半導体記憶装置の消去方法であって、消去開始指令に応
答して前記電界効果トランジスタのソース共通線の電圧
が前記消去用高電圧に近いそれより小なる所定電圧に達
するまで前記ソース線に対して前記消去用高電圧を印加
するステップを含むことを特徴とする消去方法が得られ
る。
ート型電界効果トランジスタをメモリセルとして有する
半導体記憶装置の消去方法であって、消去開始指令に応
答して前記電界効果トランジスタのソース共通線の電圧
が前記消去用高電圧に近いそれより小なる所定電圧に達
するまで前記ソース線に対して前記消去用高電圧を印加
するステップを含むことを特徴とする消去方法が得られ
る。
【００１８】
【作用】ソース線とフローティングゲート間に高電圧を
印加し、フローティングゲートからソース領域に電子を
引き抜くことにより、メモリセルの記憶データの消去を
行う消去方法（以下ソース消去方法と呼ぶ）では、メモ
リセル領域とメモリセルフローティングゲート間の電位
差により、メモリセルフローティングゲート下のソース
領域で空乏化が生じ、バンド間トンネリング現象による
メモリセルソース部から基板へのリーク電流が発生する
ことが知られている。
印加し、フローティングゲートからソース領域に電子を
引き抜くことにより、メモリセルの記憶データの消去を
行う消去方法（以下ソース消去方法と呼ぶ）では、メモ
リセル領域とメモリセルフローティングゲート間の電位
差により、メモリセルフローティングゲート下のソース
領域で空乏化が生じ、バンド間トンネリング現象による
メモリセルソース部から基板へのリーク電流が発生する
ことが知られている。
【００１９】このメモリセルソースから基板へのリーク
電流はメモリセルソース領域とフローティングゲートの
電位差が大きい程、言いかえればフローティングゲート
に注入されている電子の量が多い程、すなわち、メモリ
セルのしきい値が高い程、顕著となり、図８（Ａ）に示
すような特性を示す。
電流はメモリセルソース領域とフローティングゲートの
電位差が大きい程、言いかえればフローティングゲート
に注入されている電子の量が多い程、すなわち、メモリ
セルのしきい値が高い程、顕著となり、図８（Ａ）に示
すような特性を示す。
【００２０】従って、ソース消去型のフラッシュＥＥＰ
ＲＯＭでは、図８（Ｂ）に示す様に、消去初期の段階で
はメモリセルソースから基板へのリーク電流が大きく、
消去中のメモリセルソース線の電圧は大きく低下し、消
去が進行してメモリセルのしきい値が降下するにつれ、
メモリセルソースから基板へのリーク電流が減少し、メ
モリセルソース線電圧が上昇するという特性を有してい
る。
ＲＯＭでは、図８（Ｂ）に示す様に、消去初期の段階で
はメモリセルソースから基板へのリーク電流が大きく、
消去中のメモリセルソース線の電圧は大きく低下し、消
去が進行してメモリセルのしきい値が降下するにつれ、
メモリセルソースから基板へのリーク電流が減少し、メ
モリセルソース線電圧が上昇するという特性を有してい
る。
【００２１】そこで、本発明では、従来の消去方法に先
立って、まず消去パルスが印加されると、メモリセルソ
ース線の電圧がある設定されたレベルに上昇するまで、
すなわちメモリセルのしきい値がある程度低下し、消去
状態に近づくまで、消去パルス印加を維持する。その
後、メモリセルしきい値が消去適正レベル範囲になるま
で従来と同様に消去パルス印加と消去ベリファイとを繰
返す。
立って、まず消去パルスが印加されると、メモリセルソ
ース線の電圧がある設定されたレベルに上昇するまで、
すなわちメモリセルのしきい値がある程度低下し、消去
状態に近づくまで、消去パルス印加を維持する。その
後、メモリセルしきい値が消去適正レベル範囲になるま
で従来と同様に消去パルス印加と消去ベリファイとを繰
返す。
【００２２】
【実施例】以下に、本発明の実施例について図面を用い
て詳述する。
て詳述する。
【００２３】図１は本発明の一実施例の回路構成図であ
り、図６（Ａ）と同等部分は同一符号により示してい
る。本実施例では、図６（Ａ）の従来の回路に加えて、
レベル検知回路４、レベル変換回路５及びＰチャネルＭ
ＯＳトランジスタＭＰ２を設けたものである。
り、図６（Ａ）と同等部分は同一符号により示してい
る。本実施例では、図６（Ａ）の従来の回路に加えて、
レベル検知回路４、レベル変換回路５及びＰチャネルＭ
ＯＳトランジスタＭＰ２を設けたものである。
【００２４】レベル検知回路４は消去開始信号ＥＲＡＳ
Ｅに応答してメモリセルアレイ１の共通ソース線Ｖｓの
電圧を監視し、このソース線の電圧がある参照電圧Ｖre
f より小である場合には消去パルス信号ＥＲ２を出力し
続け、ソース線電圧がＶrefに達するとこの消去パルス
信号ＥＲ２の出力を停止する。
Ｅに応答してメモリセルアレイ１の共通ソース線Ｖｓの
電圧を監視し、このソース線の電圧がある参照電圧Ｖre
f より小である場合には消去パルス信号ＥＲ２を出力し
続け、ソース線電圧がＶrefに達するとこの消去パルス
信号ＥＲ２の出力を停止する。
【００２５】レベル変換回路５はこの消去パルス信号Ｅ
Ｒ２のレベルを高電圧Ｖpp（＝１２Ｖ）のレベルまで昇
圧するための回路であり、この高電圧Ｖppの消去パルス
信号はＰチャネルＭＯＳトランジスタＭＰ２のゲートに
印加される。このトランジスタＭＰ２のソースには高電
圧電源Ｖppが印加されており、ドレインはソース線Ｖｓ
に接続されている。
Ｒ２のレベルを高電圧Ｖpp（＝１２Ｖ）のレベルまで昇
圧するための回路であり、この高電圧Ｖppの消去パルス
信号はＰチャネルＭＯＳトランジスタＭＰ２のゲートに
印加される。このトランジスタＭＰ２のソースには高電
圧電源Ｖppが印加されており、ドレインはソース線Ｖｓ
に接続されている。
【００２６】尚、ＮチャネルＭＯＳトランジスタＭＮ１
のゲートには消去開始信号ＥＲＡＳＥの反転信号が印加
されている点を除き、他の回路構成は図６（Ａ）のそれ
と同一となっている。
のゲートには消去開始信号ＥＲＡＳＥの反転信号が印加
されている点を除き、他の回路構成は図６（Ａ）のそれ
と同一となっている。
【００２７】図２は図１の回路の各部信号の波形例を示
す図であり、図３は図１の回路の消去動作を示すフロー
チャートである。
す図であり、図３は図１の回路の消去動作を示すフロー
チャートである。
【００２８】消去が開始されて消去開始信号ＥＲＡＳＥ
がハイレベルになると、これに応答してレベル検知回路
４が動作状態となると共に、反転ＥＲＡＳＥはローレベ
ルとなってＮチャネルＭＯＳトランジスタＭＮ１はオフ
となる。
がハイレベルになると、これに応答してレベル検知回路
４が動作状態となると共に、反転ＥＲＡＳＥはローレベ
ルとなってＮチャネルＭＯＳトランジスタＭＮ１はオフ
となる。
【００２９】消去開始直後はソース線Ｖｓの電圧は接地
電位にあり、よってレベル検知回路４の出力ＥＲ２はロ
ーレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ２
のゲートもローレベルとなってオンとなる。これによ
り、ソース線に消去用高電圧Ｖpp（＝１５Ｖ）が印加さ
れる。
電位にあり、よってレベル検知回路４の出力ＥＲ２はロ
ーレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ２
のゲートもローレベルとなってオンとなる。これによ
り、ソース線に消去用高電圧Ｖpp（＝１５Ｖ）が印加さ
れる。
【００３０】この消去用高電圧Ｖppがソース線Ｖｓに印
加されると、消去初期時には、メモリセルソースと基板
間のリーク電電流による電圧降下が大きく、ソース線Ｖ
ｓの電圧は参照電圧Ｖref を下まわっている。
加されると、消去初期時には、メモリセルソースと基板
間のリーク電電流による電圧降下が大きく、ソース線Ｖ
ｓの電圧は参照電圧Ｖref を下まわっている。
【００３１】次第に消去が進行してソース線Ｖｓの電圧
が上昇して行き、ソース線Ｖｓの電圧がＶref に達する
と、レベル検知回路４の出力ＥＲ２は始めてハイレベル
となり、これを入力とするレベル変換回路５の出力はＶ
ppレベルとなる。よって、ＰチャネルＭＯＳトランジス
タＭＰ２はオフとなり、消去用高電圧Ｖppのソース線へ
の印加は停止することになる。以上の動作が、図２，３
のフェーズＩとして示されている。
が上昇して行き、ソース線Ｖｓの電圧がＶref に達する
と、レベル検知回路４の出力ＥＲ２は始めてハイレベル
となり、これを入力とするレベル変換回路５の出力はＶ
ppレベルとなる。よって、ＰチャネルＭＯＳトランジス
タＭＰ２はオフとなり、消去用高電圧Ｖppのソース線へ
の印加は停止することになる。以上の動作が、図２，３
のフェーズＩとして示されている。
【００３２】その後は、消去開始信号ＥＲＡＳＥを入力
とする消去パルス発生回路３から出力パルス信号ＥＲ
が、この信号ＥＲＡＳＥの入力毎に同期して生成され、
この出力パルス信号ＥＲのパルス幅の期間（ローレベ
ル）、ＰチャネルＭＯＳトランジスタＭＰ１がオンとな
り、ソース線Ｖｓに消去用高電圧Ｖppのパルスが印加さ
れることになり、メモリセルのＦＡＭＯＳの消去がなさ
れる。
とする消去パルス発生回路３から出力パルス信号ＥＲ
が、この信号ＥＲＡＳＥの入力毎に同期して生成され、
この出力パルス信号ＥＲのパルス幅の期間（ローレベ
ル）、ＰチャネルＭＯＳトランジスタＭＰ１がオンとな
り、ソース線Ｖｓに消去用高電圧Ｖppのパルスが印加さ
れることになり、メモリセルのＦＡＭＯＳの消去がなさ
れる。
【００３３】その後、消去ベリファイ動作が行われ、全
メモリセルが消去状態にあるか否かが検査され、全ての
メモリセルが消去状態になるまで、上述の消去パルス印
加動作（図２のａ）と、消去ベリファイ動作（図２の
ｂ）とが周期的に繰返し行われることは従来例と同様で
ある。以上の動作が図２，３のフェーズIIとして示され
ている。
メモリセルが消去状態にあるか否かが検査され、全ての
メモリセルが消去状態になるまで、上述の消去パルス印
加動作（図２のａ）と、消去ベリファイ動作（図２の
ｂ）とが周期的に繰返し行われることは従来例と同様で
ある。以上の動作が図２，３のフェーズIIとして示され
ている。
【００３４】図２，３のフェーズIIは従来の消去動作で
あり、フェーズＩが本発明により付加された消去動作で
あって、フェーズＩの消去動作の追加により、ソース線
Ｖｓの電位が参照電圧Ｖref に達するまでは消去用高電
圧Ｖppをソース線へ供給し続け、参照電圧に達した時点
で、従来の消去電圧印加と消去ベリファイトとを繰返す
ようにすることで、消去初期時に無駄となっていた消去
ベリファイ動作をなくして、消去動作を早くすることが
できることになる。
あり、フェーズＩが本発明により付加された消去動作で
あって、フェーズＩの消去動作の追加により、ソース線
Ｖｓの電位が参照電圧Ｖref に達するまでは消去用高電
圧Ｖppをソース線へ供給し続け、参照電圧に達した時点
で、従来の消去電圧印加と消去ベリファイトとを繰返す
ようにすることで、消去初期時に無駄となっていた消去
ベリファイ動作をなくして、消去動作を早くすることが
できることになる。
【００３５】ここで、参照電圧Ｖref について考える。
現在のフラッシュＥＥＰＲＯＭにおいては、消去用高電
圧Ｖppとして１５Ｖを用いており、この消去用の高電圧
パルスは、半導体記憶装置内部のロジック回路から生成
されるロジックレベルの信号ＥＲＡＳＥに基づいて生成
されるが、この信号ＥＲＡＳＥのロジックレベルはロジ
ック回路の電源ＶDDのレベルである５Ｖである。よっ
て、この５Ｖの信号をレベル変換回路２において、Ｖpp
＝１２Ｖに昇圧しているのである。
現在のフラッシュＥＥＰＲＯＭにおいては、消去用高電
圧Ｖppとして１５Ｖを用いており、この消去用の高電圧
パルスは、半導体記憶装置内部のロジック回路から生成
されるロジックレベルの信号ＥＲＡＳＥに基づいて生成
されるが、この信号ＥＲＡＳＥのロジックレベルはロジ
ック回路の電源ＶDDのレベルである５Ｖである。よっ
て、この５Ｖの信号をレベル変換回路２において、Ｖpp
＝１２Ｖに昇圧しているのである。
【００３６】参照電圧Ｖref はこのＶpp＝１２ＶとＶDD
＝５Ｖとの間の電圧とすれば良い。いま、メモリセルの
しきい値電圧ＶTMが約３Ｖ以下で消去状態となることか
ら（図８参照）、この消去状態のＶTMになる直前のソー
ス電圧を図８（Ａ），（Ｂ）の特性により求めると（実
験的）、１１Ｖ位となり、よって参照電圧Ｖref は１０
〜１１Ｖが最適となることが判る。
＝５Ｖとの間の電圧とすれば良い。いま、メモリセルの
しきい値電圧ＶTMが約３Ｖ以下で消去状態となることか
ら（図８参照）、この消去状態のＶTMになる直前のソー
ス電圧を図８（Ａ），（Ｂ）の特性により求めると（実
験的）、１１Ｖ位となり、よって参照電圧Ｖref は１０
〜１１Ｖが最適となることが判る。
【００３７】一般的には、Ｖppの８〜９割のレベルの電
圧をＶref とすれば、初期消去時にソース線Ｖｓの電圧
を、フェーズＩにて、このＶref の電圧まで上昇させて
おき、しかる後にフェーズIIに移行すれば、消去パルス
印加と消去ベリファイとの繰返し回数（Ｒｅｔｒｙ）は
少くなり、消去動作は著しく早くなる。
圧をＶref とすれば、初期消去時にソース線Ｖｓの電圧
を、フェーズＩにて、このＶref の電圧まで上昇させて
おき、しかる後にフェーズIIに移行すれば、消去パルス
印加と消去ベリファイとの繰返し回数（Ｒｅｔｒｙ）は
少くなり、消去動作は著しく早くなる。
【００３８】尚、図４は消去時間（対数軸）とメモリセ
ルしきい値ＶTMとの関係を、本発明によるフェーズＩ、
フェーズIIの各々において示したものであり、フェーズ
Ｉの実行により、メモリセルしきい値ＶTMが消去適正レ
ベルの直前近くまで低下していることが判る。
ルしきい値ＶTMとの関係を、本発明によるフェーズＩ、
フェーズIIの各々において示したものであり、フェーズ
Ｉの実行により、メモリセルしきい値ＶTMが消去適正レ
ベルの直前近くまで低下していることが判る。
【００３９】図５は本発明の第二の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。本実施
例では、参照電圧Ｖref を半導体ウェハーテスト時に切
換え可能として、参照電圧を半導体記憶装置の製造ロッ
ト毎に設定するようにしたものである。
り、図１と同等部分は同一符号にて示している。本実施
例では、参照電圧Ｖref を半導体ウェハーテスト時に切
換え可能として、参照電圧を半導体記憶装置の製造ロッ
ト毎に設定するようにしたものである。
【００４０】３本の抵抗Ｒ１〜Ｒ３のうち１本をヒュー
ズＦ１〜Ｆ３にて夫々選択可能とし、この選択された抵
抗と抵抗Ｒとにより、電圧Ｖppを分圧して参照電圧Ｖre
f とするものである。
ズＦ１〜Ｆ３にて夫々選択可能とし、この選択された抵
抗と抵抗Ｒとにより、電圧Ｖppを分圧して参照電圧Ｖre
f とするものである。
【００４１】
【発明の効果】以上説明したように、本発明はメモリセ
ル消去時にメモリセルソース線の電位をモニターし、メ
モリセルソース線電位が参照電圧を越えるまで、メモリ
セルソース線に高電圧を印加する制御回路を付加するこ
とにより、過剰消去になることなく初期の消去ベリファ
イを省略することができ、消去時間が短縮されるという
効果を有する。
ル消去時にメモリセルソース線の電位をモニターし、メ
モリセルソース線電位が参照電圧を越えるまで、メモリ
セルソース線に高電圧を印加する制御回路を付加するこ
とにより、過剰消去になることなく初期の消去ベリファ
イを省略することができ、消去時間が短縮されるという
効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を示す各部波形図であ
る。
る。
【図３】本発明の実施例の動作を示すフローチャートで
ある。
ある。
【図４】本発明による消去時間とメモリセルしきい値と
の関係を示す図である。
の関係を示す図である。
【図５】本発明の他の実施例のブロック図である。
【図６】（Ａ）は従来のフラッシュＥＥＰＲＯＭのブロ
ック図、（Ｂ）は消去回路の動作を説明するための図で
ある。
ック図、（Ｂ）は消去回路の動作を説明するための図で
ある。
【図７】図６のブロックの消去動作を示すフローチャー
トである。
トである。
【図８】（Ａ）はメモリセルソース電圧とメモリセルソ
ース・基板間のリーク電流の関係を示す図、（Ｂ）は消
去時間とメモリセルソース電圧及びしきい値電圧との関
係を示す図である。
ース・基板間のリーク電流の関係を示す図、（Ｂ）は消
去時間とメモリセルソース電圧及びしきい値電圧との関
係を示す図である。
１ メモリセル ２，５ レベル変換回路 ３ 消去パルス発生回路 ４ レベル検知回路
Claims (5)
- 【請求項１】 フローティングゲート型電界効果トラン
ジスタをメモリセルとして有する半導体記憶装置であっ
て、消去開始指令に応答して前記電界効果トランジスタ
のソース線の電圧が前記消去用高電圧に近いそれより小
なる所定電圧に達するまで前記ソース線に対して前記消
去用高電圧を印加する電圧印加手段を含むことを特徴と
する半導体記憶装置。 - 【請求項２】 前記ソース線の電圧が前記所定電圧に達
したとき、以後前記ソース線に対して前記消去用高電圧
の印加とこの電圧印加によるメモリセルの消去状態の検
査とを周期的に繰り返すよう制御する制御手段を更に含
むことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記所定電圧は前記消去用高電圧の８〜
９割の電圧であることを特徴とする請求項１または２記
載の半導体記憶装置。 - 【請求項４】 フローティングゲート型電界効果トラン
ジスタをメモリセルとして有する半導体記憶装置の消去
方法であって、 消去開始指令に応答して前記電界効果トランジスタのソ
ース共通線の電圧が前記消去用高電圧に近いそれより小
なる所定電圧に達するまで前記ソース線に対して前記消
去用高電圧を印加するステップを含むことを特徴とする
消去方法。 - 【請求項５】 前記ソース線の電圧が前記所定電圧に達
したとき、以後前記ソース線に対して前記消去用高電圧
の印加とこの電圧印加によるメモリセルの消去状態の検
査とを周期的に繰り返すステップを更に含むことを特徴
とする請求項４記載の消去方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24573794A JPH08111096A (ja) | 1994-10-12 | 1994-10-12 | 半導体記憶装置及びその消去方法 |
| US08/542,176 US5617359A (en) | 1994-10-12 | 1995-10-12 | Electrically erasable and programmable read only memory device with source voltage controller for quickly erasing data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24573794A JPH08111096A (ja) | 1994-10-12 | 1994-10-12 | 半導体記憶装置及びその消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111096A true JPH08111096A (ja) | 1996-04-30 |
Family
ID=17138057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24573794A Pending JPH08111096A (ja) | 1994-10-12 | 1994-10-12 | 半導体記憶装置及びその消去方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617359A (ja) |
| JP (1) | JPH08111096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735125B2 (en) | 2001-01-22 | 2004-05-11 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of erasing the same |
| JP2012168996A (ja) * | 2011-02-10 | 2012-09-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039400B2 (ja) * | 1996-11-21 | 2000-05-08 | 日本電気株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 |
| FR2756411B1 (fr) * | 1996-11-28 | 1998-12-31 | Sgs Thomson Microelectronics | Procede d'effacement d'une memoire non volatile et electriquement effacable, et dispositifs associes |
| US5828607A (en) * | 1997-05-21 | 1998-10-27 | Motorola, Inc. | Memory programming circuit and method |
| KR20000030974A (ko) * | 1998-10-29 | 2000-06-05 | 김영환 | 시리얼 플래쉬 메모리의 소거검증장치 및 방법 |
| US6515901B2 (en) * | 2000-12-29 | 2003-02-04 | Intel Corporation | Method and apparatus for allowing continuous application of high voltage to a flash memory device power pin |
| DE60119483D1 (de) | 2001-01-24 | 2006-06-14 | St Microelectronics Srl | Nichtflüchtiger elektrisch veränderbarer Halbleiterspeicher |
| DE60140039D1 (de) | 2001-02-05 | 2009-11-12 | St Microelectronics Srl | Löschverfahren für einen Flash-Speicher |
| US6510084B2 (en) * | 2001-05-21 | 2003-01-21 | Winbond Electronics Corporation | Column decoder with increased immunity to high voltage breakdown |
| JP4260434B2 (ja) * | 2002-07-16 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ及びその動作方法 |
| JP3857640B2 (ja) * | 2002-11-29 | 2006-12-13 | 株式会社東芝 | 半導体記憶装置 |
| US8488389B2 (en) * | 2010-04-16 | 2013-07-16 | Ocz Technology Group Inc. | Flash memory device and method of operation |
Citations (3)
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|---|---|---|---|---|
| JPH0421998A (ja) * | 1990-05-15 | 1992-01-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0581883A (ja) * | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0877784A (ja) * | 1994-08-31 | 1996-03-22 | Fujitsu Ltd | フラッシュ・メモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447595A (ja) * | 1990-06-15 | 1992-02-17 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2709751B2 (ja) * | 1990-06-15 | 1998-02-04 | 三菱電機株式会社 | 不揮発性半導体記憶装置およびそのデータ消去方法 |
| JP2519585B2 (ja) * | 1990-07-03 | 1996-07-31 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5442586A (en) * | 1993-09-10 | 1995-08-15 | Intel Corporation | Method and apparatus for controlling the output current provided by a charge pump circuit |
-
1994
- 1994-10-12 JP JP24573794A patent/JPH08111096A/ja active Pending
-
1995
- 1995-10-12 US US08/542,176 patent/US5617359A/en not_active Expired - Fee Related
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5617359A (en) | 1997-04-01 |
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