JPH0447595A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は不揮発性半導体記憶装置に関し、特に、電気的
に書込みおよび消去可能な不揮発性半導体記憶装置に関
する。

［従来の技術］ 半導体記憶装置は、ＤＲＡＭ　（ダイナミックランダム
アクセスメモリ）やＳＲＡＭ　（スタティック型ランダ
ムアクセスメモリ）等の揮発性メモ＋７と、不揮発性メ
モリとがある。揮発性メモリの記憶データは、電源が切
られるとすべて消える。しかし、不揮発性メモリの記憶
データは、電源が切れても消えない。このような不揮発
性半導体記憶装置として代表的なものにＦＲＯＭ（ｐｒ
ｏｇｒａｍｍａｂｌｅ　　ｒｅａｄ　　ｏｎｌｙ　　ｍ
ｅｍ。

ｒｙ）がある。ＦＲＯＭは、ユーザ側で情報を書込める
半導体記憶装置である。このＦＲＯＭには、書込んだ情
報を電気的消去して何度でも情報を書換えることができ
るＥＥＰＲＯＭ　（ｅ　ｌ　ｅ　ｃ　ｔ　ｒｆｅａｌｔ
ｙ　　ｅｒａｓａｂｌｅ　　ａｎｄ　　ｐｒｏｇｒａｍ
ｍａｂｌｅ　　ＲＯＭ）がある。すべてのメモリセルの
記憶データを一括して消去することができるＥＥＰＲＯ
Ｍは、フラッシュＥＥＰＲＯＭと呼ばれる。

第７図は、従来のフラッシュＥＥＦＲＯＭの基本構成を
示す概略ブロック図である。第７図を参照して、フラッ
シュＥＥＦＲＯＭは、メモリアレイ１．ローデコーダ６
０．Ｙゲート７０．およびコラムデコーダ８０を含む。

メモリアレイ１は、行方向９列方向にマトリクス状に配
列された複数のメモリセルＭＣを含む。

各メモリセルＭＣは、メモリアレイ１において、対応す
るビット線３０およびワード線５０に接続される。各メ
モリセルＭＣには、フローティングゲートに電荷を蓄え
ることができるＦＡＭＯ８（ｆｌｏａｔｉｎｇ　ｇａｔ
ｅ　　ａｖａｌａｎｃｈｅ　　ｉｎｇｅｃｔｉｏｎ　　
ＭＯＳ））ランジスタが用いられる。

第８図は、ＦＡＭＯ３）ランジスタ構造を示す断面図で
ある。第８図を参照して、ＦＡＭＯＳトランジスタは、
コントロールゲート２００と、フローティングゲート２
１０と、Ｐ型基板２４０上に形成されたＮ型領域２２０
および２３０と、絶縁層２５０とを含む。フローティン
グゲート２１０は、Ｐ型基板２４０上に、Ｎ型領域２２
０とＮ型領域２３０とにまたがるように、絶縁層２５０
を介して形成される。コントロールゲート２００は、フ
ローティングゲート２１０上に絶縁層２５０を介して形
成される。コントロールゲート２００およびフローティ
ングゲート２１０は、いずれもポリシリコンによって形
成される。絶縁層２５０は、５ｉ０２などの酸化膜によ
って形成される。

Ｐ型基板２４０とフローティングゲート２１０との間の
酸化膜２５０の厚さは通常１００Ａ程度であり非常に薄
い。コントロールゲート２００は、第７図において対応
するワード線５０に接続される。２つのＮ型領域の内の
一方２２０は、このＭＯＳトランジスタのドレインとし
て第７図における対応するビット線３０に接続される。

もう一方のＮ型領域２３０は、このＭＯＳトランジスタ
のソースとして第７ｒ！ｇＪにおけるすべてのメモリセ
ルＭＣに共通のソース線２８に接続される。Ｐ型基板２
４０は接地される。

データ書込時には、コントロールゲート２００およびド
レイン２２０に各々ワード線５０およびビット線３０を
介して１２Ｖの高圧パルスが印加され、一方、ソース２
３０がソース線２８を介して接地される。ドレイン２２
０に高圧パルスが印加され、かつ、ソース２３０が接地
されることによって、ドレイン２２０とＰ型基板２４０
との界面付近でアバランシェ崩壊が生じる。これによっ
て、ドレイン２２０近傍の空乏層において、高いエネル
ギを持つ自由電子（ホットエレクトロン）ｅおよび、こ
の電子に対応したホール■が発生する。ホール■は接地
されたＰ型基板２４０へ流れる。一方、コントロールゲ
ート２００にも高圧パルスが印加されているため、発生
したホットエレクトロンθはコントロールゲート２００
からの電界によって加速されフローティングゲート２１
０とＰ型基板２４０との間の薄い酸化膜２５０を透過し
てフローティングゲート２１０に注入される。

フローティングゲート２１０に注入された電荷は、フロ
ーティングゲート２１０が酸化膜２５０によって電気的
に絶縁されているため、逃げることができない。したが
って、フローティングゲート２１０に一端注入された電
子は、電源が切られた後もフローティングゲート２１０
から長期間流出せず蓄積される。フローティングゲート
２１０に電子が蓄積されている状態がデータ“０”に対
応し、フローティングゲート２１０に電子が蓄積されて
いない状態がデータ“１ｍに対応する。したがって、メ
モリセルＭＣの記憶データは電源が切られた後も保持さ
れる。さて、フローティングゲート２１０に電子が蓄積
されると、蓄積された電子からの電界によってソース２
３０・ドレイン２２０間（すなわち、チャネル領域）の
極性が正方向にシフトする。このため、チャネル領域に
負極性の反転層が生じにく（なる。したがって、フロー
ティングゲート２１０に電子が蓄積されると、このＭＯ
Ｓトランジスタにチャネルを生じさせるのに要するゲー
ト電圧（このトランジスタのしきい値電圧）がフローテ
ィングゲート２１０に電子が蓄積されていない場合より
も高くなる。つまり、コントロールゲート２００に、フ
ローティングゲート２１０に電子が蓄積されていない場
合よりも高い電圧を与えないとチャネル領域に反転層は
生じない。

記憶データが消去される場合には、ソース２３０にソー
ス線２８を介して高圧が印加され、一方、コントロール
ゲート２００はワード線５０を介して接地される。これ
によって、フローティングゲート２１０とソース２３０
との間に、ソース２３０を高電位側とした高電界が印加
される。この結果、フローティングゲート２１０とソー
ス２３０とを絶縁する酸化膜２５０にトンネル現象が生
じ、フローティングゲート２１０とソース２３０との間
に流れる電流（トンネル電流）が生じる。すなわち、フ
ローティングゲート２１０からソース２３０に酸化膜２
５０を介して電子が流出する。これによって、フローテ
ィングゲート２１０に蓄積された電子が除去され、この
ＭＯＳトランジスタのしきい値電圧は低下する。第７図
に示されるように、ソース線２８は各メモリセルＭＣの
ソースに共通に接続されるため、第７図においてメモリ
アレイ１内のすべてのメモリセルＭＣの記憶データは一
括して消去される。

データ続出時には、コントロールゲート２００およびド
レイン２２０にそれぞれ、対応するワード線５０および
ビット線３０を介して電源電圧（通常、５Ｖ）および比
較的近い電圧が印加され、一方、ソース２３０がソース
線２８を介して接地される。フローティングゲート２１
０に電子が蓄積されていなければ（記憶データが“１”
であれば）、このＭｏＳトランジスタのしきい値電圧は
低いのでコントロールゲート２００に印加された電源電
圧によってソース２３０・ドレイン２２０間にチャネル
が生じる。しかし、フローティングゲート２１０に電子
が蓄積されていれば（記憶データが０″であれば）、こ
のＭＯＳ）ランジスタのしきい値電圧は高いので、コン
トロールゲート２００に電源電圧が印加されてもソース
２３０φドレイン２２０間にチャネルは生じない。した
がって、記憶データが“１”であるメモリセルを構成す
るＭＯＳ）ランジスタは、データ続出時にＯＮ状態とな
り対応するビット線３０からソース線２８に電流が流れ
る。しかし、記憶データが“０”であるメモリセルを構
成するＭＯＳトランジスタは、データ読出時においても
ＯＦＦ状態であるので、対応するビット線３０からソー
ス線２８に流れる電流は生じない。そこで、データ続出
時にはデータを読出されるべきメモリセルに対応するビ
ット線に電流が流れるか否かがセンスアンプによって検
出される。この検出の結果に基づいて、記憶データが“
１”および“０″のうちのいずれであるかが判定される
。

ただし、データ続出時にビット線３０に与えられる電位
が高過ぎると、フローティングゲート２１０とドレイン
２２０との間の酸化膜２５０に高電界がかかるため、フ
ローティングゲート２１０に蓄積されていた電子がドレ
イン２２ｏ側に抜けてしまう。そのため、ビット線３０
に与えられる電位は１〜２Ｖ程度である。したがって、
データ読出時に記憶データが“１”であるメモリセルに
流れる電流は小さい。そこで、この電流を検知するため
に電流センスアンプが用いられる。

再度第７図を参照して、アドレス入力端子ＡＯ〜ＡＫは
外部から与えられるアドレス信号を受ける。アドレス信
号は、メモリアレイ１内のメモリセルＭＣのうちのいず
れに対してデータ続出またはデータ書込を行なうかを指
示する信号である。

アドレスバッファ１００は、与えられたアドレス信号を
バッファリングしてローデコーダ６０およびコラムデコ
ーダ８０に与える。

人出力バッファ１１０は、入力データおよび出力データ
を受ける入出力端子Ｉ　／　Ｏｏ　＝　Ｉ　／　ＯＮに
接続される。人出カバッファ１１０は、入出力端子１　
／　Ｏｏ　＝　Ｉ　／　に）　Ｎに外部より与えられる
書込データを書込回路９０に与える。さらに、人出カバ
ラフ７１１０は、センスアンプ１２０がら出力されるデ
ータを続出データとして入出力端子Ｉ／　Ｏｏ　−１／
　ＯＮに導出する。

書込回路９０は、人出力バッファ１１０から与えられる
書込データに応じた電圧をＹゲー）７０に与える。セン
スアンプ１２０は、Ｙゲート７゜の出力を検知してその
検知結果に応じてデータ“０”または“１”に対応する
信号電圧を読出データとして人出カバッファ１１０に与
える。

ローデコーダ６０は、アドレスバッファ１００からのア
ドレス信号に応答して、メモリアレイ１内のワード線５
０のうちのいずれか１本を選択する。コラムデコーダ８
０は、アドレスバッファ１００からのアドレス信号に応
答して、メモリアレイ１内のビット線３０のうちのいず
れか１本を選択する。

制御回路１４０は、Ｙゲート７０．コラムデコーダ８０
．書込回路９０．アドレスバッファ１００、人出力バッ
ファ１１０．およびセンスアンプ１２０をこれらが各モ
ードに応じた動作を行なうように制御する。

端子ＴＰＰには外部からの高圧ｖ、Ｐが与えられる。端
子Ｔｃｃには外部か′ら通常レベルの電源電圧Ｖｃｃが
与えられる。スイッチ回路６００は、端子ＴＰＰおよび
Ｔｃｃにそれぞれ与えられる高圧ｖ、Ｐおよび電源電圧
Ｖｃｃのうちのいずれか一方を選択的に所定の回路部に
出力する。

スイッチ回路６００は、制御回路１４０によって制御さ
れて、データ書込時には端子Ｔ’ｐｐからの高圧ＶＰＰ
をローデコーダ６０に与える。さらに、スイッチ回路６
００は、制御回路１４０によって制御されて、データ続
出時に電源電圧ｖ０゜をローデコーダ６０与える。さら
に、スイッチ回路６００は、制御回路１４０によって制
御されて、データ消去時に高圧ｖＰＰをソース線スイッ
チ１５０に与える。

データ書込時において、Ｙゲート７０は、コラムデコー
ダ８０によって選択されたビット線に、書込回路９０か
ら与えられる電圧を与える。具体的には、書込データが
“０”であれば、Ｙゲート７０は選択されたビット線に
高圧ＶＰＰを印加する。書込データが“１”であれば、
Ｙゲート７０は、選択されたビット線の電位を接地電位
に保持する。データ書込時において、ローデコーダ６０
は、選択したワード線に高圧スイッチ回路６００からの
ＶＰＰを印加する。一方、データ書込時において、ソー
ス線スイッチ１５０は、ソース線２８に接地電位を与え
る。したがって、書込データが“０″であれば、ローデ
コーダ６０によって選択されたワード線とコラムデコー
ダ８０によって選択されたビット線との交点に位置する
メモリトランジスタ（選択されたメモリトランジスタ）
のフローティングゲート２１０にのみ、アバランシェ崩
壊によって生じた電子が注入される。しかし、書込デー
タが“１”であれば、選択されたメモリトランジスタに
おいて、コントロールゲート２００が昇圧されないため
フローティングゲート２１Ｏに電子は注入されない。

データ続出時において、ローデコーダ６０は、選択した
ワード線に前記高圧ＶＰＰよりも低いスイッチ回路６０
０からの電源電圧ＶＣＣを印加する。データ書込時にお
いて、Ｙゲート７０は、コラムデコーダ８０によって選
択されたビット線に１〜２Ｖの低い電圧を印加する。一
方、データ読出時において、ソース線スイッチ１５０は
データ書込時と同様に、ソース線２８に接地電位を与え
る。したがって、選択されたメモリトランジスタの記憶
データが“０″であれば、選択されたビット線からソー
ス線２８に選択されたメモリセルのドレイン２２０．チ
ャネル領域、およびソース２３０を介して電流が流れる
。選択されたメモリトランジスタの記憶データが１″で
あれば、選択されたメモリトランジスタは５Ｖ程度のゲ
ート電圧によってＯＮ状態とならないため、選択された
ビット線に電流は流れない。さて、Ｙゲー）７０は、選
択されたビット線に電源電圧を印加するとともに、選択
されたビット線のみをセンスアンプ１２０に電気的に接
続する。これによって、センスアンプ１２０は、選択さ
れたビット線に流れる電流の有無を検知することができ
る。

データ消去時には、Ｙゲート７ｏは、メモリアレイ１内
のすべてのビット線３０を低電位（接地電位）に保つ。

データ消去時において、ローデコーダ６０は、メモリア
レイ１内のすべてのワード線５０に接地電位を与える。

データ消去時において、ソース線スイッチ１５０は、ソ
ース線２８にスイッチ回路６００からの高圧ｖＰＰをパ
ルス信号に変換して印加する。したがって、データ消去
時には、メモリアレイ１内のすべてのメモリセルＭＣの
各々において、トンネル現象が生じ、記憶データが“０
”であるメモリトランジスタのフローティングゲート２
１０に蓄積されていた電子がフローティングゲート２１
０から除去される。したがって、データ消去終了時にお
いて、メモリアレイ１内のすべてのメモリセルＭＣの記
憶データは“１”となる。

なお、以下の説明において、電源電位および接地電位が
各々、論理レベル“Ｈ”および“Ｌ”に対応するものと
する。

このように、ＥＥＰＲＯＭでは、データ消去時にメモリ
トランジスタのコントロールゲート２００とソース２３
０との間に高電圧を印加することによって、フローティ
ングゲート２１０とソース２３０との間でのエネルギバ
ンドの曲がりをフローティングゲート２１０からソース
２３０に電子がトンネルするように強制する。これによ
って、データ消去が行われる。このため、フローティン
グゲート２１０から引抜かれる電子の量は、ソース線２
８に印加される高圧の大きさや高圧を印加する時間（高
圧パルスのパルス幅）や、フローティングゲート２１０
とソース２３０との間に存在する酸化膜２５０の厚さお
よび、フローティングゲート２１０とコントロールゲー
ト２００との間に存在する酸化膜２５０の厚さ等によっ
て異なる。

一方、メモリアレイ１を構成するメモリトランジスタに
は製造上のばらつきが生じる。このばらつきによって、
酸化膜２５０の厚さやコントロールゲート２００および
フローティングゲート２１０の形状、チャネル領域の長
さなどが、すべてのメモリトランジスタにおいて完全に
一致しない。

このようなメモリトランジスタ間の製造上のばらつきや
、さらには実際の回路構成上の原因など種々の要因によ
って、前述のような一括消去でメモリアレイ１内のすべ
てのメモリセルＭＣの記憶データを同時に０”にするこ
とは実際には困難である。つまり、記憶データが“０”
であるメモリトランジスタのうちのいくつかにおいては
、−括消去時に与えられた高圧によってフローティング
ゲート２１０から蓄積された電子のみが完全に除去され
るが、あるものにおいては、−括消去時に与えられた高
圧パルスによってフローティングゲ−１２１０からデー
タ書込時に蓄積された以上の量の電子が引抜かれる。後
者の場合のように、フローティングゲートから電子が過
剰に引抜かれる現象は過消去もしくは過剰消去と呼ばれ
る。

過消去が生じると、フローティングゲート２１０が正に
帯電してしまうため、ソース２３０・ドレイン２２０間
に負極性の反転層が生じる。これは、コントロールゲー
ト２００に０７以上のどのような電位が付与されてもこ
のメモリトランジスタはＯＮ状態にあることを意味する
。この結果、データ読出時には非選択状態であるにもか
かわらず、このメモリトランジスタに対応するビット線
に電流が流れる。このため、過消去されたメモリトラン
ジスタと同じビット線に接続されるメモリセルが選択さ
れると、選択されたメモリトランジスタの記憶データが
“０”である場合にも続出データが“１”となる。また
、データ書込時においては、過消去されたメモリセルま
たは過消去されたメモリセルと同一のビット線に接続さ
れるメモリセルにデータ“０”を書込もうとすると、選
択されたメモリセルにおいてアバランシェ崩壊により発
生した電子が、過消去されたメモリセルのチャネル電流
としてビット線にリークする。このため、選択されたメ
モリセルのフローティングゲート２１０に電子が十分に
注入されない。したがって、過消去されたメモリセルが
存在すると、データ書込時の書込特性が劣化し、さらに
は書込不能となる。このように、過消去は、メモリトラ
ンジスタのしきい値の極性を負に反転させて、その後の
データ続出およびデータ書込に支障を来す。

そこで、このような過消去を防ぐために、現在次のよう
な方法が用いられている。すなわち、データ消去のため
にソース線２８に印加する高圧パルスの（以下、消去パ
ルスと呼ぶ）のパルス幅を短＜シ、このパルス幅の短い
消去パルスをソース線２８に一回印加するごとにメモリ
アレイ１内のすべてのメモリセルの記憶データを読出し
てメモリアレイ内のすべてのメモリセルＭＣの記憶デー
タがすべて“１”となったか否かを確認する。そして、
記憶データが“１″でないメモリセルが１つでもあれば
、再度前記短いパルス幅の消去パルスをソース線２８に
印加する。消去パルスがソース線２８に印加されること
によってメモリセルの記憶データが“１”になったか否
か、すなわち、メモリセルの記憶データが完全に消去さ
れたか否かを確認することを消去ベリファイという。こ
のような消去ベリファイと消去パルスのソース線２８へ
の印加とが、メモリアレイ１内のすべてのメモリセルＭ
Ｃに対するデータ消去が完了するまで繰返される。この
ような方法で過消去を防ぐフラッシュＥＥＰＲｏＭは、
たとえば、ｒＩｓｓｅｃダイジェスト・オブ・テクニカ
ルペーパーズ（１９９０）Ｊのｐｐ、６０−６１および
「電子情報通信学会技術研究報告　１９９０年５月２１
日」のｐｐ、７−３−７７に示される。

［発明が解決しようとする課題］ データ消去が行なわれる前にはメモリセルトランジスタ
のフローティングゲートに電子が注入されている。した
がって、データ消去時にはメモリセルトランジスタのフ
ローティングゲート電位が負側にシフトしている。この
ため、第８図を参照して、データ消去時にソース２３０
に印加される電圧が１２Ｖ程度であっても、実際にはフ
ローティングゲート２１０およびソース２３０間の酸化
膜２５０には非常に大きな電界が誘起される。したがっ
て、データ消去のための高圧ＶＰＰを１０ｍ　ｓ　ｅ　
ｃ程度の短いパルス幅のパルス信号としてソース２３０
に印加しても、フローティングゲート２１０から電子が
過剰に引き抜かれる（過消去）場合がある。次に、この
現象についてもう少し具体的に説明する。

第９図は、コントロールゲート２００．フローティング
ゲート２１０．ドレイン２２０．ソース２３０、および
基板２４０間の容量結合関係を示す、メモリトランジス
タの等価回路図である。図において、コンデンサＣｃ　
Ｆ　、　ＣＯｒ　Ｃｃ　＊　およびＣ５はそれぞれ、コ
ントロールゲート２００およびフローティングゲート２
１０間の容量、フローティングゲート２１０およびドレ
イン２２０間の容量、フローティングゲート２１０およ
び基板２４０間の容量、フローティングゲート２１０お
よびソース２３０間の容量を表わす。したがって、ノー
ドＮｌ、Ｎ２．Ｎ３．Ｎ４．Ｎ５は各々、コントロール
ゲート２００．フローティングゲート２１０、ソース２
３０．基板２４０．およびドレイン２２０に対応する。

ここで、フローティングゲート２１０に蓄積されている
電荷量をＱＦＧで表わし、コントロールゲート２００に
印加される電位をｖｏで表わし、ドレイン２２０の電位
をＶｏで表わし、ソース２３０の電位をＶ、で表わし、
ドレイン２２０・ソース２３０間のチャネル領域（基板
２４０のドレイン２２０およびソース２３０間に対応す
る部分）の電位をＶｅで表わすと、フローティングゲー
ト２１Ｏの電位（ノードＮ２の電位）ＶＦＧは次式で表
わされる。

なお、上式において、Ｃｃｐｒ　　ＣＤＩ　　Ｃｃ、お
よびＣｓはそれぞれ、第９図におけるコンデンサＣｃＦ
の容量値、コンデンサＣＤの容量値、コンデンサＣｃの
容量値、およびコンデンサＣｓの容量値を表わす。また
、ＣＴｏＴＡＬはこれらの容量の合計、すなわち、Ｃｃ
　Ｆ　＋ｃｏ＋Ｃｃ　＋Ｃｓを表わす。一方、カップリ
ングレシオｋｃは、コントロールゲート２００およびフ
ローティングゲート２１０間の容量ＣＣＦの、コントロ
ールゲート２００．　　フローティングゲート２１０．
　　ドレイン２２０．ソース２３０．および基板２４０
間の総容量ＣＴＯＴＡＬに対する比として次式で定義さ
れる。

ｋｃ＝ＣｃＦ／ＣＴＯＴＡＬ・・・（２）また、コント
ロールゲート２００から見たこのメモリトランジスタの
しきい値の、フローティングゲート２１０に電子が蓄積
されたことによる変化量Δｖ７Ｈは次式で表わされる。

ΔＶＴ　Ｈ＝　　ＱＦ　ｃ　／　Ｃｃ　Ｆ　−（３）デ
ータ消去時にはコントロールゲート２００゜ドレイン２
２０．および基板２４０が接地され、かつ、ソース２３
０に高圧ＶＰＰが印加されるので、上式（１）において
■。＝Ｖｅ　＝ＶＤ　＝　ＯＶ。

Ｖ　ｓ　＝Ｖ　ｐ　ｐである。したがって、フローティ
ングゲートの電位ｖＦＧは、上式（１）〜（３）によっ
てカップリングレシオｋｃおよびしきい値変化量ΔＶＴ
Ｈを用いて次式のように表わされる。

Ｖ　Ｆ　ａ　＝　Ｃｓ　Ｖ　ｐ　ｐ　／　ＣＴ　ＯＴ　
Ａ　Ｌ　　ｋ　ｃΔＶＴＨ・・・（４） よって、フローティングゲート２１０とソース２３０と
の間の電位差は次式で表わされる。

（Ｉ　　Ｃ８／ＣＴＯＴＡＬ、）Ｖｐｐ＋ｋｃΔＶＴＨ
・・・（５） フローティングゲート２１０およびソース２３０間に誘
起される電界の大きさはフローティングゲート２１０お
よびソース２３０間の電位差に比例し、フローティング
ゲート２１０およびソース２３０間の酸化膜２５０の厚
さに反比例する。したがって、この電界の大きさは、フ
ローティングゲート２１０および基板２４０間の酸化膜
の厚さが１００Ａ、Ｌきい値変化量ΔｖＴ、４が５ｖ１
カツプリングレシオｋｃが０．６、Ｃ８／ＣＴＯＴＡＬ
の値が０．１、高圧ｖＰＰが１２Ｖｉ？あレバ、１３．
８ＭＶ／ｃｍとなる。つまり、データ消去時にフローテ
ィングゲート２１０とソース２３０との値の酸化膜には
１３．８ＭＶ／ｃｍの非常に強い電界が誘起される。こ
の強い電界によってトンネル現象が生じフローティング
ゲート２１０から電子が引抜かれる。

一般にフローティングゲート２１０に蓄積された電子を
ソース２３０に引抜くためのトンネル現象を生じさせる
には、フローティングゲート２１０およびソース２３０
間の酸化膜２５０にＩＯＭＶ／ｃｍ以上の電界を誘起さ
せればよい。しかしながら、現在、半導体装置を駆動す
る外部電源で、５Ｖの次に高い電圧を出力するものは１
２Ｖの電源である。

一方、フラッシュＥＥＰＲＯＭにおいてデータ書込時に
ビット線に流れる電流の総量は１ｍＡ〜５ｍＡ程度であ
るため、チップ内部でデータ書込のための高圧を発生さ
せることは困難である。つまり、チップ内部で高圧を発
生させる場合、複数のコンデンサを時間順次に充電する
ことによって高圧を導出するチャージポンプ等の高圧発
生回路が用いられる。しかし、このような高圧発生回路
にはデータ書込に必要な電流１ｍＡ〜５ｍＡを供給する
ことができない。たとえば、チャージポンプが供給する
ことができる電流の大きさＩは、用いられるコンデンサ
の容量値Ｃとコンデンサの充電周波数ｆとの積で求めら
れる。容量値Ｃが１０９Ｆであり、充電周波数ｆが１０
ＭＨｚであっても、チャージポンプの供給電流■は１０
０μＡと非常に小さい。このため、データ消去およびデ
ータ書込に必要な高電圧は外部電源から供給される必要
がある。

これらの理由により、現在データ消去には、１２ｖの高
電圧が用いられている。この結果、データ消去時にフロ
ーティングゲート２１０およびソース２３０間の酸化膜
２５０に前述したような必要以上に強い電界（１３，８
ＭＶ／ｃｍ）が生じ、過消去の危険性が大きくなる。

さらに、ＮチャンネルＭＯ８）ランジスタにおいてゲー
ト電圧がＯｖであるとき、ゲートとドレイン拡散領域と
の重なり領域にバンド間トンネリングという現象が生じ
る。この現象はソース電位が高い場合にゲートとソース
拡散領域との重なり領域においても生じる。バンド間ト
ンネリングは、ゲート電圧がＯＶであるためにＮ型のド
レイン拡散領域およびソース拡散領域の表面が深いデプ
リケーション状態となることによって生じる。これらＮ
型拡散領域の表面が深いデプリケーション状態となると
、ゲート下の酸化膜と基板との境界部分におけるエネル
ギバンドの曲りが急峻になる。

このため、Ｎ型拡散領域において価電子体の電子が伝導
帯にトンネルする。このとき生じたホールは接地された
基板に流れ、一方、伝導帯にトンネルした電子はＮ型拡
散領域に集まる。基板にホールが流れ込むことによって
生じる電流はこのＮチヤンネルＭｏＳトランジスタのリ
ーク電流となる。

データ消去時にはメモリトランジスタのソース２３０に
高圧が印加されコントロールゲート２００が接地される
ので、このようなバンド間トンネリング現象が生じる。

再度第９図を参照して、データ消去時には基板２４０と
酸化膜２５０との間の境界面のソース２３０近傍部分２
６０においてバンド間トンネリング現象が生じることが
知られている。基板２４０は接地されるので、この現象
によって生じたホールは基板２４０側にリーク電流とし
て流れ、伝導帯にトンネルした電子はフローティングゲ
ート２１０から引抜かれた電子とともにソース２３０側
に流れる。このようなフラッシュＥＥＰＲＯＭにおける
バンド間トンネリング現象については、Ｊ。

Ｃｈｅｎ　　ｅｔ　　ａｔ、、　　“Ｓｕｂｂｒｅａｋ
ｄｏｗｎ　　ｄｒａｉｎ　　ｌｅａｋａｇｅ　　ｃｕｒ
ｒｅｎｔ　　ｉｎ　　ＭＯＳＦＥＴ、　　　ＩＥＥＥ　
　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ　　１ｅｔｔ、、
ｖ。

１、ＥＤＬ−８，ｐｐ、５１５−５１７，１９８７、お
よび、Ｈ，Ｋｕｍｅ　　ｅｔ　　ａｌ、、　　“ＡＦＲ
ＡＳＨ−ＥＲＡＳＥ　　　ＥＥＰＲＯＭ　　ＣＥＬＬ　
　ＷＩＴＨＡＮ　　ＡＳＹＭＭＥＴＲＩＣ８ＯＵＲＣＥ
　　ＡＮＤ　　ＤＲＡＩＮ　　　５ＴＲＵＣＴＵＲＥ”
　ＩＥＥＥ　　Ｔｅｃｈ、Ｄｉｇ、　　ｏｆＩＥＤＭ１
９８７，２５．８．ｐｐ、５６０−５６３などに述べら
れている。このような文献によれば、バンド間トンネリ
ング現象によって生じるリーク電流はソース２３０の電
位が１０Ｖ程度である場合に１つのメモリトランジスタ
につき１０日Ａ程度である。したがって、ＩＭｂｉｔの
フラッシュＥＥＰＲＯＭの場合、１０Ｖの高圧パルスを
ソース２３０に印加してデータ消去を行なうと、データ
消去時に生じるリーク電流は１０ｍＡとなる。このよう
なリーク電流は、消費電力の増加によるチップの発熱や
電源電圧の低下など種々の問題を発生させる。一般にこ
のようなリーク電流の許容範囲は数１０ｍＡ以下である
。しかしながら、近年の半導体装置の大容量化に伴い、
フラッシュＥＥＦＲＯＭのメモリトランジスタの数も増
大しっつあり、フラッシュＥＥＰＲＯＭの容量も現在１
６Ｍｂｉｔ程度まで大きくなりつつある。たとえば１６
ＭｂｉｔのフラッシュＥＥＰＲＯＭの場合、１０ｖの高
圧パルスによってデータ消去が行なわれると、データ消
去時のリーク電流は１０ｍＡ×１６、すなわち、１６０
ｍＡと許容範囲を大きく越える。実際にはデータ消去の
ためにソース２３０に印加される電圧は１２Ｖであるか
ら、実際のリーク電流の大きさはこの値よりもさらに大
きい。このような現状から、データ消去時に生じるリー
ク電流はできるだけ低減される必要がある。

また、従来の改良されたフラッシュＥＥＦＲＯＭは、過
消去を防ぐために、短いパルス幅の消去パルスをメモリ
アレイに印加した後、消去ベリファイを行なうというサ
イクルを繰返す。このため、消去ベリファイ動作によっ
てデータが完全に消去されていないメモリセルが検出さ
れると、メモリアレイ内のすべてのメモリセルに再度消
去パルスが印加される。したがって、メモリアレイに再
度印加された消去パルスは、まだデータを完全に消去さ
れていないメモリトランジスタにおいて、データ書込時
にフローティングゲートに蓄積された電子を除去するよ
うに働くが、既にデータを完全に消去されたメモリトラ
ンジスタにおいては、もともとフローティングゲートに
存在した電子をフローティングゲートから引抜くように
働く。この結果、データを消去されにくいメモリセルに
対するデータ消去が完了したときには、データを消去さ
れやすいメモリセルにおいて過消去が生じる。

メモリアレイを構成するメモリセル間での、データ消去
のされやすさのばらつきが大きいほど、データを完全に
消去するのに必要な消去パルスの印加回数がメモリアレ
イ１を構成するメモリセル間で大きくばらつく。消去ベ
リファイによって検出されたメモリセルのデータを完全
に消去すべ（再印加される消去パルスは、検出されたメ
モリセルよりもデータ消去されにくいメモリセルに対し
ては完全なデータ消去を行なうことができない場合があ
る。この場合には、次の消去ベリファイによってこのデ
ータ消去されにくいメモリセルが消去ベリファイによっ
て検出された時点で、メモリアレイ内のすべてのメモリ
セルに再度消去パルスが印加される。したがって、メモ
リアレイを構成するメモリセル間で、データ消去のされ
やすさのばらつきが大きいほど、最もデータ消去されに
くいメモリセルに対するデータ消去が完了するまで（メ
モリアレイ内のすべてのメモリセルのデータが完全に消
去されるまで）の、メモリアレイへの消去パルスの印加
回数が増える。このため、消去動作完了時に多くのメモ
リセルに過消去が生じる可能性が高い。

１つのメモリアレイを構成するメモリセル間における、
データ消去のされやすさのばらつきは前述したように、
製造上および回路構成上の種々の要因によるものである
。このようなばらつきは、１つのメモリアレイを構成す
るメモリセルの数の増大に伴って大きくなる。したがっ
て、近年の、半導体記憶装置の大容量化すなわちビット
数の増大は上述のような問題をより顕著にする。

それゆえに本発明の目的は、上記のような問題点を解決
し、データ消去時における消費電力が少なく、かつ、過
消去が生じる危険性が少ない不揮発性半導体記憶装置を
提供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る不揮発
性半導体記憶装置は、アバランシェ崩壊を利用してデー
タ書込を行ない、かつ、トンネル現象を利用してデータ
消去を行なうことができる電界効果半導体素子を含むメ
モリセルを複数個備え、さらに、外部から与えられる所
定の高電圧を降圧する降圧手段と、メモリセルの各々に
記憶されたデータを消去するため、メモリセルに降圧手
段の出力を印加する手段とを備える。

［作用コ 本発明に係る不揮発性半導体記憶装置は上記のように構
成されるため、外部から与えられる所定の高電圧がデー
タ消去のための電圧としてメモリセルに直接与えられる
のではなく、降圧手段によって降圧された後、データ消
去のための電圧としてメモリセルに与えられる。このた
め、データ消去時に、メモリセルを構成する電界効果半
導体素子にトンネル現象を生じさせるためにかけられる
電界の強さが従来よりも緩和される。

［実施例］ 第１図は、本発明の一実施例のフラッシュＥＥＰＲＯＭ
の主要部分の構成を示す概略ブロック図である。

第１図を参照して、このフラッシュＥＥＰＲＯＭは、第
７図に示される従来のそれと異なり、端子Ｔ’ｐｐに与
えられた高圧ｖ、Ｐを降圧するための降圧回路７００を
含む。端子ＴＰＰには、高圧Ｖｐｐとしてたとえば１２
Ｖの直流電圧が与えられる。端子Ｔｃｃにも従来と同様
に電源電圧Ｖｃ０が外部より与えられる。電源電圧Ｖｃ
ｃは高圧ＶＰＰよりも低い電圧、たとえば５Ｖである。

スイッチ回路６００は、制御回路１４０によって制御さ
れて、データ書込時には端子Ｔ’ｐｐからの高圧ｖＰＰ
をローデコーダ６ｏに与える。さらに、スイッチ回路６
００は、制御回路１４０によって制御されて、データ読
出時に電源電圧Ｖｃｃをローデコーダ６０に与える。さ
らに、スイッチ回路６００は、制御回路１４０によって
制御されて、データ消去時に高圧ｖＰＰを降圧回路７０
０に与える。降圧回路７００は、スイッチ回路６００か
ら与えられた高圧ｖＰＰを９Ｖ程度に降圧してソース線
スイッチ１５０に与える。

このフラッシュＥＥＰＲＯＭのスイッチ回路６００およ
び降圧回路７００以外の他の部分の構成および動作は第
７図に示される従来のそれの場合と同様である。ただし
、本実施例では、ソース線スイッチ１５０が降圧回路７
００から与えられる電圧をデータ消去のために降圧して
用いる。Ｌ７たがって、データ消去時にはソース線２８
に消去パルスとして従来よりも低い電圧９ｖが印加され
る。

一方、ビット線３０およびワード線５０はそれぞれＹゲ
ート７０およびローデコーダ６０によって接地される。

したがって、第８図を参照して、消去パルスが印加され
ているときのメモリトランジスタにおいてフローティン
グゲート２１０およびソース２３０間の電位差は、ソー
ス電位ｖ８　（＝ｖＰｐ）が低下することによって小さ
くなる（式（５）参照）。

フローティングゲート２１０および基板２４０間の酸化
膜２５０の厚さが１００Ａであり、フローティングゲー
ト２１０に蓄積された電荷によって生じるしきい値電圧
の変化量ΔＶＴＲが５■であり、カップリングレシオに
０が０．６であり、フローティングゲート２１０および
ソース２３０間の容量Ｃ８の、コントロールゲー）２０
０．フローティングゲート２１０．ドレイン２２０．ソ
ース２３０．および基板２４０間の総容量Ｃ７゜ＴＡＬ
に対する比Ｃｓ　／　ＣＴ　ＯアＡＬが０．　１である
場合を想定する。この場合、ソース電位ＶＳが９ｖであ
ると、フローティングゲート２１０およびソース２３０
間の酸化膜２５０にかかる電界の強さは式（５）によれ
ば、１１．１ＭＶ／ｃｍ程度となる。従来のフラッシュ
ＥＥＦＲＯＭでは消去パルスとして高圧１２Ｖがソース
２３０に印加された。このため、同じ条件下でデータ消
去を行なった場合、データ消去時にフローティングゲー
ト２１０およびソース２３０間の酸化膜２５０には１３
．８ＭＶ／ｃｍの電界が誘起された。しかし、本実施例
によれば、このように前記酸化膜２５０間に印加される
電界の強さがフローティングゲート２１０とソース２３
０との間にトンネル現象が生じる範囲で大幅に緩和され
る。

したがって、消去パルス印加時のフローティングゲート
２１０およびソース２３０間の電界が強過ぎるために従
来生じた過消去は起りにく（なる。

また、前述した文献にも示されているように、データ消
去時におけるソース電位Ｖ、がＩＯＶ程度以下の範囲に
おいては、１ｖだけ低くなっただけでバンド間トンネル
現象によるリーク電流は１桁分小さくなることが知られ
ている。前述したように１つのメモリトランジスタにお
けるデータ消去時のリーク電流は１Ｏ−６Ａ程度である
から、本実施例によれば１つのメモリトランジスタにお
けるデータ消去時のリーク電流が１Ｏ−９Ａ程度に軽減
される。したがって、このフラッシュＥＥＰＲＯＭの容
量がたとえばＩＭｂ　ｉ　ｔであればデータ消去時のリ
ーク電流は１ｍＡ程度に、１６Ｍｂ　ｉ　ｔであれば１
６ｍＡ程度となる。このように、データ消去時のリーク
電流が数１０ｍＡの許容範囲内に大幅に低減される。し
たがって、本発明は大容量のフラッシュＥＥＰＲＯＭに
適用されるとより効果的である。

降圧回路７００によって降圧された後の電圧の大きさは
９ｖに限定されないが、フローティングゲート２１０お
よびソース２３０間にデータ消去のためのトンネル現象
を生じさせ得る範囲でなくてはならない。しかし、降圧
回路７００によって降圧された電圧が、従来の構造のメ
モリトランジスタのフローティングゲート２１０および
ソース２３０間にトンネル現象が生じ得る大きさの電界
を誘起させることができない場合、メモリトランジスタ
の構造上の諸元値を適当に調整してもよい。

すなわち、フローティングゲート２１Ｏおよび基板２４
０間の酸化膜２５０の厚さ、コントロールゲート２００
からみたしきい値電圧の変化量ΔＶＴＨ，カップリング
レシオｋｃ　、　　Ｃ８／ＣＴ　ＯＴＡＬの値等が、降
圧された電圧がソース２３０に印加された際にフローテ
ィングゲート２１０およびソース２３０間にトンネル現
象が生じるような値に調整されてもよい。なお、これら
の値は、ドレイン２２０．ソース２３０．Ｐ型基板２４
０における不純物濃度や不純物の注入深さ等を変化させ
ることによって調整可能である。具体的には、データ消
去時におけるフローティングゲート２１０およびソース
２３０間の酸化膜２５０内の電界を強くすることは、た
とえば、フローティングゲート２１０下に形成される酸
化膜２５０の厚さを薄くすることによって実現可能であ
る。

さて、上記実施例では、消去ベリファイを行なわない場
合の構成が示されたが、消去パルスの印加と消去ベリフ
ァイとを繰返すことによってメモリアレイ１内のすべて
のメモリセルのデータを消去する構成のフラッシュＥＥ
ＰＲＯＭに本発明が適用されてもよい。この場合には、
降圧回路７００によって降圧された電圧がより短いパル
ス幅の消去パルスとしてメモリアレイ１に印加され、そ
の後メモリアレイ１内のメモリセルからデータが読出さ
れて消去ベリファイが行なわれればよい。

さて、上記実施例では、メモリアレイ１内のメモリセル
ＭＣ間におけるデータ消去されやすさのばらつきによっ
て生じる過消去を十分に解消することは困難である。そ
こで、メモリセル間のばらつきによる過消去を解消する
ために、外部からの高圧ＶＰＰを降圧回路７００によっ
て降圧するとともに、メモリアレイ１を複数のブロック
に分割して各ブロックごとに個別に消去パルスを印加す
るような構成にすると効果的である。第２図は、そのよ
うな構成のフラッシュＥＥＰＲＯＭの主要部分を示す概
略ブロック図である。

第２図を参照して、スイッチ回路６００および降圧回路
７００の動作は第１図における場合と同様である。すな
わち、スイッチ回路６００は、データ書込時に高電圧Ｖ
ｐｐをローデコーダ６０ａおよび６０ｂに与え、データ
読出時に電源電圧Ｖｃｃをローデコーダ６０ａおよび６
０ｂに与える。

さらに、スイッチ回路６００は、データ消去時に高圧ｖ
ＰＰを降圧回路７００に与える。降圧回路７００は、与
えられた高圧ｖＰＰを所定の電圧に降圧して、次段の高
圧パルス源８００に与える。

このフラッシュＥＥＰＲＯＭにおいて、メモリアレイは
２つのサブアレイ１ａおよび１ｂに分割される。そして
、メモリアレイ１ａに対応して、ローデコーダ６０ａ、
Ｙゲート７０ａ、コラムデコーダ８０ａ、センスアンプ
１２０　ａ、ベリファイ／消去制御回路１７ａ、および
消去電圧印加回路１８ａが設けられる。同様に、メモリ
アレイ１ｂに対応して、ローデコーダ６０ｂ、Ｙゲート
７０ｂ、コラムデコーダ８０ｂ、センスアンプ１２０ｂ
、ベリファイ／消去制御回路１７ｂ、および消去電圧印
加回路１８ｂが設けられる。

メモリアレイ１ａおよび１ｂは各々、従来と同様の構成
を有する。すなわち、メモリアレイ１ａにおいて、ＦＡ
ＭＯ３）ランジスタによって構成されるメモリセルＭＣ
，は、ワード線５０ａおよびビット線３０ａに沿って行
方向および列方向にマトリクス状に配列される。メモリ
アレイ１ａ内のすべてのメモリセルＭＣ，の各々を構成
するトランジスタのソースはソース線２８ａに共通に接
続される。各メモリセルＭＣａを構成するトランジスタ
のコントロールゲートおよびドレインは各々、対応する
ワード線５０ａおよびビット線３゜ａに接続される。同
様に、メモリアレイ１ｂにおいて、ＦＡＭＯＳトランジ
スタによって構成されるメモリセルＭ　Ｃｂはワード線
５０ｂおよびビット線３０ｂに沿って行方向および列方
向にマトリクス状に配列される。メモリアレイ１ｂ内の
すべてのメモリセルＭＣｂの各々を構成するトランジス
タのソースはソース線２８ｂに共通に接続される。各メ
モリセルＭ　Ｃｂのコントロールゲートおよびドレイン
は各々、対応するワード線５０ｂおよびビット線３０ｂ
に接続される。なお、メモリセルＭＣａおよびＭＣｂの
構造は、第７図に示されるものと同一である。したがっ
て、本実施例のフラッシュＥＥＦＲＯＭにおいても、デ
ータ消去はソース線２８ａおよび２８ｂに高圧パルスを
与え、かつ、ワード線５０ａおよび５０ｂを接地するこ
とによって行なうことができる。

メモリアレイ１ａからのデータ続出のための、ローデコ
ーダ６０ａ、Ｙゲー）７０ａ、　　コラムデコーダ８０
ａ、およびセンスアンプ１２０ａの動作は従来と同様で
あるので説明は省略する。メモリアレイ１ｂからのデー
タ続出のための、ローデコーダ６０ｂ、Ｙゲー）　７０
　ｂ、　コラムデコーダ８０ｂ、およびセンスアンプ１
２０ｂの動作も従来と同様であるので説明は省略する。

このフラッシュＥＥＰＲＯＭは、上述の回路部に加えて
、マルチプレクサ１２．アドレスバッファ１００２人出
力バッファ１１０．アドレスカウンタ１９．およびスイ
ッチ回路２０を含む。

アドレスバッファ１００には、外部アドレス端子ＡＯ〜
ＡＫが接続される。人出力バッファ１１０には、外部入
出力端子１　／　Ｏｏ　＝　Ｉ　／　ＯＮが接続される
。通常のデータ書込時において、アドレスバッファ１０
０は、アドレス端子ＡＯ〜ＡＫに外部より与えられるア
ドレス信号を取込んでスイッチ回路２０に与える。人出
力バッファ１１０は、入出力端子Ｉ　／　Ｏｏ　＝　Ｉ
　／　Ｏｓに外部から与えられる入力データを取込み、
かつ、メモリアレイ１ａおよび１ｂからの続出データ等
の出力データを入出力端子Ｉ　／　ＯＯ−’　Ｉ　／　
ＯＮに導出する。マルチプレクサ１２は、通常のデータ
続出時において、センスアンプ１２０ａの出力データお
よびセンスアンプ１２０ｂの出力データのうちのいずれ
か一方を選択的に人出カバッファ１１０に与える。これ
によって、メモリアレイ１ａおよび１ｂのうちのいずれ
か一方からの続出データのみが入出力端子Ｉ　／　Ｏｏ
　−Ｉ　／　ＯＮを介して外部に出力される。

以下、このフラッシュＥＥＦＲＯＭのデータ消去モード
における動作について、第２図に加えて第５図および第
６図も参照しながら詳細に説明する。第５図は、消去電
圧印加回路１８ａおよび１８ｂの具体的構成の一例を示
す回路図である。第６図は、このフラッシュＥＥＰＲＯ
Ｍの消去モードにおける動作の流れを示す動作フロー図
である。

このフラッシュＥＥＰＲＯＭが消去モードに入ると、マ
ルチプレクサ１２．アドレスバッファ１００、および人
出力バッファ１１０が不活性化され、一方、アドレスカ
ウンタ１９が活性化される。

活性化されたアドレスカウンタ１９は、カウント動作に
よってアドレス信号を発生することができる。アドレス
カウンタ１９から発生されたアドレス信号はスイッチ回
路２０に与えられる。消去モードにおいて、スイッチ回
路２０は、アドレスカウンタ１９の出力およびアドレス
バッファ１００の出力のうち、アドレスカウント１９の
出力を選択的にローデコーダ６０ａおよび６０ｂならび
にコラムデコーダ８０ａおよび８０ｂに与える。なお、
アドレスカウンタ１９のカウント値が最大値を示すとき
、アドレスカウンタ１９が出力するアドレス信号はメモ
リアレイ１ａおよび１ｂの最終アドレスを示すものとす
る。

消去モードにおいて、ベリファイ／消去制御回路１７ａ
および１７ｂが各々消去電圧印加回路１８ａおよび１８
ｂに消去パルスとして高圧パルスを供給するサイクル（
以下、消去サイクルと呼ぶ）と、ベリファイ／消去制御
回路１７ａおよび１７ｂが各々メモリアレイ１ａおよび
１ｂに対して消去ベリファイを行なうサイクル（以下、
消去ベリファイサイクルと呼ぶ）とが繰返される。

スイッチ回路６００は、消去ベリファイサイクルにおい
て端子Ｔｃｃからの電源電圧ｖ０゜をローデコーダ６０
ａに与える。消去サイクルにおいて、スイッチ回路６０
０は端子Ｔ’ｐｐからの高圧部ｖｐｐを降圧回路７００
に与える。

消去ベリファイサイクルにおいて、ベリファイ／消去制
御回路１７ａは、ローデコーダ６０ａおよびコラムデコ
ーダ８０ａが通常のデータ続出時と同様に動作するよう
に、これらを制御する。これによって、ローデコーダ６
０ａは与えられるアドレス信号に応答して、メモリアレ
イ１ａ内のワード線５０ａのうちの１本にのみスイッチ
回路６００からの“Ｈ”レベルの電源電圧Ｖｃｃを供給
する。一方、コラムデコーダ８０ａは、与えられたアド
レス信号に応答して、メモリアレイ１ａ内のビット線３
０ａのうちの１本にのみ“Ｈ”レベルの電圧を供給する
とともに、この１本のビット線のみをセンスアンプ１２
０ａに電気的に接続する。同様に、ベリファイ／消去制
御回路１７ｂは、ローデコーダ６０ｂおよびコラムデコ
ーダ８０ｂが通常のデータ続出時と同様に動作するよう
に、これらを制御する。これによって、ローデコーダ６
０ｂは、与えられるアドレス信号に応答して、メモリア
レイ１ｂ内のワード線５０ｂのうちの１本にのみ選択的
に“Ｈ”レベルの電圧を供給する。

コラムデコーダ８０ｂは与えられたアドレス信号に応答
して、メモリアレイ１ｂ内のビット線３０ｂのうちの１
本にのみＨ”レベルの電圧を与えるとともに、この１本
のビット線のみをセンスアンプ１２０ｂに電気的に接続
する。同時に、ベリファイ／消去制御回路１７ａおよび
１７ｂはそれぞれ、消去電圧印加回路１８ａおよび１８
ｂから高圧パルスが出力されないように、消去電圧印加
回路１８ａおよび１８ｂを制御する。

消去電圧印加回路１８ａおよび１８ｂは各々、たとえば
第５図に示されるような構成を有する。

第５図を参照して、消去電圧印加回路１８ａおよび１８
ｂは各々、ラッチ回路３００と、高圧スイッチ５００と
を含む。高圧スイッチ５００は、電源電圧５ｖをゲート
に受けるＮチャネルＭＯＳトランジスタ３１０と、Ｐチ
ャネルＭＯ３）ランジスタ３２０．３３０．および３５
０と、ＮチャネルＭＯＳトランジスタ３４０および３６
０とを含む。前記トランジスタ３３０および３４０は、
高圧パルス源８００と接地との間に直列に接続されてイ
ンバータＩＮＶＩを構成する。同様に、前記トランジス
タ３５０および３６０は、高圧パルス源８００と接地と
の間に直列に接続されてインバータＩＮＶ２を構成する
。前記トランジスタ３２０は、高圧パルス源８００とイ
ンバータＩＮＶＩの入力端との間に接続される。トラン
ジスタ３２０のゲートはインバータＩＮＶＩの出力端に
接続される。トランジスタ３１０は、ラッチ回路３００
の出力端とインバータＩＮＶＩの入力端との間に接続さ
れる。もう１つのインバータＩＮＶ２は、インバータＩ
ＮＶＩの出力端と、メモリアレイ１ａ（ｌｂ）のソース
線２８ａ　（２８ｂ）との間にもうけられる。トランジ
スタ３１０は、トランジスタ３３０および３４０のゲー
ト電圧を電源電圧５ｖ以下に保持することによって、ト
ランジスタ３３０および３４０に高圧が印加され、これ
らが破壊されるのを防ぐ。

ラッチ回路３００は、第２図におけるベリファイ／消去
制御回路１７ａ（１７ｂ）から与えられるデータ信号を
ラッチする。さらに、ラッチ回路３００は、外部からの
リセット信号によってラッチデータを“０”にリセット
されるように構成される。高圧パルス源８００は、消去
サイクルにお消去パルスとして出力し、消去ベリファイ
サイクルにおいては通常の電源電圧を出力する。本実施
例では、消去ベリファイサイクルの初めに、ラッチ回路
３００にベリファイ／消去制御回路１７ａ（１７ｂ）か
らリセット信号が与えられる。これによって、ラッチ回
路３００の出力電圧が論理値“０”に対応するレベル“
Ｌ”となる（第６図の動作ステップＳ３）。トランジス
タ３１０は電源電圧５ｖをゲートに受けて常にＯＮ状態
であるので、ラッチ回路３００から出力された“Ｌ”レ
ベルの電圧はインバータＩＮＶＩのトランジスタ３３０
を導通させる。この結果、インバータＩＮＶ１の出力端
に高圧パルス源８００から出力される“Ｈ”　レベルの
電圧が供給される。この、インバータＩＮＶＩの出力端
の電圧はインバータＩＮＶ２によって“Ｌ”レベルの接
地電圧に反転されてソース線２８ａ　（２８ｂ）に付与
される。つまり、ソース線２８ａ（２８ｂ）が接地され
る。

このように、消去電圧印加回路１８ａおよび１８ｂが第
５図に示されるように構成される場合、消去ベリファイ
サイクルの初めにラッチ回路３００が対応するベリファ
イ／消去制御回路１７ａまたは１７ｂにリセットされる
ことによって、ソース線２８ａおよび２８ｂは接地され
、高電位にならない。

上記のような回路動作によって、消去ベリファイサイク
ルにおいては、メモリアレイ１ａおよび１ｂから同時に
、データが読出される。メモリアレイ１ａから読出され
たデータはセンスアンプ１２０ａによってセンスされて
ベリファイ／消去制御回路１７ａに与えられる。同様に
、メモリアレイ１ｂから読出されたデータは、センスア
ンプ１２０ｂによってセンスされてベリファイ／消去制
御回路１７ｂに与えられる。ベリファイ／消去制御回路
１７ａは、センスアンプ１２０ａから与えられた続出デ
ータがフローティングゲートから電子を完全に除去され
た状態に対応するもの“１”であるか否かを判別する。

つまり、第６図を参照して、消去ベリファイサイクルに
おいて、メモリアレイ１ａからデータが読出され（動作
ステップＳ４）、次に、読出されたデータに基づいて、
現在選択されているメモリセルにおいてデータ消去は完
了したか否かが判別される（動作ステップＳ５）。続出
データが“０”であれば、現在選択されているメモリセ
ルにおいてデータ消去は不完全であると判断できる。こ
の場合には、ベリファイ／消去制御回路１７ａは、消去
電圧印加回路１８ａ内のラッチ回路３００（第５図参照
）にデータ″１”をセットするために″Ｈ″レベルのデ
ータ信号ＥＲ３を発生する（動作ステップＳ６）。そし
て、ベリファイ／消去制御回路１７ａは、アドレスカウ
ンタ１９のカウント値をインクリメントする信号を出力
する。

これによって、アドレスカウンタ１９のカウント値がイ
ンクリメントされて、アドレスカウンタ１９から発生さ
れるアドレス信号がインクリメントされる（動作ステッ
プＳ７）。ただし、読出されたデータが“１”であれば
、現在選択されているメモリセルに対するデータ消去は
完了したと判断されるので、ベリファイ／消去制御回路
１７ａはデータ信号ＥＲ８を出力しない。

アドレスカウンタ１９のカウント値が既に最大値であり
、動作ステップＳ７におけるインクリメントによってそ
れ以上カウント値をインクリメントすることができなけ
れば、消去ベリファイサイクルにおけるデータ読出動作
は終了する（動作ステップＳ８）。しかし、アドレスカ
ウント１９のカウント値がまだ最大値に達していなけれ
ば（動作ステップＳ８の判別結果が“Ｎｏ”の場合）、
このインクリメントによってアドレス信号は更新される
。この場合には、ベリファイ／消去制御回路１７ａはロ
ーデコーダ６０ａおよびコラムデコーダ８０ａを、メモ
リアレイ１ａからのデータ読出しが実現されるように、
引続き制御する。したがって、メモリアレイ１ａから、
更新されたアドレス信号が示すアドレスに対応するメモ
リセルの記憶データが読出される。ベリファイ／消去制
御回路１７ａは、この新たに読出されたデータに基づい
て、現在選択されているメモリセルがデータ消去不良で
あるか否かを判別し、この判別結果に応じて、消去電圧
印加回路１８ａ内のラッチ回路３００にデータ“１”を
セットするか、あるいは、リセット状態に保持する。つ
まり、更新されたアドレスのメモリセルに対する消去ベ
リファイのための一連の回路動作、すなわち、第６図に
おける動作ステップ８４〜Ｓ６が行なわれる。その後、
アドレスカウンタ１９から発生されるアドレス信号がベ
リファイ／消去制御回路１７ａによってさらにインクリ
メントされる（動作ステップＳ７）。

そして、アドレスカウンタ１９のカウント値を、このイ
ンクリメントによってさらにインクリメントすることが
できれば、再度動作ステップ８４〜Ｓ８で示される回路
動作が繰返されて、インクリメントされたアドレス信号
が示すアドレスのメモリセルに対して消去ベリファイが
行なわれる。

このように、消去ベリファイサイクルにおいては、１つ
のアドレスからデータが読出され、読出されたデータが
データ消去不良を示すものである場合にのみ消去電圧印
加回路１８ａ内のラッチ回路３００をデータ“１′にセ
ットするという回路動作が繰返される。一方、ベリファ
イ／消去制御回路１７ｂも、ベリファイ／消去制御回路
１７ａと同一の動作を行なう。なお、アドレスカウンタ
１９のカウント値はこのフラッシュＥＥＦＲＯＭが消去
モードには入ったことに応答してリセットされる（第６
図の動作ステップ８１）。アドレスカウント１９のカウ
ント値が最大値までインクリメントされて、アドレス信
号が最終アドレスを示すまでインクリメントされ終わる
と、メモリアレイ１ａおよび１ｂ内のすべてのメモリセ
ルＭＣ。

およびＭＣｂがデータ消去不良の有無をチエツクされ終
わる。

消去ベリファイサイクルにおいて、ベリファイ／消去制
御回路１７ａがメモリアレイ１ａにおいてデータ消去不
良のメモリセルを検出すると、この時点で消去電圧印加
回路１８ａ内のラッチ回路３００にデータ“１″をセッ
トする。ラッチ回路３００は、最初に与えられたデータ
を外部からリセット信号を与えられない限り保持し続け
る。このため、メモリアレイ１ａ内に１つでもデータ消
去不良のメモリセルがあると、メモリアレイ１ａ内のす
べてのメモリセルＭＣａがチエツクされ終わった時点に
おいて、消去電圧印加回路１８ａ内のラッチ回路３００
のラッチデータは“１”である。しかし、メモリアレイ
１ａ内にデータ消去不良のメモリセルが存在しなければ
、消去ベリファイサイクルにおいてベリファイ／消去制
御回路１７ａから信号ＥＲ８は一度も出力されない。こ
のため、この場合には、メモリアレイ１ａ内のすべての
メモリセルＭＣａがチエツクされ終わった時点において
、消去電圧印加回路１８ａ内のラッチ回路３００のラッ
チデータは“０”のままである。

同様に、メモリアレイ１ｂ内に１つでもデータ消去不良
のメモリセルがあれば、ベリファイ／消去制御回路１７
ｂから“Ｈ”レベルのデータ信号ＥＲＳが出力され、メ
モリアレイ１ｂ内にデータ消去不良のメモリセルが存在
しなければ、消去ベリファイサイクルにおいてベリファ
イ／消去制御回路１７ｂから信号ＥＲ８は発生されない
。したがって、メモリアレイ１ｂ内のすべてのメモリセ
ルＭＣｂがチエツクされ終わった時点での消去電圧印加
回路１８ｂ内のラッチ回路３００のラッチデータは、メ
モリアレイ１ｂにデータ消去不良のメモリセルが存在す
る場合に“１”となり、存在しない場合に“０”となる
。

それゆえ、アドレスカウンタ１９のカウント値が最大値
までインクリメントされて第６図における動作ステップ
８３〜Ｓ８の回路動作が終了すると、データ消去不良の
メモリセルが存在したメモリアレイに対応する消去電圧
印加回路内のラッチ回路３００にのみデータ″１”がセ
ットされる。

アドレスカウンタ１９のカウント値が最大値までインク
リメントされてメモリアレイ１ａおよび１ｂ内のすべて
のメモリセルＭＣ，およびＭ　Ｃｂがチエツクされ終わ
ると、このフラッシュＥＥＦＲＯＭは消去サイクルに移
る。消去サイクルにおいて、ベリファイ／消去制御回路
１７ａは、ローデコーダ６０ａがメモリアレイ１内のす
べてのワード線５０ａに接地電位を与えるように、ロー
デコーダ６０ａを制御する。同時に、ベリファイ／消去
制御回路１７ｂも、ローデコーダ６０ｂがメモリアレイ
１ｂ内のすべてのワード線５０ｂに接地電位を与えるよ
うに、ローデコーダ６０ｂを制御する。これによって、
メモリアレイ１ａおよびｌｂ内のすべてのメモリセルＭ
　ＣａおよびＭ　Ｃｂの各々を構成するトランジスタの
コントロールゲートに“Ｌ”　レベルの接地電位が与え
られる。

このとき、第５図を参照して、消去電圧印加回路１８ａ
内のラッチ回路３００がデータ“１”にセットされてい
れば、ラッチ回路３００の出力電圧は“Ｈ”　レベルで
ある。したがって、この“Ｈ”レベルの電圧によってイ
ンバータＩＮＶＩ内のトランジスタ３４０がＯＮ状態に
あり、インバータＩＮＶＩの出力端が接地電位となる。

この接地電位によって、インバータＩＮＶ２内のトラン
ジスタ３５０がＯＮ状態となって、インバータＩＮＶ２
の出力端に高圧パルス源８００の出力が伝達される。な
お、トランジスタ３２０は、インバータＩＮＶＩの出力
端の電位をゲートに受けてＯＮ状態となり、インバータ
ＩＮＶＩの入力端の電位を高圧パルス源８００の出力に
よって″Ｈ″レベルに固定する。これによって、インバ
ータＩＮＶ２の出力端に高圧パルス源８００の出力が確
実に供給される。消去サイクルにおいて、高圧パルス源
８００は通常の電源電圧５ｖよりもはるかに高い電位≠
テ〒の高圧パルスを出力する。したがって、消去電圧印
加回路１８ａ内のラッチ回路３００にデータ“１″がセ
ットされていれば、消去サイクルにおいて、メモリアレ
イ１ａ内のソース線２８ａにインバータＩＮＶ２から高
圧パルスが印加される。しかし、消去電圧印加回路１８
ａ内のラッチ回路３００にデータ“１”がセットされて
いなければ、ラッチ回路３００の出力電圧は“Ｌ”レベ
ルのままであるので、ソース線２８ａはインバータＩＮ
Ｖ２内のトランジスタ３６０を介して接地されたままで
ある。このように、消去電圧印加回路１８ａ内のラッチ
回路３００にデータ“１”がセットされている場合に限
り、消去サイクルにおいて、メモリアレ・イ１ａ内のソ
ース線２８ａに高圧パルスが印加される。つまり、メモ
リアレイ１ａにデータ消去不良のメモリセルが存在する
場合に限りメモリアレイ１ａ内のすべてのメモリセルＭ
Ｃａに消去パルスが印加される。

同様に、消去電圧印加回路１８ｂ内のラッチ回路３００
にデータ“１”がセットされていれば、高圧パルス源８
００から発生された消去パルスが消去電圧印加回路１８
ｂ内のトランジスタ３５０を介してメモリアレイ１ｂ内
のソース線２８ｂに印加される。そして、消去電圧印加
回路１８ｂ内のラッチ回路３００にデータ“１”がセッ
トされていなければ、メモリアレイ１ｂ内のソース線２
８ｂは消去電圧印加回路１８ｂ内のトランジスタ３６０
を介して接地されたままである。したがって、メモリア
レイ１ｂにデータ消去不良のメモリセルが存在する場合
に限り、消去電圧印加回路１８ｂからメモリアレイ１ｂ
内のすべてのメモリセルＭＣｂに消去パルスが印加され
る。

このように、メモリアレイ１ａおよび１ｂ内のすべての
メモリセルＭＣａおよびＭＣｂがチエツクされ終わると
、消去電圧印加回路１８ａ内のラッチ回路３００にデー
タ′１”がセットされているか否かに応じてメモリアレ
イ１ａに選択的に消去パルスが印加され、かつ、消去電
圧印加回路１８ｂ内のラッチ回路３００にデータ″１”
がセットされているか否かに応じてメモリアレイ１ｂに
選択的に消去パルスが印加される（第６図における動作
ステップＳ９およびＳ２）。消去電圧印加回路１８ａお
よび１８ｂのいずれのラッチ回路３００にもデータ“１
”がセットされていなければ、メモリアレイ１ａおよび
１ｂのいずれにもデータ消去不良のメモリセルが存在し
ないと判断できる。

したがって、この場合に限り、このフラッシュＥＥＦＲ
ＯＭのデータモードにおけるすべての動作が終了する。

消去電圧印加回路１８ａおよび１８ｂのうちの少なくと
もいずれか一方のラッチ回路３００にデータ“１″がセ
ットされており、メモリアレ・イ１ａおよび１ｂのうち
の少なくともいずれか一方に消去パルスが印加されると
（動作ステップＳ２）、このフラッシュＥＥＰＲＯＭは
再度消去ベリファイサイクルおよびこれに続く消去サイ
クルに入る。

すなわち、第６図における処理ステップＳ３〜Ｓ９およ
びＳ２に対応する回路動作が再開される。

しかしながら、従来と異なり、消去ベリファイ後に発生
される消去パルスはデータ消去不良のメモリセルが含ま
れるメモリアレイにのみ印加される。

このため、既にデータ消去が完了したメモリセルのみを
含むメモリアレイには消去パルスが印加されないので、
消去パルスの再印加によって過消去現象が生じるメモリ
セルの数が従来に比べ低減される。

動作ステップ８２〜Ｓ９に対応する回路動作は、メモリ
アレイ１ａおよび１ｂのいずれにもデータ消去不良のメ
モリセルが存在しなくなるまで繰返される。

さて、１つのメモリアレイを２つのメモリアレイ１ａお
よび１ｂに分割することによって、各メモリアレイにお
けるメモリセル間でのデータ消去されやすさのばらつき
が小さくなる。このため、メモリアレイ１ａおよび１ｂ
の各々において、過消去が生じる危険性も小さい。した
がって、このフラッシュＥＥＦＲＯＭの消去モードにお
ける回路動作終了後にメモリアレイ１ａおよび１ｂ内の
メモリセルに過消去が生じる危険性が従来に比べ大幅に
低減される。

第３図は降圧回路７００の構成の一例を示す回路図であ
る。第３図を参照して、降圧回路７００は、たとえば基
準電圧Ｖｒｅｆ　（＜Ｖｐｐ）を反転入力端子に受ける
演算増幅器によって構成されるコンパレータ７１０およ
び、コンパレータ７１０の出力端にゲートを接続される
ＰチャンネルＭＯＳトランジスタ７２０を含む。トラン
ジスタ７２０はスイッチ回路６００の出力端とコンパレ
ータ７１０の非反転入力端子との間に設けられる。

コンパレータ７１０の出力によってトランジスタ７２０
が導通すると、スイッチ回路６００からの高圧ｖＰＰが
コンパレータ７１０の非反転入力端子に与えられる。コ
ンパレータ７１０は、非反転入力端子に与えられた電圧
が基準電圧Ｖｒｅｆよりも高ければ“Ｈ”レベルの電圧
を、非反転入力端子に与えられた電圧が基準電圧Ｖｒｅ
ｆよりも低ければ“Ｌ″レベル電圧を、トランジスタ７
２０のゲートに出力する。したがって、高圧Ｖｐｐがコ
ンパレータ７１０の非反転入力端子に与えられると、コ
ンパレータ７１０の出力レベルが“Ｈ”になる。この結
果、トランジスタ７２０がＯＦＦ状態となってスイッチ
回路６００からの高圧Ｖｐｐがトランジスタ７２０によ
って遮断される。このため、コンパレータ７１０の非反
転入力端子の電圧は高圧ｖＰＰよりも低い一定レベルに
保持される。このコンパレータ７１０の非反転入力端子
の電圧が降圧後の電圧として第１図のソース線スイッチ
１５０あるいは第２図の高圧パルス源８００に与えられ
る。

第４図は、第３図におけるコンパレータ７１０の具体的
構成の一例を示す回路図である。第４図を参照して、コ
ンパレータ７１０はスイッチ回路６００の出力端と接地
ＧＮＤとの間に直列に接続される抵抗７０１および７０
２と、差動増幅器を構成するＰチャンネルＭＯ３）ラン
ジスタフ０３および７０５ならびにＮチャンネルＭＯ８
）ランジスタフ０４．７０６．および７０７とを含む。

スイッチ回路６００からの高圧ｖＰＰは抵抗７０１およ
び７０２の抵抗比によって決まる電圧に分圧されてトラ
ンジスタ７０４のゲートに与えられる。これによって、
トランジスタ７０４のゲートは基準電位Ｖｒｅｆに固定
される。一方、トランジスタ７０７は一定電圧Ｅをゲー
トに受けて接地ＧＮＤに一定の電流を流す。トランジス
タ７０６のゲートにトランジスタ７０４のゲート電圧よ
りも高い電圧が印加されると、トランジスタ７０４が非
導通となりトランジスタ７０６が導通する。

トランジスタ７０６がＯＮすることによって、トランジ
スタ７０５および７０６の接続点の電位が下降するので
、トランジスタ７０３および７０５が導通する。トラン
ジスタ７０４は非導通状態であるので、トランジスタ７
０３が導通することによってトランジスタ７０３および
７０４の接続点の電位は高くなる。したがって、トラン
ジスタ７０３および７０４の接続点の電位をゲートに受
けるトランジスタ７２０は非導通状態となる。トランジ
スタ７０６のゲート電圧が基準電圧Ｖｒｅｆよりも低く
なると、上記とは逆にトランジスタ７０４がＯＮするの
で、トランジスタ７０３および７０５がＯＦＦする。こ
の結果、トランジスタ７０３および７０４の接続点の電
位が下降してトランジスタ７２０は導通する。これによ
ってトランジスタ７０６のゲートは高圧ｖＰＰによって
再び充電されるが、基準電圧Ｖｒｅｆよりも高くなると
前述のような回路動作が生じる。つまり、トランジスタ
７０６のゲート電圧が基準電圧Ｖｒｅｆよりも高くなる
と、トランジスタ７２０はトランジスタ７０３および７
０４の接続点の電位上昇に伴ってＯＦＦする。スイッチ
回路６００からの高圧ＶＰＰはトランジスタ７２０ｆ７
１ＯＮ１０ＦＦ動作によって、基準電圧Ｖｒｅｆ程度の
一定電圧に降圧される。

［発明の効果コ 以上のように、本発明によれば、データ消去時にメモリ
トランジスタのソースに印加される電圧が従来よりも小
さくなるので、データ消去時にメモリトランジスタのソ
ース付近で生じるバンド間トンネリングによって発生す
るリーク電流が軽減される。したがって、データ消去時
における消費電流が従来よりも大幅に軽減される。同時
に、データ消去時にメモリトランジスタのフローティン
グゲートおよびソース間にかかる電界の強さが従来より
も緩和されるので、過消去が起りにくくなる。このよう
な効果により、本発明にかかる一不揮発性半導体記憶装
置は、消費電流が少なく、かつ、過消去の危険性の少な
いデータ消去を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のフラッシュＥＥＰＲＯＭの
主要部分の構成を示す概略ブロック図、第２図は本発明
の他の実施例のフラッシュＥＥＦＲＯＭの構成を示す概
略ブロック図、第３図は第１図および第２図における降
圧回路の構成の一興体例を示す回路図、第４図は第３図
におけるコンパレータの具体的構成の一例を示す回路図
、第５図は第２図における消去電圧印加回路の具体的構
成例を示す回路図、第６図は第２図に示されるフラッシ
ュＥＥＰＲＯＭの消去モードにおける動作を説明するた
めの動作フロー図、第７図は従来のフラッシュＥＥＰＲ
ＯＭの部分概略ブロック図、第８図は従来および実施例
におけるメモリセルの構造を示す断面図、第９図はメモ
リトランジスタ内の容量結合関係を示す等価回路図であ
る。 図において、１，１ａ、および１ｂはメモリアレイ、７
０，７０ａ、および７０ｂはＹゲート、２８．２８ａ、
および２８ｂはソース線、６０゜６０ａ、および６０ｂ
はローデコーダ、８０，８０ａ、および８０ｂはコラム
デコーダ、１００はアドレスバッファ、９０は書込回路
、１２０．１２０ａ１および１２０ｂはセンスアンプ、
１１０は人出力バッファ、１７ａおよび１７ｂはベリフ
ァイ／消去制御回路、１８ａおよび１８ｂは消去電圧印
加回路、７００は降圧回路である。 なお、図中、同一符号は同一または相当部分を示す。 島４国 スイ′ｔ＋ｆｉ３％　　６００　Ｊ’１島６図 第９図 ｖＧ ノ ド 手 続 補 正 書（自発） 平成３年９月５日 事件の表示 平成２年特許願第１５８３６１、 発明の名称 不揮発性半導体記憶装置 ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルを備え、 前記メモリセルの各々は、アバランシェ崩壊を利用して
   データ書込を行ない、かつ、トンネル現象を利用してデ
   ータ消去を行なうことができる電界効果半導体素子を含
   み、 外部から与えられる所定の高電圧を降圧する手段と、 前記メモリセルの各々に記憶されたデータを消去するた
   め、前記メモリセルに前記降圧手段の出力を印加する手
   段とをさらに備えた、不揮発性半導体記憶装置。