JP3961989B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3961989B2 JP3961989B2 JP2003178556A JP2003178556A JP3961989B2 JP 3961989 B2 JP3961989 B2 JP 3961989B2 JP 2003178556 A JP2003178556 A JP 2003178556A JP 2003178556 A JP2003178556 A JP 2003178556A JP 3961989 B2 JP3961989 B2 JP 3961989B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- potential
- node
- voltage
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な半導体記憶装置に係わり、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的書換え可能とした不揮発性半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰＲＯＭが開発されている。このＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリセルのソース、ドレインを隣接するもの同士で直列接続し、これを１単位としてビット線に接続するものであり、各メモリセルは、電荷蓄積層としての浮遊ゲートと、制御ゲートが積層されたｎチャネルＭＯＳＦＥＴ構造とされている。
【０００３】
図４は、このようなＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通りである。
【０００４】
誤書き込みを防止する信頼性の高い書き込み方法として、local self boostが提案されている（例えば、非特許文献１参照）。この書き込み方法において、データの書き込みは、ビット線から離れた方のメモリセルから順に行う。ビット線にはデータに応じて０Ｖ又は電源電圧Ｖccを印加する。すなわち、データ“０”を書き込む場合、ビット線に０Ｖを印加し、データ“１”を書き込む場合、ビット線に電源電圧Ｖccを印加する。
【０００５】
ビット線に接続される選択ゲートは電源電圧Ｖcc、ソース線に接続される選択ゲートは０Ｖである。選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖpgm （＝２０Ｖ程度）を印加し、選択された制御ゲートの両隣の制御ゲートを０Ｖにする。その他の非選択メモリセルの制御ゲートには中間電位Ｖpass（＝１０Ｖ程度）を印加する。また、書き込み前の各メモリセルはブロック単位に一括消去され、閾値電圧が負とされている。
【０００６】
例えば図４のメモリセルＭＣ１にデータを書き込む場合、ワード線ＷＬ７を書き込み電圧Ｖpgm 、ＷＬ６、ＷＬ８を０Ｖ、ＷＬ１、ＷＬ２…ＷＬ５を中間電位Ｖpassとする。データ“０”を書き込む時、ＷＬ６をゲート電極とするメモリセルＭＣ２は消去状態なので閾値が負であり、ビット線電位の０ＶがＭＣ１のチャネルに転送される。その結果、ＭＣ１のチャネル電位が０Ｖであるため、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル電流により注入され、閾値電圧が正方向に移動する。
【０００７】
また、メモリセルＭＣ１にデータ“１”を書き込む場合、ビット線ＢＬＥはＶcc（例えば３．３Ｖ）であり、メモリセルＭＣ３の閾値電圧が例えば−１ＶであればＭＣ３はオフし、メモリセルＭＣ１のチャネルはフローティングになる。フローティングのチャネルは制御ゲートとの間の容量結合で８Ｖ程度になり、電子注入が起こらないため“１”状態を保持する。
【０００８】
データの消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。消去しないブロックの制御ゲート、選択ゲートにもＶppE を印加する。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動する。消去動作は２ｍｓ程度の消去パルスを印加し、消去しやすいメモリセルも消去しにくいメモリセルも同じ消去パルスで消去する。したがって、消去状態（“１”状態）のメモリセルの閾値分布は−１Ｖ程度から−５Ｖ程度の範囲に分布する。
【０００９】
データの読み出し動作は、ビット線をプリチャージした後フローティングとし、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、及び選択ゲートを電源電圧Ｖcc（例えば３Ｖ）、ソース線を０Ｖとする。この状態で、選択されたメモリセルに電流が流れるか否かをビット線の電位を検出することによりデータが読み出される。すなわち、メモリセルに書き込まれたデータが“０”（メモリセルの閾値Ｖth＞０）である場合、メモリセルはオフしているため、ビット線はプリチャージ電位を保つ。一方、メモリセルに書き込まれたデータが“１”（メモリセルの閾値Ｖth＜０）である場合、メモリセルはオンしてビット線はプリチャージ電位からΔＶだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
【００１０】
【非特許文献１】
IEEE Journal of Solid-State Circuits. Vol.31, No.11, November 1996 pp.1575-1582
【００１１】
【発明が解決しようとする課題】
ところで、データの書き込み時に、メモリセルＭＣ１にデータ“１”を書き込む場合を考える。例えば図４に示すメモリセルＭＣ１にデータを書き込む場合、メモリセルＭＣ３のゲートを０Ｖにする。ＭＣ３の閾値電圧が例えば−５Ｖの場合、ＭＣ３はワード線ＷＬ１からＷＬ５、ＷＬ７が例えば電源電圧Ｖcc、ＷＬ６が０Ｖ、ビット線ＢＬＥがＶccではオフしない。したがって、ワード線ＷＬ７を０Ｖから電圧Ｖpgm まで昇圧する際に、データ“１”が書き込まれるＭＣ１のチャネルは確実にフローティングとならない。このため、メモリセルＭＣ１のチャネルは８Ｖまで昇圧されず、例えば５Ｖまでしか昇圧されない。この場合、メモリセルＭＣ１のチャネルが５Ｖ、ゲートが２０Ｖであるため電子が注入されて誤書き込みされるという問題がある。
【００１２】
すなわち、従来は、データを消去する際、閾値電圧が例えば０Ｖ以下になるように、その上限値だけを制御していたが、消去後の各メモリセルの閾値電圧は、例えば−１Ｖ〜−５Ｖの範囲に分布するため、データの書き込み時に誤書き込みが発生することがあった。
【００１３】
この発明は、上記課題を解決するためになされたものであり、その目的とするところは、消去後のメモリセルの閾値電圧が所定の電圧以下に低下しないように制御することにより、誤書き込みを防止可能な半導体記憶装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明の一態様の半導体記憶装置によれば、メモリセルが複数個ずつ直列接続されたＮＡＮＤ型メモリセルを含むメモリセル部と、前記メモリセルのデータを消去する消去手段と、前記消去手段による消去後、前記メモリセルが過剰に消去されているかを調べる過消去検知手段と、前記ＮＡＮＤ型メモリセルの一端に接続された第１の信号線と、前記ＮＡＮＤ型メモリセルの他端に接続された第２の信号線と、前記第１の信号線に接続され、前記メモリセルの閾値電圧を読み出す読み出し手段とを具備し、前記読み出し手段は、前記第１の信号線と第１のノードを接続する第１のスイッチと、前記第１のノードの電位を検出するセンスアンプと、一端が第１のノードに接続され、他端が第２のノードに接続されたキャパシタとを具備し、前記第１のスイッチを介して前記第１の信号線の電位を第１のノードに取り込み、その後、前記第１のスイッチをオフした後に第２のノードの電位を変化させて第１のノードの電位を変化させ、さらにその後、センスアンプで第１のノードの電位をセンスするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
従来は消去状態が例えば０Ｖ以下になるように制御していたが、閾値電圧が所定の電圧以下にならないようには制御していない。本発明では、消去動作時に、消去状態の閾値分布を０Ｖ以下であり、かつ所定の電圧、例えば−３Ｖ以上であるように制御する。このように消去電圧を所定の電圧以上に制御することにより、書き込み時の誤書き込みを防止できる。
【００１９】
以下では多値ＮＡＮＤセル型ＥＥＰＲＯＭを例として本発明を説明する。消去動作は多値メモリセルの場合も２値メモリセルの場合でも同様である。
【００２０】
図２（ａ）（ｂ）はメモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図である。図３（ａ）は図２（ａ）に示す３ａ−３ａ線に沿った断面図であり、図３（ｂ）は図２（ａ）に示す３ｂ−３ｂ線に沿った断面図である。
【００２１】
素子分離酸化膜１２ａで囲まれたｐ型シリコン基板（又はｐ型ウエル）１１ａには、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。この実施の形態において、１つのＮＡＮＤセルは、直列接続された８個のメモリセルＭ１〜Ｍ８により構成されている。各メモリセルにおいて、浮遊ゲート１４（１４1 、１４2 …１４8 ）は基板１１ａ上にゲート絶縁膜１３を介在して形成されている。これらのメモリセルのソース、ドレインとしてのｎ型拡散層１９は、隣接するもの同士が直列接続されている。
【００２２】
ＮＡＮＤセルのドレイン側、ソース側には第１の選択ゲート１４9 、１６9 及び第２の選択ゲート１４10、１６10が設けられている。第１の選択ゲート１４9 、１６9 及び第２の選択ゲート１４10、１６10はメモリセルの浮遊ゲート１４（１４1 …１４8 ）、制御ゲート１６（１６1 …１６8 ）と同時に形成される。なお、第１の選択ゲート１４9 、１６9 及び第２の選択ゲート１４10、１６10はともに、図示せぬ所望の部分で１層目と２層目が導通接続されている。素子が形成された基板はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設される。ＮＡＮＤセルの制御ゲート１６1 、１６2 …１６8 （ＣＧ1 、ＣＧ2 …ＣＧ8 ）は、ワード線とされ、選択ゲート１４9 、１６9 及び１４10、１６10（ＳＧ1 、ＳＧ2 ）はそれぞれ行方向に配置され、選択ゲート線とされる。
【００２３】
図４は、このようなＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ソース線ＳＬは例えば６４本のビット線毎につき１箇所、図示せぬコンタクトを介してアルミニウム（Ａｌ）、ポリシリコン（poly-Sｉ）などからなる基準電位配線に接続される。この基準電位配線は周辺回路に接続される。
【００２４】
メモリセルの制御ゲート及び第１、第２の選択ゲートは、行方向に配設される。通常、１本の制御ゲートに接続されるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００２５】
図５は、本発明が適用される半導体記憶装置の構成を示すブロック図である。この半導体記憶装置１は、メモリセルアレイ２、ローデコーダ３、センスアンプ兼ラッチ回路４、ワード線／ビット線制御信号発生回路５、ウェル電圧制御回路６、アドレスバッファ７、ＩＯバッファ８、コマンドバッファ９、カラムデコーダ１０、制御部１１、プリチャージ回路１２等から構成されている。
【００２６】
前記メモリセルアレイ２は、図４に示すように、ワード線とビット線によって選択されるマトリクス状に配置された複数のメモリセルによって構成されている。アドレスバッファ７は、入力アドレス又はコマンドバッファ９から供給されたコマンドに応じてカラムアドレス信号とローアドレス信号を発生する。前記ローデコーダ３はアドレスバッファ７から供給されるローアドレス信号に応じてワード線を選択し、所定の電圧をメモリセルに印加する。カラムデコーダ１０は、アドレスバッファ７から供給されるカラムアドレス信号に応じてセンスアンプ兼ラッチ回路４を選択し、ビット線に接続する。前記センスアンプ兼ラッチ回路４は、メモリセルのデータを読み出す時、読み出されたデータに応じたビット線の電圧をセンスし、メモリセルにデータを書き込む時、書き込みデータに応じた電圧をビット線に印加する。ワード線／ビット線制御信号発生回路５は、ワード線及びビット線に制御信号を供給する。前記プリチャージ回路１２は、メモリセルにデータを書き込む時、センスアンプ兼ラッチ回路４に接続されないビット線に対して、メモリセルのデータを変更しない電圧を供給する。前記ＩＯバッファ８は、メモリセルに書き込む入力データとメモリセルから読み出す出力データを半導体記憶装置１の外部とやり取りする。コマンドバッファ９は、書き込みや読み出し等のコマンドを発生する。ウェル電圧制御回路６は、メモリセルのウェルに所定の電圧を印加する。制御部１１は、前記コマンドバッファ９やウエル電圧制御回路６、図示せぬ電圧発生回路等に接続され、半導体記憶装置の書き込み、読み出し、消去、ベリファイ等の動作を制御するとともに、後述する過消去検知リードやソフト書き込みのシーケンスを制御する。
【００２７】
図１は、図５に示す半導体記憶装置のカラムデコーダ１０、センスアンプ兼ラッチ回路４、プリチャージ回路１２、ビット線、及びＩＯ線の接続関係を示している。本実施の形態では、３値のＮＡＮＤ型フラッシュメモリセルを用いた半導体記憶装置の場合について説明する。
【００２８】
３値のセンスアンプ兼ラッチ回路４は、例えば高耐圧のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＱＮＨ３，ＱＮＨ４によって２本のビット線ＢＬＥ、ＢＬＯに選択的に接続される。これらＮＭＯＳトランジスタＱＮＨ３，ＱＮＨ４のゲートにはそれぞれ信号 BLSHFE、BLSHFO が供給されている。ビット線ＢＬＥとＢＬＯにはそれぞれプリチャージ回路１２が接続されている。
【００２９】
ビット線ＢＬＥに接続されたプリチャージ回路１２は、例えば高耐圧のＮＭＯＳトランジスタＱＮＨ１により構成されている。このＮＭＯＳトランジスタＱＮＨ１の電流通路の一端は、ビット線ＢＬＥに接続され、他端には電圧ＶＢＬＥが供給され、ゲートには信号ＰreEが供給されている。
【００３０】
また、ビット線ＢＬＯに接続されたプリチャージ回路１２は、例えば高耐圧のＮＭＯＳトランジスタＱＮＨ２により構成されている。このＮＭＯＳトランジスタＱＮＨ２の電流通路の一端は、ビット線ＢＬＯに接続され、他端には電圧ＶＢＬＯが供給され、ゲートには信号ＰreOが供給されている。
【００３１】
前記３値のセンスアンプ兼ラッチ回路４は、インバータ回路Ｉ１、Ｉ２によって構成されたセンスアンプ兼ラッチ回路（以下、第１のセンスラッチ回路と称す）Ｓ／Ｌ１と、インバータ回路Ｉ３，Ｉ４によって構成されたセンスアンプ兼ラッチ回路（以下、第２のセンスラッチ回路と称す）Ｓ／Ｌ２等により構成されている。前記インバータ回路Ｉ１は信号ＳＥＮＮ１、ＳＥＮＰ１に応じて動作されるクロックドインバータであり、インバータ回路Ｉ２は信号ＬＡＴＮ１、ＬＡＴＰ１に応じて動作されるクロックドインバータである。さらに、前記インバータ回路Ｉ３は信号ＳＥＮＮ２、ＳＥＮＰ２に応じて動作されるクロックドインバータであり、インバータ回路Ｉ４は信号ＬＡＴＮ２、ＬＡＴＰ２に応じて動作されるクロックドインバータである。
【００３２】
この３値のセンスアンプ兼ラッチ回路４において、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＱＰ１の電流通路の一端には電源電圧Ｖccが供給され、他端は前記トランジスタＱＮＨ３の電流通路に接続されている。前記ＰＭＯＳトランジスタＱＰ１の電流通路の他端と電源電圧Ｖccが供給される端子との相互間には、ＰＭＯＳトランジスタＱＰ２、ＱＰ３が直列接続されている。このトランジスタＱＰ２のゲートには信号ｎＶＥＲＦＹが供給されている。さらに、前記トランジスタＱＰ１とＱＰ２の接続ノードＮ４には、ＮＭＯＳトランジスタＱＮＬ１の電流通路の一端が接続されている。このトランジスタＱＮＬ１のゲートには信号ＳＢＬ１が供給され、このトランジスタＱＮＬ１の電流通路の他端には前記インバータ回路Ｉ１の入力端、インバータ回路Ｉ２の出力端が接続されている。インバータ回路Ｉ１の出力端とインバータ回路Ｉ２の入力端は前記トランジスタＱＰ３のゲートに接続されている。
【００３３】
一方、キャパシタを構成するＮＭＯＳトランジスタＱＮＨ５の電流通路の一端には電圧Ｖsenが供給され、他端は前記トランジスタＱＮＨ４の電流通路に接続 されている。前記ＮＭＯＳトランジスタＱＮＨ５の電流通路の他端には、ＮＭＯＳトランジスタＱＮＬ２の電流通路の一端が接続されている。このトランジスタＱＮＬ２のゲートには信号ＳＢＬ２が供給され、このトランジスタＱＮＬ２の電流通路の他端には前記インバータ回路Ｉ３の入力端、インバータ回路Ｉ４の出力端が接続されている。インバータ回路Ｉ３の出力端とインバータ回路Ｉ４の入力端は互いに接続されている。
【００３４】
前記トランジスタＱＮＬ１の電流通路の他端にはＮＭＯＳトランジスタＱＮＬ７のゲートが接続されている。このトランジスタＱＮＬ７の電流通路の一端には配線ＩＤＥＴ１が接続され、他端は接地されている。また、前記インバータ回路Ｉ４の入力端にはＮＭＯＳトランジスタＱＮＬ８のゲートが接続されている。このトランジスタＱＮＬ８の電流通路の一端には配線ＩＤＥＴ２が接続され、他端は接地されている。
【００３５】
さらに、３値のセンスアンプ兼ラッチ回路４は、カラムデコーダ１０によってＩＯ線に接続される。カラムデコーダ１０において、アドレス信号ＹＡｊ、ＹＢｊ、ＹＣｊはナンド回路Ｇ１に供給される。このナンド回路Ｇ１の出力端はインバータ回路Ｉ５を介してＮＭＯＳトランジスタＱＮＬ３、ＱＮＬ４、ＱＮＬ５、ＱＮＬ６のゲートに接続されている。前記トランジスタＱＮＬ３の電流通路の一端は前記インバータ回路Ｉ２の出力端に接続され、トランジスタＱＮＬ４の電流通路の一端は前記インバータ回路Ｉ２の入力端に接続されている。前記トランジスタＱＮＬ５の電流通路の一端は前記インバータ回路Ｉ４の出力端に接続され、トランジスタＱＮＬ６の電流通路の一端は前記インバータ回路Ｉ４の入力端に接続されている。前記トランジスタＱＮＬ３、ＱＮＬ４、ＱＮＬ５、ＱＮＬ６の電流通路の他端はＩＯ線ＤＬ１、ｎＤＬ１、ＤＬｉ＋１、ｎＤＬｉ＋１にそれぞれ接続されている。
【００３６】
表１は、メモリセルの３値データ“０”〜“２”と、その閾値電圧、及び３値のセンスアンプ兼ラッチ回路４のラッチデータＮ１、Ｎ２の関係を示している。
【００３７】
【表１】
【００３８】
図６乃至図８はそれぞれデータの読み出し、書き込み、消去の動作を示す波形図である。本実施例では読み出しと書き込みにおいて、ＢＬＥを選択、ＢＬＯを非選択としている。
【００３９】
ここで、図４に示すメモリセルＭＣ４を選択する場合について説明する。
【００４０】
先ず、図６を参照して読み出し動作について説明する。選択されたビット線ＢＬＥは信号ＰerE に応じて動作されるプリチャージ回路１２により１．５Ｖに充電され、その後フローティングとされる。この後、非選択ワード線ＷＬ２〜８と選択ゲートＳＧＳ、ＳＧＤは電源電圧Ｖccとされる。選択ワード線は０Ｖである。選択されたメモリセルのデータが“０”であるとき、ビット線は０Ｖに放電され、さもなければビット線は１．５Ｖのままである。
【００４１】
ビット線ＢＬＥの電圧は、信号BLSHFEによりオンとされるトランジスタＱＮＨ３、信号ＳＢＬ１によってオンとされるトランジスタＱＮＬ１を介して第１のセンスラッチ回路Ｓ／Ｌ１に読み込まれる。したがって、ノードＮ１の電位ははデータが“０”であればローレベル“Ｌ”、データが“１”又は“２”であればハイレベル“Ｈ”となる。
【００４２】
この後、選択されたワード線はＶＧ１（＝１．８Ｖ）とされる。選択されたメモリセルのデータが“１”であれば０Ｖに放電され、“２”であれば１．５Ｖのままとなる。データが“０”であればビット線はすでに０Ｖである。ビット線ＢＬＥの電圧は、トランジスタＱＮＨ３及び信号ＳＢＬ２によってオンとされるトランジスタＱＮＬ２を介して第２のセンスラッチ回路Ｓ／Ｌ２に読み込まれる。したがって、ノードＮ２はデータが“０”又は“１”であれば“Ｌ”、“２”であれば“Ｈ”となる（表１）。これら第１、第２のセンスラッチ回路Ｓ／Ｌ１、Ｓ／Ｌ２にラッチされたデータは、カラムデコーダ１０の動作に応じてシリアルにＩＯ線に読み出される。
【００４３】
次に、図７を参照して書き込み動作について説明する。電源投入時、チップが正常動作するために十分な電圧に達するとパワーオン信号Ｐｏｎが“Ｈ”となる。この信号を利用して３値のセンスアンプ兼ラッチ回路４のラッチデータＮ１，Ｎ２はともに“Ｌ”とされる。書き込みデータを入力するためのコマンドが供給されると、このコマンド信号を用いて、ラッチデータＮ１，Ｎ２はともに反転し“Ｈ”となる。
【００４４】
選択されたビット線ＢＬＥは書き込みデータ“０”〜“２”に応じてそれぞれ電源電圧Ｖcc、ＶＤ３−Ｖｔ（＝１Ｖ）、０Ｖとされる。非選択のビット線ＢＬＯには、プリチャージ回路１２を介してデータを変更しないための電圧Ｖccが印加される。この後、選択ゲートＳＧＤは電源電圧Ｖccに、ＳＧＳは０Ｖに、選択ワード線ＷＬ１はＶＰＰ（＝２０Ｖ）に、ＷＬ２は０Ｖに、その他の非選択ワード線ＷＬ３〜ＷＬ８はＶＭ１０（＝１０Ｖ）にそれぞれ設定される。なお、ここで、センスアンプ兼ラッチ回路４からビット線に出力される電圧のうち、０Ｖが書き込み電圧、電源電圧Ｖccが非書き込み電圧に相当する。
【００４５】
ビット線に０Ｖ又は１Ｖが印加された選択メモリセルでは、ゲート・チャネル間電圧が高いため、トンネル電流が流れてメモリセルの閾値電圧が上昇する。ビット線が０Ｖである方が１Ｖである方よりトンネル電流が多く流れるため、閾値電圧はより高くなる。電源電圧Ｖccが印加された選択メモリセルはゲート・チャネル間電圧が低いためトンネル電流は流れず、データ“０”を保持する。
【００４６】
次に、図８を参照して消去動作について説明する。消去コマンドが入力されると、メモリセルアレイ２のウェルにはＶＰＰ（＝２０Ｖ）が印加される。選択されたメモリセルのゲートは０Ｖとされるため、トンネル電流が書き込み時とは反対方向に流れ、メモリセルの閾値電圧は降下する。一方、非選択のメモリセル及び選択トランジスタのゲートはフローティングとされるため、メモリセルアレイ２のウェルとともにＶＰＰ近傍まで上昇する。このため、トンネル電流は流れず、閾値電圧の変動はない。
【００４７】
上記のように、書き込み及び読み出しは３値のセンスアンプ兼ラッチ回路４が共有する２カラムのうちの一方のみ（例えばＢＬＥのみ）に接続される。消去動作では、ＢＬＥとＢＬＯの２カラムが同時に選択され、ブロック単位で消去される。
【００４８】
＜消去ベリファイリード＞
次に、消去後、メモリセルの閾値が所定の電圧以下に消去されているかを調べる消去ベリファイリードが行われる。
【００４９】
図９は、消去ベリファイリード動作を示すタイミングチャートである。ブロック単位で消去が行われる場合、１ブロック内のメモリセル（例えばワード線ＷＬ１〜ＷＬ８で選択されるメモリセル）に対して、奇数ページと偶数ページの２回に分けてベリファイリードが行われる。
【００５０】
先ず、偶数ページ（例えば図４のビット線ＢＬＥに接続されたメモリセル）についてベリファイリードを行い、読み出したデータを第１のセンスラッチ回路Ｓ／Ｌ１に保持する。次に、奇数ページ（例えば図４のビット線ＢＬＯに接続されたメモリセル）についてベリファイリードを行い、読み出したデータを第２のセンスラッチ回路Ｓ／Ｌ２に保持する。
【００５１】
すなわち、先ず、図９に示すように、ビット線ＢＬＥを１．５Ｖにプリチャージする。この後、時刻ｔ１において、選択ゲートＳＧＳ、ＳＧＤを電源電圧Ｖcc、ワード線ＷＬ１〜ＷＬ８を０Ｖにすると、メモリセルが十分消去されている場合、全メモリセルがオンとなるためビット線の電位は放電されるため、ビット線の電位は０Ｖとなる。また、消去不十分の場合、オフ状態のメモリセルが存在するため、ビット線の電位は放電されず１．５Ｖに保持される。
【００５２】
時刻ｔ２に信号BLSHFEが１．５Ｖとなり、トランジスタＱＮＨ３がオンすると、ビット線の電位が３値のセンスアンプ兼ラッチ回路４内に転送される。その後、信号ＳＢＬ１が“Ｈ”になると、トランジスタＱＮＬ１がオンし、データがノードＮ１に転送され、第１のセンスラッチ回路Ｓ／Ｌ１によりセンスされる。このように偶数ページのデータは第１のセンスラッチ回路Ｓ／Ｌ１に保持される。偶数ページの読み出し中は、ビット線間カップリングノイズを低減するため、ビット線ＢＬＯは０Ｖに保持される。
【００５３】
続いて奇数ページ（例えば図４のビット線ＢＬＯに接続されるメモリセル）についてベリファイリードが行われる。先ず、時刻ｔ３において、ビット線ＢＬＯが１．５Ｖにプリチャージされる。この後、時刻ｔ４において、選択ゲートＳＧＳ、ＳＧＤが電源電圧Ｖcc、ワード線ＷＬ１〜ＷＬ８が０Ｖとされると、メモリセルが十分消去されている場合、ビット線は０Ｖとなり、消去不十分の場合、１．５Ｖを保つ。時刻ｔ５において、信号BLSHFOが１．５Ｖになり、トランジスタＱＮＨ４がオンすると、ビット線ＢＬＯの電位が３値のセンスアンプ兼ラッチ回路４内に転送される。その後、信号ＳＢＬ２が“Ｈ”となり、トランジスタＱＮＬ２がオンすると、データがノードＮ２に転送され、第２のセンスラッチ回路Ｓ／Ｌ２によりセンスされる。このように奇数ページのデータは第２のセンスラッチ回路Ｓ／Ｌ２に保持される。奇数ページの読み出し中は、ビット線間カップリングノイズを低減するために、ビット線ＢＬＥは０Ｖに保持される。
【００５４】
本発明では、消去状態の閾値分布を０Ｖ以下であり、かつ−３Ｖ以上であるように制御する。閾値電圧に下限（−３Ｖ）を設ける理由は、書き込み時に、選択した制御ゲートの隣に位置し、ゲートが０Ｖにバイアスされたメモリセルをオフさせ、誤書き込みを防止するためである。
【００５５】
図１０は、一連の消去ベリファイリード動作を示している。上述したように、選択したブロック内の、全てのメモリセルが十分に消去された後（ＳＴ１〜３）、メモリセルの閾値電圧が所定の電圧以上か調べる過消去検知リードを行う（ＳＴ４）。この結果、閾値電圧が−３Ｖよりも小さい過消去状態のメモリセルがある場合、閾値電圧を−３Ｖよりも高くする、ソフト書き込みを行う（ＳＴ５、ＳＴ６）。
【００５６】
以下で、過消去検知リード、及びソフト書き込みについて説明する。
【００５７】
＜過消去検知リード＞
図１１に示すように、過消去検知リード動作は、先ず、ビット線ＢＬＥにセンスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８で選択されるメモリセルからワード線ＷＬ７、ＷＬ６、…、ＷＬ１で選択されるメモリセルまで順次過消去検知リードを行う（ＳＴ１１〜ＳＴ１８）。続いて、ビット線ＢＬＯにセンスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８で選択されるメモリセルからＷＬ７、ＷＬ６、…、ＷＬ１で選択されるメモリセルまで順次過消去検知リードを行う（ＳＴ１９〜ＳＴ２６）。
【００５８】
図１２は、ビット線ＢＬＥにセンスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８で選択されるメモリセルの過消去検知リード動作を示している。先ず、時刻ｔcs1 において、選択ビット線ＢＬＥを０Ｖにする。過消去検知リード中、非選択ビット線ＢＬＯは電圧Ｖbl（例えばＶcc）に保持され、ビット線間カップリングノイズを除去する。時刻ｔcs2 において、選択したワード線ＷＬ８を０Ｖ、非選択ワード線を電圧Ｖread、選択ゲートＳＧＳ、ＳＧＤを電圧Ｖreadとする。電圧Ｖreadは例えば４．５Ｖであるが、Ｖread＝Ｖccとしてもよい。ソース線は電圧Ｖｓ（例えばＶcc）とする。
【００５９】
以下では電圧ＶｓがＶccの場合を例に説明する。選択ゲートの電圧を上げると、選択したメモリセルＭＣ８の閾値電圧に従って、ビット線の電位が設定される。すなわち、電源電圧Ｖccを３Ｖとすると、ＭＣ８の（バックゲートバイアスが−３Ｖ時の）閾値電圧が−３Ｖ以下に過剰消去されている場合、ビット線は３Ｖになる。
【００６０】
一方、バックゲートバイアスが−３Ｖ時の閾値電圧が例えば−２．５Ｖの場合、ビット線は２．５Ｖになる。ここでは、ビット線の電圧がセンスノードＮ４に転送されるように信号BLSHFEは例えば５Ｖにすればよい。この間、キャパシタとしてのトランジスタＱＮＨ５に印加される電圧Ｖsen は例えばＶcc／３である。電圧Ｖsen は、書き込み、消去、の間は所望の電圧、例えば０Ｖ又はＶccに固定すればよい。
【００６１】
その後、時刻ｔcs3 において、電圧Ｖsen がＶcc／３、例えば１Ｖから０Ｖになる。この間、信号BLSHFEは電圧Ｖcp、例えば２Ｖである。メモリセルが過消去されている場合、トランジスタＱＮＨ３はオフするためノードＮ４はフローティング状態となる。この場合、キャパシタを構成するトランジスタＱＮＨ５の容量は、ノードＮ４に寄生する他の容量よりも十分大きいため、ノードＮ４の電位は３Ｖから２Ｖとなる。
【００６２】
一方、メモリセルが過消去されていない場合、ノードＮ４の電位は１．５Ｖから０．５Ｖになる。信号BLSHFEの電位を２Ｖとしているため、ノードＮ４の電位は０．５Ｖより低くならない。
【００６３】
時刻ｔcs4 において、信号ＳＢＬ１がハイレベルとなると、ノードＮ４の電位がトランジスタＱＮＬ１を通ってノードＮ１に転送され、時刻ｔcs5 に第１のセンスラッチ回路Ｓ／Ｌ１によりセンスされ、時刻ｔcs6 にラッチされる。過消去したセルがあるか否かはノードＮ１、Ｎ３の電位をＩＯ線に読み出しても良い。あるいは一括検知用トランジスタＱＮＬ７を用いて検知してもよい。すなわち、このトランジスタＱＮＬ７がオンするか否かにより、過消去状態のセルがあるか否かを検出できる。トランジスタＱＮＬ７は各カラムに並列接続されている。まず、配線ＩＤＥＴ１を例えば電源電圧Ｖccにプリチャージし、その後、フローティングとする。この状態で１カラムでも過消去のセルがあると、そのカラムのノードＮ１が“Ｈ”になるため、配線ＩＤＥＴ１は０Ｖに放電され、過消去が検知される。
【００６４】
この後、図１１で示すように、ビット線ＢＬＥ、ワード線ＷＬ７〜ＷＬ１により選択されるメモリセルに対して過消去検知リードが行われる。その後、ビット線ＢＬＯに接続されるメモリセルに対して過消去検知リードが行われる。
【００６５】
図１３は、ビット線ＢＬＯとワード線ＷＬ８により選択されるメモリセルの過消去検知リード動作を示している。この場合、ビット線ＢＬＯから読み出されたデータはトランジスタＱＮＨ４、ＱＮＬ１を介して第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。この他の動作は、図１２と同様であるため説明は省略する。
【００６６】
上記過消去検知リードにより過消去状態のメモリセルが検知された場合、そのメモリセルに対してソフト書き込みが行われる。
【００６７】
図１４は、ソフト書き込みの動作を示している。ソフト書き込みでは全ビット線が０Ｖに接地され、ワード線ＷＬ１、ＷＬ２…ＷＬ８が電圧Ｖspgm、例えば６Ｖに昇圧される。過消去されたメモリセルは、例えばトンネル酸化膜の厚さが薄いため書き込み易いので、閾値電圧が例えば−５Ｖから−２Ｖになるが、過消去されていないメモリセルは、比較的書き込みにくいため、消去された閾値電圧を保持する。
【００６８】
ソフト書き込み後、図１０に示すように、再度過消去検知リードをしてもよい（ＳＴ４〜ＳＴ５）。また、１回のソフト書き込みで十分に閾値が変化する場合は、図１５のようにソフト書き込み後、過消去検知リードをせずに一連の消去動作を終了してもよい。図１５において、図１０と同一部分には同一符号を付し説明は省略する。
【００６９】
上記実施の形態によれば、データを消去した後、過消去検知リードを行い、過消去状態のセルが検出された場合、ソフト書き込みを行っている。したがって、メモリセルの閾値電圧を所定の例えば−３Ｖから−１Ｖの範囲内に収めることができ、誤書き込みを防止できる。
【００７０】
図１６は、本発明の第２の実施の形態を示すものであり、過消去検知リードの他の例を示している。この場合、先ず、ビット線ＢＬＥをセンスアンプ兼ラッチ回路４に接続し、ワード線ＷＬ８で選択されるメモリセルに対して過消去検知リードを行い（ＳＴ３１）、次に、ビット線ＢＬＯをセンスアンプ兼ラッチ回路４に接続して、ワード線ＷＬ８により選択されるメモリセルに対して過消去検知リードを行う（ＳＴ３２）。この後、ビット線ＢＬＥとワード線ＷＬ７で選択されるメモリセルに対して過消去検知リードを行う（ＳＴ３３）というように、ビット線を交互に選択するとともに、ワード線を交互に選択して過消去検知リードを行ってもよい。
【００７１】
図１７は、本発明の第３の実施の形態を示すものであり、過消去検知リード、及びソフト書き込み動作の他の例を示すものである。
【００７２】
この実施の形態は各ページ毎に過消去検知リード、及びソフト書き込みを行うものである。先ず、ビット線ＢＬＥとワード線ＷＬ８とで選択されるメモリセルについて過消去検知リードを行い、この読み出しデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ４１）。この後、ビット線ＢＬＯとワード線ＷＬ８とで選択されるメモリセルについて過消去検知リードを行い、この読み出しデータを第２のセンスラッチ回路Ｓ／Ｌ２にラッチする（ＳＴ４２）。続いて、これらラッチされたデータより過消去状態のセルがあるか否かが判別され（ＳＴ４３）、過消去状態のセルが有る場合は、ワード線ＷＬ８に接続されたメモリセルに対してソフト書き込みが行われる（ＳＴ４４）。このソフト書き込みでは、ワード線ＷＬ８のみを電圧Ｖspgm、ワード線ＷＬ１、ＷＬ２、…ＷＬ７を０Ｖ、あるいは電源電圧Ｖccとすればよい。
【００７３】
このようにして、ワード線ＷＬ８に対する過消去回復動作を行った後、ワード線ＷＬ７、ＷＬ６…ＷＬ１と順次過消去回復動作を行ってもよい。
【００７４】
また、ビット線ＢＬＯに接続されたメモリセルから読み出したデータを第２のセンスラッチ回路Ｓ／Ｌ２にラッチする場合、図１３に示すタイミングチャートにおいて、信号ＳＢＬ１、ＳＥＮＰ１、ＳＥＮＮ１、ＬＡＴＰ１、ＬＡＴＮ１を活性化する代わりに、ＳＢＬ２、ＳＥＮＰ２、ＳＥＮＮ２、ＬＡＴＰ２、ＬＡＴＮ２を活性化すればよい。第１、第２のセンスラッチ回路Ｓ／Ｌ１、Ｓ／Ｌ２にデータをラッチした状態において、一括検知用のトランジスタＱＮＬ７、ＱＮＬ８を用いることにより、過消去セルを一括検知できる。この際、第１のセンスラッチ回路Ｓ／Ｌ１と第２のセンスラッチ回路Ｓ／Ｌ２のデータを同時に検知する場合には、配線ＩＤＥＴ２をＩＤＥＴ１と同一の信号にしてもよい。
【００７５】
図１８は、本発明の第４の実施の形態を示すものであり、過消去検知リード、及びソフト書き込み動作の他の例を示すものである。図１９は、この実施の形態に適用される回路を示している。
【００７６】
図１９は、図１とほぼ同一の構成であるため、異なる部分についてのみ説明する。すなわち、図１９において、電圧ＶSEが供給される端子とノードＮ４の相互間にはＮＭＯＳトランジスタＱＮ２１、ＱＮ２２が直列接続されている。前記トランジスタＱＮ２１のゲートは前記トランジスタＱＰ３のゲートに接続され、トランジスタＱＮ２２のゲートには信号nVRFY1が供給されている。
【００７７】
この実施の形態の場合、先ず、ビット線ＢＬＥとワード線ＷＬ８で選択されるメモリセルの過消去検知リードを行い、読み出したデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５１）。この動作のタイミングチャートは図１２と同様である。その結果、過消去されている場合には、ノードＮ１が“Ｈ”、ノードＮ３が“Ｌ”とされる。過消去されてない場合には、ノードＮ３が“Ｈ”となる。
【００７８】
次に、ビット線ＢＬＯとワード線ＷＬ８で選択されるメモリセルの過消去検知リードを行い、読み出したデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５２）。
【００７９】
図２０は、この動作のタイミングチャートである。図２０において、図１３と異なるのは、時刻ｔCA3 において、信号nVERIFY を０Ｖとし、トランジスタＱｐ２を活性化することである。こうして先に第１のセンスラッチ回路Ｓ／Ｌ１にラッチされているデータが過消去であると、ノードＮ３が“Ｌ”であるため、トランジスタＱＰ３がオンとなり、ビット線ＢＬＯとワード線ＷＬ８により選択されるメモリセルは過消去されていないことが読み出された場合であっても、ノードＮ４は電源電圧Ｖccに充電される。
【００８０】
一方、第１のセンスラッチ回路Ｓ／Ｌにラッチされているデータが過消去でない場合は、ノードＮ３が“Ｈ”であるため、トランジスタＱＰ３がオンすることなく、ビット線ＢＬＯとワード線ＷＬ８で選択されるメモリセルから読み出したデータはそのままノードＮ４に保持される。その後、時刻ｔCA5 において、トランジスタＱＮＬ１がオンとなると、ノードＮ４の電位が第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。
【００８１】
その後、ビット線ＢＬＥとワード線ＷＬ７で選択されるメモリセルの過消去検知リードを行い、第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５３）。
【００８２】
図２１は、このタイミングチャートを示している。図２１において、図１２と異なるのは、時間ｔCB3 に信号nVERIFY を０Ｖとし、トランジスタＱｐ２を活性化することである。ここで、図２０の場合と同様に、先に第１のセンスラッチ回路Ｓ／Ｌ１にラッチされているデータが過消去であるときのみ、ノードＮ３の電位が“Ｌ”であるため、ノードＮ４は電源電圧Ｖccに充電される。その後、トランジスタＱＮＬ１がオンすると、ノードＮ４の電位が第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。
【００８３】
この後、ビット線ＢＬＯとワード線ＷＬ７で選択されるメモリセルの過消去検知リードからビット線ＢＬＯとワード線ＷＬ１で選択されるメモリセルの過消去検知リードまでを順次行い、第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５４〜ＳＴ６６）。
【００８４】
以上のように、過消去検知リードを行った結果、ビット線ＢＬＥ、又はビット線ＢＬＯとＷＬ１からＷＬ８で選択されるメモリセルのうち、１個でも過消去状態のメモリセルがあると、第１のセンスラッチ回路Ｓ／Ｌ１のノードＮ１は“Ｈ”となる。
【００８５】
続いて、第１のセンスラッチ回路Ｓ／Ｌ１にラッチされたデータに基づいて、過消去状態のメモリセルがあるか否かが判別され（ＳＴ６７）、過消去状態のメモリセルが有る場合はソフト書き込みが行われる（ＳＴ６８）。ラッチ状態の検知は、前述したように一括検知用のトランジスタＱＮＬ７を用いればよい。
【００８６】
図２２は、図１８に示すソフト書き込みのタイミングチャートを示している。先ず、ビット線ＢＬＥ、ＢＬＯの電位は、０Ｖに設定される。この後、時刻ｔspg1において、信号nVRFY1が“Ｈ”になることにより、第１のセンスラッチ回路Ｓ／Ｌ１にラッチされたデータに従って、ビット線ＢＬＥ、ＢＬＯの電位が設定される。つまり、過消去セルがある場合、ビット線の電位は０Ｖのままである。過消去セルがない場合、電圧ＶSEを電源電圧ＶccあるいはＶccよりも高電位とするとビット線の電位はＶSEからＶccあるいはＶcc−Ｖｔｈ（ＶｔｈはＶSEとビット線間に接続されたトランジスタの閾値電圧）に設定される。時刻ｔspg2において、ワード線の電位がＶspgm（例えば８Ｖ）となると、過消去セルはチャネルの電位が０Ｖ、制御ゲートの電位がＶspgmであるため、閾値電圧が例えば−２Ｖ程度に書き込まれる。一方、過消去セルがない場合、チャネルの電位がＶccであるため、トンネル酸化膜に印加される電圧が緩和され、書き込みは行われない。
【００８７】
上記第４の実施の形態によれば、２つのビット線に接続された１６個のメモリセルに対して、続けて過消去検出リードを行って第１のセンスラッチ回路Ｓ／Ｌ１にデータをラッチし、この後、１回だけ過消去状態のメモリセルがあるか否かを検知している。このため、過消去セルを高速に検知できる。
【００８８】
尚、図１８の動作において、最初の過消去検知リードで、図２１に示すように時刻ｔCB3 に信号nVERIFY を“Ｌ”としてトランジスタＱｐ２を活性化してもよい。但し、この場合、ノードＮ４に読み出されたデータの破壊を防止するため、予め第１のセンスラッチ回路Ｓ／Ｌ１のノードＮ１を“Ｌ”、ノードＮ３を“Ｈ”に設定しておく必要がある。
【００８９】
上記各実施の形態において、測定できるメモリセルの閾値電圧の範囲は、バックゲートバイアス効果を含めて閾値電圧が−Ｖｓ（Ｖｓは過消去検知リード時のソース線電位）以上である。例えばＶｓが３．３Ｖとすると、メモリセルの閾値電圧が−３．３Ｖ以下の場合、ビット線の電位は３．３Ｖとなる。したがって、電圧Ｖｓを電源電圧よりも高い、例えば６Ｖとすれば、電源電圧よりも高い絶対値の閾値電圧を読むことができる。但し、この場合、選択するメモリセルと直列接続されたメモリセルのゲートの電圧Ｖreadは、例えば７Ｖであるのが望ましい。このように、電圧を設定することにより、閾値電圧分だけ降下することなくソース電位、例えば６Ｖを転送できる。
【００９０】
さらに、ソース線の電位Ｖｓを電源電圧Ｖccとし、電源電圧Ｖccを高くすれば、低い閾値電圧も読み出すことができる。例えば、チップ試験時にＶccを高くすれば、低い閾値電圧も読み出すことができる。
【００９１】
また、過消去検知リード、ソフト書き込み後に、ソフト書き込みしたメモリセルが書き込まれ過ぎていないかを調べてもよい。図２３は、ソフト書き込み後のベリファイ動作を示しており、図１０と同一部分には同一符号を付す。
【００９２】
図２３において、過消去検知リードにより過消去を検知されたメモリセルに対してソフト書き込みを行う（ＳＴ４〜ＳＴ７）。ソフト書き込み終了後、消去ベリファイリードを行い、閾値電圧が高くなり過ぎていないかどうかを検知する（ＳＴ７〜ＳＴ３）。この結果、ソフト書き込みにより閾値電圧が高くなり過ぎている場合には、再び消去を行う（ＳＴ１）。消去ベリファイリードをパスしたメモリセルはその後、過消去検知リードを行う（ＳＴ４）。
【００９３】
図２３のように動作させれば、消去状態の閾値電圧を、所望の上限値と下限値の間に設定することができる。
【００９４】
上記実施例ではビット線電位をノードＮ４に転送した後、電圧Ｖsen を変化させることによりノードＮ４の電位を変化させる。例えばメモリセルの閾値電圧が−２．５Ｖ以下であると、ビット線の電位は２．５Ｖ以上になる。図１２の時刻ｔcs2 に、電圧Ｖsen を１Ｖから０Ｖとすることにより、メモリセルの閾値電圧が−２．５Ｖ以下であるとノードＮ４の電位は１．５Ｖ以上になり、センス時にノードＮ１は“Ｈ”になる。時刻ｔcs2 における電圧Ｖsen の電位変化を変えることにより、センスアンプで検知するメモリセルの閾値レベルを変えることができる。例えば時刻ｔcs2 に電圧Ｖsen を０．５Ｖから０Ｖに変化させた場合、メモリセルの閾値電圧が−２Ｖ以下であると、ノードＮ４の電位は１．５Ｖ以上になり、センス時にノードＮｌは“Ｈ”になる。あるいは、時刻ｔcs2 に電圧Ｖsen を全く変化させない場合、メモリセルの閾値が−１．５Ｖ以下であるとノードＮ４の電位は１．５Ｖ以上になり、センス時にノードＮ１は“Ｈ”になる。このように、電圧Ｖsen をチップ内部あるいはチップ外部から変え得るようにすれば、負の閾値電圧を測定することができる。
【００９５】
また、読み出し時に電圧Ｖsen を変化させないで読むこともできる。図２４にこの場合のタイミングチャートを示す。図２４は、図４に示すビット線ＢＬＥに接続され、ワード線ＷＬ８で選択されるメモリセルの過消去検知リードを示している。センスアンプの回路構成は図１である。
【００９６】
先ず、時刻ｔct1 に選択ビット線ＢＬＥを０Ｖにする。過消去検知リード中、非選択ビット線ＢＬＯは電圧Ｖbl（例えばＶcc）を保つことにより、ビット線間のカップリングノイズを除去する。時刻ｔct2 に選択したワード線ＷＬ８を０Ｖ，非ワード線を電圧Ｖread、選択ゲートＳＧＳ，ＳＧＤを電圧Ｖreadにする。電圧Ｖreadは例えば電源電圧Ｖccに限らず４．５Ｖとしてもよいし、Ｖread＝Ｖccとしてもよい。また、メモリセルの閾値電圧が負であるため、電圧Ｖreadを例えば２Ｖ程度まで低くしても大きな読み出し電流を得ることができる。ソース線を電圧Ｖs （例えばＶcc）にする。
【００９７】
ここでは、電圧Ｖs がＶccの場合を例に取って説明する。選択ゲートの電圧を上げると、選択したメモリセルＭＣ４の閾値電圧に従って、ビット線にビット線の電位が設定される。電源電圧Ｖccを３Ｖとすると、（バックバイアス−３Ｖ時の）閾値電圧が例えば−１．５Ｖの場合、ビット線は１．５Ｖになる。読み出し時電圧Ｖsen は０Ｖである。また、時刻ｔct1 からｔct3 の間、CAPRSTが“Ｌ”であり、ノードＮ４はＶccにプリチャージされる。
【００９８】
その後、時刻ｔct3 においてCAPRSTが“Ｈ”になると、ノードＮ４はＶccでフローティングになる。信号BLSHFEはＶclamp （例えば２Ｖ）にする。過消去の場合、ビット線電位は１Ｖよりも大きいため、トランジスタＱＮＨ３はオフし、ノードＮ４はＶccを保つ。
【００９９】
一方、過消去でない場合、トランジスタＱＮＨ３はオンし、ノードＮ４はＶccから例えば１Ｖになる。このようにトランジスタＱＮＨ３のゲートをクランプすることにより、ノードＮ４はＶccまたは１Ｖ以下になり、センス動作時に大きな電位振幅を得ることができる。
【０１００】
時刻ｔct4 にノードＮ４の電位がノードＮｌに転送され、時刻ｔct5 にセンスされ、時刻ｔct6 にラッチされる。過消去したセルがあるか否かはノードＮｌ、Ｎ３の電位をＩＯ線に読み出して検知したり、あるいは一括検知用トランジスタＱＮＬ７を用いて検知してもよい。この場合、各カラムのトランジスタＱＮＬ７は並列接続されている。まず、ＩＤＥＴを例えばＶccにプリチャージしてフローティングにする。その後、１カラムでも過消去のセルがあると、そのノードＮ１が“Ｈ”になるため、IDETは０Ｖに放電され、過消去が検知される。
【０１０１】
上記実施例では例えばメモリセルの閾値電圧が−１Ｖ以下であるとセンスノードＮ４は電源電圧Ｖccになる。選択ワード線の電位を変えることにより、センスアンプで検知するメモリセルの閾値レベルを変えることができる。例えば図２４でワード線ＷＬ８の電位を０．５Ｖにすると、メモリセルの閾値電圧が−０．５Ｖ以下であるとノードＮ４の電位はＶccになり、センス時にノードＮｌは“Ｈ”になる。このように、選択ワード線の電位をチップ内部あるいはチップ外部から変え得るようにすれば、負の閾値電圧を測定することができる。
【０１０２】
上記実施例では過消去検知のために負の閾値電圧を測定する回路について説明したが、本発明の負の閾値電圧測定法はこれに限定されない。つまり、過消去検知のみならずメモリセルのエンデュランス試験等で負の閾値電圧を測定する場合にも本発明は有効である。
【０１０３】
尚、本発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限定されるものではなく、ＮＯＲ型、ＡＮＤ型(A.Nozoe : ISSCC, Digest of Technical Papers,1995)、ＤＩＮＯＲ型(S.Kobayashi : ISSCC, Digest of Technical Papers,1995)、Virtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technical Papers,1994) 等のいかなるメモリセルアレイにも適用可能である。
【０１０４】
さらに、本発明は、フラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などにも適用可能である。
【０１０５】
また、センスラッチ回路としては、３値のセンスアンプ兼ラッチ回路を用いたがこれに限定されるものではなく、３値以外のセンスアンプ兼ラッチ回路を用いることも可能である。
【０１０６】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１０７】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのデータを消去した後、過消去状態のセルの有無を検知し、過消去状態のセルが検知された場合、ソフト書き込みを行うことが可能となる。したがって、消去後のメモリセルの閾値電圧が所定の電圧以下に低下しないように制御できるため、誤書き込みを防止できる。
【図面の簡単な説明】
【図１】本発明のセンスアンプ兼ラッチ回路を示す回路図。
【図２】本発明のＮＡＮＤ型ＥＥＰＲＯＭセルの構成を示すものであり、同図（ａ）は平面図、同図（ｂ）は等価回路図。
【図３】図３（ａ）は図２（ａ）の３ａ−３ａ線に沿った断面図、図３（ｂ）は図２（ａ）の３ｂ−３ｂ線に沿った断面図。
【図４】本発明のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイを示す回路構成図。
【図５】本発明の半導体記憶装置の構成を示すブロック図。
【図６】本発明のデータ読み出し動作を説明するために示すタイミングチャート。
【図７】本発明のデータ書き込み動作を説明するために示すタイミングチャート。
【図８】本発明の消去動作を説明するために示すタイミングチャート。
【図９】本発明の消去ベリファイ読み出し動作を説明するために示すタイミングチャート。
【図１０】本発明の消去動作を説明する図。
【図１１】本発明の過消去検知リードを説明する図。
【図１２】メモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図１３】メモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図１４】ソフト書き込みを説明するために示すタイミングチャート。
【図１５】本発明の消去動作を説明する図。
【図１６】本発明の第２の実施の形態を示すものであり、過消去検知リードを説明する図。
【図１７】本発明の第３の実施の形態を示すものであり、過消去検知リードおよびソフト書き込みを説明する図。
【図１８】本発明の第４の実施の形態を示すものであり、過消去検知リードおよびソフト書き込みの動作を説明する図。
【図１９】本発明の第４の実施の形態を示す回路図。
【図２０】ビット線ＢＬＯとワード線ＷＬ８で選択されるメモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図２１】ビット線ＢＬＥとワード線ＷＬ７で選択されるメモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図２２】ソフト書き込みの他の例を示すタイミングチャート。
【図２３】消去動作の他の例を説明する図。
【図２４】この発明の変形例を示すタイミングチャート。
【符号の説明】
２…メモリセルアレイ、３…ローデコーダ、４…センスアンプ兼ラッチ回路、１０…カラムデコーダ、１１…制御部、１２…プリチャージ回路、ＢＬＥ、ＢＬＯ…ビット線、ＷＬ１〜ＷＬ８…ワード線、Ｓ／Ｌ１、Ｓ／Ｌ２…第１、第２のセンスラッチ回路、Ｉ１〜Ｉ４…インバータ回路、ＭＣ１〜ＭＣ４…メモリセル。
【発明の属する技術分野】
本発明は、電気的に書き換え可能な半導体記憶装置に係わり、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的書換え可能とした不揮発性半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰＲＯＭが開発されている。このＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリセルのソース、ドレインを隣接するもの同士で直列接続し、これを１単位としてビット線に接続するものであり、各メモリセルは、電荷蓄積層としての浮遊ゲートと、制御ゲートが積層されたｎチャネルＭＯＳＦＥＴ構造とされている。
【０００３】
図４は、このようなＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通りである。
【０００４】
誤書き込みを防止する信頼性の高い書き込み方法として、local self boostが提案されている（例えば、非特許文献１参照）。この書き込み方法において、データの書き込みは、ビット線から離れた方のメモリセルから順に行う。ビット線にはデータに応じて０Ｖ又は電源電圧Ｖccを印加する。すなわち、データ“０”を書き込む場合、ビット線に０Ｖを印加し、データ“１”を書き込む場合、ビット線に電源電圧Ｖccを印加する。
【０００５】
ビット線に接続される選択ゲートは電源電圧Ｖcc、ソース線に接続される選択ゲートは０Ｖである。選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖpgm （＝２０Ｖ程度）を印加し、選択された制御ゲートの両隣の制御ゲートを０Ｖにする。その他の非選択メモリセルの制御ゲートには中間電位Ｖpass（＝１０Ｖ程度）を印加する。また、書き込み前の各メモリセルはブロック単位に一括消去され、閾値電圧が負とされている。
【０００６】
例えば図４のメモリセルＭＣ１にデータを書き込む場合、ワード線ＷＬ７を書き込み電圧Ｖpgm 、ＷＬ６、ＷＬ８を０Ｖ、ＷＬ１、ＷＬ２…ＷＬ５を中間電位Ｖpassとする。データ“０”を書き込む時、ＷＬ６をゲート電極とするメモリセルＭＣ２は消去状態なので閾値が負であり、ビット線電位の０ＶがＭＣ１のチャネルに転送される。その結果、ＭＣ１のチャネル電位が０Ｖであるため、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル電流により注入され、閾値電圧が正方向に移動する。
【０００７】
また、メモリセルＭＣ１にデータ“１”を書き込む場合、ビット線ＢＬＥはＶcc（例えば３．３Ｖ）であり、メモリセルＭＣ３の閾値電圧が例えば−１ＶであればＭＣ３はオフし、メモリセルＭＣ１のチャネルはフローティングになる。フローティングのチャネルは制御ゲートとの間の容量結合で８Ｖ程度になり、電子注入が起こらないため“１”状態を保持する。
【０００８】
データの消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。消去しないブロックの制御ゲート、選択ゲートにもＶppE を印加する。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動する。消去動作は２ｍｓ程度の消去パルスを印加し、消去しやすいメモリセルも消去しにくいメモリセルも同じ消去パルスで消去する。したがって、消去状態（“１”状態）のメモリセルの閾値分布は−１Ｖ程度から−５Ｖ程度の範囲に分布する。
【０００９】
データの読み出し動作は、ビット線をプリチャージした後フローティングとし、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、及び選択ゲートを電源電圧Ｖcc（例えば３Ｖ）、ソース線を０Ｖとする。この状態で、選択されたメモリセルに電流が流れるか否かをビット線の電位を検出することによりデータが読み出される。すなわち、メモリセルに書き込まれたデータが“０”（メモリセルの閾値Ｖth＞０）である場合、メモリセルはオフしているため、ビット線はプリチャージ電位を保つ。一方、メモリセルに書き込まれたデータが“１”（メモリセルの閾値Ｖth＜０）である場合、メモリセルはオンしてビット線はプリチャージ電位からΔＶだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
【００１０】
【非特許文献１】
IEEE Journal of Solid-State Circuits. Vol.31, No.11, November 1996 pp.1575-1582
【００１１】
【発明が解決しようとする課題】
ところで、データの書き込み時に、メモリセルＭＣ１にデータ“１”を書き込む場合を考える。例えば図４に示すメモリセルＭＣ１にデータを書き込む場合、メモリセルＭＣ３のゲートを０Ｖにする。ＭＣ３の閾値電圧が例えば−５Ｖの場合、ＭＣ３はワード線ＷＬ１からＷＬ５、ＷＬ７が例えば電源電圧Ｖcc、ＷＬ６が０Ｖ、ビット線ＢＬＥがＶccではオフしない。したがって、ワード線ＷＬ７を０Ｖから電圧Ｖpgm まで昇圧する際に、データ“１”が書き込まれるＭＣ１のチャネルは確実にフローティングとならない。このため、メモリセルＭＣ１のチャネルは８Ｖまで昇圧されず、例えば５Ｖまでしか昇圧されない。この場合、メモリセルＭＣ１のチャネルが５Ｖ、ゲートが２０Ｖであるため電子が注入されて誤書き込みされるという問題がある。
【００１２】
すなわち、従来は、データを消去する際、閾値電圧が例えば０Ｖ以下になるように、その上限値だけを制御していたが、消去後の各メモリセルの閾値電圧は、例えば−１Ｖ〜−５Ｖの範囲に分布するため、データの書き込み時に誤書き込みが発生することがあった。
【００１３】
この発明は、上記課題を解決するためになされたものであり、その目的とするところは、消去後のメモリセルの閾値電圧が所定の電圧以下に低下しないように制御することにより、誤書き込みを防止可能な半導体記憶装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明の一態様の半導体記憶装置によれば、メモリセルが複数個ずつ直列接続されたＮＡＮＤ型メモリセルを含むメモリセル部と、前記メモリセルのデータを消去する消去手段と、前記消去手段による消去後、前記メモリセルが過剰に消去されているかを調べる過消去検知手段と、前記ＮＡＮＤ型メモリセルの一端に接続された第１の信号線と、前記ＮＡＮＤ型メモリセルの他端に接続された第２の信号線と、前記第１の信号線に接続され、前記メモリセルの閾値電圧を読み出す読み出し手段とを具備し、前記読み出し手段は、前記第１の信号線と第１のノードを接続する第１のスイッチと、前記第１のノードの電位を検出するセンスアンプと、一端が第１のノードに接続され、他端が第２のノードに接続されたキャパシタとを具備し、前記第１のスイッチを介して前記第１の信号線の電位を第１のノードに取り込み、その後、前記第１のスイッチをオフした後に第２のノードの電位を変化させて第１のノードの電位を変化させ、さらにその後、センスアンプで第１のノードの電位をセンスするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
従来は消去状態が例えば０Ｖ以下になるように制御していたが、閾値電圧が所定の電圧以下にならないようには制御していない。本発明では、消去動作時に、消去状態の閾値分布を０Ｖ以下であり、かつ所定の電圧、例えば−３Ｖ以上であるように制御する。このように消去電圧を所定の電圧以上に制御することにより、書き込み時の誤書き込みを防止できる。
【００１９】
以下では多値ＮＡＮＤセル型ＥＥＰＲＯＭを例として本発明を説明する。消去動作は多値メモリセルの場合も２値メモリセルの場合でも同様である。
【００２０】
図２（ａ）（ｂ）はメモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図である。図３（ａ）は図２（ａ）に示す３ａ−３ａ線に沿った断面図であり、図３（ｂ）は図２（ａ）に示す３ｂ−３ｂ線に沿った断面図である。
【００２１】
素子分離酸化膜１２ａで囲まれたｐ型シリコン基板（又はｐ型ウエル）１１ａには、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。この実施の形態において、１つのＮＡＮＤセルは、直列接続された８個のメモリセルＭ１〜Ｍ８により構成されている。各メモリセルにおいて、浮遊ゲート１４（１４1 、１４2 …１４8 ）は基板１１ａ上にゲート絶縁膜１３を介在して形成されている。これらのメモリセルのソース、ドレインとしてのｎ型拡散層１９は、隣接するもの同士が直列接続されている。
【００２２】
ＮＡＮＤセルのドレイン側、ソース側には第１の選択ゲート１４9 、１６9 及び第２の選択ゲート１４10、１６10が設けられている。第１の選択ゲート１４9 、１６9 及び第２の選択ゲート１４10、１６10はメモリセルの浮遊ゲート１４（１４1 …１４8 ）、制御ゲート１６（１６1 …１６8 ）と同時に形成される。なお、第１の選択ゲート１４9 、１６9 及び第２の選択ゲート１４10、１６10はともに、図示せぬ所望の部分で１層目と２層目が導通接続されている。素子が形成された基板はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設される。ＮＡＮＤセルの制御ゲート１６1 、１６2 …１６8 （ＣＧ1 、ＣＧ2 …ＣＧ8 ）は、ワード線とされ、選択ゲート１４9 、１６9 及び１４10、１６10（ＳＧ1 、ＳＧ2 ）はそれぞれ行方向に配置され、選択ゲート線とされる。
【００２３】
図４は、このようなＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ソース線ＳＬは例えば６４本のビット線毎につき１箇所、図示せぬコンタクトを介してアルミニウム（Ａｌ）、ポリシリコン（poly-Sｉ）などからなる基準電位配線に接続される。この基準電位配線は周辺回路に接続される。
【００２４】
メモリセルの制御ゲート及び第１、第２の選択ゲートは、行方向に配設される。通常、１本の制御ゲートに接続されるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００２５】
図５は、本発明が適用される半導体記憶装置の構成を示すブロック図である。この半導体記憶装置１は、メモリセルアレイ２、ローデコーダ３、センスアンプ兼ラッチ回路４、ワード線／ビット線制御信号発生回路５、ウェル電圧制御回路６、アドレスバッファ７、ＩＯバッファ８、コマンドバッファ９、カラムデコーダ１０、制御部１１、プリチャージ回路１２等から構成されている。
【００２６】
前記メモリセルアレイ２は、図４に示すように、ワード線とビット線によって選択されるマトリクス状に配置された複数のメモリセルによって構成されている。アドレスバッファ７は、入力アドレス又はコマンドバッファ９から供給されたコマンドに応じてカラムアドレス信号とローアドレス信号を発生する。前記ローデコーダ３はアドレスバッファ７から供給されるローアドレス信号に応じてワード線を選択し、所定の電圧をメモリセルに印加する。カラムデコーダ１０は、アドレスバッファ７から供給されるカラムアドレス信号に応じてセンスアンプ兼ラッチ回路４を選択し、ビット線に接続する。前記センスアンプ兼ラッチ回路４は、メモリセルのデータを読み出す時、読み出されたデータに応じたビット線の電圧をセンスし、メモリセルにデータを書き込む時、書き込みデータに応じた電圧をビット線に印加する。ワード線／ビット線制御信号発生回路５は、ワード線及びビット線に制御信号を供給する。前記プリチャージ回路１２は、メモリセルにデータを書き込む時、センスアンプ兼ラッチ回路４に接続されないビット線に対して、メモリセルのデータを変更しない電圧を供給する。前記ＩＯバッファ８は、メモリセルに書き込む入力データとメモリセルから読み出す出力データを半導体記憶装置１の外部とやり取りする。コマンドバッファ９は、書き込みや読み出し等のコマンドを発生する。ウェル電圧制御回路６は、メモリセルのウェルに所定の電圧を印加する。制御部１１は、前記コマンドバッファ９やウエル電圧制御回路６、図示せぬ電圧発生回路等に接続され、半導体記憶装置の書き込み、読み出し、消去、ベリファイ等の動作を制御するとともに、後述する過消去検知リードやソフト書き込みのシーケンスを制御する。
【００２７】
図１は、図５に示す半導体記憶装置のカラムデコーダ１０、センスアンプ兼ラッチ回路４、プリチャージ回路１２、ビット線、及びＩＯ線の接続関係を示している。本実施の形態では、３値のＮＡＮＤ型フラッシュメモリセルを用いた半導体記憶装置の場合について説明する。
【００２８】
３値のセンスアンプ兼ラッチ回路４は、例えば高耐圧のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＱＮＨ３，ＱＮＨ４によって２本のビット線ＢＬＥ、ＢＬＯに選択的に接続される。これらＮＭＯＳトランジスタＱＮＨ３，ＱＮＨ４のゲートにはそれぞれ信号 BLSHFE、BLSHFO が供給されている。ビット線ＢＬＥとＢＬＯにはそれぞれプリチャージ回路１２が接続されている。
【００２９】
ビット線ＢＬＥに接続されたプリチャージ回路１２は、例えば高耐圧のＮＭＯＳトランジスタＱＮＨ１により構成されている。このＮＭＯＳトランジスタＱＮＨ１の電流通路の一端は、ビット線ＢＬＥに接続され、他端には電圧ＶＢＬＥが供給され、ゲートには信号ＰreEが供給されている。
【００３０】
また、ビット線ＢＬＯに接続されたプリチャージ回路１２は、例えば高耐圧のＮＭＯＳトランジスタＱＮＨ２により構成されている。このＮＭＯＳトランジスタＱＮＨ２の電流通路の一端は、ビット線ＢＬＯに接続され、他端には電圧ＶＢＬＯが供給され、ゲートには信号ＰreOが供給されている。
【００３１】
前記３値のセンスアンプ兼ラッチ回路４は、インバータ回路Ｉ１、Ｉ２によって構成されたセンスアンプ兼ラッチ回路（以下、第１のセンスラッチ回路と称す）Ｓ／Ｌ１と、インバータ回路Ｉ３，Ｉ４によって構成されたセンスアンプ兼ラッチ回路（以下、第２のセンスラッチ回路と称す）Ｓ／Ｌ２等により構成されている。前記インバータ回路Ｉ１は信号ＳＥＮＮ１、ＳＥＮＰ１に応じて動作されるクロックドインバータであり、インバータ回路Ｉ２は信号ＬＡＴＮ１、ＬＡＴＰ１に応じて動作されるクロックドインバータである。さらに、前記インバータ回路Ｉ３は信号ＳＥＮＮ２、ＳＥＮＰ２に応じて動作されるクロックドインバータであり、インバータ回路Ｉ４は信号ＬＡＴＮ２、ＬＡＴＰ２に応じて動作されるクロックドインバータである。
【００３２】
この３値のセンスアンプ兼ラッチ回路４において、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＱＰ１の電流通路の一端には電源電圧Ｖccが供給され、他端は前記トランジスタＱＮＨ３の電流通路に接続されている。前記ＰＭＯＳトランジスタＱＰ１の電流通路の他端と電源電圧Ｖccが供給される端子との相互間には、ＰＭＯＳトランジスタＱＰ２、ＱＰ３が直列接続されている。このトランジスタＱＰ２のゲートには信号ｎＶＥＲＦＹが供給されている。さらに、前記トランジスタＱＰ１とＱＰ２の接続ノードＮ４には、ＮＭＯＳトランジスタＱＮＬ１の電流通路の一端が接続されている。このトランジスタＱＮＬ１のゲートには信号ＳＢＬ１が供給され、このトランジスタＱＮＬ１の電流通路の他端には前記インバータ回路Ｉ１の入力端、インバータ回路Ｉ２の出力端が接続されている。インバータ回路Ｉ１の出力端とインバータ回路Ｉ２の入力端は前記トランジスタＱＰ３のゲートに接続されている。
【００３３】
一方、キャパシタを構成するＮＭＯＳトランジスタＱＮＨ５の電流通路の一端には電圧Ｖsenが供給され、他端は前記トランジスタＱＮＨ４の電流通路に接続 されている。前記ＮＭＯＳトランジスタＱＮＨ５の電流通路の他端には、ＮＭＯＳトランジスタＱＮＬ２の電流通路の一端が接続されている。このトランジスタＱＮＬ２のゲートには信号ＳＢＬ２が供給され、このトランジスタＱＮＬ２の電流通路の他端には前記インバータ回路Ｉ３の入力端、インバータ回路Ｉ４の出力端が接続されている。インバータ回路Ｉ３の出力端とインバータ回路Ｉ４の入力端は互いに接続されている。
【００３４】
前記トランジスタＱＮＬ１の電流通路の他端にはＮＭＯＳトランジスタＱＮＬ７のゲートが接続されている。このトランジスタＱＮＬ７の電流通路の一端には配線ＩＤＥＴ１が接続され、他端は接地されている。また、前記インバータ回路Ｉ４の入力端にはＮＭＯＳトランジスタＱＮＬ８のゲートが接続されている。このトランジスタＱＮＬ８の電流通路の一端には配線ＩＤＥＴ２が接続され、他端は接地されている。
【００３５】
さらに、３値のセンスアンプ兼ラッチ回路４は、カラムデコーダ１０によってＩＯ線に接続される。カラムデコーダ１０において、アドレス信号ＹＡｊ、ＹＢｊ、ＹＣｊはナンド回路Ｇ１に供給される。このナンド回路Ｇ１の出力端はインバータ回路Ｉ５を介してＮＭＯＳトランジスタＱＮＬ３、ＱＮＬ４、ＱＮＬ５、ＱＮＬ６のゲートに接続されている。前記トランジスタＱＮＬ３の電流通路の一端は前記インバータ回路Ｉ２の出力端に接続され、トランジスタＱＮＬ４の電流通路の一端は前記インバータ回路Ｉ２の入力端に接続されている。前記トランジスタＱＮＬ５の電流通路の一端は前記インバータ回路Ｉ４の出力端に接続され、トランジスタＱＮＬ６の電流通路の一端は前記インバータ回路Ｉ４の入力端に接続されている。前記トランジスタＱＮＬ３、ＱＮＬ４、ＱＮＬ５、ＱＮＬ６の電流通路の他端はＩＯ線ＤＬ１、ｎＤＬ１、ＤＬｉ＋１、ｎＤＬｉ＋１にそれぞれ接続されている。
【００３６】
表１は、メモリセルの３値データ“０”〜“２”と、その閾値電圧、及び３値のセンスアンプ兼ラッチ回路４のラッチデータＮ１、Ｎ２の関係を示している。
【００３７】
【表１】
図６乃至図８はそれぞれデータの読み出し、書き込み、消去の動作を示す波形図である。本実施例では読み出しと書き込みにおいて、ＢＬＥを選択、ＢＬＯを非選択としている。
【００３９】
ここで、図４に示すメモリセルＭＣ４を選択する場合について説明する。
【００４０】
先ず、図６を参照して読み出し動作について説明する。選択されたビット線ＢＬＥは信号ＰerE に応じて動作されるプリチャージ回路１２により１．５Ｖに充電され、その後フローティングとされる。この後、非選択ワード線ＷＬ２〜８と選択ゲートＳＧＳ、ＳＧＤは電源電圧Ｖccとされる。選択ワード線は０Ｖである。選択されたメモリセルのデータが“０”であるとき、ビット線は０Ｖに放電され、さもなければビット線は１．５Ｖのままである。
【００４１】
ビット線ＢＬＥの電圧は、信号BLSHFEによりオンとされるトランジスタＱＮＨ３、信号ＳＢＬ１によってオンとされるトランジスタＱＮＬ１を介して第１のセンスラッチ回路Ｓ／Ｌ１に読み込まれる。したがって、ノードＮ１の電位ははデータが“０”であればローレベル“Ｌ”、データが“１”又は“２”であればハイレベル“Ｈ”となる。
【００４２】
この後、選択されたワード線はＶＧ１（＝１．８Ｖ）とされる。選択されたメモリセルのデータが“１”であれば０Ｖに放電され、“２”であれば１．５Ｖのままとなる。データが“０”であればビット線はすでに０Ｖである。ビット線ＢＬＥの電圧は、トランジスタＱＮＨ３及び信号ＳＢＬ２によってオンとされるトランジスタＱＮＬ２を介して第２のセンスラッチ回路Ｓ／Ｌ２に読み込まれる。したがって、ノードＮ２はデータが“０”又は“１”であれば“Ｌ”、“２”であれば“Ｈ”となる（表１）。これら第１、第２のセンスラッチ回路Ｓ／Ｌ１、Ｓ／Ｌ２にラッチされたデータは、カラムデコーダ１０の動作に応じてシリアルにＩＯ線に読み出される。
【００４３】
次に、図７を参照して書き込み動作について説明する。電源投入時、チップが正常動作するために十分な電圧に達するとパワーオン信号Ｐｏｎが“Ｈ”となる。この信号を利用して３値のセンスアンプ兼ラッチ回路４のラッチデータＮ１，Ｎ２はともに“Ｌ”とされる。書き込みデータを入力するためのコマンドが供給されると、このコマンド信号を用いて、ラッチデータＮ１，Ｎ２はともに反転し“Ｈ”となる。
【００４４】
選択されたビット線ＢＬＥは書き込みデータ“０”〜“２”に応じてそれぞれ電源電圧Ｖcc、ＶＤ３−Ｖｔ（＝１Ｖ）、０Ｖとされる。非選択のビット線ＢＬＯには、プリチャージ回路１２を介してデータを変更しないための電圧Ｖccが印加される。この後、選択ゲートＳＧＤは電源電圧Ｖccに、ＳＧＳは０Ｖに、選択ワード線ＷＬ１はＶＰＰ（＝２０Ｖ）に、ＷＬ２は０Ｖに、その他の非選択ワード線ＷＬ３〜ＷＬ８はＶＭ１０（＝１０Ｖ）にそれぞれ設定される。なお、ここで、センスアンプ兼ラッチ回路４からビット線に出力される電圧のうち、０Ｖが書き込み電圧、電源電圧Ｖccが非書き込み電圧に相当する。
【００４５】
ビット線に０Ｖ又は１Ｖが印加された選択メモリセルでは、ゲート・チャネル間電圧が高いため、トンネル電流が流れてメモリセルの閾値電圧が上昇する。ビット線が０Ｖである方が１Ｖである方よりトンネル電流が多く流れるため、閾値電圧はより高くなる。電源電圧Ｖccが印加された選択メモリセルはゲート・チャネル間電圧が低いためトンネル電流は流れず、データ“０”を保持する。
【００４６】
次に、図８を参照して消去動作について説明する。消去コマンドが入力されると、メモリセルアレイ２のウェルにはＶＰＰ（＝２０Ｖ）が印加される。選択されたメモリセルのゲートは０Ｖとされるため、トンネル電流が書き込み時とは反対方向に流れ、メモリセルの閾値電圧は降下する。一方、非選択のメモリセル及び選択トランジスタのゲートはフローティングとされるため、メモリセルアレイ２のウェルとともにＶＰＰ近傍まで上昇する。このため、トンネル電流は流れず、閾値電圧の変動はない。
【００４７】
上記のように、書き込み及び読み出しは３値のセンスアンプ兼ラッチ回路４が共有する２カラムのうちの一方のみ（例えばＢＬＥのみ）に接続される。消去動作では、ＢＬＥとＢＬＯの２カラムが同時に選択され、ブロック単位で消去される。
【００４８】
＜消去ベリファイリード＞
次に、消去後、メモリセルの閾値が所定の電圧以下に消去されているかを調べる消去ベリファイリードが行われる。
【００４９】
図９は、消去ベリファイリード動作を示すタイミングチャートである。ブロック単位で消去が行われる場合、１ブロック内のメモリセル（例えばワード線ＷＬ１〜ＷＬ８で選択されるメモリセル）に対して、奇数ページと偶数ページの２回に分けてベリファイリードが行われる。
【００５０】
先ず、偶数ページ（例えば図４のビット線ＢＬＥに接続されたメモリセル）についてベリファイリードを行い、読み出したデータを第１のセンスラッチ回路Ｓ／Ｌ１に保持する。次に、奇数ページ（例えば図４のビット線ＢＬＯに接続されたメモリセル）についてベリファイリードを行い、読み出したデータを第２のセンスラッチ回路Ｓ／Ｌ２に保持する。
【００５１】
すなわち、先ず、図９に示すように、ビット線ＢＬＥを１．５Ｖにプリチャージする。この後、時刻ｔ１において、選択ゲートＳＧＳ、ＳＧＤを電源電圧Ｖcc、ワード線ＷＬ１〜ＷＬ８を０Ｖにすると、メモリセルが十分消去されている場合、全メモリセルがオンとなるためビット線の電位は放電されるため、ビット線の電位は０Ｖとなる。また、消去不十分の場合、オフ状態のメモリセルが存在するため、ビット線の電位は放電されず１．５Ｖに保持される。
【００５２】
時刻ｔ２に信号BLSHFEが１．５Ｖとなり、トランジスタＱＮＨ３がオンすると、ビット線の電位が３値のセンスアンプ兼ラッチ回路４内に転送される。その後、信号ＳＢＬ１が“Ｈ”になると、トランジスタＱＮＬ１がオンし、データがノードＮ１に転送され、第１のセンスラッチ回路Ｓ／Ｌ１によりセンスされる。このように偶数ページのデータは第１のセンスラッチ回路Ｓ／Ｌ１に保持される。偶数ページの読み出し中は、ビット線間カップリングノイズを低減するため、ビット線ＢＬＯは０Ｖに保持される。
【００５３】
続いて奇数ページ（例えば図４のビット線ＢＬＯに接続されるメモリセル）についてベリファイリードが行われる。先ず、時刻ｔ３において、ビット線ＢＬＯが１．５Ｖにプリチャージされる。この後、時刻ｔ４において、選択ゲートＳＧＳ、ＳＧＤが電源電圧Ｖcc、ワード線ＷＬ１〜ＷＬ８が０Ｖとされると、メモリセルが十分消去されている場合、ビット線は０Ｖとなり、消去不十分の場合、１．５Ｖを保つ。時刻ｔ５において、信号BLSHFOが１．５Ｖになり、トランジスタＱＮＨ４がオンすると、ビット線ＢＬＯの電位が３値のセンスアンプ兼ラッチ回路４内に転送される。その後、信号ＳＢＬ２が“Ｈ”となり、トランジスタＱＮＬ２がオンすると、データがノードＮ２に転送され、第２のセンスラッチ回路Ｓ／Ｌ２によりセンスされる。このように奇数ページのデータは第２のセンスラッチ回路Ｓ／Ｌ２に保持される。奇数ページの読み出し中は、ビット線間カップリングノイズを低減するために、ビット線ＢＬＥは０Ｖに保持される。
【００５４】
本発明では、消去状態の閾値分布を０Ｖ以下であり、かつ−３Ｖ以上であるように制御する。閾値電圧に下限（−３Ｖ）を設ける理由は、書き込み時に、選択した制御ゲートの隣に位置し、ゲートが０Ｖにバイアスされたメモリセルをオフさせ、誤書き込みを防止するためである。
【００５５】
図１０は、一連の消去ベリファイリード動作を示している。上述したように、選択したブロック内の、全てのメモリセルが十分に消去された後（ＳＴ１〜３）、メモリセルの閾値電圧が所定の電圧以上か調べる過消去検知リードを行う（ＳＴ４）。この結果、閾値電圧が−３Ｖよりも小さい過消去状態のメモリセルがある場合、閾値電圧を−３Ｖよりも高くする、ソフト書き込みを行う（ＳＴ５、ＳＴ６）。
【００５６】
以下で、過消去検知リード、及びソフト書き込みについて説明する。
【００５７】
＜過消去検知リード＞
図１１に示すように、過消去検知リード動作は、先ず、ビット線ＢＬＥにセンスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８で選択されるメモリセルからワード線ＷＬ７、ＷＬ６、…、ＷＬ１で選択されるメモリセルまで順次過消去検知リードを行う（ＳＴ１１〜ＳＴ１８）。続いて、ビット線ＢＬＯにセンスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８で選択されるメモリセルからＷＬ７、ＷＬ６、…、ＷＬ１で選択されるメモリセルまで順次過消去検知リードを行う（ＳＴ１９〜ＳＴ２６）。
【００５８】
図１２は、ビット線ＢＬＥにセンスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８で選択されるメモリセルの過消去検知リード動作を示している。先ず、時刻ｔcs1 において、選択ビット線ＢＬＥを０Ｖにする。過消去検知リード中、非選択ビット線ＢＬＯは電圧Ｖbl（例えばＶcc）に保持され、ビット線間カップリングノイズを除去する。時刻ｔcs2 において、選択したワード線ＷＬ８を０Ｖ、非選択ワード線を電圧Ｖread、選択ゲートＳＧＳ、ＳＧＤを電圧Ｖreadとする。電圧Ｖreadは例えば４．５Ｖであるが、Ｖread＝Ｖccとしてもよい。ソース線は電圧Ｖｓ（例えばＶcc）とする。
【００５９】
以下では電圧ＶｓがＶccの場合を例に説明する。選択ゲートの電圧を上げると、選択したメモリセルＭＣ８の閾値電圧に従って、ビット線の電位が設定される。すなわち、電源電圧Ｖccを３Ｖとすると、ＭＣ８の（バックゲートバイアスが−３Ｖ時の）閾値電圧が−３Ｖ以下に過剰消去されている場合、ビット線は３Ｖになる。
【００６０】
一方、バックゲートバイアスが−３Ｖ時の閾値電圧が例えば−２．５Ｖの場合、ビット線は２．５Ｖになる。ここでは、ビット線の電圧がセンスノードＮ４に転送されるように信号BLSHFEは例えば５Ｖにすればよい。この間、キャパシタとしてのトランジスタＱＮＨ５に印加される電圧Ｖsen は例えばＶcc／３である。電圧Ｖsen は、書き込み、消去、の間は所望の電圧、例えば０Ｖ又はＶccに固定すればよい。
【００６１】
その後、時刻ｔcs3 において、電圧Ｖsen がＶcc／３、例えば１Ｖから０Ｖになる。この間、信号BLSHFEは電圧Ｖcp、例えば２Ｖである。メモリセルが過消去されている場合、トランジスタＱＮＨ３はオフするためノードＮ４はフローティング状態となる。この場合、キャパシタを構成するトランジスタＱＮＨ５の容量は、ノードＮ４に寄生する他の容量よりも十分大きいため、ノードＮ４の電位は３Ｖから２Ｖとなる。
【００６２】
一方、メモリセルが過消去されていない場合、ノードＮ４の電位は１．５Ｖから０．５Ｖになる。信号BLSHFEの電位を２Ｖとしているため、ノードＮ４の電位は０．５Ｖより低くならない。
【００６３】
時刻ｔcs4 において、信号ＳＢＬ１がハイレベルとなると、ノードＮ４の電位がトランジスタＱＮＬ１を通ってノードＮ１に転送され、時刻ｔcs5 に第１のセンスラッチ回路Ｓ／Ｌ１によりセンスされ、時刻ｔcs6 にラッチされる。過消去したセルがあるか否かはノードＮ１、Ｎ３の電位をＩＯ線に読み出しても良い。あるいは一括検知用トランジスタＱＮＬ７を用いて検知してもよい。すなわち、このトランジスタＱＮＬ７がオンするか否かにより、過消去状態のセルがあるか否かを検出できる。トランジスタＱＮＬ７は各カラムに並列接続されている。まず、配線ＩＤＥＴ１を例えば電源電圧Ｖccにプリチャージし、その後、フローティングとする。この状態で１カラムでも過消去のセルがあると、そのカラムのノードＮ１が“Ｈ”になるため、配線ＩＤＥＴ１は０Ｖに放電され、過消去が検知される。
【００６４】
この後、図１１で示すように、ビット線ＢＬＥ、ワード線ＷＬ７〜ＷＬ１により選択されるメモリセルに対して過消去検知リードが行われる。その後、ビット線ＢＬＯに接続されるメモリセルに対して過消去検知リードが行われる。
【００６５】
図１３は、ビット線ＢＬＯとワード線ＷＬ８により選択されるメモリセルの過消去検知リード動作を示している。この場合、ビット線ＢＬＯから読み出されたデータはトランジスタＱＮＨ４、ＱＮＬ１を介して第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。この他の動作は、図１２と同様であるため説明は省略する。
【００６６】
上記過消去検知リードにより過消去状態のメモリセルが検知された場合、そのメモリセルに対してソフト書き込みが行われる。
【００６７】
図１４は、ソフト書き込みの動作を示している。ソフト書き込みでは全ビット線が０Ｖに接地され、ワード線ＷＬ１、ＷＬ２…ＷＬ８が電圧Ｖspgm、例えば６Ｖに昇圧される。過消去されたメモリセルは、例えばトンネル酸化膜の厚さが薄いため書き込み易いので、閾値電圧が例えば−５Ｖから−２Ｖになるが、過消去されていないメモリセルは、比較的書き込みにくいため、消去された閾値電圧を保持する。
【００６８】
ソフト書き込み後、図１０に示すように、再度過消去検知リードをしてもよい（ＳＴ４〜ＳＴ５）。また、１回のソフト書き込みで十分に閾値が変化する場合は、図１５のようにソフト書き込み後、過消去検知リードをせずに一連の消去動作を終了してもよい。図１５において、図１０と同一部分には同一符号を付し説明は省略する。
【００６９】
上記実施の形態によれば、データを消去した後、過消去検知リードを行い、過消去状態のセルが検出された場合、ソフト書き込みを行っている。したがって、メモリセルの閾値電圧を所定の例えば−３Ｖから−１Ｖの範囲内に収めることができ、誤書き込みを防止できる。
【００７０】
図１６は、本発明の第２の実施の形態を示すものであり、過消去検知リードの他の例を示している。この場合、先ず、ビット線ＢＬＥをセンスアンプ兼ラッチ回路４に接続し、ワード線ＷＬ８で選択されるメモリセルに対して過消去検知リードを行い（ＳＴ３１）、次に、ビット線ＢＬＯをセンスアンプ兼ラッチ回路４に接続して、ワード線ＷＬ８により選択されるメモリセルに対して過消去検知リードを行う（ＳＴ３２）。この後、ビット線ＢＬＥとワード線ＷＬ７で選択されるメモリセルに対して過消去検知リードを行う（ＳＴ３３）というように、ビット線を交互に選択するとともに、ワード線を交互に選択して過消去検知リードを行ってもよい。
【００７１】
図１７は、本発明の第３の実施の形態を示すものであり、過消去検知リード、及びソフト書き込み動作の他の例を示すものである。
【００７２】
この実施の形態は各ページ毎に過消去検知リード、及びソフト書き込みを行うものである。先ず、ビット線ＢＬＥとワード線ＷＬ８とで選択されるメモリセルについて過消去検知リードを行い、この読み出しデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ４１）。この後、ビット線ＢＬＯとワード線ＷＬ８とで選択されるメモリセルについて過消去検知リードを行い、この読み出しデータを第２のセンスラッチ回路Ｓ／Ｌ２にラッチする（ＳＴ４２）。続いて、これらラッチされたデータより過消去状態のセルがあるか否かが判別され（ＳＴ４３）、過消去状態のセルが有る場合は、ワード線ＷＬ８に接続されたメモリセルに対してソフト書き込みが行われる（ＳＴ４４）。このソフト書き込みでは、ワード線ＷＬ８のみを電圧Ｖspgm、ワード線ＷＬ１、ＷＬ２、…ＷＬ７を０Ｖ、あるいは電源電圧Ｖccとすればよい。
【００７３】
このようにして、ワード線ＷＬ８に対する過消去回復動作を行った後、ワード線ＷＬ７、ＷＬ６…ＷＬ１と順次過消去回復動作を行ってもよい。
【００７４】
また、ビット線ＢＬＯに接続されたメモリセルから読み出したデータを第２のセンスラッチ回路Ｓ／Ｌ２にラッチする場合、図１３に示すタイミングチャートにおいて、信号ＳＢＬ１、ＳＥＮＰ１、ＳＥＮＮ１、ＬＡＴＰ１、ＬＡＴＮ１を活性化する代わりに、ＳＢＬ２、ＳＥＮＰ２、ＳＥＮＮ２、ＬＡＴＰ２、ＬＡＴＮ２を活性化すればよい。第１、第２のセンスラッチ回路Ｓ／Ｌ１、Ｓ／Ｌ２にデータをラッチした状態において、一括検知用のトランジスタＱＮＬ７、ＱＮＬ８を用いることにより、過消去セルを一括検知できる。この際、第１のセンスラッチ回路Ｓ／Ｌ１と第２のセンスラッチ回路Ｓ／Ｌ２のデータを同時に検知する場合には、配線ＩＤＥＴ２をＩＤＥＴ１と同一の信号にしてもよい。
【００７５】
図１８は、本発明の第４の実施の形態を示すものであり、過消去検知リード、及びソフト書き込み動作の他の例を示すものである。図１９は、この実施の形態に適用される回路を示している。
【００７６】
図１９は、図１とほぼ同一の構成であるため、異なる部分についてのみ説明する。すなわち、図１９において、電圧ＶSEが供給される端子とノードＮ４の相互間にはＮＭＯＳトランジスタＱＮ２１、ＱＮ２２が直列接続されている。前記トランジスタＱＮ２１のゲートは前記トランジスタＱＰ３のゲートに接続され、トランジスタＱＮ２２のゲートには信号nVRFY1が供給されている。
【００７７】
この実施の形態の場合、先ず、ビット線ＢＬＥとワード線ＷＬ８で選択されるメモリセルの過消去検知リードを行い、読み出したデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５１）。この動作のタイミングチャートは図１２と同様である。その結果、過消去されている場合には、ノードＮ１が“Ｈ”、ノードＮ３が“Ｌ”とされる。過消去されてない場合には、ノードＮ３が“Ｈ”となる。
【００７８】
次に、ビット線ＢＬＯとワード線ＷＬ８で選択されるメモリセルの過消去検知リードを行い、読み出したデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５２）。
【００７９】
図２０は、この動作のタイミングチャートである。図２０において、図１３と異なるのは、時刻ｔCA3 において、信号nVERIFY を０Ｖとし、トランジスタＱｐ２を活性化することである。こうして先に第１のセンスラッチ回路Ｓ／Ｌ１にラッチされているデータが過消去であると、ノードＮ３が“Ｌ”であるため、トランジスタＱＰ３がオンとなり、ビット線ＢＬＯとワード線ＷＬ８により選択されるメモリセルは過消去されていないことが読み出された場合であっても、ノードＮ４は電源電圧Ｖccに充電される。
【００８０】
一方、第１のセンスラッチ回路Ｓ／Ｌにラッチされているデータが過消去でない場合は、ノードＮ３が“Ｈ”であるため、トランジスタＱＰ３がオンすることなく、ビット線ＢＬＯとワード線ＷＬ８で選択されるメモリセルから読み出したデータはそのままノードＮ４に保持される。その後、時刻ｔCA5 において、トランジスタＱＮＬ１がオンとなると、ノードＮ４の電位が第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。
【００８１】
その後、ビット線ＢＬＥとワード線ＷＬ７で選択されるメモリセルの過消去検知リードを行い、第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５３）。
【００８２】
図２１は、このタイミングチャートを示している。図２１において、図１２と異なるのは、時間ｔCB3 に信号nVERIFY を０Ｖとし、トランジスタＱｐ２を活性化することである。ここで、図２０の場合と同様に、先に第１のセンスラッチ回路Ｓ／Ｌ１にラッチされているデータが過消去であるときのみ、ノードＮ３の電位が“Ｌ”であるため、ノードＮ４は電源電圧Ｖccに充電される。その後、トランジスタＱＮＬ１がオンすると、ノードＮ４の電位が第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。
【００８３】
この後、ビット線ＢＬＯとワード線ＷＬ７で選択されるメモリセルの過消去検知リードからビット線ＢＬＯとワード線ＷＬ１で選択されるメモリセルの過消去検知リードまでを順次行い、第１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５４〜ＳＴ６６）。
【００８４】
以上のように、過消去検知リードを行った結果、ビット線ＢＬＥ、又はビット線ＢＬＯとＷＬ１からＷＬ８で選択されるメモリセルのうち、１個でも過消去状態のメモリセルがあると、第１のセンスラッチ回路Ｓ／Ｌ１のノードＮ１は“Ｈ”となる。
【００８５】
続いて、第１のセンスラッチ回路Ｓ／Ｌ１にラッチされたデータに基づいて、過消去状態のメモリセルがあるか否かが判別され（ＳＴ６７）、過消去状態のメモリセルが有る場合はソフト書き込みが行われる（ＳＴ６８）。ラッチ状態の検知は、前述したように一括検知用のトランジスタＱＮＬ７を用いればよい。
【００８６】
図２２は、図１８に示すソフト書き込みのタイミングチャートを示している。先ず、ビット線ＢＬＥ、ＢＬＯの電位は、０Ｖに設定される。この後、時刻ｔspg1において、信号nVRFY1が“Ｈ”になることにより、第１のセンスラッチ回路Ｓ／Ｌ１にラッチされたデータに従って、ビット線ＢＬＥ、ＢＬＯの電位が設定される。つまり、過消去セルがある場合、ビット線の電位は０Ｖのままである。過消去セルがない場合、電圧ＶSEを電源電圧ＶccあるいはＶccよりも高電位とするとビット線の電位はＶSEからＶccあるいはＶcc−Ｖｔｈ（ＶｔｈはＶSEとビット線間に接続されたトランジスタの閾値電圧）に設定される。時刻ｔspg2において、ワード線の電位がＶspgm（例えば８Ｖ）となると、過消去セルはチャネルの電位が０Ｖ、制御ゲートの電位がＶspgmであるため、閾値電圧が例えば−２Ｖ程度に書き込まれる。一方、過消去セルがない場合、チャネルの電位がＶccであるため、トンネル酸化膜に印加される電圧が緩和され、書き込みは行われない。
【００８７】
上記第４の実施の形態によれば、２つのビット線に接続された１６個のメモリセルに対して、続けて過消去検出リードを行って第１のセンスラッチ回路Ｓ／Ｌ１にデータをラッチし、この後、１回だけ過消去状態のメモリセルがあるか否かを検知している。このため、過消去セルを高速に検知できる。
【００８８】
尚、図１８の動作において、最初の過消去検知リードで、図２１に示すように時刻ｔCB3 に信号nVERIFY を“Ｌ”としてトランジスタＱｐ２を活性化してもよい。但し、この場合、ノードＮ４に読み出されたデータの破壊を防止するため、予め第１のセンスラッチ回路Ｓ／Ｌ１のノードＮ１を“Ｌ”、ノードＮ３を“Ｈ”に設定しておく必要がある。
【００８９】
上記各実施の形態において、測定できるメモリセルの閾値電圧の範囲は、バックゲートバイアス効果を含めて閾値電圧が−Ｖｓ（Ｖｓは過消去検知リード時のソース線電位）以上である。例えばＶｓが３．３Ｖとすると、メモリセルの閾値電圧が−３．３Ｖ以下の場合、ビット線の電位は３．３Ｖとなる。したがって、電圧Ｖｓを電源電圧よりも高い、例えば６Ｖとすれば、電源電圧よりも高い絶対値の閾値電圧を読むことができる。但し、この場合、選択するメモリセルと直列接続されたメモリセルのゲートの電圧Ｖreadは、例えば７Ｖであるのが望ましい。このように、電圧を設定することにより、閾値電圧分だけ降下することなくソース電位、例えば６Ｖを転送できる。
【００９０】
さらに、ソース線の電位Ｖｓを電源電圧Ｖccとし、電源電圧Ｖccを高くすれば、低い閾値電圧も読み出すことができる。例えば、チップ試験時にＶccを高くすれば、低い閾値電圧も読み出すことができる。
【００９１】
また、過消去検知リード、ソフト書き込み後に、ソフト書き込みしたメモリセルが書き込まれ過ぎていないかを調べてもよい。図２３は、ソフト書き込み後のベリファイ動作を示しており、図１０と同一部分には同一符号を付す。
【００９２】
図２３において、過消去検知リードにより過消去を検知されたメモリセルに対してソフト書き込みを行う（ＳＴ４〜ＳＴ７）。ソフト書き込み終了後、消去ベリファイリードを行い、閾値電圧が高くなり過ぎていないかどうかを検知する（ＳＴ７〜ＳＴ３）。この結果、ソフト書き込みにより閾値電圧が高くなり過ぎている場合には、再び消去を行う（ＳＴ１）。消去ベリファイリードをパスしたメモリセルはその後、過消去検知リードを行う（ＳＴ４）。
【００９３】
図２３のように動作させれば、消去状態の閾値電圧を、所望の上限値と下限値の間に設定することができる。
【００９４】
上記実施例ではビット線電位をノードＮ４に転送した後、電圧Ｖsen を変化させることによりノードＮ４の電位を変化させる。例えばメモリセルの閾値電圧が−２．５Ｖ以下であると、ビット線の電位は２．５Ｖ以上になる。図１２の時刻ｔcs2 に、電圧Ｖsen を１Ｖから０Ｖとすることにより、メモリセルの閾値電圧が−２．５Ｖ以下であるとノードＮ４の電位は１．５Ｖ以上になり、センス時にノードＮ１は“Ｈ”になる。時刻ｔcs2 における電圧Ｖsen の電位変化を変えることにより、センスアンプで検知するメモリセルの閾値レベルを変えることができる。例えば時刻ｔcs2 に電圧Ｖsen を０．５Ｖから０Ｖに変化させた場合、メモリセルの閾値電圧が−２Ｖ以下であると、ノードＮ４の電位は１．５Ｖ以上になり、センス時にノードＮｌは“Ｈ”になる。あるいは、時刻ｔcs2 に電圧Ｖsen を全く変化させない場合、メモリセルの閾値が−１．５Ｖ以下であるとノードＮ４の電位は１．５Ｖ以上になり、センス時にノードＮ１は“Ｈ”になる。このように、電圧Ｖsen をチップ内部あるいはチップ外部から変え得るようにすれば、負の閾値電圧を測定することができる。
【００９５】
また、読み出し時に電圧Ｖsen を変化させないで読むこともできる。図２４にこの場合のタイミングチャートを示す。図２４は、図４に示すビット線ＢＬＥに接続され、ワード線ＷＬ８で選択されるメモリセルの過消去検知リードを示している。センスアンプの回路構成は図１である。
【００９６】
先ず、時刻ｔct1 に選択ビット線ＢＬＥを０Ｖにする。過消去検知リード中、非選択ビット線ＢＬＯは電圧Ｖbl（例えばＶcc）を保つことにより、ビット線間のカップリングノイズを除去する。時刻ｔct2 に選択したワード線ＷＬ８を０Ｖ，非ワード線を電圧Ｖread、選択ゲートＳＧＳ，ＳＧＤを電圧Ｖreadにする。電圧Ｖreadは例えば電源電圧Ｖccに限らず４．５Ｖとしてもよいし、Ｖread＝Ｖccとしてもよい。また、メモリセルの閾値電圧が負であるため、電圧Ｖreadを例えば２Ｖ程度まで低くしても大きな読み出し電流を得ることができる。ソース線を電圧Ｖs （例えばＶcc）にする。
【００９７】
ここでは、電圧Ｖs がＶccの場合を例に取って説明する。選択ゲートの電圧を上げると、選択したメモリセルＭＣ４の閾値電圧に従って、ビット線にビット線の電位が設定される。電源電圧Ｖccを３Ｖとすると、（バックバイアス−３Ｖ時の）閾値電圧が例えば−１．５Ｖの場合、ビット線は１．５Ｖになる。読み出し時電圧Ｖsen は０Ｖである。また、時刻ｔct1 からｔct3 の間、CAPRSTが“Ｌ”であり、ノードＮ４はＶccにプリチャージされる。
【００９８】
その後、時刻ｔct3 においてCAPRSTが“Ｈ”になると、ノードＮ４はＶccでフローティングになる。信号BLSHFEはＶclamp （例えば２Ｖ）にする。過消去の場合、ビット線電位は１Ｖよりも大きいため、トランジスタＱＮＨ３はオフし、ノードＮ４はＶccを保つ。
【００９９】
一方、過消去でない場合、トランジスタＱＮＨ３はオンし、ノードＮ４はＶccから例えば１Ｖになる。このようにトランジスタＱＮＨ３のゲートをクランプすることにより、ノードＮ４はＶccまたは１Ｖ以下になり、センス動作時に大きな電位振幅を得ることができる。
【０１００】
時刻ｔct4 にノードＮ４の電位がノードＮｌに転送され、時刻ｔct5 にセンスされ、時刻ｔct6 にラッチされる。過消去したセルがあるか否かはノードＮｌ、Ｎ３の電位をＩＯ線に読み出して検知したり、あるいは一括検知用トランジスタＱＮＬ７を用いて検知してもよい。この場合、各カラムのトランジスタＱＮＬ７は並列接続されている。まず、ＩＤＥＴを例えばＶccにプリチャージしてフローティングにする。その後、１カラムでも過消去のセルがあると、そのノードＮ１が“Ｈ”になるため、IDETは０Ｖに放電され、過消去が検知される。
【０１０１】
上記実施例では例えばメモリセルの閾値電圧が−１Ｖ以下であるとセンスノードＮ４は電源電圧Ｖccになる。選択ワード線の電位を変えることにより、センスアンプで検知するメモリセルの閾値レベルを変えることができる。例えば図２４でワード線ＷＬ８の電位を０．５Ｖにすると、メモリセルの閾値電圧が−０．５Ｖ以下であるとノードＮ４の電位はＶccになり、センス時にノードＮｌは“Ｈ”になる。このように、選択ワード線の電位をチップ内部あるいはチップ外部から変え得るようにすれば、負の閾値電圧を測定することができる。
【０１０２】
上記実施例では過消去検知のために負の閾値電圧を測定する回路について説明したが、本発明の負の閾値電圧測定法はこれに限定されない。つまり、過消去検知のみならずメモリセルのエンデュランス試験等で負の閾値電圧を測定する場合にも本発明は有効である。
【０１０３】
尚、本発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限定されるものではなく、ＮＯＲ型、ＡＮＤ型(A.Nozoe : ISSCC, Digest of Technical Papers,1995)、ＤＩＮＯＲ型(S.Kobayashi : ISSCC, Digest of Technical Papers,1995)、Virtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technical Papers,1994) 等のいかなるメモリセルアレイにも適用可能である。
【０１０４】
さらに、本発明は、フラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などにも適用可能である。
【０１０５】
また、センスラッチ回路としては、３値のセンスアンプ兼ラッチ回路を用いたがこれに限定されるものではなく、３値以外のセンスアンプ兼ラッチ回路を用いることも可能である。
【０１０６】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１０７】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのデータを消去した後、過消去状態のセルの有無を検知し、過消去状態のセルが検知された場合、ソフト書き込みを行うことが可能となる。したがって、消去後のメモリセルの閾値電圧が所定の電圧以下に低下しないように制御できるため、誤書き込みを防止できる。
【図面の簡単な説明】
【図１】本発明のセンスアンプ兼ラッチ回路を示す回路図。
【図２】本発明のＮＡＮＤ型ＥＥＰＲＯＭセルの構成を示すものであり、同図（ａ）は平面図、同図（ｂ）は等価回路図。
【図３】図３（ａ）は図２（ａ）の３ａ−３ａ線に沿った断面図、図３（ｂ）は図２（ａ）の３ｂ−３ｂ線に沿った断面図。
【図４】本発明のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイを示す回路構成図。
【図５】本発明の半導体記憶装置の構成を示すブロック図。
【図６】本発明のデータ読み出し動作を説明するために示すタイミングチャート。
【図７】本発明のデータ書き込み動作を説明するために示すタイミングチャート。
【図８】本発明の消去動作を説明するために示すタイミングチャート。
【図９】本発明の消去ベリファイ読み出し動作を説明するために示すタイミングチャート。
【図１０】本発明の消去動作を説明する図。
【図１１】本発明の過消去検知リードを説明する図。
【図１２】メモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図１３】メモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図１４】ソフト書き込みを説明するために示すタイミングチャート。
【図１５】本発明の消去動作を説明する図。
【図１６】本発明の第２の実施の形態を示すものであり、過消去検知リードを説明する図。
【図１７】本発明の第３の実施の形態を示すものであり、過消去検知リードおよびソフト書き込みを説明する図。
【図１８】本発明の第４の実施の形態を示すものであり、過消去検知リードおよびソフト書き込みの動作を説明する図。
【図１９】本発明の第４の実施の形態を示す回路図。
【図２０】ビット線ＢＬＯとワード線ＷＬ８で選択されるメモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図２１】ビット線ＢＬＥとワード線ＷＬ７で選択されるメモリセルの過消去検知リードを説明するために示すタイミングチャート。
【図２２】ソフト書き込みの他の例を示すタイミングチャート。
【図２３】消去動作の他の例を説明する図。
【図２４】この発明の変形例を示すタイミングチャート。
【符号の説明】
２…メモリセルアレイ、３…ローデコーダ、４…センスアンプ兼ラッチ回路、１０…カラムデコーダ、１１…制御部、１２…プリチャージ回路、ＢＬＥ、ＢＬＯ…ビット線、ＷＬ１〜ＷＬ８…ワード線、Ｓ／Ｌ１、Ｓ／Ｌ２…第１、第２のセンスラッチ回路、Ｉ１〜Ｉ４…インバータ回路、ＭＣ１〜ＭＣ４…メモリセル。
Claims (5)
- メモリセルが複数個ずつ直列接続されたＮＡＮＤ型メモリセルを含むメモリセル部と、
前記メモリセルのデータを消去する消去手段と、
前記消去手段による消去後、前記メモリセルが過剰に消去されているかを調べる過消去検知手段と、
前記ＮＡＮＤ型メモリセルの一端に接続された第１の信号線と、
前記ＮＡＮＤ型メモリセルの他端に接続された第２の信号線と、
前記第１の信号線に接続され、前記メモリセルの閾値電圧を読み出す読み出し手段と、
を具備し、
前記読み出し手段は、
前記第１の信号線と第１のノードを接続する第１のスイッチと、
前記第１のノードの電位を検出するセンスアンプと、
一端が第１のノードに接続され、他端が第２のノードに接続されたキャパシタとを具備し、
前記第１のスイッチを介して前記第１の信号線の電位を第１のノードに取り込み、その後、前記第１のスイッチをオフした後に第２のノードの電位を変化させて第１のノードの電位を変化させ、さらにその後、センスアンプで第１のノードの電位をセンスすることを特徴とする半導体記憶装置。 - 上記変化後の第１のノードの電位に基づいて過剰に消去されていると判断されたメモリセルに対しては、弱い書き込みを行うソフト書き込み手段をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
- 前記センスアンプの出力端にゲートが接続され、前記センスアンプにより過剰に消去されたメモリセルが検知された場合信号を出力するトランジスタをさらに具備することを特徴とする請求項１、または請求項２記載の半導体記憶装置。
- 上記第２のノードの電位を上記変化後の第１ノードの電圧がメモリセルの消去状態をセンスアンプで検出できる電位となるように変化させることを特徴とする請求項１記載の半導体記憶装置。
- 読出し動作中に第２の信号線の電位が第１の信号線の電位よりも高い電位にセットされて、第１の信号線にワード線の電位からメモリセルの閾値電圧を引いた電圧が表われることを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003178556A JP3961989B2 (ja) | 2003-06-23 | 2003-06-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003178556A JP3961989B2 (ja) | 2003-06-23 | 2003-06-23 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22492297A Division JP3576763B2 (ja) | 1997-05-14 | 1997-08-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004030897A JP2004030897A (ja) | 2004-01-29 |
| JP3961989B2 true JP3961989B2 (ja) | 2007-08-22 |
Family
ID=31185436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003178556A Expired - Fee Related JP3961989B2 (ja) | 2003-06-23 | 2003-06-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3961989B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009889B2 (en) * | 2004-05-28 | 2006-03-07 | Sandisk Corporation | Comprehensive erase verification for non-volatile memory |
| JP4791812B2 (ja) * | 2005-12-07 | 2011-10-12 | 株式会社東芝 | 不揮発性半導体装置 |
| US7529131B2 (en) | 2005-11-11 | 2009-05-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| JP2010086623A (ja) * | 2008-10-01 | 2010-04-15 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP2015053098A (ja) | 2013-09-09 | 2015-03-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2003
- 2003-06-23 JP JP2003178556A patent/JP3961989B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004030897A (ja) | 2004-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6026025A (en) | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller | |
| KR0169412B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| US6307807B1 (en) | Nonvolatile semiconductor memory | |
| US6594178B2 (en) | Method for optimizing distribution profile of cell threshold voltages in NAND-type flash memory device | |
| JP3859912B2 (ja) | 不揮発性半導体記憶装置 | |
| US9042183B2 (en) | Non-volatile semiconductor memory device having non-volatile memory array | |
| US7251161B2 (en) | Semiconductor device and method of controlling said semiconductor device | |
| TWI543171B (zh) | 反及型快閃記憶體的讀出方法及反及型快閃記憶體 | |
| JP2008140488A (ja) | 半導体記憶装置 | |
| KR19980071697A (ko) | 불휘발성 반도체 기억 장치. | |
| JP3576763B2 (ja) | 半導体記憶装置 | |
| JP2007305204A (ja) | 不揮発性半導体記憶装置 | |
| JP3637211B2 (ja) | 半導体記憶装置 | |
| US9870828B2 (en) | Non-volatile semiconductor memory and erasing method thereof | |
| JP4398986B2 (ja) | 電圧バイアス回路 | |
| JP2005500636A (ja) | 高い列リークの存在下にあるｎｏｒフラッシュメモリセル用の正確な検証装置および方法 | |
| JP3624098B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3961989B2 (ja) | 半導体記憶装置 | |
| JP3993581B2 (ja) | 半導体記憶装置 | |
| JP2004047094A (ja) | 不揮発性半導体記憶装置 | |
| JP4273558B2 (ja) | 不揮発性半導体記憶装置およびその消去ベリファイ方法 | |
| JP2005100625A (ja) | 不揮発性半導体記憶装置 | |
| JP3859975B2 (ja) | 不揮発性メモリ | |
| JP3993582B2 (ja) | 電圧バイアス回路 | |
| JPH1186573A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060828 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070208 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070517 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |