JP3859975B2 - 不揮発性メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ、特に、消去時間またはソフトライト時間を短縮することができる不揮発性メモリに関する。
【０００２】
【従来の技術】
従来の不揮発性メモリの構造を図５に示す。
【０００３】
図５に示す不揮発性メモリ１００は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１０１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１０２と、電圧ＶＰＷを供給するＶＰＷ供給回路１０３と、ＶＰＷ供給回路１０３から電圧ＶＰＷを供給される書込回路１０４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１０５と、第一のビット線Ｂ１と書込回路１０４とセンスアンプ１０５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１０４とセンスアンプ１０５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１０６と、から構成されている。
【０００４】
ここで、電圧ＶＰＭとしては、本不揮発性メモリの動作に応じて、１Ｖから１０Ｖまでの間の電圧が供給されるものとし、負電圧ＶＮＥＧとしては、−３Ｖが供給されるものとする。電圧ＶＰＷとしては、６Ｖの電圧が供給されるものとする。また、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４の各々は、第一または第二のワード線Ｗ１またはＷ２に接続するコントロールゲートと電荷を蓄積するためのフローティングゲートとの２層ゲートを有する不揮発性メモリであるものとする。
【０００５】
図２は、不揮発性メモリにおけるメモリセルのデータ消去及び過消去救済のためのソフトライト動作における一般的な過程を示すフローチャートである。以下、図２を参照して、図５に示した不揮発性メモリ１００におけるメモリセルのデータ消去及び過消去救済のためのソフトライト動作について説明する。
【０００６】
まず、各メモリセルに記憶されているデータ消去の動作を行う（ステップ１００）。
【０００７】
消去動作時における第一及び第二のワード線Ｗ１及びＷ２の電位は０Ｖとする。Ｙデコーダ１０２から出力される第一及び第二の出力信号Ｙ１及びＹ２の電位は０Ｖとし、第一及び第二のＮチャネルトランジスタＮ１及びＮ２をオフさせ、第一及び第二のビット線Ｂ１及びＢ２はオープンとする。ソース線Ｓ１には、消去回路１０６から１０Ｖの電圧が供給される。
【０００８】
以上の条件の下で、各メモリセルのフローティングゲートに蓄積された電荷を引き抜くことにより、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のデータ消去が行われる。
【０００９】
次に、消去ベリファイを行う（ステップ１１０）。
【００１０】
消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００１１】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にセンスアンプ１０５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００１２】
また、ソース線Ｓ１の電位は０Ｖとする。
【００１３】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１０５で検出する。電流が検出されれば、第一のメモリセルＭＣ１は消去されているものとして（ステップ１１０のＯＫ）、次のメモリセルＭＣ２乃至ＭＣ４の消去ベリファイを順次行う。
【００１４】
電流が検出されない場合には（ステップ１１０のＮＧ）、消去動作を再度行う。
【００１５】
全てのメモリセルＭＣ１乃至ＭＣ４の消去が確認されると、次に、過消去ベリファイを行う（ステップ１２０）。
【００１６】
過消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００１７】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１０５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００１８】
また、ソース線Ｓ１は０Ｖとする。
【００１９】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１０５で検出する。電流が検出されれば、第一のメモリセルＭＣ１は過消去であるものとして（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１に対してソフトライトを行う（ステップ１３０）。
【００２０】
電流が検出されない場合には、次のメモリセルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。過消去セルを検出した場合には、そのメモリセルに対してソフトライトを行う（ステップ１３０）。
【００２１】
例えば、第一のメモリセルＭＣ１が過消去である場合（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが−２Ｖである場合）には、第一のワード線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワード線Ｗ２には負電圧ＶＮＥＧとしての−３Ｖを印加する。
【００２２】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１には書込回路１０４を介して電圧ＶＰＷとしての６Ｖを印加し、第二のビット線Ｂ２はオープンとする。また、ソース線Ｓ１の電位は０Ｖとする。
【００２３】
これにより、第一のメモリセルＭＣ１はソフトライトされ、過消去ベリファイ（ステップ１４０）において過消去状態でないと判定される（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが１Ｖである場合）までソフトライトを繰り返す（ステップ１４０のＮＧ）。
【００２４】
過消去ベリファイが終了すると（ステップ１４０のＯＫ）、再度、消去ベリファイが行われる（ステップ１５０）。
【００２５】
【発明が解決しようとする課題】
過消去ベリファイ（ステップ１４０）において過消去状態でないと判定されるまでソフトライトを繰り返す場合、非選択状態である第二のメモリセルＭＣ２のコントロールゲートには−３Ｖ、ドレインには６Ｖが印加されている。すなわち、第二のメモリセルＭＣ２のコントロールゲートとドレイン間には高電界（９Ｖ）が印加されるため、ドレインディスターブ耐性が低い場合、コントロールゲートとドレイン間の電界により、フローティングゲートに蓄積された電荷量が変動し、第二のメモリセルＭＣ２のしきい値電圧ＶＴＭが変動する。
【００２６】
しきい値電圧ＶＴＭが高くなると追加消去が必要になり、しきい値電圧ＶＴＭが低くなると過消去となるため、ソフトライトが必要となる。
【００２７】
更に、過消去ベリファイにおいて、一度、過消去ではないと判定されたメモリセルが、他のメモリセルのソフトライト時に電圧しきい値ＶＴＭが変動し、過消去になると、もはや過消去救済は不可能となる。これは、一旦、過消去ベリファイをパスすると、再度、同一のメモリセルに対しては過消去ベリファイを行わないためである。
【００２８】
ドレインディスターブを弱めるためには、非選択ワード線に印加する電圧を極力高くする必要があるが、非選択ワード線に接続されているメモリセルのＶＴＭがオンすると、配線抵抗等により電圧ＶＰＷおよびビット線の電圧降下が起きるため、選択されたメモリセルのドレイン電圧が低くなり、ソフトライト時間が長くなる。あるいは、場合によっては、ソフトライト自体が不可能になる。
【００２９】
従って、非選択状態の全てのメモリセルがオフするように、非選択ワード線には予め十分低い電圧、すなわち、全てのメモリセルのしきい値電圧ＶＴＭ以下の電圧を印加しなければならず、結果として、ソフトライト時には、非選択のメモリセルのコントロールゲートとドレイン間に常に高電界が印加される。
【００３０】
本発明は、以上のような問題点に鑑みてなされたものであり、過消去救済を目的としたソフトライトを行う場合のメモリセルのドレインディスターブによるしきい値の変動を抑え、再消去または再ソフトライト回数を削減し、ひいては、消去時間またはソフトライト時間を短縮することができる不揮発性メモリを提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明に係る不揮発性メモリは、複数のメモリセルと、前記複数のメモリセルの各々に接続されているワード線及びビット線と、選択されたメモリセルに書込を行う書込回路と、前記ワード線に選択電圧または非選択電圧を供給する第１のデコーダと、第１の電圧値を有する第１の負電圧、または、前記第１の負電圧より低い第２の電圧値を有する第２の負電圧、を前記第１のデコーダの前記非選択電圧として供給する負電圧制御回路と、前記書込回路に供給される電圧を検出して、検出した電圧に応じた検出信号を出力する電圧検出回路であって、前記書込回路への供給電圧が所定の値以下に降下した場合には、前記負電圧制御回路に前記第２の負電圧を選択させる前記検出信号を供給し、前記供給電圧が前記所定の値以下でない場合には、前記第１の負電圧を選択させる前記検出信号を供給する電圧検出回路と、を備えることを特徴としている。
【００３２】
また、本発明に係る不揮発性メモリにおいては、前記負電圧制御回路は、前記第１の負電圧を前記第１のデコーダに供給した後に、前記前記第２の負電圧を選択させる前記検出信号を受けて、前記第１の負電圧に代えて、前記第２の負電圧を選択し、前記第１のデコーダの前記非選択電圧として供給することも好ましい。
【００３３】
また、本発明に係る不揮発性メモリは、複数のメモリセルと、前記複数のメモリセルの各々に接続されているワード線及びビット線と、選択されたメモリセルに書込を行う書込回路と、前記ワード線に選択電圧または非選択電圧を供給する第１のデコーダと、前記ビット線から一のビット線を選択する選択信号を出力する第２のデコーダと、第１の電圧値を有する第１の負電圧、または、前記第１の負電圧より低い第２の電圧値を有する第２の負電圧、を前記第１のデコーダの前記非選択電圧として供給する負電圧制御回路と、前記選択信号により選択されたビット線の電圧を検出し、前記検出した電圧に応じたビット線電圧検出信号を出力するビット線電圧検出回路であって、前記選択されたビット線の電圧が所定の値以下に降下した場合には、前記負電圧制御回路に前記第２の負電圧を選択させる前記ビット線電圧検出信号を供給し、前記選択されたビット線の電圧が前記所定の値以下でない場合には、前記第１の負電圧を選択させる前記ビット線電圧検出信号を供給するビット線電圧検出回路と、を備えることを特徴としている。
【００３４】
また、本発明に係る不揮発性メモリにおいては、更に第１のビット線と前記書込回路とに接続され、前記第２のデコーダからの第１の出力信号をゲート入力としてオン、オフする第１のトランジスタと、第２のビット線と前記書き込み回路とに接続され、前記第２のデコーダからの第２の出力信号をゲート入力としてオン、オフする第２のトランジスタとを備え、前記ビット線電圧検出回路は、前記第１又は前記第２のトランジスタのオンした方のビット線の電圧を選択することも好ましい。
【００３５】
また、本発明に係る不揮発性メモリにおいては、前記負電圧制御回路は、前記第１の負電圧を前記第１のデコーダに供給した後に、前記前記第２の負電圧を選択させる前記ビット線電圧検出信号を受けて、前記第１の負電圧に代えて、前記第２の負電圧を選択し、前記第１のデコーダの前記非選択電圧として供給することも好ましい。
【００３６】
また、本発明に係る不揮発性メモリにおいては、前記書込回路に供給される電圧は、メモリセルの過消去救済のためのソフトライトを行う際の電圧であることが好ましい。
【００３７】
また、本発明に係る不揮発性メモリにおいては、前記第１の負電圧、前記第２の負電圧は、所定の負電源の電位を複数の抵抗素子により分割して得るものであってもよい。
【００４７】
【発明の実施の形態】
本発明に係る不揮発性メモリの第１の実施形態を図１に示す。
【００４８】
本実施形態に係る不揮発性メモリ１０は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを供給される書込回路１４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１５と、第一のビット線Ｂ１と書込回路１４とセンスアンプ１５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１４とセンスアンプ１５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１６と、電圧ＶＰＷを検出し、検出した電圧ＶＰＷに応じた電圧検出信号ＰＷＬＶを出力するＶＰＷ電圧検出回路１７と、第二及び第三の負電圧としてのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検出信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮＥＧ２の一方を選択し、選択した負電圧ＶＮＥＧ１またはＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に供給するＶＮＥＧ制御回路１８と、から構成されている。
【００４９】
ここで、電圧ＶＰＭとしては、本不揮発性メモリ１０の動作に応じて、１Ｖから１０Ｖまでの電圧が供給されるものとし、負電圧ＶＮＥＧ１及びＶＮＥＧ２としては各々−１Ｖ及び−３Ｖが供給されるものとする。
【００５０】
また、電圧ＶＰＷとしては６Ｖの電圧が供給されるものとする。
【００５１】
また、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４は、第一または第二のワード線Ｗ１、Ｗ２に接続するコントロールゲートおよび電荷を蓄積するためのフローティングゲートを有する２層ゲートの不揮発性メモリであるものとする。
【００５２】
次に、本実施形態に係る不揮発性メモリセル１０の消去および過消去救済のためのソフトライト動作について、図２のフローチャートを用いて説明する。
【００５３】
まず、各メモリセルにおいて記憶されているデータの消去動作（ステップ１００）を行う。
【００５４】
消去動作時においては、第一及び第二のワード線Ｗ１及びＷ２の電位は０Ｖとする。第一及び第二の出力信号Ｙ１及びＹ２は０Ｖとし、第一及び第二のＮチャネルトランジスタＮ１及びＮ２をオフさせ、第一及び第二のビット線Ｂ１及びＢ２はオープンとする。ソース線Ｓ１には、消去回路１６から１０Ｖの電圧を供給する。これにより、各メモリセルのフローティングゲートに蓄積された電荷が引き抜かれ、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４の消去が行われる。
【００５５】
次に、消去ベリファイを行う（ステップ１１０）。
【００５６】
消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００５７】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にセンスアンプ１５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００５８】
また、ソース線Ｓ１の電位は０Ｖとする。
【００５９】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１５で検出する。電流が検出されれば、第一のメモリセルＭＣ１のデータは消去されているものとして（ステップ１１０のＯＫ）、次のメモリセルＭＣ２乃至ＭＣ４の消去ベリファイを順次行う。
【００６０】
電流が検出されない場合には（ステップ１１０のＮＧ）、消去動作を再度行う。
【００６１】
全てのメモリセルＭＣ１乃至ＭＣ４のデータ消去が確認されると、次に、過消去ベリファイを行う（ステップ１２０）。
【００６２】
過消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００６３】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００６４】
また、ソース線Ｓ１は０Ｖとする。
【００６５】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１５で検出する。電流が検出されれば、第一のメモリセルＭＣ１は過消去であるものとして（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１に対してソフトライトを行う（ステップ１３０）。
【００６６】
電流が検出されない場合には、次のメモリセルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。過消去セルを検出した場合には、そのメモリセルに対してソフトライトを行う（ステップ１３０）。
【００６７】
例えば、第一のメモリセルＭＣ１が過消去である場合（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが−２Ｖである場合）には、第一のワード線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワード線Ｗ２には、ＶＮＥＧ制御回路１８を介して、負電圧ＶＮＥＧとして負電圧ＶＮＥＧ１の−１Ｖを印加する。
【００６８】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１には書込回路１４を介して電圧ＶＰＷとしての６Ｖを印加し、第二のビット線Ｂ２はオープンとする。また、ソース線Ｓ１の電位は０Ｖとする。
【００６９】
これにより、第一のメモリセルＭＣ１のソフトライト（ステップ１３０）を行い、過消去ベリファイ（ステップ１４０）において過消去状態でないと判定される（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが１Ｖである場合）までソフトライトを繰り返す（ステップ１４０のＮＧ）。
【００７０】
ここで、非選択状態である第二のメモリセルＭＣ２におけるコントロールゲートの電圧は−１Ｖであるため、コントロールゲートとドレインとの間の電界は、従来のように−３Ｖの電圧を一律に印加する場合に比べ、低く設定される。
【００７１】
また、非選択である第二のメモリセルＭＣ２のしきい値ＶＴＭが−１Ｖより低いために、第二のワード線Ｗ２の電位が−１Ｖではオンしてしまい、電圧ＶＰＷが電圧降下する場合は、ＶＮＥＧ制御回路１７を介して、負電圧ＶＮＥＧとして負電圧ＶＮＥＧ２の−３Ｖを供給し、ソフトライトを継続する。
【００７２】
このように、非選択のメモリセルのしきい値ＶＴＭが負電圧ＶＮＥＧ１より高い場合は、負電圧ＶＮＥＧ１の電圧である−１Ｖが、非選択のメモリセルのしきい値ＶＴＭが負電圧ＶＮＥＧ１より低い場合は、負電圧ＶＮＥＧ２の電圧である−３Ｖが選択的に非選択のワード線に印加される。これにより、一律に−３Ｖの電圧を印加する場合に比べ、コントロールゲートとドレインとの間に高電界が発生する期間を少なくすることができる。
【００７３】
過消去ベリファイが終了すると（ステップ１４０のＯＫ）、再度、消去ベリファイが行われる（ステップ１５０）。
【００７４】
以上のように、本実施形態に係る不揮発性メモリにおいては、過消去救済を目的としたソフトライトを行う場合の非選択ワード線に印加される負電圧を、非選択のメモリセルのしきい値電圧ＶＴＭに応じて切り換える。これにより、ドレインディスターブを最小限とし、ソフトライト時における非選択メモリセルのドレインディスターブによるしきい値電圧ＶＴＭの変動を抑え、再消去もしくは再ソフトライト回数を削減し、消去時間もしくはソフトライト時間を短縮することができる。
【００７５】
本発明に係る不揮発性メモリの第２の実施形態を図３に示す。
【００７６】
本実施形態に係る不揮発性メモリ２０は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを供給される書込回路１４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１５と、第一のビット線Ｂ１と書込回路１４とセンスアンプ１５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１４とセンスアンプ１５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１６と、第一のビット線Ｂ１に接続され、Ｙデコーダ１２からの第一の出力信号Ｙ１をゲート入力とする第三のトランジスタＮ３と、第二のビット線Ｂ２に接続され、Ｙデコーダ１２からの第二の出力信号Ｙ２をゲート入力とする第四のトランジスタＮ４と、第三及び第四のトランジスタＮ３及びＮ４に接続されている信号線ＶＢＩＴと、信号線ＶＢＩＴにおける電圧を検出し、その電圧に応じた電圧検出信号ＰＷＬＶを出力するビット電圧検出回路２１と、第二及び第三の負電圧としてのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検出信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮＥＧ２の一方を選択し、選択した負電圧ＶＮＥＧ１またはＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に供給するＶＮＥＧ制御回路１８と、から構成されている。
【００７７】
なお、図３において、図１に示した第１の実施形態と同一または均等の構成要素には図１と同一の符号が付されている。
【００７８】
本実施形態に係る不揮発性メモリ２０は、第１の実施形態に係る不揮発性メモリ１０と比較して、第三のＮチャネルトランジスタＮ３と第四のＮチャネルトランジスタＮ４と信号線ＶＢＩＴとをさらに備えており、また、ＶＰＷ電圧検出回路１８に代えてビット電圧検出回路２１を備えている。
【００７９】
次に、本実施形態に係る不揮発性メモリ２０の動作について説明する。
【００８０】
本実施形態に係る不揮発性メモリセル２０の消去および過消去救済のためのソフトライト動作は、以下の点を除いて、第１の実施形態に係る不揮発性メモリ１０と同一である。
【００８１】
本実施形態においては、ソフトライト時において、選択された第一のビット線Ｂ１に接続されている第三のＮチャネルトランジスタＮ３または第二のビット線Ｂ２に接続されている第四のＮチャネルトランジスタＮ４をオンさせ、第一または第二のビット線Ｂ１またはＢ２の電圧を信号線ＶＢＩＴに供給する。
【００８２】
例えば、第一のメモリセルＭＣ１をソフトライトする場合、Ｙデコーダ１２からの第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとなるため、第三のＮチャネルトランジスタＮ３はオン、第四のＮチャネルトランジスタＮ４はオフとなり、第一のビット線Ｂ１に供給される電圧が信号線ＶＢＩＴに供給される。
【００８３】
ビット電圧検出回路２１は、この信号線ＶＢＩＴの電位を検出し、Ｘデコーダ１１に供給する負電圧ＶＮＥＧを第一及び第二の負電圧ＶＮＥＧ１及びＶＮＥＧ２の何れかに切り換えることにより、非選択ワード線に印加される負電圧値を最適化する。
【００８４】
本実施形態に係る不揮発性メモリ２０によっても第一の実施形態に係る不揮発性メモリ１０と同一の効果を得ることができる。
【００８５】
本発明に係る不揮発性メモリの第３の実施形態を図４に示す。
【００８６】
本実施形態に係る不揮発性メモリ３０は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを供給される書込回路１４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１５と、第一のビット線Ｂ１と書込回路１４とセンスアンプ１５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１４とセンスアンプ１５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１６と、電圧ＶＰＷを検出し、検出した電圧ＶＰＷに応じた第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２を出力するＶＰＷ電圧検出回路３１と、第二の負電圧ＶＮＥＧ０と接地電圧ＧＮＤとの間に直列に接続された第一、第二及び第三の抵抗素子Ｒ１、Ｒ２及びＲ３と、第二及び第三の抵抗素子Ｒ２及びＲ３の接続点ＶＢとＸデコーダ１１とに接続され、第一の電圧検出信号ＰＷＬＶ１をゲート入力とする第三のトランジスタＮ５と、第一及び第二の抵抗素子Ｒ１及びＲ２の接続点ＶＡとＸデコーダ１１とに接続され、第二の電圧検出信号ＰＷＬＶ２をゲート入力とする第四のトランジスタＮ６と、から構成されている。
【００８７】
なお、図４において、図１に示した第１の実施形態と同一または均等の構成要素には図１と同一の符号が付されている。
【００８８】
本実施形態に係る不揮発性メモリ３０においては、第１の実施形態に係る不揮発性メモリ１０と比較して、電圧検出信号ＰＷＬＶを発信するＶＰＷ電圧検出回路１７に代えて、第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２を発信するＶＰＷ電圧検出回路３１を備えており、また、ＶＮＥＧ制御回路１８に代えて、第一乃至第三の抵抗素子Ｒ１乃至Ｒ３と第三のトランジスタＮ５と第四のトランジスタＮ６とを備えている。
【００８９】
次に、本実施形態に係る不揮発性メモリ３０の動作について説明する。
【００９０】
本実施形態に係る不揮発性メモリセル３０の消去および過消去救済のためのソフトライト動作は、以下の点を除いて、第１の実施形態に係る不揮発性メモリ１０と同一である。
【００９１】
第二の負電源ＶＮＥＧ０としては−５Ｖが供給されているものとし、第一乃至第三の抵抗素子Ｒ１乃至Ｒ３の抵抗値は、接続点ＶＡ及びＶＢの電位が各々−３Ｖ及び−１Ｖになるように、設定されているものとする。
【００９２】
また、第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２は、ソフトライト時の初期および電圧ＶＰＷが５．５Ｖ以上の場合にはそれぞれハイレベル及びロウレベルを出力し、電圧ＶＰＷが５．５Ｖ未満の場合にはそれぞれロウレベル及びハイレベルを出力するものとする。
【００９３】
本実施形態に係る不揮発性メモリ３０においては、ソフトライト時に、先ず、第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれハイレベル及びロウレベルとし、第三及び第四のＮチャネルトランジスタＮ５及びＮ６をそれぞれオン、オフさせる。
【００９４】
これにより、Ｘデコーダ１１には、負電圧ＶＮＥＧとして、接点ＶＢの電圧である−１Ｖが供給される。この負電圧ＶＮＥＧとしての−１Ｖが非選択ワード線に印加されるが、この場合、電圧ＶＰＷが５．５Ｖ未満であれば、ＶＰＷ電圧検出回路３１は第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれロウレベル、ハイレベルに切り換え、第三及び第四のＮチャネルトランジスタＮ５、Ｎ６をそれぞれオフ、オンさせる。この結果、負電圧ＶＮＥＧとして接点ＶＡの電圧である−３ＶがＸデコーダ１１に供給される。
【００９５】
本実施形態に係る不揮発性メモリ３０によっても第一の実施形態に係る不揮発性メモリ１０と同一の効果を得ることができる。
【００９６】
【発明の効果】
以上のように、本発明に係る不揮発性メモリによれば、過消去救済を目的としたソフトライトを行う場合、非選択ワード線に印加される負電圧は非選択のメモリセルのしきい値電圧に応じて切り換えられる。これにより、ドレインディスターブを最小限とし、ソフトライト時における非選択メモリセルのドレインディスターブによるしきい値電圧の変動を抑え、再消去または再ソフトライト回数を削減し、消去時間またはソフトライト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る不揮発性メモリのブロック図である。
【図２】不揮発性メモリの動作を示すフローチャートである。
【図３】本発明の第二の実施形態に係る不揮発性メモリのブロック図である。
【図４】本発明の第三の実施形態に係る不揮発性メモリのブロック図である。
【図５】従来の不揮発性メモリのブロック図である。
【符号の説明】
１０ 第一の実施形態に係る不揮発性メモリ
１１ Ｘデコーダ
１２ Ｙデコーダ
１３ ＶＰＷ供給回路
１４ 書込回路
１５ センスアンプ
１６ 消去回路
１７ ＶＰＷ電圧検出回路
１８ ＶＮＥＧ制御回路
２１ ビット電圧検出回路
３１ ＶＰＷ電圧検出回路
【発明の属する技術分野】
本発明は、不揮発性メモリ、特に、消去時間またはソフトライト時間を短縮することができる不揮発性メモリに関する。
【０００２】
【従来の技術】
従来の不揮発性メモリの構造を図５に示す。
【０００３】
図５に示す不揮発性メモリ１００は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１０１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１０２と、電圧ＶＰＷを供給するＶＰＷ供給回路１０３と、ＶＰＷ供給回路１０３から電圧ＶＰＷを供給される書込回路１０４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１０５と、第一のビット線Ｂ１と書込回路１０４とセンスアンプ１０５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１０４とセンスアンプ１０５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１０６と、から構成されている。
【０００４】
ここで、電圧ＶＰＭとしては、本不揮発性メモリの動作に応じて、１Ｖから１０Ｖまでの間の電圧が供給されるものとし、負電圧ＶＮＥＧとしては、−３Ｖが供給されるものとする。電圧ＶＰＷとしては、６Ｖの電圧が供給されるものとする。また、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４の各々は、第一または第二のワード線Ｗ１またはＷ２に接続するコントロールゲートと電荷を蓄積するためのフローティングゲートとの２層ゲートを有する不揮発性メモリであるものとする。
【０００５】
図２は、不揮発性メモリにおけるメモリセルのデータ消去及び過消去救済のためのソフトライト動作における一般的な過程を示すフローチャートである。以下、図２を参照して、図５に示した不揮発性メモリ１００におけるメモリセルのデータ消去及び過消去救済のためのソフトライト動作について説明する。
【０００６】
まず、各メモリセルに記憶されているデータ消去の動作を行う（ステップ１００）。
【０００７】
消去動作時における第一及び第二のワード線Ｗ１及びＷ２の電位は０Ｖとする。Ｙデコーダ１０２から出力される第一及び第二の出力信号Ｙ１及びＹ２の電位は０Ｖとし、第一及び第二のＮチャネルトランジスタＮ１及びＮ２をオフさせ、第一及び第二のビット線Ｂ１及びＢ２はオープンとする。ソース線Ｓ１には、消去回路１０６から１０Ｖの電圧が供給される。
【０００８】
以上の条件の下で、各メモリセルのフローティングゲートに蓄積された電荷を引き抜くことにより、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のデータ消去が行われる。
【０００９】
次に、消去ベリファイを行う（ステップ１１０）。
【００１０】
消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００１１】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にセンスアンプ１０５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００１２】
また、ソース線Ｓ１の電位は０Ｖとする。
【００１３】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１０５で検出する。電流が検出されれば、第一のメモリセルＭＣ１は消去されているものとして（ステップ１１０のＯＫ）、次のメモリセルＭＣ２乃至ＭＣ４の消去ベリファイを順次行う。
【００１４】
電流が検出されない場合には（ステップ１１０のＮＧ）、消去動作を再度行う。
【００１５】
全てのメモリセルＭＣ１乃至ＭＣ４の消去が確認されると、次に、過消去ベリファイを行う（ステップ１２０）。
【００１６】
過消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００１７】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１０５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００１８】
また、ソース線Ｓ１は０Ｖとする。
【００１９】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１０５で検出する。電流が検出されれば、第一のメモリセルＭＣ１は過消去であるものとして（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１に対してソフトライトを行う（ステップ１３０）。
【００２０】
電流が検出されない場合には、次のメモリセルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。過消去セルを検出した場合には、そのメモリセルに対してソフトライトを行う（ステップ１３０）。
【００２１】
例えば、第一のメモリセルＭＣ１が過消去である場合（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが−２Ｖである場合）には、第一のワード線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワード線Ｗ２には負電圧ＶＮＥＧとしての−３Ｖを印加する。
【００２２】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１には書込回路１０４を介して電圧ＶＰＷとしての６Ｖを印加し、第二のビット線Ｂ２はオープンとする。また、ソース線Ｓ１の電位は０Ｖとする。
【００２３】
これにより、第一のメモリセルＭＣ１はソフトライトされ、過消去ベリファイ（ステップ１４０）において過消去状態でないと判定される（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが１Ｖである場合）までソフトライトを繰り返す（ステップ１４０のＮＧ）。
【００２４】
過消去ベリファイが終了すると（ステップ１４０のＯＫ）、再度、消去ベリファイが行われる（ステップ１５０）。
【００２５】
【発明が解決しようとする課題】
過消去ベリファイ（ステップ１４０）において過消去状態でないと判定されるまでソフトライトを繰り返す場合、非選択状態である第二のメモリセルＭＣ２のコントロールゲートには−３Ｖ、ドレインには６Ｖが印加されている。すなわち、第二のメモリセルＭＣ２のコントロールゲートとドレイン間には高電界（９Ｖ）が印加されるため、ドレインディスターブ耐性が低い場合、コントロールゲートとドレイン間の電界により、フローティングゲートに蓄積された電荷量が変動し、第二のメモリセルＭＣ２のしきい値電圧ＶＴＭが変動する。
【００２６】
しきい値電圧ＶＴＭが高くなると追加消去が必要になり、しきい値電圧ＶＴＭが低くなると過消去となるため、ソフトライトが必要となる。
【００２７】
更に、過消去ベリファイにおいて、一度、過消去ではないと判定されたメモリセルが、他のメモリセルのソフトライト時に電圧しきい値ＶＴＭが変動し、過消去になると、もはや過消去救済は不可能となる。これは、一旦、過消去ベリファイをパスすると、再度、同一のメモリセルに対しては過消去ベリファイを行わないためである。
【００２８】
ドレインディスターブを弱めるためには、非選択ワード線に印加する電圧を極力高くする必要があるが、非選択ワード線に接続されているメモリセルのＶＴＭがオンすると、配線抵抗等により電圧ＶＰＷおよびビット線の電圧降下が起きるため、選択されたメモリセルのドレイン電圧が低くなり、ソフトライト時間が長くなる。あるいは、場合によっては、ソフトライト自体が不可能になる。
【００２９】
従って、非選択状態の全てのメモリセルがオフするように、非選択ワード線には予め十分低い電圧、すなわち、全てのメモリセルのしきい値電圧ＶＴＭ以下の電圧を印加しなければならず、結果として、ソフトライト時には、非選択のメモリセルのコントロールゲートとドレイン間に常に高電界が印加される。
【００３０】
本発明は、以上のような問題点に鑑みてなされたものであり、過消去救済を目的としたソフトライトを行う場合のメモリセルのドレインディスターブによるしきい値の変動を抑え、再消去または再ソフトライト回数を削減し、ひいては、消去時間またはソフトライト時間を短縮することができる不揮発性メモリを提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明に係る不揮発性メモリは、複数のメモリセルと、前記複数のメモリセルの各々に接続されているワード線及びビット線と、選択されたメモリセルに書込を行う書込回路と、前記ワード線に選択電圧または非選択電圧を供給する第１のデコーダと、第１の電圧値を有する第１の負電圧、または、前記第１の負電圧より低い第２の電圧値を有する第２の負電圧、を前記第１のデコーダの前記非選択電圧として供給する負電圧制御回路と、前記書込回路に供給される電圧を検出して、検出した電圧に応じた検出信号を出力する電圧検出回路であって、前記書込回路への供給電圧が所定の値以下に降下した場合には、前記負電圧制御回路に前記第２の負電圧を選択させる前記検出信号を供給し、前記供給電圧が前記所定の値以下でない場合には、前記第１の負電圧を選択させる前記検出信号を供給する電圧検出回路と、を備えることを特徴としている。
【００３２】
また、本発明に係る不揮発性メモリにおいては、前記負電圧制御回路は、前記第１の負電圧を前記第１のデコーダに供給した後に、前記前記第２の負電圧を選択させる前記検出信号を受けて、前記第１の負電圧に代えて、前記第２の負電圧を選択し、前記第１のデコーダの前記非選択電圧として供給することも好ましい。
【００３３】
また、本発明に係る不揮発性メモリは、複数のメモリセルと、前記複数のメモリセルの各々に接続されているワード線及びビット線と、選択されたメモリセルに書込を行う書込回路と、前記ワード線に選択電圧または非選択電圧を供給する第１のデコーダと、前記ビット線から一のビット線を選択する選択信号を出力する第２のデコーダと、第１の電圧値を有する第１の負電圧、または、前記第１の負電圧より低い第２の電圧値を有する第２の負電圧、を前記第１のデコーダの前記非選択電圧として供給する負電圧制御回路と、前記選択信号により選択されたビット線の電圧を検出し、前記検出した電圧に応じたビット線電圧検出信号を出力するビット線電圧検出回路であって、前記選択されたビット線の電圧が所定の値以下に降下した場合には、前記負電圧制御回路に前記第２の負電圧を選択させる前記ビット線電圧検出信号を供給し、前記選択されたビット線の電圧が前記所定の値以下でない場合には、前記第１の負電圧を選択させる前記ビット線電圧検出信号を供給するビット線電圧検出回路と、を備えることを特徴としている。
【００３４】
また、本発明に係る不揮発性メモリにおいては、更に第１のビット線と前記書込回路とに接続され、前記第２のデコーダからの第１の出力信号をゲート入力としてオン、オフする第１のトランジスタと、第２のビット線と前記書き込み回路とに接続され、前記第２のデコーダからの第２の出力信号をゲート入力としてオン、オフする第２のトランジスタとを備え、前記ビット線電圧検出回路は、前記第１又は前記第２のトランジスタのオンした方のビット線の電圧を選択することも好ましい。
【００３５】
また、本発明に係る不揮発性メモリにおいては、前記負電圧制御回路は、前記第１の負電圧を前記第１のデコーダに供給した後に、前記前記第２の負電圧を選択させる前記ビット線電圧検出信号を受けて、前記第１の負電圧に代えて、前記第２の負電圧を選択し、前記第１のデコーダの前記非選択電圧として供給することも好ましい。
【００３６】
また、本発明に係る不揮発性メモリにおいては、前記書込回路に供給される電圧は、メモリセルの過消去救済のためのソフトライトを行う際の電圧であることが好ましい。
【００３７】
また、本発明に係る不揮発性メモリにおいては、前記第１の負電圧、前記第２の負電圧は、所定の負電源の電位を複数の抵抗素子により分割して得るものであってもよい。
【００４７】
【発明の実施の形態】
本発明に係る不揮発性メモリの第１の実施形態を図１に示す。
【００４８】
本実施形態に係る不揮発性メモリ１０は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを供給される書込回路１４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１５と、第一のビット線Ｂ１と書込回路１４とセンスアンプ１５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１４とセンスアンプ１５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１６と、電圧ＶＰＷを検出し、検出した電圧ＶＰＷに応じた電圧検出信号ＰＷＬＶを出力するＶＰＷ電圧検出回路１７と、第二及び第三の負電圧としてのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検出信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮＥＧ２の一方を選択し、選択した負電圧ＶＮＥＧ１またはＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に供給するＶＮＥＧ制御回路１８と、から構成されている。
【００４９】
ここで、電圧ＶＰＭとしては、本不揮発性メモリ１０の動作に応じて、１Ｖから１０Ｖまでの電圧が供給されるものとし、負電圧ＶＮＥＧ１及びＶＮＥＧ２としては各々−１Ｖ及び−３Ｖが供給されるものとする。
【００５０】
また、電圧ＶＰＷとしては６Ｖの電圧が供給されるものとする。
【００５１】
また、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４は、第一または第二のワード線Ｗ１、Ｗ２に接続するコントロールゲートおよび電荷を蓄積するためのフローティングゲートを有する２層ゲートの不揮発性メモリであるものとする。
【００５２】
次に、本実施形態に係る不揮発性メモリセル１０の消去および過消去救済のためのソフトライト動作について、図２のフローチャートを用いて説明する。
【００５３】
まず、各メモリセルにおいて記憶されているデータの消去動作（ステップ１００）を行う。
【００５４】
消去動作時においては、第一及び第二のワード線Ｗ１及びＷ２の電位は０Ｖとする。第一及び第二の出力信号Ｙ１及びＹ２は０Ｖとし、第一及び第二のＮチャネルトランジスタＮ１及びＮ２をオフさせ、第一及び第二のビット線Ｂ１及びＢ２はオープンとする。ソース線Ｓ１には、消去回路１６から１０Ｖの電圧を供給する。これにより、各メモリセルのフローティングゲートに蓄積された電荷が引き抜かれ、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４の消去が行われる。
【００５５】
次に、消去ベリファイを行う（ステップ１１０）。
【００５６】
消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての３Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００５７】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にセンスアンプ１５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００５８】
また、ソース線Ｓ１の電位は０Ｖとする。
【００５９】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１５で検出する。電流が検出されれば、第一のメモリセルＭＣ１のデータは消去されているものとして（ステップ１１０のＯＫ）、次のメモリセルＭＣ２乃至ＭＣ４の消去ベリファイを順次行う。
【００６０】
電流が検出されない場合には（ステップ１１０のＮＧ）、消去動作を再度行う。
【００６１】
全てのメモリセルＭＣ１乃至ＭＣ４のデータ消去が確認されると、次に、過消去ベリファイを行う（ステップ１２０）。
【００６２】
過消去ベリファイ時には、先ず、第一のメモリセルＭＣ１を選択するように、第一のワード線Ｗ１には電圧ＶＰＭとしての１Ｖが、第二のワード線Ｗ２には０Ｖの電圧がそれぞれ印加される。
【００６３】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のＮチャネルトランジスタＮ１はオン、第二のＮチャネルトランジスタＮ２はオフさせ、第一のビット線Ｂ１にはセンスアンプ１５から１Ｖの電圧を供給し、第二のビット線Ｂ２はオープンとする。
【００６４】
また、ソース線Ｓ１は０Ｖとする。
【００６５】
ここで、第一のメモリセルＭＣ１に流れる電流をセンスアンプ１５で検出する。電流が検出されれば、第一のメモリセルＭＣ１は過消去であるものとして（ステップ１２０のＮＧ）、第一のメモリセルＭＣ１に対してソフトライトを行う（ステップ１３０）。
【００６６】
電流が検出されない場合には、次のメモリセルＭＣ２乃至ＭＣ４の過消去ベリファイを順次行う。過消去セルを検出した場合には、そのメモリセルに対してソフトライトを行う（ステップ１３０）。
【００６７】
例えば、第一のメモリセルＭＣ１が過消去である場合（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが−２Ｖである場合）には、第一のワード線Ｗ１には電圧ＶＰＭとしての４Ｖを印加し、第二のワード線Ｗ２には、ＶＮＥＧ制御回路１８を介して、負電圧ＶＮＥＧとして負電圧ＶＮＥＧ１の−１Ｖを印加する。
【００６８】
第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとし、第一のビット線Ｂ１には書込回路１４を介して電圧ＶＰＷとしての６Ｖを印加し、第二のビット線Ｂ２はオープンとする。また、ソース線Ｓ１の電位は０Ｖとする。
【００６９】
これにより、第一のメモリセルＭＣ１のソフトライト（ステップ１３０）を行い、過消去ベリファイ（ステップ１４０）において過消去状態でないと判定される（例えば、第一のメモリセルＭＣ１のしきい値電圧ＶＴＭが１Ｖである場合）までソフトライトを繰り返す（ステップ１４０のＮＧ）。
【００７０】
ここで、非選択状態である第二のメモリセルＭＣ２におけるコントロールゲートの電圧は−１Ｖであるため、コントロールゲートとドレインとの間の電界は、従来のように−３Ｖの電圧を一律に印加する場合に比べ、低く設定される。
【００７１】
また、非選択である第二のメモリセルＭＣ２のしきい値ＶＴＭが−１Ｖより低いために、第二のワード線Ｗ２の電位が−１Ｖではオンしてしまい、電圧ＶＰＷが電圧降下する場合は、ＶＮＥＧ制御回路１７を介して、負電圧ＶＮＥＧとして負電圧ＶＮＥＧ２の−３Ｖを供給し、ソフトライトを継続する。
【００７２】
このように、非選択のメモリセルのしきい値ＶＴＭが負電圧ＶＮＥＧ１より高い場合は、負電圧ＶＮＥＧ１の電圧である−１Ｖが、非選択のメモリセルのしきい値ＶＴＭが負電圧ＶＮＥＧ１より低い場合は、負電圧ＶＮＥＧ２の電圧である−３Ｖが選択的に非選択のワード線に印加される。これにより、一律に−３Ｖの電圧を印加する場合に比べ、コントロールゲートとドレインとの間に高電界が発生する期間を少なくすることができる。
【００７３】
過消去ベリファイが終了すると（ステップ１４０のＯＫ）、再度、消去ベリファイが行われる（ステップ１５０）。
【００７４】
以上のように、本実施形態に係る不揮発性メモリにおいては、過消去救済を目的としたソフトライトを行う場合の非選択ワード線に印加される負電圧を、非選択のメモリセルのしきい値電圧ＶＴＭに応じて切り換える。これにより、ドレインディスターブを最小限とし、ソフトライト時における非選択メモリセルのドレインディスターブによるしきい値電圧ＶＴＭの変動を抑え、再消去もしくは再ソフトライト回数を削減し、消去時間もしくはソフトライト時間を短縮することができる。
【００７５】
本発明に係る不揮発性メモリの第２の実施形態を図３に示す。
【００７６】
本実施形態に係る不揮発性メモリ２０は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを供給される書込回路１４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１５と、第一のビット線Ｂ１と書込回路１４とセンスアンプ１５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１４とセンスアンプ１５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１６と、第一のビット線Ｂ１に接続され、Ｙデコーダ１２からの第一の出力信号Ｙ１をゲート入力とする第三のトランジスタＮ３と、第二のビット線Ｂ２に接続され、Ｙデコーダ１２からの第二の出力信号Ｙ２をゲート入力とする第四のトランジスタＮ４と、第三及び第四のトランジスタＮ３及びＮ４に接続されている信号線ＶＢＩＴと、信号線ＶＢＩＴにおける電圧を検出し、その電圧に応じた電圧検出信号ＰＷＬＶを出力するビット電圧検出回路２１と、第二及び第三の負電圧としてのＶＮＥＧ１及びＶＮＥＧ２が供給され、電圧検出信号ＰＷＬＶに基づいて、負電圧ＶＮＥＧ１及びＶＮＥＧ２の一方を選択し、選択した負電圧ＶＮＥＧ１またはＶＮＥＧ２を負電圧ＶＮＥＧとしてＸデコーダ１１に供給するＶＮＥＧ制御回路１８と、から構成されている。
【００７７】
なお、図３において、図１に示した第１の実施形態と同一または均等の構成要素には図１と同一の符号が付されている。
【００７８】
本実施形態に係る不揮発性メモリ２０は、第１の実施形態に係る不揮発性メモリ１０と比較して、第三のＮチャネルトランジスタＮ３と第四のＮチャネルトランジスタＮ４と信号線ＶＢＩＴとをさらに備えており、また、ＶＰＷ電圧検出回路１８に代えてビット電圧検出回路２１を備えている。
【００７９】
次に、本実施形態に係る不揮発性メモリ２０の動作について説明する。
【００８０】
本実施形態に係る不揮発性メモリセル２０の消去および過消去救済のためのソフトライト動作は、以下の点を除いて、第１の実施形態に係る不揮発性メモリ１０と同一である。
【００８１】
本実施形態においては、ソフトライト時において、選択された第一のビット線Ｂ１に接続されている第三のＮチャネルトランジスタＮ３または第二のビット線Ｂ２に接続されている第四のＮチャネルトランジスタＮ４をオンさせ、第一または第二のビット線Ｂ１またはＢ２の電圧を信号線ＶＢＩＴに供給する。
【００８２】
例えば、第一のメモリセルＭＣ１をソフトライトする場合、Ｙデコーダ１２からの第一の出力信号Ｙ１はハイレベル、第二の出力信号Ｙ２はロウレベルとなるため、第三のＮチャネルトランジスタＮ３はオン、第四のＮチャネルトランジスタＮ４はオフとなり、第一のビット線Ｂ１に供給される電圧が信号線ＶＢＩＴに供給される。
【００８３】
ビット電圧検出回路２１は、この信号線ＶＢＩＴの電位を検出し、Ｘデコーダ１１に供給する負電圧ＶＮＥＧを第一及び第二の負電圧ＶＮＥＧ１及びＶＮＥＧ２の何れかに切り換えることにより、非選択ワード線に印加される負電圧値を最適化する。
【００８４】
本実施形態に係る不揮発性メモリ２０によっても第一の実施形態に係る不揮発性メモリ１０と同一の効果を得ることができる。
【００８５】
本発明に係る不揮発性メモリの第３の実施形態を図４に示す。
【００８６】
本実施形態に係る不揮発性メモリ３０は、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４と、第一及び第三のメモリセルＭＣ１及びＭＣ３のコントロールゲートに接続する第一のワード線Ｗ１と、第二及び第四のメモリセルＭＣ２及びＭＣ４のコントロールゲートに接続する第二のワード線Ｗ２と、電圧ＶＰＭを供給する電源と負電圧ＶＮＥＧを供給する負電源と第一及び第二のワード線Ｗ１及びＷ２に接続するＸデコーダ１１と、第一及び第二のメモリセルＭＣ１及びＭＣ２のドレインに接続する第一のビット線Ｂ１と、第三及び第四のメモリセルＭＣ３及びＭＣ４のドレインに接続する第二のビット線Ｂ２と、第一及び第二の出力信号Ｙ１及びＹ２を出力するＹデコーダ１２と、電圧ＶＰＷを供給するＶＰＷ供給回路１３と、ＶＰＷ供給回路１３から電圧ＶＰＷを供給される書込回路１４と、各メモリセルＭＣ１乃至ＭＣ４に流れる電流を検出するセンスアンプ１５と、第一のビット線Ｂ１と書込回路１４とセンスアンプ１５とに接続し、第一の出力信号Ｙ１をゲート入力とする第一のＮチャネルトランジスタＮ１と、第二のビット線Ｂ２と書込回路１４とセンスアンプ１５とに接続し、第二の出力信号Ｙ２をゲート入力とする第二のＮチャネルトランジスタＮ２と、第一乃至第四のメモリセルＭＣ１乃至ＭＣ４のソースに接続するソース線Ｓ１と、ソース線Ｓ１に接続する消去回路１６と、電圧ＶＰＷを検出し、検出した電圧ＶＰＷに応じた第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２を出力するＶＰＷ電圧検出回路３１と、第二の負電圧ＶＮＥＧ０と接地電圧ＧＮＤとの間に直列に接続された第一、第二及び第三の抵抗素子Ｒ１、Ｒ２及びＲ３と、第二及び第三の抵抗素子Ｒ２及びＲ３の接続点ＶＢとＸデコーダ１１とに接続され、第一の電圧検出信号ＰＷＬＶ１をゲート入力とする第三のトランジスタＮ５と、第一及び第二の抵抗素子Ｒ１及びＲ２の接続点ＶＡとＸデコーダ１１とに接続され、第二の電圧検出信号ＰＷＬＶ２をゲート入力とする第四のトランジスタＮ６と、から構成されている。
【００８７】
なお、図４において、図１に示した第１の実施形態と同一または均等の構成要素には図１と同一の符号が付されている。
【００８８】
本実施形態に係る不揮発性メモリ３０においては、第１の実施形態に係る不揮発性メモリ１０と比較して、電圧検出信号ＰＷＬＶを発信するＶＰＷ電圧検出回路１７に代えて、第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２を発信するＶＰＷ電圧検出回路３１を備えており、また、ＶＮＥＧ制御回路１８に代えて、第一乃至第三の抵抗素子Ｒ１乃至Ｒ３と第三のトランジスタＮ５と第四のトランジスタＮ６とを備えている。
【００８９】
次に、本実施形態に係る不揮発性メモリ３０の動作について説明する。
【００９０】
本実施形態に係る不揮発性メモリセル３０の消去および過消去救済のためのソフトライト動作は、以下の点を除いて、第１の実施形態に係る不揮発性メモリ１０と同一である。
【００９１】
第二の負電源ＶＮＥＧ０としては−５Ｖが供給されているものとし、第一乃至第三の抵抗素子Ｒ１乃至Ｒ３の抵抗値は、接続点ＶＡ及びＶＢの電位が各々−３Ｖ及び−１Ｖになるように、設定されているものとする。
【００９２】
また、第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２は、ソフトライト時の初期および電圧ＶＰＷが５．５Ｖ以上の場合にはそれぞれハイレベル及びロウレベルを出力し、電圧ＶＰＷが５．５Ｖ未満の場合にはそれぞれロウレベル及びハイレベルを出力するものとする。
【００９３】
本実施形態に係る不揮発性メモリ３０においては、ソフトライト時に、先ず、第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれハイレベル及びロウレベルとし、第三及び第四のＮチャネルトランジスタＮ５及びＮ６をそれぞれオン、オフさせる。
【００９４】
これにより、Ｘデコーダ１１には、負電圧ＶＮＥＧとして、接点ＶＢの電圧である−１Ｖが供給される。この負電圧ＶＮＥＧとしての−１Ｖが非選択ワード線に印加されるが、この場合、電圧ＶＰＷが５．５Ｖ未満であれば、ＶＰＷ電圧検出回路３１は第一及び第二の電圧検出信号ＰＷＬＶ１及びＰＷＬＶ２をそれぞれロウレベル、ハイレベルに切り換え、第三及び第四のＮチャネルトランジスタＮ５、Ｎ６をそれぞれオフ、オンさせる。この結果、負電圧ＶＮＥＧとして接点ＶＡの電圧である−３ＶがＸデコーダ１１に供給される。
【００９５】
本実施形態に係る不揮発性メモリ３０によっても第一の実施形態に係る不揮発性メモリ１０と同一の効果を得ることができる。
【００９６】
【発明の効果】
以上のように、本発明に係る不揮発性メモリによれば、過消去救済を目的としたソフトライトを行う場合、非選択ワード線に印加される負電圧は非選択のメモリセルのしきい値電圧に応じて切り換えられる。これにより、ドレインディスターブを最小限とし、ソフトライト時における非選択メモリセルのドレインディスターブによるしきい値電圧の変動を抑え、再消去または再ソフトライト回数を削減し、消去時間またはソフトライト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る不揮発性メモリのブロック図である。
【図２】不揮発性メモリの動作を示すフローチャートである。
【図３】本発明の第二の実施形態に係る不揮発性メモリのブロック図である。
【図４】本発明の第三の実施形態に係る不揮発性メモリのブロック図である。
【図５】従来の不揮発性メモリのブロック図である。
【符号の説明】
１０ 第一の実施形態に係る不揮発性メモリ
１１ Ｘデコーダ
１２ Ｙデコーダ
１３ ＶＰＷ供給回路
１４ 書込回路
１５ センスアンプ
１６ 消去回路
１７ ＶＰＷ電圧検出回路
１８ ＶＮＥＧ制御回路
２１ ビット電圧検出回路
３１ ＶＰＷ電圧検出回路
Claims (7)
- 複数のメモリセルと、
前記複数のメモリセルの各々に接続されているワード線及びビット線と、
選択されたメモリセルに書込を行う書込回路と、
前記ワード線に選択電圧または非選択電圧を供給する第１のデコーダと、
第１の電圧値を有する第１の負電圧、または、前記第１の負電圧より低い第２の電圧値を有する第２の負電圧、を前記第１のデコーダの前記非選択電圧として供給する負電圧制御回路と、
前記書込回路に供給される電圧を検出して、検出した電圧に応じた検出信号を出力する電圧検出回路であって、前記書込回路への供給電圧が所定の値以下に降下した場合には、前記負電圧制御回路に前記第２の負電圧を選択させる前記検出信号を供給し、前記供給電圧が前記所定の値以下でない場合には、前記第１の負電圧を選択させる前記検出信号を供給する電圧検出回路と、
を備えることを特徴とする不揮発性メモリ。 - 請求項 1 において、
前記負電圧制御回路は、前記第１の負電圧を前記第１のデコーダに供給した後に、前記前記第２の負電圧を選択させる前記検出信号を受けて、前記第１の負電圧に代えて、前記第２の負電圧を選択し、前記第１のデコーダの前記非選択電圧として供給する
ことを特徴とする不揮発性メモリ。 - 複数のメモリセルと、
前記複数のメモリセルの各々に接続されているワード線及びビット線と、
選択されたメモリセルに書込を行う書込回路と、
前記ワード線に選択電圧または非選択電圧を供給する第１のデコーダと、
前記ビット線から一のビット線を選択する選択信号を出力する第２のデコーダと、
第１の電圧値を有する第１の負電圧、または、前記第１の負電圧より低い第２の電圧値を有する第２の負電圧、を前記第１のデコーダの前記非選択電圧として供給する負電圧制御回路と、
前記選択信号により選択されたビット線の電圧を検出し、前記検出した電圧に応じたビット線電圧検出信号を出力するビット線電圧検出回路であって、
前記選択されたビット線の電圧が所定の値以下に降下した場合には、前記負電圧制御回路に前記第２の負電圧を選択させる前記ビット線電圧検出信号を供給し、前記選択されたビット線の電圧が前記所定の値以下でない場合には、前記第１の負電圧を選択させる前記ビット線電圧検出信号を供給するビット線電圧検出回路と、
を備えることを特徴とする不揮発性メモリ。 - 請求項３において、更に第１のビット線と前記書込回路とに接続され、前記第２のデコーダからの第１の出力信号をゲート入力としてオン、オフする第１のトランジスタと、
第２のビット線と前記書き込み回路とに接続され、前記第２のデコーダからの第２の出力信号をゲート入力としてオン、オフする第２のトランジスタとを備え、
前記ビット線電圧検出回路は、前記第１又は前記第２のトランジスタのオンした方のビット線の電圧を選択する
ことを特徴とする不揮発性メモリ。 - 請求項３又は請求項４において、
前記負電圧制御回路は、前記第１の負電圧を前記第１のデコーダに供給した後に、前記前記第２の負電圧を選択させる前記ビット線電圧検出信号を受けて、前記第１の負電圧に代えて、前記第２の負電圧を選択し、前記第１のデコーダの前記非選択電圧として供給する
ことを特徴とする不揮発性メモリ。 - 請求項１乃至請求項５において、前記書込回路に供給される電圧は、メモリセルの過 消去救済のためのソフトライトを行う際の電圧である
ことを特徴とする不揮発性メモリ。 - 請求項１乃至請求項６において、前記第１の負電圧、前記第２の負電圧は、所定の負電源の電位を複数の抵抗素子により分割して得ることを特徴とする不揮発性メモリ。
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