CN101847440A - 非易失性半导体存储装置及其读取方法 - Google Patents

非易失性半导体存储装置及其读取方法 Download PDF

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CN101847440A CN200910259012A CN200910259012A CN101847440A CN 101847440 A CN101847440 A CN 101847440A CN 200910259012 A CN200910259012 A CN 200910259012A CN 200910259012 A CN200910259012 A CN 200910259012A CN 101847440 A CN101847440 A CN 101847440A
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Abstract

一种非易失性半导体存储装置，即使发生FG-FG耦合效应亦能够防止误读取动作出现。非易失性半导体存储装置具有一存储器单元阵列，利用设定不同启始电压来记录至少LSB和MSB两位；以及一控制电路，用以控制对于上述存储器单元阵列进行数据读取的动作。当第一字符线连接的存储器单元进行数据读取时，判断相邻的第二字符线连接的存储器单元是否进行MSB的写入动作。当判断出进行MSB的写入动作时，则将上述第一字符线连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消各栅极间的耦合效应所导致的启始电压上升电压部分。

Description

非易失性半导体存储装置及其读取方法
技术领域
本发明涉及一种例如闪存等的电可擦除及重写非易失性(non-volatile)的半导体存储装置(Electrically-Erasable Programmable Read-Only Memory，EEPROM)，以及其读取方法。
背景技术
目前已知的NAND型非易失性半导体，是由位线和源极线之间的多个存储器单元晶体管(以下称为存储器单元)串联组成的NAND门串(NANDstring)所构成，以便实现高集成化(例如参考专利文献1-4)。
在一般NAND型非易失性半导体存储装置中，擦除动作是在半导体基板上施加例如20V的高电压，在字符线上则施加0V。藉此，可以从例如多晶硅等所构成并且做为电荷蓄积层的浮动栅极引导出电子，使其启始电压(threshold voltage)低于擦除启始电压(例如-3V)。另一方面，在写入(program)动作中，则是在半导体基板上施加0V，在控制栅极上施加例如20V的高电压。藉此，利用从半导体基板注入电子到浮动栅极，可以使得其启始电压高于写入启始电压(例如1V)。采用这些启始电压的存储器单元则可以通过将一介于写入启始电压和擦除启始电压之间的读取电压(例如0V)施加于控制栅极上的方式，根据电流是否流过此存储器单元来判断其状态。
举例来说，在专利文献5所揭示的非易失性半导体存储装置中，针对非易失性存储器单元间的电容耦合效应(亦即，浮动栅极间(亦即存储节点间)的电容耦合效应，以下称为FG-FG耦合)所造成的启始电压是在数值上变动而无法检测出写入失败的情况，则揭示以下的方法。换言之，在所谓进行多值储存可擦除及改写的非易失性存储器单元(MC)中，包括以储存数据的写入单位、对应于应写入信息而设为选择写入的非易失性存储器单元以及设为未选择写入的非易失性存储器单元。在对于写入单位进行写入处理中，对于选择写入的非易失性存储器单元而言，是利用写入检查(verify)电压以设定使得其启始电压在一方向上维持于所需的分布内，而对应写入处理的结果则是利用例如上侧判断电压，以写入单位来从选择写入和非选择写入的非易失性存储器单元读取储存信息。所读取的储存信息中，则是将非选择写入的非易失性存储器单元所读取的信息，排除做为上述写入处理中是否成功的判断对象。藉此，便能够解决FG-FG耦合效应所导致的启始电压是在数值上变动而无法检测出写入失败的情况。
图3表示在现有技术中页面缓冲器(page buffer)14以及存储器单元阵列10(仅表示出一对位线BLE、BLO)的结构的电路图。在图3中，存储器单元阵列10包括由分别串联多个存储器单元的一对位线BLE、BLO所构成。YBLE、YBLO则是以一对位线BLE、BLO中任一方连接到接地电位VIRPWR的方式，来控制位线BLE、BLO上电压的控制电压。另外，BLCD、BLCLAMP、BLCN、BLSE、BLSO亦为控制位线的控制电压，页面缓冲器14的锁存(latch)L1则经由场效应晶体管(以下称晶体管)Q1、Q2、接点S2以及晶体管Q3，连接到接点S1，此接点S1则通过晶体管Q4连接到位线BLE，另外此接点S1通过晶体管Q5连接到位线BLO。
其次在页面缓冲器14中，预充电电压V1是经由其栅极上施加预充电控制电压BLPRE的晶体管Q10，连接到接点S2。另外，程序化控制电压V2则经由晶体管Q8、Q9连接到接点S2。其中晶体管Q9是由控制电压REG所控制，而晶体管Q8则是由来自锁存L1并且经由晶体管Q6、Q7所控制的电压进行控制。其中，晶体管Q6是由程序化控制电压DTG1所控制，晶体管Q7则是由程序化控制电压DTG2所控制。
【专利文献1】日本特开平9-147582号公报
【专利文献2】日本特开2000-285692号公报
【专利文献3】日本特开2003-346485号公报
【专利文献4】日本特开2001-028575号公报
【专利文献5】日本特开2007-028575号公报
发明内容
图5表示现有技术的NAND型快闪EEPROM的读取动作序列的时序图。此存储器在读取动作中，被选择的字符线(以下称选择字符线)WLn是VREAD(随着各值的读出电平而变化)，而对于在32条字符线所构成并且设置于控制电压SGD的晶体管与控制电压SGS的晶体管间的一个区块(block)内其它的字符线而言，未被选择到的字符线(以下称非选择字符线)则设定成一电压(＝6.5V)。在此，将位线BLE或BLO预充电至例如1.2V，并且将控制电压SGD的晶体管与控制电压SGS的晶体管设为导通状态，则开始来自存储器单元的放电动作(以下称存储器放电)，根据做为对象的选择存储器单元的启始电压Vth，存储器放电结束后的位线电位会产生变化。此位线电位则在页面缓冲器14内进行比较，以区分由锁存L1所锁存而读出的数据为高电平或者低电平。从图5可以清楚看出，能够判断出对应于锁存L1的电压为高电平(实线)或者是低电平(虚线)的情况。
然而，随着工艺尺寸的缩小，在浮动栅NAND型闪存中观察一个存储器单元的情况中，由于在此存储器单元相邻字符线或相邻位线上的存储器单元进行数据写入，而先进行写入的存储器单元的启始电压Vth会因为FG-FG耦合效应而上升，造成误读取的问题。
本发明的目的即在于提供一种非易失性半导体存储装置及其读取方法，能够在发生FG-FG耦合效应的情况下防止误读取，以便解决上述问题。
在第一发明的非易失性半导体存储装置中，具有一非易失性的存储器单元阵列，利用在其各存储器单元中设定多个不同启始电压的方式来记录至少LSB(least significant bit，最低有效位)和MSB(most significant bit，最高有效位)两位；以及一控制电路，用以控制对于上述存储器单元阵列进行数据读取的动作。其特征在于尚包括一降压装置，当第一字符线所连接的存储器单元进行数据读取时，判断上述第一字符线下一个相邻的第二字符线所连接的存储器单元是否进行MSB的写入动作；当判断出进行MSB的写入动作时，则将上述第一字符线所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线所连接的存储器单元中各储存节点间的耦合效应所导致的启始电压上升电压部分。
在上述非易失性半导体存储装置中，上述降压装置是在开始时将全部位线以低于上述预充电电压的一既定低电压进行预充电动作，接着当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，藉由控制设置于提供预充电电压的第一电路与上述进行数据读取的位线间的晶体管的栅极电压，将上述进行数据读取的位线以外的位线升压至上述预充电电压。
另外，在上述非易失性半导体存储装置中，上述降压装置当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，经由一第二电路，其中上述第二电路提供一程序化电压连接到上述进行数据读取的位线，使其连接到低于上述预充电电压的一电压源，使得上述预充电电压下降上述既定电压。
其次，在上述非易失性半导体存储装置中，上述降压电路是与提供预充电电压的第一电路不同而另行设置的第三电路，上述第三电路的一端连接到上述第一电路和位线间的接点，另一端则连接到比上述预充电电压低既定电压的电压源，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，将连接于上述第一字符线的上述读取数据的位线上的预充电电压，经由上述第三电路连接到上述电压源，使得上述预充电电压下降上述既定电压。
再其次，上述非易失性半导体存储装置中，上述进行MSB写入的动作是指上述MSB中至少一个特定电平进行写入的动作。
第二发明的非易失性半导体存储装置的读取方法中，上述非易失性半导体存储装置具有一非易失性的存储器单元阵列，利用在其各存储器单元中设定多个不同启始电压的方式来记录至少LSB和MSB两位；以及一控制电路，用以控制对于上述存储器单元阵列进行数据读取的动作。其特征在于：当第一字符线所连接的存储器单元进行数据读取时，判断上述第一字符线下一个相邻的第二字符线所连接的存储器单元是否进行MSB的写入动作；当判断出进行MSB的写入动作时，则将上述第一字符线所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线所连接的存储器单元中各储存节点间的耦合效应所导致的启始电压上升电压部分。
在上述非易失性半导体存储装置的读取方法中，上述降压步骤是在开始时将全部位线以低于上述预充电电压的一既定低电压进行预充电动作，接着当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，藉由控制设置于提供预充电电压的第一电路与上述进行数据读取的位线间的晶体管的栅极电压，将上述进行数据读取的位线以外的位线升压至上述预充电电压。
另外，在上述非易失性半导体存储装置的读取方法中，在上述降压步骤中，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，经由一第二电路，其中上述第二电路提供一程序化电压连接到上述进行数据读取的位线，使其连接到低于上述预充电电压的一电压源，使得上述预充电电压下降上述既定电压。
其次，在上述非易失性半导体存储装置的读取方法中，上述非易失性半导体存储装置还包括一与提供预充电电压的第一电路不同而另行设置的第三电路，上述第三电路的一端连接到上述第一电路和位线间的接点，另一端则连接到比上述预充电电压低既定电压的电压源。在上述降压步骤中，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，将连接于上述第一字符线的上述读取数据的位线上的预充电电压，经由上述第三电路连接到上述电压源，使得上述预充电电压下降上述既定电压。
再其次，上述非易失性半导体存储装置的读取方法中，上述进行MSB写入的动作是指上述MSB中至少一个特定电平进行写入的动作。
因此，在本发明的非易失性半导体存储装置及其读取方法中，当第一字符线所连接的存储器单元进行数据读取时，判断第一字符线下一个相邻的第二字符线所连接的存储器单元是否进行MSB的写入动作，当判断出进行MSB的写入动作时，则将第一字符线所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线所连接的存储器单元中各储存节点间的耦合效应所导致的启始电压上升电压部分。因此，当第一字符线所连接的存储器单元进行MSB读取动作时，由第二字符线所连接的存储器单元进行MSB写入动作所产生的FG-FG耦合效应所导致的启始电压Vth上升部分，便能够予以抵消，即使出现FG-FG耦合效应亦能够防止误读取动作的发生。
附图说明
图1表示本发明实施例的NAND型快闪EEPROM整体结构的方块图。
图2表示图1的存储器单元阵列10及其外围电路结构的电路图。
图3表示在现有技术和第一、二实施例中，页面缓冲器14以及存储器单元阵列10的结构的电路图。
图4表示在现有技术以及实施例(包含第一、二、三实施例)的写入方法中启始电压分布的示意图。
图5表示现有技术的NAND型快闪EEPROM的读取动作序列的时序图。
图6表示其中具有FG-FG耦合效应而导致启始电压Vth上升的存储器单元的存储器单元阵列平面图，用以说明现有技术的问题。
图7表示第一实施例中NAND型快闪EEPROM的读取动作序列第一部分的时序图。
图8表示第一实施例中NAND型快闪EEPROM的读取动作序列第二部分的时序图。
图9表示第二实施例中NAND型快闪EEPROM的读取动作序列第一部分的时序图。
图10表示第二实施例中NAND型快闪EEPROM的读取动作序列第二部分的时序图。
图11表示在第三实施例中页面缓冲器14A以及存储器单元阵列10的结构的电路图。
附图符号说明
10～存储器单元阵列；11～控制电路；12～行译码器；13～高电压产生电路；14、14A～数据写入和读取电路(页面缓冲器)；14a、14b～锁存电路；15～列译码器；17～指令寄存器；18～地址寄存器；19～动作逻辑控制器；50～数据输出入缓冲器；51～数据输出入端；52～数据线；L1、L2～锁存；MC0-MC15～存储器单元；NU0-NU2～NAND单元组；WL0-WL15～字符线；BL、BLE、BLO～位线；SG1、SG2～选择栅晶体管；CELSRC～共通源极线；SGD、SGS～选择栅极线；V1、V2、VIRPWR～电压；BLPRE、REG、BLCD、DTG1、DTG2、BLCLAMP、BLCLAMP2、BLCN、BLSE、BLSO、YBLE、YBLO～控制电压；A、S1-S3～节点；Q1-Q12～晶体管；104～放电路径。
具体实施方式
以下参考图式说明本发明的实施例。另外，在以下各实施例中，相同构成组件标示相同的符号。
图1表示本发明实施例的NAND型快闪EEPROM整体结构的方块图。另外，图2表示图1的存储器单元阵列(memory cell array)10及其外围电路结构的电路图。以下首先就本实施例的NAND型快闪EEPROM结构加以说明。
在图1中，本实施例的NAND型快闪EEPROM包括存储器单元阵列10、用以控制其动作的控制电路11、行(row)译码器12、高电压产生电路13、数据写入和读取电路14、列(column)译码器15、指令寄存器17、地址寄存器18、动作逻辑控制器19、数据输出入缓冲器50以及数据输出入端51。
存储器单元阵列10则如图2所示，是由例如16个堆栈栅极(stacked gate)结构的电可擦除及重写非易失性存储器单元MC0～MC15串联而成的NAND单元组(cell unit)NU(NU0、NU1、...)所构成。各NAND单元组NU中，其漏极侧是经由选择栅晶体管SG1连接到位线BL，其源极侧是经由选择栅晶体管SG2连接到共通源极线CELSRC。在行方向上并排的存储器单元MC，其控制栅极则共同连接到字符线WL，选择栅晶体管SG1、SG2的栅极电极则连接到与字符线WL平行设置的选择栅极线SGD、SGS。由1条字符线WL所选择的存储器单元范围即是做为进行写入和读出时的单位的1个页面(page)。1个页面或者其整数倍范围的多个NAND单元组NU范围则是做为数据擦除时的单位的1个区块(block)。写入和读取电路14则包含设置于各位线的感测放大电路(SA)以及锁存电路(DL)，用以进行页面为单位的数据写入以及读取动作，以下称为页面缓冲器。
图2的存储器单元阵列10中也可以多条位线共享页面缓冲器，其具有较简化的结构。在此情况下，数据写入和读出动作时选择性连接到页面缓冲器的位线数则做为1个页面的单位。另外，图2是表示与1个输出入端51之间进行数据输出入动作的单元阵列范围。为了执行存储器单元阵列10中字符线WL以及位线BL的选择动作，会分别设置行译码器12以及列译码器15。控制电路11则执行数据写入、擦除以及读取的序列控制。由控制电路11所控制的高电压产生电路13则产生数据写入、擦除、读取时所使用的升压后高电压和中间电压。
输出入缓冲器50用于数据的输出入以及地址信号的输入。换言之，经由输出入缓冲器50以及数据线52，在输出入端51以及页面缓冲器14之间进行数据的传送。从输出入端51所输入的地址信号则保存于地址寄存器18，再送到行译码器12和列译码器15进行译码。从输出入端51也会输入动作控制用的指令。输入的指令则在译码后保存于指令寄存器17，藉此对于控制电路11进行控制。芯片致能信号(chip enable signal)CEB、指令锁存致能信号(command latch enable signal)CLE、地址锁存致能信号(address latchenable signal)ALE、写入致能信号WEB、读出致能信号REB等外部控制信号则被撷取到动作逻辑控制器19，对应于动作模式产生内部控制信号。内部控制信号则用于输出入缓冲器50的数据锁存、传送等的控制上，还可以传送到控制电路11进行动作控制。
页面缓冲器14则具有两个锁存电路14a、14b，以能够实施切换多值操作功能以及快取(cache)功能的方式所构成。换言之，在一个存储器单元储存1位的2值数据时，其具有快取功能；在一个存储器单元储存2位的4值数据时，则能够有效地做为快取功能或者是利用地址来限制的快取功能。
以下接着说明本发明中用来对于FG-FG耦合效应所导致存储器单元的启始电压Vth上升部分加以抵消的方法。在此图3的电路图在第一实施例和第二实施例中是相同的。另外，在本实施例中是采用多值储存的NAND型快闪EEPROM，而其启始电压Vth的分布则如图4所示。从图4可以清楚看出，未写入数据时的状态是数据「11」的状态，首先在执行写入LSB(数据「11」→「10L」)之后，再写入MSB(数据「11」→数据[01」或者数据[10L」→数据「00」，另外数据「10L」则变化成「10U」)。在此，R1、R2、R3表示数据的读出电压。
图6表示其中具有由于FG-FG耦合效应而导致启始电压Vth上升的存储器单元的存储器单元阵列平面图。FG-FG耦合效应使得启始电压Vth上升的现象造成问题的情况，是在现有MSB(最高有效位)写入完成的存储器单元，以及在LSB(最低有效位)写入完成并且在相邻字符在线进行MSB写入动作的存储器单元。NAND型闪存中的写入动作是既定的顺序，在图6中进行MSB写入的顺序即为字符线的排列顺序。考虑字符线WLn+1进行MSB写入的情况，在字符线WLn和字符线WLn+2上会因为FG-FG耦合效应而导致其启始电压Vth上升，但是由于字符线WLn+2在写入下次地址时是进行MSB的写入动作，所以相较于字符线WLn，比较不需要注意到耦合效应所导致的电压上升现象。以上有关于图6的说明，可以适用于第一、二、三实施例。
在以下第一和第二实施例中所揭示的方法中，是使用图3所示原来的页面缓冲器14来改变位线的预充电电压，而在第三实施例所揭示的方法中，则采用图11的电路取代图3的电路，用以改变位线的预充电电压。
在本发明实施例的非易失性半导体存储装置中，具有一非易失性存储器单元阵列10，在其各存储器单元中是利用设定多个不同启始电压的方式来记录至少LSB和MSB两位；以及用来控制从存储器单元阵列10读取数据的控制电路11。其特征在于：当字符线WLn所连接的存储器单元进行数据读取时，判断字符线WLn下一个相邻的字符线WLn+1所连接的存储器单元是否进行MSB的写入动作，当判断出进行MSB的写入动作时，则将字符线WLn所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线WLn、WLn+1所连接的存储器单元中各栅极间的FG-FG耦合效应所导致的启始电压上升电压部分。
第一实施例
图7和图8表示第一实施例中NAND型快闪EEPROM的读取动作序列的时序图。第一实施例的特征是利用相邻字符线所连接的存储器单元的数据，改变位线的预充电电压。具体来说，开始时是利用低于上述预充电电压的一既定低电压，对全部位线进行预充电，接着当判断出字符线WLn下一个相邻的字符线WLn+1所连接的存储器单元进行MSB的写入动作时，则藉由控制位于提供预充电电压的电路(电压V1、Q10)与进行数据读取的位线间的晶体管Q2上的栅极电压BLCLAMP，将上述进行数据读取的位线以外的位线升压至预充电电压，藉此，相较于其它位线，只有上述进行数据读取的位线会降低FG-FG耦合效应所导致的启始电压上升电压部分。
以下参考图7和图8，说明第一实施例的读取序列。
读取对象为字符线WLn所连接的存储器单元时，首先进行的是从字符线WLn+1所连接的存储器单元数据读取的动作。此时字符线WLn+1的电位则是读取电压VREAD＝R1。当字符线WLn+1所连接的存储器单元的数据是「11」时，读取的结果使得数据锁存L1中所储存的数据为低电平，其它情况下则会是高电平。利用程序化控制电压V1、V2，将数据反相后维持在节点A。此时，当字符线WLn+1所连接的存储器单元的数据是「11」时，节点A的电位是2.4V，而在其它数据的情况下则是0V。
接着，重置数据锁存L1的数据，改变字符线WL的电位，继续进行以字符线WLn所连接的存储器单元为读取对象的数据读取动作。此时位线的预充电电压，只有在WLn+1所连接的存储器单元的数据是「11」的情况下是1.2V，其它情况下则是1.1V。预充电电压可以藉由改变控制电压BLCLAMP的方式加以控制(参考图8中符号101)。开始时，全部位线是设定成一既定低电压(例如1.1V)，随后信号REG的晶体管Q9呈导通状态而节点A是高电平时，亦即在其相邻字符线WLn+1中未进行MSB写入动作的位线会连接到电压V2，再藉由将晶体管Q2的栅极电压BLCLAMP控制在1.2V+Vth，使得其相邻字符线WLn+1中未进行MSB写入动作的位线上电压，升压至既定高电压(例如1.2V)。利用此操作，可以对于其相邻字符线WLn+1上进行MSB写入动作的位线，其预充电电压设定成较低的电压。当预充电电压较低时，存储器放电后的位线电压也会降低，所以字符线WLn+1所连接的存储器单元中进行MSB写入动作时的FG-FG耦合效应所导致的启始电压Vth上升部分，便能够予以抵消。在上述范例中，两种位线预充电电压分别是1.2V和1.1V，此为耦合效应所导致的上升部分是0.1V情况下的设定值，当上升部分是0.05V时，也可以分别设定成1.2V和1.15V。
如上所述，在第一实施例中，开始时是将全部位线以低于上述预充电电压的一既定低电压进行预充电，随后当判断出字符线WLn下一个相邻字符线WLn+1所连接的存储器单元中进行MSB的写入动作时，则藉由控制位于供给预充电电压的电路(电压V1、Q10)以及进行数据读取的位线间的晶体管Q2栅极电压BLCLAMP，将进行数据读取的位线以外的位线升压至预充电电压，藉此，相较于其它位线，便能够使得上述进行数据读取的位线电压，降低FG-FG耦合效应所导致启始电压上升电压部分。因此，字符线WLn+1所连接存储器单元上进行MSB写入动作时的FG-FG耦合效应所导致的启始电压Vth上升部分，便能够予以抵消，即使出现FG-FG耦合效应亦能够防止误读取动作的发生。
第二实施例
图9和图10表示第二实施例的NAND型快闪EEPROM的读取动作序列的时序图。第二实施例的特征是通过与第一实施例不同的方式，利用字符线WLn+1的数据，将位线的预充电电压设定在1.1V。具体来说，当判断出字符线WLn下一个相邻的字符线WLn+1所连接的存储器单元进行MSB的写入动作时，经由用来提供一连接到进行数据读取位线的程序化电压的供给电路(V2、Q8、Q9)，使其连接到低于上述预充电电压的低电压源V2，使得此预充电电压下降FG-FG耦合效应所导致的启始电压上升电压部分。
以下参考图9和图10，说明第二实施例的读取序列。
读取对象为字符线WLn所连接的存储器单元时，首先进行的是从字符线WLn+1所连接的存储器单元读取数据的动作。此时字符线WLn+1的电位则是读取电压VREAD＝R1。当字符线WLn+1所连接的存储器单元的数据是「11」时，读取的结果使得数据锁存L1中所储存的数据为低电平，其它情况下则会是高电平。数据锁存L1的数据则利用控制电压DTG1和DTG2导通晶体管Q6、Q7的方式，将此数据维持于节点A。此时，当字符线WLn+1所连接的存储器单元的数据是「11」时，节点A的电位是0V，而在其它数据的情况下则是2.4V。
接着，重置数据锁存L1的数据，改变字符线WL的电位，继续进行以字符线WLn所连接的存储器单元为读取对象的数据读取动作。虽然位线的预充电电压开始时全部都是1.2V，但是藉由将控制电压V2设定在1.1V(参考图9的符号102)并且使得栅极电压REG的晶体管Q9为导通状态的方式，只会在节点A的电压为高电平时(字符线WLn+1所连接的存储器单元的数据为[11」以外的情况)，预充电电压会从1.2V拉低至1.1V(参考图10的符号103)。藉由将预充电电压设定成较低的电压，所以字符线WLn+1所连接的存储器单元中进行MSB写入动作时的FG-FG耦合效应所导致的启始电压Vth上升部分，便能够予以抵消。
如上所述，在第二实施例中，当判断出字符线WLn下一个相邻字符线WLn+1所连接的存储器单元中进行MSB的写入动作时，用来提供一连接到进行数据读取位线的程序化电压的供给电路(V2、Q8、Q9)，使其连接到低于上述预充电电压的低电压源V2，使得此预充电电压下降FG-FG耦合效应所导致的启始电压上升电压部分。因此，字符线WLn+1所连接的存储器单元中进行MSB写入动作时的FG-FG耦合效应所导致的启始电压Vth上升部分，便能够予以抵消，即使出现FG-FG耦合效应亦能够防止误读取动作的发生。
第三实施例
图11表示在第三实施例中页面缓冲器14A以及存储器单元阵列10的结构的电路图。相较于图3的页面缓冲器14，图11的页面缓冲器14A中主要是增加一降压电路，用来将位线的预充电电压降压到比放电动作低一既定电压。此降压电路是与提供预充电电压的电路(V1、Q10)不同而另行设置的电路(VS3、Q11、Q12)，其一端连接到上述提供预充电电压的电路(V1、Q10)和位线间的接点S3，另一端则连接到低于上述预充电电压的既定电压的电压源VS3，当判断出字符线WLn下一个相邻的字符线WLn+1所连接的存储器单元进行MSB的写入动作时，上述连接于字符线WLn并且进行数据读取的位线上的预充电电压则经由上述另行设置的电路(VS3、Q11、Q12)连接到电压源VS3，使得此预充电电压则被降低FG-FG耦合效应所导致的启始电压上升电压部分。
以下参考图11说明第三实施例的降压电路及其动作
在图11中，此降压电路是由晶体管Q11、Q12所构成，晶体管Q2、Q3间的接点S3，则是经由其栅极上施加第二位线箝制(clamp)电压BLCLAMP2的晶体管Q12，以及其栅极上施加晶体管Q7、Q8间节点A上电压的晶体管Q11，连接到电压源VS3。
现有技术在执行读取时的位线进行预充电的动作中，控制电压V1是控制在1.2V再加上由栅极电压BLPRE所控制的晶体管Q10的启始电压Vth，即1.2V+Vth，而以1.2V对位线进行预充电。相对地，在第三实施例的图11中，由于增加另一个栅极电压BLCLAMP2的晶体管Q12，所以会形成位线1.2V的放电路径。以1.2V+Vth的电压从电压V2进行预充电的电压要降低到何种程序，则可以藉由调整控制电压BLCLAMP2以及电压源VS3的电压加以改变。举例来说，设定VS3＝1.1V，BLCLAMP2＝1.2V+Vth。在此，与栅极电压BLCLAMP2的晶体管Q12相连接的切换用晶体管Q11，则是根据维持于节点A上的数据，控制其为导通状态或不导通状态。
从字符线WLn的存储器单元读取数据的场合中，首先进行的是对于字符线WLn+1，以用来检查MSB写入动作的既定读取电压R1(参考图4)来读取数据，检查字符线WLn+1的存储器单元是否进行MSB的写入动作，再将此数据传送至图11中的节点A。在字符线WLn+1所连接的存储器单元内，对应于进行MSB写入动作的地址的页面缓冲器中节点A则为高电平数据。接着，虽然从连接字符线WLn的存储器单元读取数据场合下的位线预充电电压通常是1.2V，但是在连接字符线WLn+1的存储器单元中进行MSB写入动作的情况下，则会因为栅极电压BLCLAMP2的晶体管Q12而发生放电(参考图4的符号104)，预充电电压则有可能低于1.2V，所以便能够抵消FG-FG耦合效应所导致启始电压Vth的上升偏移量。另外，BLCLAMP2的电压则可以利用现有技术中内部电压调整(trimming)方法加以改变。
在第三实施例的读取序列中，虽然也可以如第一和第二实施例的时序图进行，但是为了缩短读取时间，可以在类似现有技术对于全部位线一起进行预充电动作的步骤中，单独将对应的位线拉低至电压VS3的1.1V。
如上所述，在第三实施例中增加了上述降压电路(VS3、Q11、Q12)，当判断出字符线WLn下一个相邻字符线WLn+1所连接的存储器单元中正在进行MSB的写入动作时，则可以将字符线WLn所连接的存储器单元中进行数据读取的位线上的预充电电压，经由上述另行设置的电路(VS3、Q11、Q12)，连接到电压源VS3，因此能够使得此对应预充电电压下降FG-FG耦合效应所导致的启始电压上升电压部分。因此，字符线WLn+1所连接的存储器单元中进行MSB写入动作时的FG-FG耦合效应所导致的启始电压Vth上升部分，便能够予以抵消，即使出现FG-FG耦合效应亦能够防止误读取动作的发生。
以上实施例的说明中虽然是假设全部字符线WL上写入MSB的情况，但是实际上也可以跳过写入MSB的动作，在此情况下，FG-FG耦合效应所导致相邻字符线WL上存储器单元的启始电压Vth偏移就不会发生。所以为了清楚标示出是否有MSB写入动作，通常是以一页面为单位设置标志位(flag bit)，因此，普通序列一开始是检查MSB的写入动作，当正在进行MSB写入动作时则移到上述实施例的序列，而如果是跳过MSB写入动作的话就如现有技术般进行读取动作。虽然标志位的存储器单元与数据位的存储器单元在状态上相同，但是两者在MSB写入动作时写入数据10U或数据00这点上则不同。
另外，在上述实施例中，对于字符线WLn+1的存储器单元中数据为01、10U、00的情况，字符线WLn的存储器单元中会设定成低于既定预充电电压的位线预充电电压，但是从图4可以看出，由于10L→10U的情况中启始电压Vth的偏移量较小，会使得对于字符线WLn的存储器单元所施加的FG-FG耦合效应也变小，所以设定的执行序列中也可以不将10U数据的情况视为对应较低预充电电压的对象。换言之，只有在字符线WLn+1的数据是数据01和数据00时(图4的设定场合)，会将字符线WLn在读取时的位线预充电电压设定成较低的值。此一方案在实施上，可以只有在数据01和数据00的情况下将节点A设为高电平或低电平，再依据实施例的方式执行。设定节点A的方法则可以藉由以读取电压R1、R2、R3读取字符线WLn+1后再由页面缓冲器14内部进行演算的方式来实现。
就字符线WLn+1中进行MSB写入动作时、字符线WLn在读取时的位线电压下降量而言，如果利用代表操作点中存储器单元电流的字符线WL电压相依性的gm(A/V)、位线电容CBL以及放电时间T来表示，理论上可以计算成gm×ΔVth×T/CBL。举例来说，假设FG-FG耦合效应所导致的启始电压Vth偏移是0.2V，则300nA/V×0.2V×5μsec/3pF＝0.1V。gm×ΔVth表示FG-FG耦合效应所减少的存储器单元电流，再将其换算成以放电时间进行放电的电压部分。
变形例
在上述实施例中，虽然是以NAND型快闪EEPROM进行说明，但是并非用以限定本发明，本发明也可以广泛运用于例如NOR型快闪EEPROM等等可以将数据写入浮动栅的非易失性半导体存储装置。
如上所述，在本发明的非易失性半导体存储装置及其读取方法中，当进行第一字符线所连接的存储器单元的数据读取动作时，则先判断上述第一字符线下一个相邻第二字符线所连接的存储器单元中是否进行MSB的写入动作。当判断出正在进行MSB的写入动作时，则将上述第一字符线所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线所连接的存储器单元中各储存节点间的耦合效应所导致的启始电压上升电压部分。藉此，当第一字符线所连接的存储器单元进行数据读取时，便能够抵消第二字符线所连接存储器单元上进行MSB写入动作时的FG-FG耦合效应所导致的启始电压Vth上升部分，即使出现FG-FG耦合效应亦能够防止误读取动作的发生。

Claims (10)

1.一种非易失性半导体存储装置，具有一非易失性的存储器单元阵列，利用在其各存储器单元中设定多个不同启始电压的方式来记录至少最低有效位LSB和最高有效位MSB两位；以及一控制电路，用以控制对于上述存储器单元阵列进行数据读取的动作，其特征在于：
包括一降压装置，当第一字符线所连接的存储器单元进行数据读取时，判断上述第一字符线下一个相邻的第二字符线所连接的存储器单元是否进行MSB的写入动作；当判断出进行MSB的写入动作时，则将上述第一字符线所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线所连接的存储器单元中各储存节点间的耦合效应所导致的启始电压上升电压部分。
2.如权利要求1所述的非易失性半导体存储装置，其中上述降压装置是在开始时将全部位线以低于上述预充电电压的一既定低电压进行预充电动作，接着当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，藉由控制设置于提供预充电电压的第一电路与上述进行数据读取的位线间的晶体管的栅极电压，将上述进行数据读取的位线以外的位线升压至上述预充电电压。
3.如权利要求1所述的非易失性半导体存储装置，其中在上述降压装置中，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，经由一第二电路，其中上述第二电路系提供一程序化电压连接到上述进行数据读取的位线，使其连接到低于上述预充电电压的一电压源，使得上述预充电电压下降上述既定电压。
4.如权利要求1所述的非易失性半导体存储装置，其中上述降压电路是与提供预充电电压的第一电路不同而另行设置的第三电路，上述第三电路的一端连接到上述第一电路和位线间的接点，另一端则连接到比上述预充电电压低既定电压的电压源，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，将连接于上述第一字符线的上述读取数据的位线上的预充电电压，经由上述第三电路连接到上述电压源，使得上述预充电电压下降上述既定电压。
5.如权利要求1至4中任一权利要求所述的非易失性半导体存储装置，其中上述进行MSB写入的动作是指上述MSB中至少一个特定电平进行写入的动作。
6.一种非易失性半导体存储装置的读取方法，上述非易失性半导体存储装置具有一非易失性的存储器单元阵列，利用在其各存储器单元中设定多个不同启始电压的方式来记录至少最低有效位LSB和最高有效位MSB)两位；以及一控制电路，用以控制对于上述存储器单元阵列进行数据读取的动作，其特征在于：
当第一字符线所连接的存储器单元进行数据读取时，判断上述第一字符线下一个相邻的第二字符线所连接的存储器单元是否进行MSB的写入动作；当判断出进行MSB的写入动作时，则将上述第一字符线所连接的存储器单元中进行数据读取的位线的预充电电压，降低一既定电压，用以抵消相邻两条字符线所连接的存储器单元中各储存节点间的耦合效应所导致的启始电压上升电压部分。
7.如权利要求6所述的非易失性半导体存储装置的读取方法，其中上述降压步骤中，是在开始时将全部位线以低于上述预充电电压的一既定低电压进行预充电动作，接着当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，藉由控制设置于提供预充电电压的第一电路与上述进行数据读取的位线间的晶体管的栅极电压，将上述进行数据读取的位线以外的位线升压至上述预充电电压。
8.如权利要求6所述的非易失性半导体存储装置的读取方法，其中在上述降压步骤中，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，经由一第二电路，其中上述第二电路是提供一程序化电压连接到上述进行数据读取的位线，使其连接到低于上述预充电电压的一电压源，使得上述预充电电压下降上述既定电压。
9.如权利要求6所述的非易失性半导体存储装置的读取方法，其中上述非易失性半导体存储装置还包括一与提供预充电电压的第一电路不同而另行设置的第三电路，上述第三电路的一端连接到上述第一电路和位线间的接点，另一端则连接到比上述预充电电压低既定电压的电压源；
在上述降压步骤中，当判断出上述第一字符线下一个相邻的第二字符线所连接的存储器单元进行MSB的写入动作时，将连接于上述第一字符线的上述读取数据的位线上的预充电电压，经由上述第三电路连接到上述电压源，使得上述预充电电压下降上述既定电压。
10.如权利要求6至9中任一权利要求所述的非易失性半导体存储装置的读取方法，其中上述进行MSB写入的动作是指上述MSB中至少一个特定电平进行写入的动作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653086A (zh) * 2015-10-28 2017-05-10 上海复旦微电子集团股份有限公司 非易失性存储器的页缓存器电路及控制方法、存储器
CN107785050A (zh) * 2016-08-24 2018-03-09 华邦电子股份有限公司 半导体存储装置及其读出方法
CN113744785A (zh) * 2020-05-27 2021-12-03 华邦电子股份有限公司 半导体存储装置及其读取方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101293225B1 (ko) * 2011-04-01 2013-08-05 (주)아토솔루션 메모리 및 메모리 읽기 방법
US9136006B2 (en) * 2013-03-11 2015-09-15 Macronix International Co., Ltd. Method and device for reducing coupling noise during read operation
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
WO2015037159A1 (ja) * 2013-09-13 2015-03-19 株式会社 東芝 半導体記憶装置及びメモリシステム
JP6538496B2 (ja) * 2015-09-11 2019-07-03 東芝メモリ株式会社 メモリシステム
KR20170055910A (ko) * 2015-11-12 2017-05-22 에스케이하이닉스 주식회사 전류 감지 페이지 버퍼를 포함하는 메모리 장치
US9805808B2 (en) 2016-02-17 2017-10-31 Toshiba Memory Corporation Semiconductor device and method for operating the same
US11221911B2 (en) * 2019-10-11 2022-01-11 International Business Machines Corporation Data recovery due to transient effects in NAND flash memories

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JP2000285692A (ja) 1999-04-01 2000-10-13 Sony Corp 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法
JP2001028575A (ja) 1999-07-13 2001-01-30 Victor Co Of Japan Ltd デジタル放送受信装置
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2003346485A (ja) 2002-05-23 2003-12-05 Fujitsu Ltd 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
US7242620B2 (en) * 2004-10-05 2007-07-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and an operation method thereof
JP4519612B2 (ja) * 2004-11-16 2010-08-04 株式会社東芝 不揮発性半導体記憶装置
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
CN100379190C (zh) 2005-07-19 2008-04-02 北京中星微电子有限公司 基于二维码视像传输的速率控制方法
JP4896569B2 (ja) * 2006-04-10 2012-03-14 株式会社東芝 半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR101391881B1 (ko) * 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
JP2009266349A (ja) * 2008-04-28 2009-11-12 Toshiba Corp 不揮発性半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653086A (zh) * 2015-10-28 2017-05-10 上海复旦微电子集团股份有限公司 非易失性存储器的页缓存器电路及控制方法、存储器
CN107785050A (zh) * 2016-08-24 2018-03-09 华邦电子股份有限公司 半导体存储装置及其读出方法
CN107785050B (zh) * 2016-08-24 2020-07-14 华邦电子股份有限公司 半导体存储装置及其读出方法
CN113744785A (zh) * 2020-05-27 2021-12-03 华邦电子股份有限公司 半导体存储装置及其读取方法
CN113744785B (zh) * 2020-05-27 2024-04-05 华邦电子股份有限公司 半导体存储装置及其读取方法

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