KR20090055806A - 불휘발성 메모리 소자의 프로그램 검증 방법 - Google Patents

불휘발성 메모리 소자의 프로그램 검증 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 프로그램 검증에 관한 것으로, 프로그램을 위해 선택되는 메모리 셀의 프로그램 검증을 위하여, 비트라인을 프리차지한 후, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하고, 상기 비트라인의 전압 변경을 위한 제 1 독출 감정을 수행하고, 제 1 센싱 전압을 이용하여 그 결과를 센싱 하는 제 1 센싱 단계; 및 상기 제 1 센싱 이후에, 상기 제 1 독출 감정 동작에 의해 변경된 비트라인의 전압을 다시 변경시키기 위한 제 2 독출 감정을 수행하고, 상기 제 1 센싱 전압을 이용하여 그 결과를 센싱 하는 제 2 센싱 단계를 포함한다.
프로그램 검증, 더블 검증, 센싱 전압, Evaluation

Description

불휘발성 메모리 소자의 프로그램 검증 방법{Method of verifying program a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 특히 프로그램 검증을 수행할 때 효과적으로 더블 검증을 수행하도록 하는 불휘발성 메모리 소자의 프로그램 검증 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고, 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)가 있고, 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(non volatile memory)가 있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
상기한 불휘발성 메모리 소자를 프로그램하는 방법으로는 ISPP(Incremental Step Pulse Programming) 방법을 이용하는데, 이는 프로그램 펄스를 인가한 후, 검증 전압 레벨보다 낮은 문턱전압 레벨을 갖는 메모리 셀들에 한해서 일정한 스텝으로 증가시켜 가며 프로그램 전압을 인가하고, 검증 전압 레벨보다 높은 문턱전압 분포를 가진 메모리 셀들에 대해서는 프로그램 금지(Inhibit)를 시키는 방법이다.
일정한 프로그램 속도를 가지는 메모리 셀에 대해, 스텝 전압을 낮게 설정할수록 문턱전압 분포의 폭을 좁게 형성시킬 수 있다. 그러나 스텝 전압을 낮게 설정하는 경우 그만큼의 프로그램 시간이 증가하게 된다. 반대로 스텝 전압을 높게 설정하면 프로그램 시간은 감소하지만, 그만큼 메모리 셀의 문턱전압 분포의 폭이 넓어진다.
상기와 같이 불휘발성 메모리 소자를 프로그램하는데 있어서, 프로그램 이후의 검증 동작은 메모리 셀의 문턱전압 분포를 좁게 형성하기 위한 다양한 방법들이 제시되어 오고 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 프로그램 검증을 이중으로 할 때, 한번의 비트라인 프리차지를 이용하여 더블 검증이 가능하도록 하는 불휘발성 메모리 소자의 프로그램 검증 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은,
프로그램을 위해 선택되는 메모리 셀의 프로그램 검증을 위하여, 비트라인을 프리차지한 후, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하고, 상기 비트라인의 전압 변경을 위한 제 1 독출 감정을 수행하고, 제 1 센싱 전압을 이용하여 그 결과를 센싱 하는 제 1 센싱 단계; 및 상기 제 1 센싱 이후에, 상기 제 1 독출 감정 동작에 의해 변경된 비트라인의 전압을 다시 변경시키기 위한 제 2 독출 감정을 수행하고, 상기 제 1 센싱 전압을 이용하여 그 결과를 센싱 하는 제 2 센싱 단계를 포함한다.
상기 선택된 메모리 셀의 워드라인 이외의 워드라인들에는 패스 전압을 인가하는 것을 특징으로 한다.
상기 2 독출 감정에서, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하는 것을 특징으로한다.
상기 제 1 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 1 스텝 전압레벨로 설정하는 것을 특징으로 한다.
상기 제 1 센싱 단계에서 프로그램 패스로 센싱 되고, 상기 제 2 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 한다.
상기 제 1 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝 전압 레벨보다 큰 전압 레벨을 갖는 제 1 스텝 전압 레벨로 설정하고, 상기 제 1 센싱 단계에서 프로그램 패스로 센싱 되고, 상기 제 2 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝전압 레벨보다 작은 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은,
프로그램을 위해 선택되는 메모리 셀의 프로그램 검증을 위하여, 비트라인을 프리차지한 후, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하고, 상기 비트라인의 전압 변경을 위한 독출 감정을 수행하는 독출 감정 단계; 및 상기 독출 감정 결과를 제 1 센싱전압과 제 2 센싱 전압을 각각 이용하여 센싱 하는 단계를 포함한다.
상기 선택된 메모리 셀의 워드라인 이외의 워드라인들에는 패스 전압을 인가하는 것을 특징으로 한다.
상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 1 스텝 전압레벨로 설정하는 것을 특징으로 한다.
상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 패스로 센싱 되고, 상기 제 2 센싱 전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 한다.
상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝 전압 레벨보다 큰 전압 레벨을 갖는 제 1 스텝 전압 레벨로 설정하고, 상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 패스로 센싱 되고, 상기 제 2 센싱 전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝전압 레벨보다 작은 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은 프로그램 검증을 이중으로 수행할 때, 비트라인 프리차지를 한번만 수행하고 더블 검증이 가능하므로, 프로그램 검증 시간을 단축시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.
도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 1a를 참조하면, 플래시 메모리 소자(100)는 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, Y 디코더(130)와, X 디코더(140)와 전압 제공부(150) 및 제어부(160)를 포함한다.
메모리 셀 어레이(110)는 데이터 저장을 위한 메모리 셀들이 워드라인(WL)과 비트라인(BL)으로 구성되어 있고, 페이지 버퍼부(120)는 메모리 셀 어레이(110)의 비트라인 연결되는 다수의 페이지 버퍼들을 포함한다.
Y 디코더(130)는 제어부(160)의 제어신호에 의해 상기 페이지 버퍼부(120)의 페이지 버퍼들에 데이터 입출력 경로를 제공한다. 그리고 X 디코더(150)는 제어부(160)의 제어신호에 의해 메모리 셀 어레이(110)의 워드라인을 선택한다.
또한 전압 제공부(150)는 제어부(160)의 제어에 따라 동작 전압을 생성하고, 생성된 동작 전압을 상기 X 디코더(140)를 통해 메모리 셀 어레이(110)의 워드라인에 제공하거나, 페이지 버퍼들에 제공한다. 상기 전압 제공부(150)는 ISPP(Incremental Step Pulse Programming) 방식으로 시작 전압과 설정된 스텝 전압에 의해 프로그램 전압을 생성하여 제공한다. 이때 시작전압과, 상기 스텝 전압은 상기 제어부(160)에 의해 다양하게 변경이 가능하다.
제어부(160)는 상기 메모리 셀 어레이(110)와 페이지 버퍼부(120)와 Y 디코더(130)와 X 디코더(150) 및 전압 제공부(150)를 제어한다.
도 1b는 도 1a의 페이지 버퍼의 일부 회로도이다.
도 1b를 참조하면, 페이지 버퍼부(120)에 복수개로 포함되는 페이지 버퍼(121)는 비트라인 선택부(122)와, 프리차지부(123)와, 래치부(124) 및 검증부(125)를 포함한다.
비트라인 선택부(122)는 메모리 셀 어레이(110)의 메모리 셀 스트링에 연결되는 비트라인과, 센싱노드(SO)를 제어신호에 의해 연결한다. 또한 비트라인 선택부(122)는 제어신호의 전압 레벨을 변경하여 비트라인 프리차지를 제어할 수 있다. 일반적으로 비트라인 선택부는 이븐 비트라인(Even Bit Line)과 오드 비트라인(Odd Bit Line)으로 구성되는 한 쌍의 비트라인 중에서 제어신호에 의해 하나의 비트라인과 센싱노드(SO)를 연결한다. 본 발명의 실시 예에서는 하나의 비트라인에 연결된 부분만을 도시하였다.
프리차지부(123)는 센싱노드(SO)를 프리차지하고, 래치부(124)는 메모리 셀에 프로그램할 데이터를 저장하고, 센싱노드(SO)를 통해 전달하거나, 메모리 셀에 저장된 데이터를 센싱노드(SO)를 통해 독출 하여 저장한 후 외부로 출력한다.
그리고 검증부(125)는 선택된 메모리 셀에 프로그램이 완료되었는지 여부를 상기 래치부(124)에 래치된 데이터 상태에 의해 판단하고, 검증 신호를 출력한다.
비트라인 선택부(122)는 제 1 NMOS 트랜지스터(N1)를 포함하고, 프리차지부(123)는 PMOS 트랜지스터(P)를 포함한다. 그리고 래치부(124)는 제 2 내지 제 8 NMOS 트랜지스터(N2 내지 N8)와, 제 1 내지 제 4 인버터(IN1 내지 IN4)를 포함한다.
비트라인 선택부(122)의 제 1 NMOS 트랜지스터(N1)는 비트라인과 센싱노 드(SO) 사이에 연결되어 있으며, 비트라인 선택 신호(Bit Select Line; BSL)에 의해 동작한다.
그리고 PMOS 트랜지스터(P)는 전원전압을 센싱노드(SO)로 인가하기 위해 프리차지 제어신호(PRECHb)에 의해 동작한다. 제 2 NMOS 트랜지스터(N2)는 센싱 노드와 노드(Q1) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 프로그램 신호(PGM1)가 입력된다.
제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)는 노드(Q1_N)와 접지노드 사이에 직렬로 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트는 센싱노드(SO)에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 독출 신호(READ_1)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 노드(Q1)와 데이터 출력 노드(DATA)에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 데이터 출력 신호(DATA_O)가 입력된다. 제 1 및 제 2 인버터(IN1, IN2)는 제 1 래치(L1)로 구성되어 노드(Q1)와 노드(Q1_N) 사이에 연결된다.
제 6 NMOS 트랜지스터(N6)는 센싱노드(SO)와 노드(Q2)사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 프로그램 신호(PGM2)가 입력된다. 제 7 및 제 8 NMOS 트랜지스터(N7, N8)는 노드(Q2_N)와 접지노드 사이에 직렬로 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트는 센싱노드(SO)에 연결된다. 그리고 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 독출신호(READ_2)가 입력된다.
제 3 및 제 4 인버터(IN3, IN4)는 제 2 래치(L2)를 구성하여 노드(Q2)와 노드(Q2_N) 사이에 연결된다.
한편, 메모리 셀 어레이(110)는 다수의 비트라인들이 포함되는데, 각각의 비트라인들은 메모리 셀 스트링에 연결된다.
각각의 메모리 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor)와 소오스 선택 트랜지스터(Source Select Transistor)와, 상기 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 사이에 직렬로 연결되는 다수의 메모리 셀들로 구성된다. 이때 비트라인은 드레인 선택 트랜지스터의 드레인단에 연결된다.
메모리 셀 스트링의 메모리 셀들의 게이트에는 각각 워드라인(WL)이 연결되고, 드레인 선택 트랜지스터의 게이트에는 드레인 선택 신호(Drain Select Line)가 입력된다. 그리고 소오스 선택 트랜지스터의 게이트에는 소오스 선택 신호(Source Select Line)가 입력된다.
현재 플래시 메모리 소자는 프로그램 검증 동작을 통해 메모리 셀의 문턱전압 분포의 폭을 보다 좁게 만들기 위해서 더블 검증 방법을 사용한다.
상기 도 1b의 페이지 버퍼(121)를 참조하여 더블 검증 방법을 설명하면 다음과 같다.
프로그램 펄스에 의해 선택된 메모리 셀에 프로그램을 수행한 이후에 검증을 위해서는 먼저 프리차지부(123)에 의해 센싱노드(SO)가 전원전압 레벨로 프리차지되고, 이후에 비트라인 선택 신호(BSL)를 제 1 전압(V1)으로 인가하여 비트라인을 프리차지시킨다.
비트라인을 프리차지시킨 이후에는, 드레인 선택 신호와 소오스 선택 신 호(DSL, SSL)를 하이 레벨로 인가하여 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴온 시킨다. 이때 첫 번째 프로그램 검증을 위해 선택되는 메모리 셀의 워드라인에는 제 1 검증 전압이 인가되고, 나머지 워드라인에는 패스 전압이 인가된 상태이다.
상기 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴온 시킨 상태로 일정시간동안 메모리 셀의 프로그램 상태에 따른 비트라인 전압 변경을 위한 감정시간(Evaluation)이 주어진다. 이때 비트라인 선택 신호(BSL)는 0V의 전압 레벨로 인가하여 제 1 NMOS 트랜지스터(N1)가 턴오프 상태가 되도록 한다.
만약 선택된 메모리 셀이 프로그램이 되어 있다면, 상기 제 1 검증 전압보다 메모리 셀의 문턱전압이 높은 상태이므로 메모리 셀은 턴오프 상태를 유지하고, 비트라인의 전압은 프리차지 전압을 거의 유지하고 있다.
또한 선택된 메모리 셀이 프로그램되지 않은 상태라면, 상기 제 1 검증전압보다 메모리 셀의 문턱전압이 낮은 상태이므로 메모리 셀이 턴 온 되고, 비트라인에 프리차지된 전압은 소오스 선택 트랜지스터를 통해 디스차지 된다.
상기 감정 시간 이후에는, 비트라인 선택 신호(BSL)를 제 2 전압(V2)레벨로 인가하고, 상기 래치부(124)의 제 2 래치(L2)의 노드(Q2)로 그 결과를 읽어온다.
이후에 비트라인에 프리차지되어 있던 전압은 디스차지 되고, 페이지 버퍼의 데이터 초기화를 수행한 후, 두 번째 검증을 진행한다. 두 번째 검증 동작은 비트라인의 프리차지와, 감정 시간, 독출 동작 등이 첫 번째 검증 동작과 동일하게 진행되며 다만 선택된 메모리 셀에 워드라인에 상기 제 1 검증전압보다 높은 제 2 검 증전압이 인가된다.
상기 더블 검증은 프로그램하는 메모리 셀의 프로그램 속도에 따라 세 가지로 메모리 셀의 종류를 구분하고, 각각의 종류에 대해 프로그램 방식을 다르게 적용하기 위해 실시하는 것으로 빠르게 프로그램되는 셀들과, 중간 속도로 프로그램되는 셀들, 그리고 느리게 프로그램되는 셀들로 나누어 각각에 대해 프로그램 전압 제어를 한다.
즉, 더블 검증의 결과 가장 빠르게 프로그램 셀들에 속하는 경우에는 이후의 프로그램을 중단하도록 프로그램 방지(inhibit)시키고, 중간 속도로 프로그램되는 셀들은 현재 적용하고 있는 ISPP 스텝 전압보다 작은 전압 스텝을 적용하여 이후의 프로그램을 진행하도록 하며, 느린 속도로 프로그램되는 셀들은 현재 적용하고 있는 ISPP 스텝보다 큰 전압 스텝을 적용하여 이후의 프로그램을 진행하도록 제어한다.
도 2는 더블 검증 방식의 타이밍도이다.
도 2를 참조하면, 프로그램 동작을 수행하는 동안, 프로그램 속도에 따라 각각 빠르게 프로그램되는 제 1 메모리 셀 군과, 중간 속도로 프로그램되는 제 2 메모리 셀군, 그리고 느리게 프로그램되는 제 3 메모리 셀군의 전압 변경이 각각 다르다.
더블 검증 동작에서 제 1 검증동작은 비트라인 선택 신호(BSL)를 제 1 전압(V1)으로 인가하여 비트라인을 프리차지하는 시간(T1)과, 감정시간(T2), 그리고 센싱시간(T3)이 소요된다. 상기 감정시간(T2)에서 비트라인의 전압이 변경되는 정 도는 제 1 내지 제 3 메모리 셀군에서 모두 다르게 나타난다. 이는 각각의 메모리 셀들의 문턱전압에 따라 메모리 셀들이 턴 온 되는 정도가 다르고, 그에 따라 흐르는 전류의 양이 다르기 때문이다.
상기의 제 1 검증 동작이 완료된 후에는 비트라인을 디스차지 시키고, 래치부(124)를 세팅하는 동작을 위한 세팅 시간(T4)이 필요하다. 그리고 제 2 검증 동작이 수행되는데, 제 2 검증 동작도 제 1 검증 동작과 동일한 시간이 필요하다.
따라서 더블 검증 방법을 이용할 때, 각각의 검증 동작마다 필요한 비트라인 프리차지 시간과 감정 시간은 검증 시간을 길게 만들고 그에 따른 전체 프로그램 시간도 늘어나게 하는 원인이 된다.
따라서 본 발명의 실시 예와 같은 더블 검증 방법을 제시한다.
도 3a는 본 발명의 제 1 실시 예에 따른 더블 검증 방법의 동작 타이밍도이다.
도 3a를 참조하면, 본 발명의 제 1 실시 예에서는 더블 검증을 수행할 때, 제 1 검증과 제 2 검증에 대해 비트라인을 한번만 프리차지하고, 이후에 제 1 검증을 한 후, 비트라인의 디스차지와 프리차지 동작이 없이 제 2 검증을 수행한다. 또한 독출 검증을 수행할 때 제 1 검증 전압(PV1)만을 프로그램 검증할 워드라인에 인가한다.
제 1 실시 예에 따른 더블 검증 방법을 상기 도 1b의 페이지 버퍼(121)의 동작설명과 함께 설명하면, 먼저 프리차지 시간(T1)동안 비트라인 선택 신호(BSL)를 제 1 전압(V1) 레벨로 인가하여 비트라인을 프리차지시킨다. 상기 프리차지 시간동 안 비트라인은 전압(V1-Vt)으로 프리차지된다. 이때 Vt는 제 1 NMOS 트랜지스터(N1)의 문턱전압이다.
프리차지 시간 이후에는 제 1 검증을 위한 제 1 감정시간(T2)이 주어지는데, 이때는 비트라인 선택 신호(BSL)를 0V 전압으로 인가하여 제 1 NMOS 트랜지스터(N1)를 턴오프 시킨다. 그리고 프로그램을 수행하고 있는 워드라인에는 제 1 검증전압(PV1)을 인가하고, 나머지 워드라인들에는 패스 전압을 인가한다.
그리고 드레인 선택 신호와 소오스 선택 신호를 하이 레벨로 입력하여 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴 온 시켜 비트라인 전압이 메모리 셀의 프로그램 여부에 따라 변경되도록 한다(Evaluation).
제 1 감정 시간(T2) 이후에는 제 1 센싱 시간(T3)이 주어진다. 제 1 센싱 시간(T3)에서는 비트라인 선택 신호(BSL)를 제 2 전압(V2)으로 입력한다. 따라서 제 1 NMOS 트랜지스터(N1)는 비트라인의 전압이 제 2 전압(V2)에서 제 1 NMOS 트랜지스터(N1)의 문턱전압을 뺀 제 3 전압(V2-Vt) 보다 높다면 제 1 NMOS 트랜지스터는 턴오프 상태를 유지하고, 비트라인 전압이 제 3 전압(V2-Vt)보다 낮다면 제 1 NMOS 트랜지스터는 턴 온 된다.
그리고 제 1 센싱 시간(T3)동안 페이지 버퍼(121)의 센싱노드(SO)는 하이 레벨로 프리차지된 상태로 전위가 디스차지 되지 않고 플로팅 상태로 유지되고 있다.
제 1 검증 동작에서 제 1 센싱 시간(T3)에 각각의 메모리 셀군이 센싱 되는 결과는 도 3a에 나타난 바와 같다. 즉, 제 1 메모리 셀군과 제 2 메모리 셀군은 제 1 검증 전압보다 문턱전압이 높기 때문에 비트라인 전압이 디스차지 되는 속도가 느리다. 따라서 제 1 및 제 2 메모리 셀군의 비트라인은 제 3 전압(V2-Vt)보다 높다. 그리고 제 3 메모리 셀군은 제 1 검증 전압보다 문턱전압이 낮은 전압이다. 따라서 제 3 메모리 셀군의 비트라인은 제 3 전압(V2-Vt)보다 낮은 전압이다.
상기와 같이 각각 비트라인 전압을 가지고 있는 상태에서 제 1 및 제 2 메모리 셀군의 페이지 버퍼(121)의 제 1 NMOS 트랜지스터(N1)는 턴오프 상태로 유지된다. 따라서 센싱노드(SO)는 하이 레벨로 그대로 유지된다.
그러나 제 3 메모리 셀군의 페이지 버퍼(121)의 제 1 NMOS 트랜지스터(N1)는 턴 온 된다. 상기 제 1 NMOS 트랜지스터(N1)가 턴 온 되면, 센싱노드(SO)에 하이 레벨로 프리차지되어 있던 전압은 비트라인의 낮은 전압과 쉐어링이 일어나서 로우 레벨로 변경된다.
그리고 페이지 버퍼(121)의 제 2 독출신호(READ_2)를 하이 레벨로 인가하면, 제 2 래치(L2)에 센싱노드(SO)의 데이터가 로딩된다. 상기 센싱 노드(SO)에 따라서 제 2 래치(L2)에 로딩되는 데이터에 따라 프로그램 패스와 페일 여부를 판단한다. 이는 검증부(125)가 출력하는 검증 신호에 의해 판단할 수 있다.
상기의 제 1 검증 전압에서는 제 1 및 제 2 메모리 셀군에 대해 프로그램 패스가 되지 않은 것으로 제 2 래치(L2)에 데이터가 로딩되고, 제 3 메모리 셀군에 대해서는 프로그램 패스가 된 것으로 제 2 래치(L2)에 데이터가 로딩된다.
따라서 제 1 검증동작에서는 제 3 메모리 셀군을 구분할 수 있다.
이후에 제 2 검증 동작을 수행하는데, 비트라인의 프리차지가 없이 바로 제 2 감정 시간(T4)이 주어진다. 이때의 선택된 워드라인에는 제 1 검증 동작과 마찬 가지로 제 1 검증전압(PV1)을 인가한 상태이다.
제 2 검증 전압은 제 1 검증전압보다 높은 전압 레벨을 갖는다. 따라서 어느 정도 디스차지 되어 있는 비트라인의 전압이 더 디스차지 되는데, 도 3a에 나타난 바와 같이 제 1 메모리 셀군의 비트라인 전압은 제 3 전압(V2-Vt)보다 높은 전압 레벨로 디스차지 되고, 제 2 및 제 3 메모리 셀군의 비트라인 전압은 제 3 전압(V2-Vt)보다 낮은 전납 레벨로 디스차지 된다.
따라서 제 2 센싱 시간(T5)에서 제 1 메모리 셀군의 비트라인에 연결된 페이지 버퍼(121)의 제 1 NMOS 트랜지스터(N1)는 턴오프 상태를 유지하고, 제 2 및 제 3 메모리 셀군의 비트라인에 연결된 페이지 버퍼(121)의 제 1 NMOS 트랜지스터(N1)는 턴 온 된다.
따라서 제 2 검증 동작에서 제 1 메모리 셀군과 제 2 메모리 셀군을 구분할 수 있다. 상기 제 1 및 제 2 검증 동작에 의해 제 1 내지 제 3 메모리 셀군을 각각 구분하여 프로그램 검증 하는 것이 가능하다.
상기의 제 1 실시 예에 따른 더블 검증 방법은 비트라인 프리차지 이후에 제 1 및 제 2 검증 동작에서 비트라인 선택 신호(BSL)를 제 2 전압(V2)레벨로 동일하게 입력한다.
도 3b는 도 3a의 더블 검증을 수행할 때의 메모리 셀들의 문턱전압 분포도이다.
도 3b를 참조하면, 제 1 검증 전압(PV1)에서 제 1 및 제 2 검증을 수행하여 각각 제 3 메모리 셀군을 분류하고, 제 2 메모리 셀군을 분류할 수 있는 것을 확인 할 수 있다.
제 1 실시 예와는 다르게 센싱 동작에서 비트라인 선택 신호(BSL)의 전압 레벨을 제 1 검증과 제 2 검증에서 다르게 입력하여 더블 검증을 수행할 수 있다.
도 4a는 본 발명의 제 2 실시 예에 따른 더블 검증 방법의 동작 타이밍도이다.
도 4a를 참조하면, 본 발명의 제 2 실시 예에서는 더블 검증을 수행할 때, 먼저 비트라인 프리차지를 수행한다. 비트라인 프리차지 시간(T1)동안 페이지 버퍼(121)의 제 1 NMOS 트랜지스터(N1)의 게이트에 비트라인 선택신호(BSL)를 제 1 전압(V1)레벨로 입력한다. 이에 따라 비트라인이 프리차지된다(V1-Vt).
비트라인을 프리차지한 이후에는 제 1 감정시간(T2)동안 선택되는 워드라인에 제 2 검증전압(PV2)을 입력하여 비트라인 전압변경을 감정한다. 상기 제 2 검증전압(PV2)은 제 2 실시 예의 방법을 이용한 더블 검증을 수행할 때, 제 1 감정과 제 2 감정을 통해 제 1 내지 제 3 메모리 셀군을 구분할 수 있는 검증 전압 레벨로 설정할 수 있다.
비트라인의 전압 감정 동작은 앞서 설명한 제 1 실시 예에서와 동일하므로 자세한 설명은 생략한다.
상기 제 1 감정시간(T2) 이후에는 비트라인 전압 변경을 센싱 하는 제 1센싱 시간(T3)이 주어진다. 제 1 센싱 시간(T3)동안에는 제 1 NMOS 트랜지스터(N1)의 게이트에 비트라인 선택 신호(BSL)를 제 2 전압(V2)레벨로서 입력한다. 상기 제 1 센싱 시간(T3)동안의 동작도 상기 제 1 실시 예에서와 동일하다. 제 1 센싱 시간(T3) 에는 제 3 메모리 셀군을 제 1 및 제 2 메모리 셀군으로부터 구분할 수 있다.
제 1 센싱 시간(T3) 이후에는 제 2 검증이 수행된다. 상기 제 2 검증 동안의 상기 제 2 센싱 시간(T4)에는 제 1 NMOS 트랜지스터(N1)의 게이트에 비트라인 선택 신호(BSL)를 제 4 전압(V4) 레벨로서 입력한다. 이때 선택된 워드라인에는 제 1 검증 때와 동일하게 제 2 검증전압이 입력된다. 상기 비트라인 선택신호(BSL)가 제 4 전압(V4)레벨로 제 1 NMOS 트랜지스터(N1)의 게이트에 입력되면 비트라인의 전압이 제 5 전압(V4-Vt)보다 크면 제 1 NMOS 트랜지스터(N1)는 오프 상태가 유지된다. 그리고 비트라인의 전압이 제 5 전압(V4-Vt)보다 작으면 제 1 NMOS 트랜지스터(N1)는 턴온 된다.
따라서 상기 제 4 전압(V4)은 제 1 감정시간(T2)동안에 비트라인 전압이 디스차지 되는 정도에 따라 결정되는데, 제 4 전압(V4)보다 제 1 NMOS 트랜지스터(N1)의 문턱전압(Vt)만큼 낮은 제 5 전압(V4-Vt)이 상기 제 1 메모리 셀군과, 제 2 메모리 셀군을 구분할 수 있는 전압 레벨로 설정된다.
즉, 제 1 감정시간(T2) 이후에 제 1 메모리 셀군의 비트라인 전압보다 상기 제 5 전압(V4-Vt)보다 높고, 제 1 감정시간(T2) 이후에 제 2 메모리 셀군의 비트라인 전압보다 상기 제 5 전압(V4-Vt)보다 낮아야 한다. 따라서 상기의 조건에 맞도록 제 4 전압(V4)을 설정한다.
도 4b는 도 4a의 더블 검증을 수행할 때의 메모리 셀들의 문턱전압 분포도이다.
도 4b를 참조하면, 제 1 검증 전압(PV1)에서 제 1 및 제 2 검증을 수행하여 각각 제 3 메모리 셀군을 분류하고, 제 2 메모리 셀군을 분류할 수 있는 것을 확인할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 1b는 도 1a의 페이지 버퍼의 일부 회로도이다.
도 2는 더블 검증 방식의 타이밍도이다.
도 3a는 본 발명의 제 1 실시 예에 따른 더블 검증 방법의 동작 타이밍도이다.
도 3b는 도 3a의 더블 검증을 수행할 때의 메모리 셀들의 문턱전압 분포도이다.
도 4a는 본 발명의 제 2 실시 예에 따른 더블 검증 방법의 동작 타이밍도이다.
도 4b는 도 4a의 더블 검증을 수행할 때의 메모리 셀들의 문턱전압 분포도이다.
*도면의 주요 부분의 간단한 설명*
100 : 플래시 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 130 : Y 디코더
140 : X 디코더 150 : 전압 제공부
160 : 제어부

Claims (11)

  1. 프로그램을 위해 선택되는 메모리 셀의 프로그램 검증을 위하여, 비트라인을 프리차지한 후, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하고, 상기 비트라인의 전압 변경을 위한 제 1 독출 감정을 수행하고, 제 1 센싱 전압을 이용하여 그 결과를 센싱 하는 제 1 센싱 단계; 및
    상기 제 1 센싱 이후에, 상기 제 1 독출 감정 동작에 의해 변경된 비트라인의 전압을 다시 변경시키기 위한 제 2 독출 감정을 수행하고, 상기 제 1 센싱 전압을 이용하여 그 결과를 센싱 하는 제 2 센싱 단계;
    를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  2. 제 1항에 있어서,
    상기 선택된 메모리 셀의 워드라인 이외의 워드라인들에는 패스 전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  3. 제 1항에 있어서,
    상기 2 독출 감정에서, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  4. 제 1항에 있어서,
    상기 제 1 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 1 스텝 전압레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  5. 제 1항에 있어서,
    상기 제 1 센싱 단계에서 프로그램 패스로 센싱 되고, 상기 제 2 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  6. 제 1항에 있어서,
    상기 제 1 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝 전압 레벨보다 큰 전압 레벨을 갖는 제 1 스텝 전압 레벨로 설정하고,
    상기 제 1 센싱 단계에서 프로그램 패스로 센싱 되고, 상기 제 2 센싱 단계에서 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝전압 레벨보다 작은 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  7. 프로그램을 위해 선택되는 메모리 셀의 프로그램 검증을 위하여, 비트라인을 프리차지한 후, 상기 선택된 메모리 셀의 워드라인에 제 1 검증 전압을 인가하고, 상기 비트라인의 전압 변경을 위한 독출 감정을 수행하는 독출 감정 단계; 및
    상기 독출 감정 결과를 제 1 센싱전압과 제 2 센싱 전압을 각각 이용하여 센싱 하는 단계
    를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  8. 제 7항에 있어서,
    상기 선택된 메모리 셀의 워드라인 이외의 워드라인들에는 패스 전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  9. 제 7항에 있어서,
    상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 1 스텝 전압레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  10. 제 7항에 있어서,
    상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 패스로 센싱 되고, 상기 제 2 센싱 전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  11. 제 7항에 있어서,
    상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝 전압 레벨보다 큰 전압 레벨을 갖는 제 1 스텝 전압 레벨로 설정하고,
    상기 제 1 센싱전압을 이용하여 센싱한 결과, 프로그램 패스로 센싱 되고, 상기 제 2 센싱 전압을 이용하여 센싱한 결과, 프로그램 페일로 센싱 되는 메모리 셀들에 대한 프로그램 전압의 스텝 전압을 현재 프로그램 스텝전압 레벨보다 작은 제 2 스텝 전압 레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 프로그램 검증 방법.
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