JP4318466B2 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関し、より詳細にはデータの高速書き込みが可能な不揮発性半導体記憶装置及びその書き込み方法に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置、特にフラッシュメモリは、電気的にデータの書き換えが可能で、且つ電源を切った状態でもデータを保持することができるため、様々な分野で使用されている。例えば、携帯電話、デジタルカメラ、シリコンオーディオプレーヤー等の携帯端末にはデータ格納用の記憶装置として用いられている。また、マイクロコンピュータ等のシステムＬＳＩにも書き換え可能なプログラム格納用の記憶装置としてフラッシュメモリは混載されており、セット機器の開発期間短縮を実現している。
【０００３】
フラッシュメモリのデータ書き込み時間はマイクロ秒オーダーと遅いため、通常、複数のデータを予めラッチ回路に格納し、その後、ラッチ回路に格納された複数のデータの一括書き込み動作を行うことにより、実効的な書き込み時間の短縮を図っている。
【０００４】
以下、従来のフラッシュメモリ(不揮発性半導体記憶装置)における書き込み動作について図１３〜図１６を参照して説明する(例えば、特許文献１あるいは特許文献２参照)。
【０００５】
図１３は、従来のフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図１３において、メモリセルアレイ１はＮＯＲ型のフラッシュメモリセルアレイである。具体的に説明すると、メモリセルアレイ１はワード線ＷＬ１、ＷＬ２(ワード線は２本のみ図示している)、ビット線ＢＬ１〜ＢＬＮを備えており、ワード線とビット線との交点にメモリセルＭ１１〜Ｍ２Ｎがマトリクス状に配置されている。メモリセルのコントロールゲートはワード線ＷＬ１、ＷＬ２に、ドレインはビット線ＢＬ１〜ＢＬＮに、ソースはソース線ＳＬに、基板はウェル線ＰＷに接続されている。ここで、メモリセルＭ１１〜Ｍ２Ｎのソースは共通のソース線ＳＬに、基板は共通のウェル線ＰＷに接続されており、１つの消去ブロックを構成している。
【０００６】
ビット線ＢＬ１〜ＢＬＮにはそれぞれビット線リセット回路が接続されている。ビット線ＢＬ１に接続されているビット線リセット回路について説明すると、ビット線リセット回路はビット線リセットトランジスタＲＴ１により構成され、ビット線リセットトランジスタＲＴ１はゲートがビット線リセット制御信号ＢＬＲＳＴに接続され、ソースが接地電位に接続され、ドレインがビット線ＢＬ１に接続されている。ビット線リセットトランジスタＲＴ１はビット線リセット制御信号ＢＬＲＳＴによりビット線ＢＬ１を接地電位に設定する役割を果たす。ビット線ＢＬ２〜ＢＬＮに接続されているビット線リセット回路にも同様の回路が接続されている。
【０００７】
また、ビット線ＢＬ１〜ＢＬＮにはそれぞれ書き込み回路２−１〜２−Ｎが接続されている。ビット線毎に書き込み回路が配置されているので、１回の書き込み動作で１本のワード線に接続された全てのメモリセルに対して一括書き込み動作が可能である。例えば、ワード線ＷＬ１に接続されたＮ個のメモリセルＭ１１〜Ｍ１Ｎはページ１を構成しており、書き込み時にはワード線ＷＬ１を選択することでページ１に対して一括書き込みが行われる。同様に、ワード線ＷＬ２に接続されたＮ個のメモリセルＭ２１〜Ｍ２Ｎはページ２を構成しており、書き込み時にはワード線ＷＬ２を選択することでページ２に対して一括書き込みが行われる。
【０００８】
次に、ビット線毎に接続されている書き込み回路２−１〜２−Ｎの構成について、ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明する。
【０００９】
書き込み回路２−１は、インバータＩＮＶ１とＩＮＶ２から構成されるラッチ回路ＬＡＴと、ＮチャネルトランジスタＴＧＮとＰチャネルトランジスタＴＧＰから構成されるトランスファゲートＴＧと、Ｎチャネルトランジスタから構成されるラッチデータ格納スイッチＴＮとから構成される。
【００１０】
ラッチ回路ＬＡＴは書き込みデータを一時的にラッチする回路であり、インバータＩＮＶ１とＩＮＶ２の電源には正高電圧発生回路(図１３には図示していない)の出力電圧ＶＰＰが供給されている。
【００１１】
トランスファゲートＴＧはラッチ回路ＬＡＴの出力Ｎ１とビット線ＢＬ１とを接続、遮断するためのスイッチであり、トランスファゲート制御信号ＴＧＳにより制御される。トランスファゲート制御信号ＴＧＳはＮチャネルトランジスタＴＧＮのゲートに接続され、トランスファゲート制御信号ＴＧＳが入力されたインバータＩＬＳの出力信号はＰチャネルトランジスタＴＧＰのゲートに接続される。インバータＩＬＳの電源、及びＰチャネルトランジスタＴＧＰの基板には高電圧ＶＰＰが供給されている。
【００１２】
ラッチデータ格納スイッチＴＮは外部入力データＩＯとラッチ回路ＬＡＴの入力Ｎ２とを接続、遮断するためのスイッチであり、データラッチ制御信号ＤＬとラッチ選択信号ＬＡＴＳＥＬを入力とするＡＮＤ論理素子ＡＮＤの出力信号がゲートに接続されている。所定のラッチ回路に書き込みデータを格納する際にはデータラッチ制御信号ＤＬとラッチ選択信号ＬＡＴＳＥＬが共に「Ｈ」レベルとなり、ラッチデータ格納スイッチＴＮが開くことでラッチ回路ＬＡＴに外部入力データＩＯが設定される。
【００１３】
ここで、プログラムデータ(０データ)を格納するとラッチ回路ＬＡＴの出力Ｎ１は「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納するとラッチ回路ＬＡＴの出力Ｎ１は「Ｌ」レベルに設定される。データ格納後、ラッチデータ格納スイッチＴＮが閉じることでラッチ回路ＬＡＴに書き込みデータが保持される。
【００１４】
以上、ビット線ＢＬ１に接続された書き込み回路２−１の構成について説明したが、ビット線ＢＬ２〜ＢＬＮに接続されている書き込み回路２−２〜２−Ｎにも同様の回路が接続されている。
【００１５】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。
【００１６】
図１４は、従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。図１４では、ワード線ＷＬ１に接続されたページ１のメモリセルとワード線ＷＬ２に接続されたページ２のメモリセルへ書き込み動作を行った場合のフローチャート図を示している。
【００１７】
始めに、プログラムコマンドを入力することで書き込み動作が開始する(ステップＳ１００)。ページ１の書き込み動作(Page Program1)を行うために、ラッチ回路ＬＡＴにページ１の書き込みデータを格納する(ステップＳ１１０)。データラッチ終了後、ページ１のプログラム動作が行われる(ステップＳ１２０)。
【００１８】
プログラム動作終了後、ページ１のメモリセルへデータが適正に書き込まれたことを確認するためのベリファイ動作が行われる(ステップＳ１３０)。ベリファイ動作で１ビットでも適正に書き込まれていないメモリセルがあると判定された場合(以下、この場合をフェイルしたと呼ぶことにする)は、再度プログラム動作とベリファイ動作が行われる(ステップＳ１４０)。複数回のプログラム動作とベリファイ動作を行い、ページ１の全てのメモリセルが適正に書き込まれたと判定された場合(以下、この場合をパスしたと呼ぶことにする)に、ページ１の書き込み動作が終了し、続いてページ２の書き込み動作(Page Program2)が開始される。
【００１９】
ページ２の書き込み動作もページ１の書き込み動作と同様に、データラッチ動作(ステップＳ１５０)、プログラム動作(ステップＳ１６０)、ベリファイ動作(ステップＳ１７０)、ベリファイ動作でパスするまでプログラム動作とベリファイ動作の繰り返し(ステップＳ１８０)により行われる。複数回のプログラム動作とベリファイ動作を行い、ベリファイ動作でパスした場合にページ２の書き込み動作が終了し、ページ１とページ２の書き込み動作が終了する(ステップＳ１９０)。
【００２０】
図１５は、従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。図１５では、データラッチ制御信号ＤＬ、正高電圧発生回路(図１３には図示していない)の出力電圧ＶＰＰ、負高電圧発生回路(図１３には図示していない)の出力電圧ＶＮＮ、ワード線ＷＬ１、ＷＬ２の動作波形について示している。
【００２１】
ページ１の書き込み動作(Page Program1)において、始めにラッチ回路ＬＡＴへのデータラッチがデータラッチ制御信号ＤＬにより行われる(Data Latch1)。データラッチ期間中、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、トランスファゲートＴＧは非活性化状態に、ビット線リセット回路は活性化状態になっており、ビット線は接地電位に設定されている。
【００２２】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路と負高電圧発生回路はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。正高電圧発生回路と負高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、ラッチ回路ＬＡＴの出力Ｎ１とビット線とを接続することでプログラム動作を開始する。
【００２３】
ここで、ラッチ回路ＬＡＴにプログラムデータ(０データ)が格納されている場合は、ラッチ回路ＬＡＴの出力Ｎ１は「Ｈ」レベルに設定されているため、ビット線には正の高電圧５Ｖが印加される。一方、イレーズデータ(１データ)が格納されている場合は、ラッチ回路ＬＡＴの出力Ｎ１は「Ｌ」レベルに設定されているため、ビット線には接地電位(０Ｖ)が印加される。
【００２４】
メモリセルのコントロールゲート(ワード線)には−８Ｖが印加されているので、ドレイン(ビット線)に５Ｖが印加された時にはトンネル酸化膜に高電界が印加され、ＦＮ(Fowler-Nordheim)電流によってフローティングゲートに蓄積されている電子がドレイン側に引き抜かれることでプログラムが行われる。一方、ドレイン(ビット線)に接地電位(０Ｖ)が印加された時にはトンネル酸化膜にＦＮ電流を発生させる高電界が印加されないため、メモリセルのプログラムは行われない。所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでプログラム動作を終了し、ベリファイモードに移行する。
【００２５】
ベリファイモード移行後、正高電圧発生回路と負高電圧発生回路は電源電圧ＶＤＤと接地電位ＶＳＳの電圧をそれぞれ発生する。正高電圧発生回路と負高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、プログラムデータ(ラッチ回路ＬＡＴの出力Ｎ１が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。
【００２６】
ビット線のプリチャージが終了後、トランスファゲートＴＧを非活性化状態にしてラッチ回路ＬＡＴとビット線とを切り離し、ワード線ＷＬ１に１Ｖの電圧を印加する。
【００２７】
ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればメモリセルを通じてビット線のディスチャージが行われ、ビット線の電位は接地電位に向かって下降する。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればメモリセルを通じたビット線のディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。
【００２８】
所定の時間経過後、再度トランスファゲートＴＧを活性化状態にしてラッチ回路ＬＡＴとビット線とを接続する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、ラッチ回路ＬＡＴの出力Ｎ１が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればラッチ回路ＬＡＴの出力Ｎ１は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【００２９】
所定の時間経過後、ワード線ＷＬ１を接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでベリファイ動作を終了する。ベリファイ動作終了時点でラッチ回路ＬＡＴに１ビットでもプログラムデータが残っている場合(フェイル)は、再度プログラム動作(Program1)とベリファイ動作(Verify1)が行われる。
【００３０】
複数回のプログラム動作とベリファイ動作で全てのラッチ回路のラッチデータがイレーズデータに書き換えられた場合(パス)にページ１の書き込み動作が終了し、続いてＷＬ２上のページ２の書き込み動作(Page Program2)が行われる。ページ２の書き込み動作もページ１と同様にデータラッチ動作(Data Latch2)、及びプログラム動作(Program2)とベリファイ動作(Verify2)の繰り返しにより行われる。
【００３１】
図１６は、従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。始めに、プログラムコマンドＣＭ１とページ１のプログラムアドレスＡＤ１を入力し、引き続きページ１の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することでビジー状態となり、ページ１の書き込み動作が開始される。書き込み動作はプログラム動作とベリファイ動作を繰り返し行うことにより実施され、ベリファイ動作でパスした場合にページ１の書き込み動作が終了する。ページ１の書き込み動作終了後、レディー状態となり、ページ２の書き込み動作が可能となる。
【００３２】
続いて、プログラムコマンドＣＭ１とページ２のプログラムアドレスＡＤ２を入力し、引き続きページ２の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することでビジー状態となり、ページ２の書き込み動作が開始される。ページ２の書き込み動作もページ１と同様に、プログラム動作とベリファイ動作を繰り返し行うことにより実施され、ベリファイ動作でパスした場合にページ２の書き込み動作が終了する。
【００３３】
【特許文献１】
特開平７−２２６０９７号公報
【特許文献２】
特開平１１−３２８９８１号公報
【００３４】
【発明が解決しようとする課題】
しかしながら、前述した従来の不揮発性半導体記憶装置(フラッシュメモリ)に関しては以下に示すような課題があった。第１に、書き込みデータをラッチ回路に格納するためのデータラッチ時間が必要である。近年、不揮発性半導体記憶装置の記憶容量は大容量化しており、１ページのビット数(一括書き込みビット数)を増やすことで、実効的な書き込み時間の短縮が図られている。しかし、１ページのビット数増大に伴い、１ページの書き込み動作におけるデータラッチ時間が増大し、書き込み時間の増大を引き起こす。近年の不揮発性半導体記憶装置では１ページのデータラッチ時間がマイクロ秒オーダーと長い場合があり、書き込み時間の増大に大きな影響を及ぼす。
【００３５】
第２に、１ページの書き込み動作でプログラム動作とベリファイ動作を繰り返し行うため、各プログラム動作、ベリファイ動作毎に高電圧発生回路がプログラム動作、ベリファイ動作に必要な電圧を発生する必要がある。このため、各プログラム動作、ベリファイ動作開始時には高電圧発生回路が所定の電圧を出力して安定するまでの時間(電圧出力安定待ち時間)だけ待つ必要がある。例えば、図１５において、プログラム動作時には高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧を出力して安定するのに時間Ｔｐｓだけ待つ必要がある。また、ベリファイ動作時には高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧を出力して安定するのに時間Ｔｐｖｓだけ待つ必要がある。この電圧出力安定待ち時間はマイクロ秒オーダーの時間であり、書き込み時間の増大を引き起こす。不揮発性半導体記憶装置の記憶容量の増大に伴い、プログラム動作とベリファイ動作のサイクル数が増加し、電圧出力安定待ち時間が書き込み時間の増大に大きな影響を及ぼす。
【００３６】
第３に、１ページの書き込み動作でプログラム動作とベリファイ動作を繰り返し行うため、各プログラム動作、ベリファイ動作毎にワード線にプログラム電圧、ベリファイ電圧を印加する必要がある。このため、各プログラム動作、ベリファイ動作毎にワード線の立ち上げ時間、立ち下げ時間が必要である。例えば、図１５において、プログラム開始時にはワード線に−８Ｖの電圧を印加するために立ち下げ時間Ｔｐ１が必要である。さらに、プログラム終了時にはワード線を接地電位に戻すために立ち上げ時間Ｔｐ２が必要である。また、ベリファイ開始時にはワード線に１Ｖの電圧を印加するために立ち上げ時間Ｔｐｖ１が必要である。さらに、ベリファイ終了時にはワード線を接地電位に戻すために立ち下げ時間Ｔｐｖ２が必要である。不揮発性半導体記憶装置の記憶容量の増大に伴い、プログラム動作とベリファイ動作のサイクル数が増加し、ワード線の立ち上げ時間、立ち下げ時間が書き込み時間の増大に大きな影響を及ぼす。
【００３７】
本発明は、前述した問題に鑑みてなされたものであり、その目的は、データの高速書き込みが可能な不揮発性半導体記憶装置及びその書き込み方法を提供することである。
【００３８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る不揮発性半導体記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、ビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、前記書き込み回路は、複数ページの書き込みデータを格納するための複数のラッチ回路と、前記複数のラッチ回路とビット線とを接続するビット線接続回路とを備え、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行い、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００３９】
上記構成により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ビット線接続回路を切り替えるのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００４０】
本発明の請求項２に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００４１】
上記構成により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００４２】
本発明の請求項３に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、前記複数のラッチ回路と前記ビット線接続回路との間に、前記ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路をさらに備えたことを特徴とする。
【００４３】
上記構成により、ラッチ回路の電源を電源電圧にすることができるため、安定したラッチ保持動作を実現することができる。さらに、プログラム動作時におけるデータラッチが容易となる。
【００４４】
本発明の請求項４に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路と、前記複数のラッチ回路のラッチデータを個別にリセット可能な複数のラッチデータリセット回路と、前記検知回路がメモリセルが適正にプログラムされたことを検知した場合は、所定のラッチ回路のラッチデータをリセットするために、所定のラッチデータリセット回路を選択するラッチデータリセット選択回路とをさらに備えたことを特徴とする。
【００４５】
上記構成により、ビット線検知回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。さらに、ラッチデータリセット回路の能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【００４６】
本発明の請求項５に係る不揮発性半導体記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、ビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、前記書き込み回路は、複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、前記直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを備え、前記直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで前記直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路と、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行う制御回路とをさらに備えたことを特徴とする。
【００４７】
上記構成により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ラッチデータをシフト動作するのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、ビット線接続回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。
【００４８】
本発明の請求項６に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００４９】
上記構成により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００５０】
本発明の請求項７に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、前記直列接続ラッチ群の最終段ラッチ回路と前記ビット線接続回路との間に、前記最終段ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路をさらに備えたことを特徴とする。
【００５１】
上記構成により、ラッチ回路の電源を電源電圧にすることができるため、安定したラッチ保持動作を実現することができる。さらに、プログラム動作時におけるデータラッチが容易となる。
【００５２】
本発明の請求項８に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路と、前記検知回路がメモリセルが適正にプログラムされたことを検知した場合は、前記直列接続ラッチ群の最終段ラッチ回路のラッチデータをリセットするラッチデータリセット回路とをさらに備えたことを特徴とする。
【００５３】
上記構成により、ラッチデータリセット回路の能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【００５４】
本発明の請求項９に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記複数のラッチ回路がフリップフロップ回路により構成されたことを特徴とする。
【００５５】
上記構成により、複数のラッチ回路へのデータ格納、及びラッチデータ転送がクロックを入力するのみで可能となるため、ラッチ回路へのデータ格納制御、及びデータ転送制御が容易となる。
【００５６】
本発明の請求項１０に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に書き込みデータを設定中は、前記選択ページのラッチ回路へ書き込みデータの設定が終了するまで、前記選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行う制御回路をさらに備えたことを特徴とする。
【００５７】
上記構成により、１ページのデータラッチ時間が長い場合でも、その他のページの連続プログラム動作あるいは連続ベリファイ動作を並行して行うことができるため、効率的な書き込み動作を行うことができ、データの高速書き込みを実現することができる。
【００５８】
本発明の請求項１１に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、前記選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行う制御回路をさらに備えたことを特徴とする。
【００５９】
上記構成により、書き込みデータにプログラムデータが含まれていないページ、または書き込み動作が終了したページの書き込み動作を行わずに、次ページの書き込み動作を行うことができるため、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【００６０】
本発明の請求項１２に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００６１】
上記構成により、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００６２】
本発明の請求項１３に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にプログラム動作に必要な電圧を継続して印加した状態で前記連続プログラム動作を行う制御回路をさらに備えたことを特徴とする。
【００６３】
上記構成により、１本のワード線に接続された複数ページの連続プログラム動作を、ワード線にプログラム電圧を印加し続けた状態で行うことができるため、プログラム動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速プログラム動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力プログラム動作を実現することができる。
【００６４】
本発明の請求項１４に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にベリファイ動作に必要な電圧を継続して印加した状態で前記連続ベリファイ動作を行う制御回路をさらに備えたことを特徴とする。
【００６５】
上記構成により、１本のワード線に接続された複数ページの連続ベリファイ動作を、ワード線にベリファイ電圧を印加し続けた状態で行うことができるため、ベリファイ動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速ベリファイ動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力ベリファイ動作を実現することができる。
【００６６】
本発明の請求項１５に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記連続プログラム動作中あるいは前記連続ベリファイ動作中に、非選択のビット線を接地電位に設定するビット線リセット回路をさらに備えたことを特徴とする。
【００６７】
上記構成により、選択ページのプログラム動作中あるいはベリファイ動作中に、非選択ページのビット線を接地電位に設定することができるため、選択ページのプログラム動作あるいはベリファイ動作終了後に、選択ページのビット線が接地電位にリセットされるのを待つことなく、次ページのプログラム動作あるいはベリファイ動作を行うことができる。従って、データの高速書き込みを実現することができる。
【００６８】
本発明の請求項１６に係る不揮発性半導体記憶装置の書き込み方法は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、複数ページの書き込みデータを格納するための複数のラッチ回路と、前記複数のラッチ回路とビット線とを接続するビット線接続回路とを有したビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置の書き込み方法であって、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行い、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行うことにより、複数ページの書き込み動作を行うことを特徴とする。
【００６９】
上記書き込み方法により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ビット線接続回路を切り替えるのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００７０】
本発明の請求項１７に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行うことを特徴とする。
【００７１】
上記書き込み方法により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００７２】
本発明の請求項１８に係る不揮発性半導体記憶装置の書き込み方法は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、前記直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを有したビット線毎あるいは複数のビット線毎に配置される書き込み回路と、前記直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで前記直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置の書き込み方法であって、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うことを特徴とする。
【００７３】
上記書き込み方法により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ラッチデータをシフト動作するのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、ビット線接続回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。
【００７４】
本発明の請求項１９に係る不揮発性半導体記憶装置の書き込み方法は、請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行うことを特徴とする。
【００７５】
上記書き込み方法により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００７６】
本発明の請求項２０に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に書き込みデータを設定中は、前記選択ページのラッチ回路へ書き込みデータの設定が終了するまで、前記選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行うことを特徴とする。
【００７７】
上記書き込み方法により、１ページのデータラッチ時間が長い場合でも、その他のページの連続プログラム動作あるいは連続ベリファイ動作を並行して行うことができるため、効率的な書き込み動作を行うことができ、データの高速書き込みを実現することができる。
【００７８】
本発明の請求項２１に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、前記選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行うことを特徴とする。
【００７９】
上記書き込み方法により、書き込みデータにプログラムデータが含まれていないページ、または書き込み動作が終了したページの書き込み動作を行わずに、次ページの書き込み動作を行うことができるため、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【００８０】
本発明の請求項２２に係る不揮発性半導体記憶装置の書き込み方法は、請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行うことを特徴とする。
【００８１】
上記書き込み方法により、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００８２】
本発明の請求項２３に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にプログラム動作に必要な電圧を継続して印加した状態で前記連続プログラム動作を行うことを特徴とする。
【００８３】
上記書き込み方法により、１本のワード線に接続された複数ページの連続プログラム動作を、ワード線にプログラム電圧を印加し続けた状態で行うことができるため、プログラム動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速プログラム動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力プログラム動作を実現することができる。
【００８４】
本発明の請求項２４に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にベリファイ動作に必要な電圧を継続して印加した状態で前記連続ベリファイ動作を行うことを特徴とする。
【００８５】
上記書き込み方法により、１本のワード線に接続された複数ページの連続ベリファイ動作を、ワード線にベリファイ電圧を印加し続けた状態で行うことができるため、ベリファイ動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速ベリファイ動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力ベリファイ動作を実現することができる。
【００８６】
【発明の実施の形態】
本発明に係る各実施形態について、代表的な不揮発性半導体記憶装置であるフラッシュメモリを例に挙げ、図面に基づいて詳細に説明する。始めに、本発明に係る各実施形態の共通事項について図１〜図３を参照して説明する。
【００８７】
図１は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の構成を示す図である。図１において、メモリセルアレイ１は複数のワード線と複数のビット線との交点にメモリセルがマトリクス状に配置されている。書き込み回路２はビット線毎あるいは複数のビット線毎に配置されており、複数のメモリセルへの一括書き込み動作を行う回路である。Ｘデコーダ３は所定のワード線を選択して所定の電圧を印加する回路である。Ｙデコーダ４はＹゲート５の中から所定のＹゲートを選択して所定の電圧を印加する回路である。Ｙゲート５は複数のビット線から所定のビット線を選択してセンスアンプ６に接続する回路である。センスアンプ６はメモリセルに格納されたデータを判定する回路である。
【００８８】
Ｉ／Ｏバッファ７はデータ入出力端子ＤＱとフラッシュメモリとのデータのやり取りを行う回路であり、読み出し時にはセンスアンプ６からの出力データをデータ入出力端子ＤＱに出力し、データ書き込み時にはデータ入出力端子ＤＱから入力された書き込みデータを書き込み回路２に送信する。また、データ入出力端子ＤＱに入力されたコマンドを制御回路８に送信する役割も果たす。
【００８９】
制御回路８はフラッシュメモリ全体の制御を行う回路であり、書き込み回路２、Ｘデコーダ３、Ｙデコーダ４、Ｙゲート５、センスアンプ６、Ｉ／Ｏバッファ７、アドレスバッファ９、電源回路１０を制御することで、読み出し、書き込み、消去動作等の各種制御を行う。制御回路８には外部から入力されるチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥと、アドレスバッファ９から出力されるアドレス端子Ａに入力されたコマンドと、Ｉ／Ｏバッファ７から出力されるデータ入出力端子ＤＱに入力されたコマンドが入力されており、外部から入力されたコマンドを解釈してフラッシュメモリの各種動作を実行する。
【００９０】
アドレスバッファ９は、アドレス端子Ａに入力されたアドレスをデコードして、所定の書き込み回路、ワード線、ビット線を選択する信号を書き込み回路２、Ｘデコーダ３、Ｙデコーダ４に送信する。また、アドレス端子Ａに入力されたコマンドを制御回路８に送信する役割も果たす。
【００９１】
電源回路１０は、フラッシュメモリの読み出し、書き込み、消去動作に必要な高電圧を発生する回路であり、正の高電圧ＶＰＰを発生する正高電圧発生回路１１と負の高電圧ＶＮＮを発生する負高電圧発生回路１２により構成される。
【００９２】
図２は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルの断面構造を示す図である。図２に示すように、基板１０９上にディープＮウェル１０８、及びＰウェル１０７が形成され、このＰウェル１０７内にＮ型領域のソース１０５とドレイン１０６が形成されている。そして、トンネル酸化膜１０４上にはフローティングゲート１０３が形成されており、さらに、ＯＮＯ(Oxide-Nitride-Oxide)膜１０２を介してコントロールゲート１０１が形成されている。本発明の各実施形態に係るフラッシュメモリでは、上記トンネル酸化膜１０４に高電界を印加してトンネル電流を発生させ、フローティングゲート１０３への電子の引き抜き、注入を行うことでメモリセルのしきい値電圧を制御し、データの書き込み、消去動作を行う。
【００９３】
図３は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルのしきい値電圧分布を示す図である。図３において、読み出しレベル２０１よりもしきい値電圧が低い状態を書き込み状態(分布２０２)とし、高い状態を消去状態(分布２０３)とする。以下、書き込み状態のデータを「０」データ、消去状態のデータを「１」データとして説明する。
【００９４】
メモリセルの書き込み動作は、ソース１０５をオープン状態にし、コントロールゲート１０１に例えば−８Ｖ、ドレイン１０６に例えば５Ｖ、ウェル１０７に例えば接地電位(０Ｖ)の電圧をそれぞれ印加することによって、フローティングゲート１０３に蓄積されている電子をドレイン１０６に引き抜くことにより行う。書き込み後のしきい値電圧は読み出しレベル２０１よりも低くなるため、読み出し動作時にメモリセルに電流が流れる。
【００９５】
メモリセルの消去動作は、ドレイン１０６をオープン状態にし、コントロールゲート１０１に例えば５Ｖ、ソース１０５とウェル１０７にそれぞれ例えば−８Ｖを印加し、ソース１０５とウェル１０７からフローティングゲート１０３に電子を注入する。フローティングゲート１０３に電子が注入されることでメモリセルのしきい値電圧が上昇する。消去後のしきい値電圧を読み出しレベル２０１よりも高く設定することによって、読み出し動作時にメモリセルに電流が流れないようにする。
【００９６】
メモリセルの読み出し動作は、コントロールゲート１０１に読み出し電圧を印加し、ソース１０５とウェル１０７を接地電位(０Ｖ)に設定し、ドレイン１０６に１Ｖ程度の電圧を印加した状態で電流が流れるか否かをセンスアンプにより判定して読み出す。メモリセルに電流が流れる場合は書き込み状態(０データ)、電流が流れない場合は消去状態(１データ)として読み出しデータを出力する。
【００９７】
(第１実施形態)
本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図４〜図７を参照して詳細に説明する。
【００９８】
図４は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図４において、メモリセルアレイ１とビット線リセット回路の構成は、図１３で示した従来のフラッシュメモリのものと構成が同一であるのでその詳細な説明を省略する。
【００９９】
本発明の第１実施形態に係るフラッシュメモリと従来のフラッシュメモリとの相違点は、書き込み回路２−１〜２−Ｎの構成が異なる点である。以下、本発明の第１実施形態に係るフラッシュメモリの書き込み回路の構成について、ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明する。
【０１００】
書き込み回路２−１は、インバータＩＮＶ１とＩＮＶ２から構成される第１ラッチ回路ＬＡＴ１と、ＮチャネルトランジスタＴＧＮ１とＰチャネルトランジスタＴＧＰ１から構成される第１トランスファゲートＴＧ１と、Ｎチャネルトランジスタから構成される第１ラッチデータ格納スイッチＴＮ１と、インバータＩＮＶ３とＩＮＶ４から構成される第２ラッチ回路ＬＡＴ２と、ＮチャネルトランジスタＴＧＮ２とＰチャネルトランジスタＴＧＰ２から構成される第２トランスファゲートＴＧ２と、Ｎチャネルトランジスタから構成される第２ラッチデータ格納スイッチＴＮ２とから構成される。
【０１０１】
第１ラッチ回路ＬＡＴ１は書き込みデータを一時的にラッチする回路であり、インバータＩＮＶ１とＩＮＶ２の電源には高電圧ＶＰＰ１が供給されている。
【０１０２】
第１トランスファゲートＴＧ１は第１ラッチ回路ＬＡＴ１の出力Ｎ１とビット線ＢＬ１とを接続、遮断するためのスイッチであり、第１トランスファゲート制御信号ＴＧＳ１により制御される。第１トランスファゲート制御信号ＴＧＳ１はＮチャネルトランジスタＴＧＮ１のゲートに接続され、第１トランスファゲート制御信号ＴＧＳ１が入力されたインバータＩＬＳ１の出力信号はＰチャネルトランジスタＴＧＰ１のゲートに接続される。インバータＩＬＳ１の電源、及びＰチャネルトランジスタＴＧＰ１の基板には高電圧ＶＰＰが供給されている。
【０１０３】
第１ラッチデータ格納スイッチＴＮ１は外部入力データＩＯと第１ラッチ回路ＬＡＴ１の入力Ｎ２とを接続、遮断するためのスイッチであり、第１データラッチ制御信号ＤＬ１とラッチ選択信号ＬＡＴＳＥＬを入力とするＡＮＤ論理素子ＡＮＤ１の出力信号がゲートに接続されている。所定のラッチ回路に書き込みデータを格納する際には第１データラッチ制御信号ＤＬ１とラッチ選択信号ＬＡＴＳＥＬが共に「Ｈ」レベルとなり、第１ラッチデータ格納スイッチＴＮ１が開くことで第１ラッチ回路ＬＡＴ１に外部入力データＩＯが設定される。ここで、プログラムデータ(０データ)を格納すると第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納すると第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｌ」レベルに設定される。データ格納後、第１ラッチデータ格納スイッチＴＮ１が閉じることで第１ラッチ回路ＬＡＴ１に書き込みデータが保持される。
【０１０４】
第２ラッチ回路ＬＡＴ２は書き込みデータを一時的にラッチする回路であり、インバータＩＮＶ３とＩＮＶ４の電源には高電圧ＶＰＰ２が供給されている。
【０１０５】
第２トランスファゲートＴＧ２は第２ラッチ回路ＬＡＴ２の出力Ｎ３とビット線ＢＬ１とを接続、遮断するためのスイッチであり、第２トランスファゲート制御信号ＴＧＳ２により制御される。第２トランスファゲート制御信号ＴＧＳ２はＮチャネルトランジスタＴＧＮ２のゲートに接続され、第２トランスファゲート制御信号ＴＧＳ２が入力されたインバータＩＬＳ２の出力信号はＰチャネルトランジスタＴＧＰ２のゲートに接続される。インバータＩＬＳ２の電源、及びＰチャネルトランジスタＴＧＰ２の基板には高電圧ＶＰＰが供給されている。
【０１０６】
第２ラッチデータ格納スイッチＴＮ２は外部入力データＩＯと第２ラッチ回路ＬＡＴ２の入力Ｎ４とを接続、遮断するためのスイッチであり、第２データラッチ制御信号ＤＬ２とラッチ選択信号ＬＡＴＳＥＬを入力とするＡＮＤ論理素子ＡＮＤ２の出力信号がゲートに接続されている。所定のラッチ回路に書き込みデータを格納する際には第２データラッチ制御信号ＤＬ２とラッチ選択信号ＬＡＴＳＥＬが共に「Ｈ」レベルとなり、第２ラッチデータ格納スイッチＴＮ２が開くことで第２ラッチ回路ＬＡＴ２に外部入力データＩＯが設定される。ここで、プログラムデータ(０データ)を格納すると第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納すると第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｌ」レベルに設定される。データ格納後、第２ラッチデータ格納スイッチＴＮ２が閉じることで第２ラッチ回路ＬＡＴ２に書き込みデータが保持される。
【０１０７】
以上、ビット線ＢＬ１に接続された書き込み回路２−１の構成について説明したが、ビット線ＢＬ２〜ＢＬＮに接続されている書き込み回路２−２〜２−Ｎにも同様の回路が接続されている。
【０１０８】
以上のように、本発明の第１実施形態に係るフラッシュメモリはビット線毎に配置される書き込み回路が複数ページの書き込みデータを格納するための複数のラッチ回路(第１ラッチ回路ＬＡＴ１、第２ラッチ回路ＬＡＴ２)と、複数のラッチ回路とビット線とを接続するビット線接続回路(第１トランスファゲートＴＧ１、第２トランスファゲートＴＧ２)とを備えたことを特徴とする。
【０１０９】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。
【０１１０】
図５は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。図５では、ワード線ＷＬ１に接続されたページ１のメモリセルとワード線ＷＬ２に接続されたページ２のメモリセルへ書き込み動作を行った場合のフローチャート図を示している。
【０１１１】
始めに、プログラムコマンドを入力することで書き込み動作が開始する(ステップＳ２００)。ページ１の書き込み動作を行うために、第１ラッチ回路ＬＡＴ１にページ１の書き込みデータを格納する(ステップＳ２１０)。データラッチ終了後、ページ１のプログラム動作が行われる(ステップＳ２２０)。ページ１のプログラム動作と並行して、ページ２の書き込み動作を行うために、第２ラッチ回路ＬＡＴ２にページ２の書き込みデータを格納する(ステップＳ２３０)。ページ１のプログラム動作終了後、ページ１のベリファイ動作を行わずに、ページ２のプログラム動作を行う(ステップＳ２４０)。ページ２のプログラム動作終了後、ページ１のベリファイ動作を行う(ステップＳ２５０)。ページ１のベリファイ動作終了後、ページ２のベリファイ動作を行う(ステップＳ２６０)。ページ１とページ２のベリファイ動作で共にフェイルした場合は、再度ページ１とページ２のプログラム動作とベリファイ動作を行う(ステップＳ２８０)。複数回のプログラム動作とベリファイ動作を行い、ページ１とページ２のベリファイ動作で共にパスした場合に書き込み動作が終了する(ステップＳ２９０)。
【０１１２】
以上のように、本発明の第１実施形態に係るフラッシュメモリは選択ページの書き込み動作中に、その他のページのラッチ動作を行うことを特徴とする。また、複数ページのプログラム動作を連続して行う連続プログラム動作と、複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより複数ページの書き込み動作を行うことを特徴とする。
【０１１３】
ここで、ページ１(ページ２)の書き込みデータにプログラムデータ(０データ)が含まれていない場合は書き込み動作を行う必要がないので、ページ１(ページ２)の書き込み動作を行わずに、ページ２(ページ１)の書き込み動作のみを行うようにすることもできる。また、ページ１(ページ２)のベリファイ動作でパスした場合は、以後の書き込み動作を行う必要がないので、以後の書き込み動作でページ１(ページ２)の書き込み動作を行わずに、ページ２(ページ１)の書き込み動作のみを行うようにすることもできる。
【０１１４】
このように、書き込みデータにプログラムデータが含まれていないページ、または書き込み動作が終了したページの書き込み動作を行わずに、次ページの書き込み動作を行うことで、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【０１１５】
図６は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。図６では、第１データラッチ制御信号ＤＬ１、第２データラッチ制御信号ＤＬ２、正高電圧発生回路１１の出力電圧ＶＰＰ、負高電圧発生回路１２の出力電圧ＶＮＮ、ワード線ＷＬ１〜ＷＬ３(ＷＬ３は図４には図示していない)、第１トランスファゲート制御信号ＴＧＳ１、第２トランスファゲート制御信号ＴＧＳ２、ビット線リセット制御信号ＢＬＲＳＴ、ビット線ＢＬ１の動作波形について示している。
【０１１６】
ページ１の書き込み動作を始めるために、始めに第１ラッチ回路ＬＡＴ１へのデータラッチが第１データラッチ制御信号ＤＬ1により行われる(Data Latch1)。データラッチ期間中、ワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、第１トランスファゲートＴＧ１と第２トランスファゲートＴＧ２は非活性化状態に、ビット線リセット回路は活性化状態になっており、ビット線は接地電位に設定されている。
【０１１７】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。このとき、第１ラッチ回路ＬＡＴ１のインバータＩＮＶ１とＩＮＶ２に供給される電源ＶＰＰ１にも高電圧ＶＰＰが設定される。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、第１トランスファゲートＴＧ１を活性化状態にして、第１ラッチ回路ＬＡＴ１の出力Ｎ１とビット線とを接続することでプログラム動作を開始する(Program1)。ここで、第１ラッチ回路ＬＡＴ１にプログラムデータ(０データ)が格納されている場合は、第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｈ」レベルに設定されているため、ビット線には正の高電圧５Ｖが印加される。一方、イレーズデータ(１データ)が格納されている場合は、第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｌ」レベルに設定されているため、ビット線には接地電位(０Ｖ)が印加される。
【０１１８】
ページ１のプログラム動作と並行して、ページ２の書き込みデータを第２データラッチ制御信号ＤＬ２により第２ラッチ回路ＬＡＴ２に格納する(Data Latch2)。ここで、ページ２の書き込みデータを第２ラッチ回路ＬＡＴ２に格納中は、第２ラッチ回路ＬＡＴ２のインバータＩＮＶ３とＩＮＶ４に供給される電源ＶＰＰ２は電源電圧ＶＤＤであり、データラッチ終了後、電源ＶＰＰ２を高電圧ＶＰＰに設定する。
【０１１９】
このように、選択ページの書き込み動作中に、選択ページ以外のラッチ回路へ次ページの書き込みデータの設定を行うため、データラッチ時間を削減することができる。従って、データの高速書き込み実現することができる。
【０１２０】
所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電位に、第１トランスファゲートＴＧ１を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のプログラム動作を終了する。
【０１２１】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、高電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のプログラム動作を行う(Program2)。ここで、高電圧ＶＰＰ、ＶＮＮはプログラム動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のプログラム動作を行うことができる。
【０１２２】
ページ２のワード線ＷＬ２を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、第２トランスファゲートＴＧ２を活性化状態にして、第２ラッチ回路ＬＡＴ２の出力Ｎ３とビット線とを接続することでページ２のプログラム動作を開始する。ここで、第２ラッチ回路ＬＡＴ２にプログラムデータ(０データ)が格納されている場合は、第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｈ」レベルに設定されているため、ビット線には正の高電圧５Ｖが印加される。一方、イレーズデータ(１データ)が格納されている場合は、第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｌ」レベルに設定されているため、ビット線には接地電位(０Ｖ)が印加される。
【０１２３】
所定の時間プログラムが行われた後、ワード線ＷＬ２、ソース線ＳＬを接地電位に、第２トランスファゲートＴＧ２を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ２のプログラム動作を終了する。
【０１２４】
このように、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、高電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のプログラム動作を行うため、高電圧発生回路の出力安定待ち時間を待つことなくページ２のプログラム動作を行うことができる。従って、データの高速書き込みを実現することができる。
【０１２５】
次に、ページ１のベリファイ動作を行う(Verify1)。ベリファイモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２は電源電圧ＶＤＤ(ＶＰＰ)と接地電位ＶＳＳ(ＶＮＮ)の電圧をそれぞれ発生する。このとき、第１ラッチ回路ＬＡＴ１に供給される電源ＶＰＰ１と第２ラッチ回路ＬＡＴ２に供給される電源ＶＰＰ２にも電源電圧ＶＤＤが供給される。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ビット線リセット回路を非活性化状態に、第１トランスファゲートＴＧ１を活性化状態にして、プログラムデータ(第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、第１トランスファゲートＴＧ１を非活性化状態にして第１ラッチ回路ＬＡＴ１とビット線とを切り離し、ワード線ＷＬ１に１Ｖの電圧を印加する。
【０１２６】
ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればメモリセルを通じてビット線のディスチャージが行われ、ビット線の電位は接地電位に向かって下降する。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればメモリセルを通じたビット線のディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。
【０１２７】
所定の時間経過後、再度第１トランスファゲートＴＧ１を活性化状態にして第１ラッチ回路ＬＡＴ１とビット線とを接続する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であれば第１ラッチ回路ＬＡＴ１の出力Ｎ１は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１２８】
所定の時間経過後、ワード線ＷＬ１を接地電位に、第１トランスファゲートＴＧ１を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のベリファイ動作を終了する。
【０１２９】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のベリファイ動作を行う(Verify2)。ここで、電圧ＶＰＰ、ＶＮＮはベリファイ動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のベリファイ動作を行うことができる。
【０１３０】
ビット線リセット回路を非活性化状態に、第２トランスファゲートＴＧ２を活性化状態にして、プログラムデータ(第２ラッチ回路ＬＡＴ２の出力Ｎ３が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、第２トランスファゲートＴＧ２を非活性化状態にして第２ラッチ回路ＬＡＴ２とビット線とを切り離し、ワード線ＷＬ２に１Ｖの電圧を印加する。
【０１３１】
ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればメモリセルを通じてビット線のディスチャージが行われ、ビット線の電位は接地電位に向かって下降する。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればメモリセルを通じたビット線のディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。
【０１３２】
所定の時間経過後、再度第２トランスファゲートＴＧ２を活性化状態にして第２ラッチ回路ＬＡＴ２とビット線とを接続する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、第２ラッチ回路ＬＡＴ２の出力Ｎ３が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であれば第２ラッチ回路ＬＡＴ２の出力Ｎ３は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１３３】
所定の時間経過後、ワード線ＷＬ２を接地電位に、第２トランスファゲートＴＧ２を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ２のベリファイ動作を終了する。
【０１３４】
このように、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のベリファイ動作を行うため、高電圧発生回路の出力安定待ち時間を待つことなくページ２のベリファイ動作を行うことができる。従って、データの高速書き込みを実現することができる。
【０１３５】
ページ１とページ２のベリファイ動作で共にフェイルした場合は、再度ページ１とページ２の連続プログラム動作と連続ベリファイ動作が行われる。ここで、引き続き行われるページ１のベリファイ動作でパスしたとする。次に、ページ２のベリファイ動作が行われるが、ページ２のベリファイ動作と並行して、書き込み動作が完了した第１ラッチ回路ＬＡＴ１にページ３の書き込みデータを第１データラッチ制御信号ＤＬ１により格納する(Data Latch3)。ページ２のベリファイ動作でフェイルした場合は、その後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により書き込み動作が行われる。
【０１３６】
このように、選択ページのベリファイ動作でパスした場合は、引き続き行われる次ページの書き込み動作中に、書き込み動作が完了したページのラッチ回路へ新たなページの書き込みデータの設定を行うため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【０１３７】
図７は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。図７(ａ)に示すように、始めに、プログラムコマンドＣＭ１とページ１のプログラムアドレスＡＤ１を入力し、引き続きページ１の書き込みデータを入力して、第１ラッチ回路ＬＡＴ１に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ページ１の書き込み動作が開始される。ページ１のプログラム動作中もレディー状態となっており、ページ１のプログラム動作と並行してプログラムコマンドＣＭ１とページ２のプログラムアドレスＡＤ２を入力し、引き続きページ２の書き込みデータを入力して、第２ラッチ回路ＬＡＴ２に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。
【０１３８】
ページ１のプログラム動作終了後、高電圧発生回路の出力電圧を継続して発生させた状態で、ページ２のプログラム動作を開始する。ページ２のプログラム動作終了後、ページ１とページ２の連続ベリファイ動作が行われる。ページ１とページ２の連続ベリファイ動作で共にフェイルした場合は、再度ページ１とページ２の連続プログラム動作と連続ベリファイ動作が行われる。
【０１３９】
図７(ｂ)に示すように、ページ１とページ２の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ１のベリファイ動作でパスしたとする。次に、ページ２のベリファイ動作が行われるが、このときレディー状態となり、ページ２のベリファイ動作と並行してプログラムコマンドＣＭ１とページ３のプログラムアドレスＡＤ３を入力し、引き続きページ３の書き込みデータを入力して、第１ラッチ回路ＬＡＴ１に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。ページ２のベリファイ動作でフェイルした場合は、その後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により書き込み動作が行われる。
【０１４０】
図７(ｃ)に示すように、ページ２とページ３の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ２のベリファイ動作でパスしたとする。次に、ページ３のベリファイ動作が行われるが、このときレディー状態となり、ページ３のベリファイ動作と並行してプログラムコマンドＣＭ１とページ４のプログラムアドレスＡＤ４を入力し、引き続きページ４の書き込みデータを入力して、第２ラッチ回路ＬＡＴ２に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力する。
【０１４１】
ここで、ページ３のベリファイ動作でもパスしたとする。次に、ページ４のプログラム動作が行われるが、このときレディー状態となっており、ページ４のプログラム動作と並行してプログラムコマンドＣＭ１とページ５のプログラムアドレスＡＤ５を入力し、引き続きページ５の書き込みデータを入力して、第１ラッチ回路ＬＡＴ１に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。ページ４のプログラム動作終了後、引き続きページ５のプログラム動作が行われる。その後、ページ４とページ５の連続ベリファイ動作が行われる。
【０１４２】
以上のように、本発明の第１実施形態に係るフラッシュメモリは、ビット線毎に配置される書き込み回路が複数ページの書き込みデータを格納するための複数のラッチ回路と、複数のラッチ回路とビット線とを接続するビット線接続回路とを備えており、電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うので、電圧発生回路のプログラム電圧出力安定待ち時間、及びベリファイ電圧出力安定待ち時間を削減することができ、データの高速書き込みを実現することができる。さらに、ビット線接続回路を切り替えるのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。
【０１４３】
さらに、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、選択ページ以外のラッチ回路に対して書き込みデータの設定を行うので、データラッチ時間を削減することができ、データの高速書き込みを実現することができる。
【０１４４】
さらに、選択ページのベリファイ動作で、選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に、書き込み動作が完了したページのラッチ回路へ、新たなページの書き込みデータの設定を行うので、データラッチ時間を削減することができ、データの高速書き込みを実現することができる。
【０１４５】
さらに、選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行うので、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【０１４６】
(第２実施形態)
本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図８を参照して詳細に説明する。
【０１４７】
図８は、本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図８において、前述した第１実施形態と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。
【０１４８】
図８と第１実施形態で示した図４との相違点は、書き込み回路２−１〜２−Ｎの構成が異なる点である。ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明すると、書き込み回路２−１は第１ラッチ回路ＬＡＴ１と第１トランスファゲートＴＧ１との間に高電圧ＶＰＰを電源とするレベルシフト回路ＬＳ１が挿入されている。また、第１ラッチ回路ＬＡＴ１を構成するインバータＩＮＶ１とＩＮＶ２の電源が電源電圧ＶＤＤである。同様に、第２ラッチ回路ＬＡＴ２と第２トランスファゲートＴＧ２との間に高電圧ＶＰＰを電源とするレベルシフト回路ＬＳ２が挿入されている。また、第２ラッチ回路ＬＡＴ２を構成するインバータＩＮＶ３とＩＮＶ４の電源が電源電圧ＶＤＤである。
【０１４９】
ここで、プログラム動作とベリファイ動作で高電圧ＶＰＰは５Ｖと電源電圧ＶＤＤに変化するが、前述した第１実施形態ではラッチ回路の電源が高電圧ＶＰＰであるため、ラッチ回路の書き込みデータ保持が不安定になるという恐れがある。しかし、本実施形態の構成ではラッチ回路の電源は常に電源電圧ＶＤＤであるため、ラッチ回路が安定して書き込みデータを保持することができる。さらに、プログラム動作中にデータラッチを行う場合は、前述した第１実施形態ではラッチ回路の電源が高電圧ＶＰＰであるため、データラッチ対象のラッチ回路の電源を電源電圧ＶＤＤに設定する必要がある。しかし、本実施形態の構成ではラッチ回路の電源は常に電源電圧ＶＤＤであるため、ラッチ回路の電源を制御することなくプログラム動作中のデータラッチが可能となり、動作制御が容易になる。
【０１５０】
図８と図４ではさらに、ベリファイ動作時にラッチデータをリセットする機構が異なる。ビット線ＢＬ１にはトランジスタＴＮＶ０、ＴＮＶ１、ＴＰＶ０、ＴＰＶ１から構成されるビット線検知回路が接続されている。ビット線検知回路はＮＯＲの論理を形成しており、ビット線ＢＬ１とベリファイ動作信号ＮＶＲの２端子が入力されている。
【０１５１】
ビット線検知回路の出力であるラッチリセット信号ＬＲＳＴは、ＡＮＤ論理素子ＡＮＤ３とＡＮＤ４の入力端子に入力されている。ＡＮＤ論理素子ＡＮＤ３の入力端子にはラッチリセット信号ＬＲＳＴと第１ラッチベリファイ信号ＶＲ１が入力されている。ＡＮＤ論理素子ＡＮＤ３の出力端子は、第１ラッチリセットトランジスタＴＮ３のゲートに接続されており、ラッチリセット信号ＬＲＳＴと第１ラッチベリファイ信号ＶＲ１が共に「Ｈ」レベルのときに、第１ラッチリセットトランジスタＴＮ３が活性化状態となり、第１ラッチ回路ＬＡＴ１の出力端子Ｎ１を「Ｌ」レベル(イレーズデータ)にリセットする。
【０１５２】
同様に、ＡＮＤ論理素子ＡＮＤ４の入力端子にはラッチリセット信号ＬＲＳＴと第２ラッチベリファイ信号ＶＲ２が入力されている。ＡＮＤ論理素子ＡＮＤ４の出力端子は、第２ラッチリセットトランジスタＴＮ４のゲートに接続されており、ラッチリセット信号ＬＲＳＴと第２ラッチベリファイ信号ＶＲ２が共に「Ｈ」レベルのときに、第２ラッチリセットトランジスタＴＮ４が活性化状態となり、第２ラッチ回路ＬＡＴ２の出力端子Ｎ３を「Ｌ」レベル(イレーズデータ)にリセットする。
【０１５３】
上記構成により、ビット線検知回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。さらに、ラッチリセットトランジスタの能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【０１５４】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。高電圧発生回路を継続動作させた状態での連続プログラム動作と連続ベリファイ動作による書き込み動作は前述した第１実施形態と同様であるので、その詳細な説明を省略する。ここでは、前述した第１実施形態とは動作が異なるベリファイ動作時におけるラッチデータのリセット方法について詳細に説明する。
【０１５５】
第１ラッチ回路ＬＡＴ１のベリファイ動作において、高電圧ＶＰＰは電源電圧ＶＤＤである。ビット線リセット回路を非活性化状態に、第１トランスファゲートＴＧ１を活性化状態にして、プログラムデータ(第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、第１トランスファゲートＴＧ１を非活性化状態にして第１ラッチ回路ＬＡＴ１とビット線とを切り離し、ワード線に１Ｖの電圧を印加する。その後、メモリセルのしきい値電圧に応じてビット線の電位が変化する。
【０１５６】
所定の時間経過後、ベリファイ動作信号ＮＶＲを「Ｌ」レベルに、第１ラッチベリファイ信号ＶＲ１を「Ｈ」レベルに設定する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、ラッチリセット信号ＬＲＳＴは「Ｈ」レベルとなり、ＡＮＤ論理素子ＡＮＤ３の出力は「Ｈ」レベルとなる。これにより、第１ラッチリセットトランジスタＴＮ３が活性化状態となり、第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。
【０１５７】
一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればビット線は電源電圧ＶＤＤを維持しているため、ラッチリセット信号ＬＲＳＴは「Ｌ」レベルとなり、ＡＮＤ論理素子ＡＮＤ３の出力は「Ｌ」レベルとなる。ここで、第１ラッチリセットトランジスタＴＮ３は非活性状態のままであり、第１ラッチ回路ＬＡＴ１の出力Ｎ１は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１５８】
同様に、第２ラッチ回路ＬＡＴ２のベリファイ動作において、第２ラッチベリファイ信号ＶＲ２が「Ｈ」レベルとなり、第２ラッチ回路ＬＡＴ２のラッチデータが書き換えられる。
【０１５９】
以上のように、本発明の第２実施形態に係るフラッシュメモリは、複数のラッチ回路とビット線接続回路との間に、ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路を備えているので、ラッチ回路の電源を電源電圧にすることができ、安定したラッチ保持動作を実現することができる。さらに、プログラム動作時におけるデータラッチが容易となる。
【０１６０】
さらに、ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路(ビット線検知回路)と、複数のラッチ回路のラッチデータを個別にリセット可能な複数のラッチデータリセット回路(第１ラッチリセットトランジスタＴＮ３、第２ラッチリセットトランジスタＴＮ４)と、検知回路がメモリセルが適正にプログラムされたことを検知した場合は、所定のラッチ回路のラッチデータをリセットするために、所定のラッチデータリセット回路を選択するラッチデータリセット選択回路(ＡＮＤ論理素子ＡＮＤ３、ＡＮＤ４)とを備えているので、ビット線検知回路を複数のラッチ回路で共有することができ、書き込み回路の回路規模の縮小を図ることができる。さらに、ラッチデータリセット回路の能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【０１６１】
(第３実施形態)
本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図９を参照して詳細に説明する。
【０１６２】
図９は、本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図９において、前述した第１実施形態と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。
【０１６３】
図９と第１実施形態で示した図４との相違点は、書き込み回路２−１〜２−Ｎの構成が異なる点である。ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明すると、書き込み回路２−１は第１ラッチ回路ＬＡＴ１と、第２ラッチ回路ＬＡＴ２と、レベルシフト回路ＬＳと、トランスファゲートＴＧと、ビット線検知回路と、ＯＲ論理素子ＯＲと、ＡＮＤ−ＯＲ論理素子ＧＡＴＥとから構成されている。
【０１６４】
第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２は直列に接続されており、第１ラッチ回路ＬＡＴ１の出力Ｑ、ＮＱは高電圧ＶＰＰを電源とするレベルシフト回路ＬＳに接続されている。また、第１ラッチ回路ＬＡＴ１の出力ＱはＡＮＤ−ＯＲ論理素子ＧＡＴＥの入力端子にも入力されている。ここで、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２はフリップフロップ回路により構成されている。ラッチ回路をフリップフロップ回路で構成することで、複数のラッチ回路へのデータ格納、及びラッチデータ転送がクロックを入力するのみで可能となるため、ラッチ回路へのデータ転送制御、及びデータ転送制御が容易となる。
【０１６５】
ＡＮＤ−ＯＲ論理素子ＧＡＴＥは第２ラッチ回路ＬＡＴ２の入力端子Ｄに外部入力データＩＯの反転データを入力するか、第１ラッチ回路ＬＡＴ１の出力Ｑを入力するかを選択するための論理素子である。入力データの選択はリングシフト制御信号ＲＩＮＧにより行われ、リングシフト制御信号ＲＩＮＧが「Ｌ」レベルの時は外部入力データＩＯの反転データが、「Ｈ」レベルの時は第１ラッチ回路ＬＡＴ１の出力Ｑが第２ラッチ回路ＬＡＴ２の入力端子Ｄに入力される。
【０１６６】
ＡＮＤ論理素子ＡＮＤ１は第１データラッチ制御信号ＤＬ１とラッチ選択信号ＬＡＴＳＥＬが入力されており、出力端子は第１ラッチ回路ＬＡＴ１のデータ取り込み端子ＣＫに入力されている。第１ラッチ回路ＬＡＴ１へのデータの取り込みはラッチ選択信号ＬＡＴＳＥＬが「Ｈ」レベルのときに、第１データラッチ制御信号ＤＬ１にクロックを入力することで行う。
【０１６７】
ＡＮＤ論理素子ＡＮＤ２は第２データラッチ制御信号ＤＬ２とラッチ選択信号ＬＡＴＳＥＬが入力されており、出力端子は第２ラッチ回路ＬＡＴ２のデータ取り込み端子ＣＫに入力されている。第２ラッチ回路ＬＡＴ２へのデータの取り込みはラッチ選択信号ＬＡＴＳＥＬが「Ｈ」レベルのときに、第２データラッチ制御信号ＤＬ２にクロックを入力することで行う。
【０１６８】
リセット信号ＲＳＴは第２ラッチ回路ＬＡＴ２のリセット端子ＲとＯＲ論理素子ＯＲに入力されており、ＯＲ論理素子ＯＲの出力は第１ラッチ回路ＬＡＴ１のリセット端子Ｒに入力されている。リセット信号ＲＳＴを「Ｈ」レベルに設定することで、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２はリセット状態に設定される。
【０１６９】
ビット線ＢＬ１にはトランジスタＴＮＶ０、ＴＮＶ１、ＴＰＶ０、ＴＰＶ１から構成されるビット線検知回路が接続されている。ビット線検知回路の出力であるラッチリセット信号ＬＲＳＴはＯＲ論理素子ＯＲに入力されており、ラッチリセット信号ＬＲＳＴが「Ｈ」レベルとなることで第１ラッチ回路ＬＡＴ１をリセット状態に設定する。ビット線検知回路の動作は前述した第２実施形態と同様であるので、その詳細な説明を省略する。
【０１７０】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。ページ１の書き込み動作を始めるために、始めにページ１のデータラッチを行う。リングシフト制御信号ＲＩＮＧを「Ｌ」レベルに設定し、外部入力データＩＯから書き込みデータを入力し、第２データラッチ制御信号ＤＬ２により、第２ラッチ回路ＬＡＴ２に書き込みデータを格納する。ページ１のデータラッチ終了後、第１データラッチ制御信号ＤＬ１により、第２ラッチ回路ＬＡＴ２に格納されたページ１の書き込みデータを第１ラッチ回路ＬＡＴ１に転送する。ここで、プログラムデータ(０データ)を格納するとラッチ回路の出力Ｑは「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納するとラッチ回路の出力Ｑは「Ｌ」レベルに設定される。データラッチ期間中、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、トランスファゲートＴＧは非活性化状態に、ビット線リセット回路は活性化状態になっており、ビット線は接地電位に設定されている。
【０１７１】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、レベルシフト回路ＬＳとビット線とを接続することでプログラム動作を開始する。
【０１７２】
ページ１のプログラム動作と並行して、ページ２のデータラッチを行う。リングシフト制御信号ＲＩＮＧを「Ｌ」レベルに設定し、外部入力データＩＯから書き込みデータを入力し、第２データラッチ制御信号ＤＬ２により、第２ラッチ回路ＬＡＴ２に書き込みデータを格納する。
【０１７３】
このように、選択ページの書き込み動作中に、選択ページ以外のラッチ回路へ次ページの書き込みデータの設定を行うため、データラッチ時間を削減することができる。従って、データの高速書き込み実現することができる。
【０１７４】
所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のプログラム動作を終了する。この時点で第１ラッチ回路ＬＡＴ１にはページ１の書き込みデータが、第２ラッチ回路ＬＡＴ２にはページ２の書き込みデータが格納されている。ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にページ２の書き込みデータを、第２ラッチ回路ＬＡＴ２にページ１の書き込みデータを格納する。
【０１７５】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、高電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のプログラム動作を行う。ここで、高電圧ＶＰＰ、ＶＮＮはプログラム動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のプログラム動作を行うことができる。ページ２のワード線ＷＬ２を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、レベルシフト回路ＬＳとビット線とを接続することでページ２のプログラム動作を開始する。
【０１７６】
所定の時間プログラムが行われた後、ワード線ＷＬ２、ソース線ＳＬを接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ２のプログラム動作を終了する。この時点で第１ラッチ回路ＬＡＴ１にはページ２の書き込みデータが、第２ラッチ回路ＬＡＴ２にはページ１の書き込みデータが格納されている。ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にページ１の書き込みデータを、第２ラッチ回路ＬＡＴ２にページ２の書き込みデータを格納する。連続プログラム動作終了後、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２に格納される書き込みデータは最初の状態に戻ることになる。
【０１７７】
次に、ページ１とページ２の連続ベリファイ動作が行われる。ベリファイモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２は電源電圧ＶＤＤ(ＶＰＰ)と接地電位ＶＳＳ(ＶＮＮ)の電圧をそれぞれ発生する。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、プログラムデータ(第１ラッチ回路ＬＡＴ１の出力Ｑが「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、トランスファゲートＴＧを非活性化状態にしてレベルシフト回路ＬＳとビット線とを切り離し、ワード線ＷＬ１に１Ｖの電圧を印加する。その後、メモリセルのしきい値電圧に応じてビット線の電位が変化する。
【０１７８】
所定の時間経過後、ベリファイ動作信号ＮＶＲを「Ｌ」レベルに設定することでビット線検知回路を活性化状態にする。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であれば、ビット線が接地電位にディスチャージされているため、ラッチリセット信号ＬＲＳＴは「Ｈ」レベルとなり、ＯＲ論理素子ＯＲの出力は「Ｈ」レベルとなる。これにより、第１ラッチ回路ＬＡＴ１のラッチデータはリセット状態に設定される。すなわち、第１ラッチ回路ＬＡＴ１の出力Ｑは「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。
【０１７９】
一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であれば、ビット線は電源電圧ＶＤＤを維持しているため、ラッチリセット信号ＬＲＳＴは「Ｌ」レベルとなり、ＯＲ論理素子ＯＲの出力は「Ｌ」となる。これにより、第１ラッチ回路ＬＡＴ１のラッチデータは最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１８０】
所定の時間経過後、ワード線ＷＬ１を接地電位に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のベリファイ動作を終了する。この時点で第１ラッチ回路ＬＡＴ１にはベリファイ後のページ１の書き込みデータが、第２ラッチ回路ＬＡＴ２にはページ２の書き込みデータが格納されている。ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にページ２の書き込みデータを、第２ラッチ回路ＬＡＴ２にベリファイ後のページ１の書き込みデータを格納する。
【０１８１】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のベリファイ動作を行う。ここで、電圧ＶＰＰ、ＶＮＮはベリファイ動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のベリファイ動作を行うことができる。ページ２のワード線ＷＬ２を選択してベリファイ動作を行い、ページ２のデータが格納された第１ラッチ回路ＬＡＴ１のデータを書き換える。この時点で第１ラッチ回路ＬＡＴ１にはベリファイ後のページ２の書き込みデータが、第２ラッチ回路ＬＡＴ２にはベリファイ後のページ１の書き込みデータが格納されている。
【０１８２】
ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にベリファイ後のページ１の書き込みデータを、第２ラッチ回路ＬＡＴ２にベリファイ後のページ２の書き込みデータを格納する。連続ベリファイ動作終了後、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２にはベリファイ後の書き込みデータが格納されることになる。
【０１８３】
ページ１とページ２の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ１のベリファイ動作でパスしたとする。ラッチデータをリング状にシフトした後、ページ２のベリファイ動作が行われるが、ページ２のベリファイ動作と並行して、書き込み動作が完了した第２ラッチ回路ＬＡＴ２にページ３の書き込みデータを第２データラッチ制御信号ＤＬ２により格納する。ページ２のベリファイ動作でフェイルした場合は、その後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により書き込み動作が行われる。
【０１８４】
以上のように、本発明の第３実施形態に係るフラッシュメモリは、ビット線毎に配置される書き込み回路が複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを備え、直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路をさらに備え、電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うので、電圧発生回路のプログラム電圧出力安定待ち時間、及びベリファイ電圧出力安定待ち時間を削減することができ、データの高速書き込みを実現することができる。さらに、ラッチデータをシフト動作するのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、ビット線接続回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。
【０１８５】
さらに、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、選択ページ以外のラッチ回路に対して書き込みデータの設定を行うので、データラッチ時間を削減することができ、データの高速書き込みを実現することができる。
【０１８６】
さらに、ラッチ回路をフリップフロップ回路により構成することで、複数のラッチ回路へのデータ格納、及びラッチデータ転送がクロックを入力するのみで可能となるため、ラッチ回路へのデータ格納制御、及びデータ転送制御が容易となる。
【０１８７】
(第４実施形態)
本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図１０、図１１を参照して詳細に説明する。
【０１８８】
図１０は、本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図１０において、前述した第１実施形態と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。
【０１８９】
図１０と第１実施形態で示した図４との相違点は、メモリセルアレイ１の周辺部分の構成が異なる点である。図１０において、書き込み回路２−１はメインビット線ＭＢＬ１に接続されている。メインビット線ＭＢＬ１はセレクトゲート３１を介してサブビット線ＳＢＬ１、ＳＢＬ２に接続されている。具体的に説明すると、サブビット線ＳＢＬ１は第１セレクトゲートトランジスタＳＧＴ１を介してメインビット線ＭＢＬ１に接続され、その接続は第１セレクトゲート制御信号ＳＧ１により制御される。同様に、サブビット線ＳＢＬ２は第２セレクトゲートトランジスタＳＧＴ２を介してメインビット線ＭＢＬ１に接続され、その接続は第２セレクトゲート制御信号ＳＧ２により制御される。
【０１９０】
各サブビット線にはサブビット線を接地電位に設定するためのサブビット線リセット回路３２が接続されている。具体的に説明すると、サブビット線ＳＢＬ１にはサブビット線ＳＢＬ１を接地電位に設定するための第１サブビット線リセットトランジスタＲＴ１１が接続され、その制御は第１サブビット線リセット制御信号ＢＬＲＳＴ１により制御される。同様に、サブビット線ＳＢＬ２にはサブビット線ＳＢＬ２を接地電位に設定するための第２サブビット線リセットトランジスタＲＴ１２が接続され、その制御は第２サブビット線リセット制御信号ＢＬＲＳＴ２により制御される。
【０１９１】
サブビット線ＳＢＬ１、ＳＢＬ２には、前述した第１実施形態と同様のメモリセルアレイ１が接続されている。
【０１９２】
ここで、書き込み回路２−１はサブビット線ＳＢＬ１、ＳＢＬ２に共通に配置されている。このような構成では、１本のワード線に接続されたメモリセルは複数のページにより構成される。すなわち、ワード線ＷＬ１に接続されたメモリセルは、サブビット線ＳＢＬ１を選択して書き込まれるページ１のメモリセルＭ１１と、サブビット線ＳＢＬ２を選択して書き込まれるページ２のメモリセルＭ１２が含まれる。ワード線ＷＬ２に接続されたメモリセルは、サブビット線ＳＢＬ１を選択して書き込まれるページ３のメモリセルＭ２１と、サブビット線ＳＢＬ２を選択して書き込まれるページ４のメモリセルＭ２２が含まれる。
【０１９３】
以上のように、本発明の第４実施形態に係るフラッシュメモリは１本のワード線に複数ページのメモリセルが接続された構成であり、サブビット線を個別にリセット状態に設定可能なサブビット線リセット回路３２を備えていることを特徴とする。このような構成のフラッシュメモリでは、書き込み動作時におけるワード線の電圧印加制御方法、及びサブビット線リセット回路３２の制御方法に特徴がある。
【０１９４】
以上のように構成されたフラッシュメモリについて、以下、その書き込み動作について説明する。
【０１９５】
図１１は、本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。図１１では、データラッチ制御信号ＤＬ１、ＤＬ２、高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮ、ワード線ＷＬ１、ＷＬ２、セレクトゲート制御信号ＳＧ１、ＳＧ２、トランスファゲート制御信号ＴＧＳ１、ＴＧＳ２、ビット線リセット制御信号ＢＬＲＳＴ１、ＢＬＲＳＴ２、ＢＬＲＳＴ、サブビット線ＳＢＬ１、ＳＢＬ２の動作波形について示している。
【０１９６】
ページ１の書き込み動作を始めるために、始めに第１ラッチ回路ＬＡＴ１へのデータラッチが第１データラッチ制御信号ＤＬ１により行われる(Data Latch1)。データラッチ期間中、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、第１トランスファゲートＴＧ１と第２トランスファゲートＴＧ２は非活性化状態に、ビット線リセット回路とサブビット線リセット回路３２は活性化状態になっており、メインビット線とサブビット線は接地電位に設定されている。
【０１９７】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路と第１サブビット線リセットトランジスタＲＴ１１を非活性化状態に、第１トランスファゲートＴＧ１と第１セレクトゲートトランジスタＳＧＴ１を活性化状態にして、ページ１のプログラム動作を開始する(Program1)。ページ１のプログラム動作と並行して、ページ２の書き込みデータを第２データラッチ制御信号ＤＬ２により第２ラッチ回路ＬＡＴ２に格納する(Data Latch2)。
【０１９８】
所定の時間プログラムが行われた後、ワード線ＷＬ１の電圧を−８Ｖに維持した状態で、第１セレクトゲートトランジスタＳＧＴ１を非活性化状態に、第２セレクトゲートトランジスタＳＧＴ２を活性化状態に、第２サブビット線リセットトランジスタＲＴ１２を非活性化状態にしてサブビット線ＳＢＬ２を選択し、第１トランスファゲートＴＧ１を非活性化状態に、第２トランスファゲートＴＧ２を活性化状態にして、ページ２のプログラム動作を行う(Program2)。サブビット線ＳＢＬ２のプログラム動作と並行して、第１サブビット線リセットトランジスタＲＴ１１を活性化状態にすることで、サブビット線ＳＢＬ１を接地電位に設定する。
【０１９９】
このように、ワード線ＷＬ１の電圧を−８Ｖに維持した状態で、ページ２のプログラム動作を行うため、プログラム動作時におけるワード線の電圧立ち上げ時間と電圧立ち下げ時間を削減することができる。従って、プログラム動作の高速化を図ることができる。さらに、ワード線の充放電回数を削減することができるため、プログラム動作の低消費電力化を図ることができる。さらに、サブビット線リセット回路３２により、非選択サブビット線を接地電位に設定することができるため、プログラム動作が終了したサブビット線が接地電位に設定されるのを待つことなく、次ページのプログラム動作を開始することができる。従って、プログラム動作の高速化を図ることができる。
【０２００】
ページ１とページ２の連続プログラム動作終了後、ページ１とページ２の連続ベリファイ動作を行う。ここでも連続プログラム動作と同様に、ワード線ＷＬ１を１Ｖに立ち上げた状態で連続ベリファイ動作が行われる。また、サブビット線リセット回路３２により、選択サブビット線のベリファイ動作中に非選択サブビット線を接地電位に設定する。
【０２０１】
このように、ワード線ＷＬ１の電圧を１Ｖに維持した状態で、ページ２のベリファイ動作を行うため、ワード線の電圧立ち上げ時間と電圧立ち下げ時間を削減することができる。従って、ベリファイ動作の高速化を図ることができる。さらに、ワード線の充放電回数を削減することができるため、ベリファイ動作の低消費電力化を図ることができる。さらに、サブビット線リセット回路３２により、非選択サブビット線を接地電位に設定することができるため、ベリファイ動作が終了したサブビット線が接地電位に設定されるのを待つことなく、次ページのベリファイ動作を開始することができる。従って、ベリファイ動作の高速化を図ることができる。
【０２０２】
その後の連続プログラム動作と連続ベリファイ動作は同様であるので説明を省略する。
【０２０３】
以上のように、本発明の第４実施形態に係るフラッシュメモリは、１本のワード線に複数ページのメモリセルが接続された構成であり、ワード線にプログラム動作、ベリファイ動作に必要な電圧を継続して印加した状態で連続プログラム動作、連続ベリファイ動作を行うので、プログラム動作時、ベリファイ動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができ、高速プログラム動作、高速ベリファイ動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力プログラム動作、低消費電力ベリファイ動作を実現することができる。
【０２０４】
さらに、連続プログラム動作中あるいは連続ベリファイ動作中に、非選択のビット線を接地電位に設定するビット線リセット回路を備えているので、選択ページのプログラム動作中あるいはベリファイ動作中に、非選択ページのビット線を接地電位に設定することができるため、選択ページのプログラム動作あるいはベリファイ動作終了後に、選択ページのビット線が接地電位にリセットされるのを待つことなく、次ページのプログラム動作あるいはベリファイ動作を行うことができる。従って、データの高速書き込みを実現することができる。
【０２０５】
(第５実施形態)
本発明の第５実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図１２を参照して詳細に説明する。
【０２０６】
第５実施形態はラッチ回路に書き込みデータを格納するデータラッチ時間が１ページのプログラム時間、ベリファイ時間に対して長い場合の動作制御方法に関するものである。第５実施形態では、前述した第１実施形態〜第４実施形態で説明した、回路構成、及び連続プログラム動作、連続ベリファイ動作による書き込み動作等は同様であるので、その詳細な説明を省略する。ここでは、データラッチ時間が１ページのプログラム時間、ベリファイ時間に対して長い場合における書き込みコマンド及び内部動作状態の制御方法についてのみ説明する。
【０２０７】
図１２は、本発明の第５実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。図１２(ａ)に示すように、始めに、プログラムコマンドＣＭ１とページ１のプログラムアドレスＡＤ１を入力し、引き続きページ１の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ページ１の書き込み動作が開始される。ページ１のプログラム動作中もレディー状態となっており、ページ１のプログラム動作と並行してプログラムコマンドＣＭ１とページ２のプログラムアドレスＡＤ２を入力し、引き続きページ２の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。
【０２０８】
ここで、データラッチ時間がページ１のプログラム時間より長いため、ページ２のデータラッチ中にページ１のプログラム動作が終了する。ページ１のプログラム動作終了時点で、ページ２のデータラッチ動作が終了していない場合は、ページ１のベリファイ動作を実行する。ページ２のデータラッチ動作が終了するまで、ページ１のプログラム動作とベリファイ動作が交互に行われる。
【０２０９】
ページ２のデータラッチ動作終了後、ページ１とページ２の連続プログラム動作と連続ベリファイ動作により高速書き込み動作を実施する。
【０２１０】
図１２(ｂ)に示すように、ページ１とページ２の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ１のベリファイ動作でパスしたとする。次に、ページ２のベリファイ動作が行われるが、このときレディー状態となり、ページ２のベリファイ動作と並行してプログラムコマンドＣＭ１とページ３のプログラムアドレスＡＤ３を入力し、引き続きページ３の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。
【０２１１】
ここで、データラッチ時間がページ２のベリファイ時間より長いため、ページ３のデータラッチ中にページ２のベリファイ動作が終了する。ページ２のベリファイ動作終了時点で、ページ３のデータラッチ動作が終了していない場合は、ページ２のプログラム動作を実行する。ページ３のデータラッチ動作が終了するまで、ページ２のプログラム動作とベリファイ動作が交互に行われる。
【０２１２】
ページ３のデータラッチ動作終了後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により高速書き込み動作を実施する。
【０２１３】
以上のように、本発明の第５実施形態に係るフラッシュメモリは、選択ページのラッチ回路に書き込みデータを設定中は、選択ページのラッチ回路へ書き込みデータの設定が終了するまで、選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行うので、効率的な書き込み動作を行うことができ、データの高速書き込みを実現することができる。
【０２１４】
以上、本発明に係る第１実施形態〜第５実施形態を説明してきたが、本発明に係る不揮発性半導体記憶装置及びその書き込み方法は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
【０２１５】
例えば、本実施形態ではフラッシュメモリを例に説明してきたが、他の不揮発性半導体記憶装置に対しても適用可能である。
【０２１６】
例えば、本実施形態ではＮＯＲ型のフラッシュメモリセルアレイを例に説明してきたが、ＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型のフラッシュメモリセルアレイに対しても適用可能である。
【０２１７】
例えば、本実施形態では図１に示す構成のフラッシュメモリを例に説明してきたが、その他の構成のフラッシュメモリに対しても適用可能である。
【０２１８】
例えば、本実施形態では図４、図８、図９、図１０に示す構成の書き込み回路を例に説明してきたが、データラッチ動作、プログラム動作、ベリファイ動作を行うその他の構成の書き込み回路に対しても適用可能である。
【０２１９】
例えば、本実施形態では書き込み回路のラッチ回路が２つの場合を例に説明してきたが、ラッチ回路が３個以上の場合に対しても適用可能である。
【０２２０】
【発明の効果】
以上詳述したように、本発明に係る不揮発性半導体記憶装置及びその書き込み方法によれば、ビット線毎あるいは複数のビット線毎に配置される書き込み回路が複数のラッチ回路を備え、電圧発生回路がプログラム動作に必要な電圧を継続して発生した状態で、複数ページのプログラム動作を連続して行う連続プログラム動作と、電圧発生回路がベリファイ動作に必要な電圧を継続して発生した状態で、複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより複数ページの書き込み動作を行うように構成されているので、電圧発生回路のプログラム電圧出力安定化待ち時間、及びベリファイ電圧出力安定化待ち時間を削減することができる。従って、データの高速書き込み実現することができる。
【０２２１】
さらに、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるように構成されているので、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の構成を示す図である。
【図２】本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルの断面構造を示す図である。
【図３】本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルのしきい値電圧分布を示す図である。
【図４】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図５】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。
【図６】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。
【図７】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。
【図８】本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図９】本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図１０】本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図１１】本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。
【図１２】本発明の第５実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。
【図１３】従来のフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図１４】従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。
【図１５】従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。
【図１６】従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。
【符号の説明】
１ メモリセルアレイ
２ 書き込み回路
３ Ｘデコーダ
４ Ｙデコーダ
５ Ｙゲート
６ センスアンプ
７ Ｉ／Ｏバッファ
８ 制御回路
９ アドレスバッファ
１０ 電源回路
１１ 正高電圧発生回路
１２ 負高電圧発生回路
３１ セレクトゲート
３２ サブビット線リセット回路
１０１ コントロールゲート
１０２ ＯＮＯ(Oxide-Nitride-Oxide)膜
１０３ フローティングゲート
１０４ トンネル酸化膜
１０５ ソース
１０６ ドレイン
１０７ Ｐウェル
１０８ ディープＮウェル
１０９ 基板
２０１ 読み出しレベル
２０２ プログラム状態しきい値電圧分布
２０３ イレーズ状態しきい値電圧分布
Ａ アドレス端子
ＤＱ データ入出力端子
／ＣＥ チップイネーブル端子
／ＯＥ 出力イネーブル端子
／ＷＥ 書き込みイネーブル端子
ＶＰＰ 正高電圧
ＶＮＮ 負高電圧
Ｍ１１〜Ｍ２Ｎ メモリセル
ＷＬ１、ＷＬ２ ワード線
ＢＬ１〜ＢＬＮ ビット線
ＳＬ ソース線
ＰＷ ウェル線
ＬＡＴ、ＬＡＴ１、ＬＡＴ２ ラッチ回路
ＴＧ、ＴＧ１、ＴＧ２ トランスファゲート
ＴＮ、ＴＮ１、ＴＮ２ ラッチデータ格納スイッチ
ＬＳ、ＬＳ１、ＬＳ２ レベルシフト回路
ＴＮ３、ＴＮ４ ラッチデータリセットトランジスタ
ＲＴ１、ＲＴ１１、ＲＴ１２ ビット線リセットトランジスタ
ＩＬＳ、ＩＬＳ１、ＩＬＳ２ インバータ
ＳＧＴ１、ＳＧＴ２ セレクトゲートトランジスタ
ＴＧＳ、ＴＧＳ１、ＴＧＳ２ トランスファゲート制御信号
ＤＬ、ＤＬ１、ＤＬ２ データラッチ制御信号
ＬＡＴＳＥＬ ラッチ選択信号
ＩＯ 外部入力データ
ＢＬＲＳＴ、ＢＬＲＳＴ１、ＢＬＲＳＴ２ ビット線リセット制御信号
ＳＧ１、ＳＧ２ セレクトゲート制御信号
ＮＶＲ ベリファイ動作信号
ＬＲＳＴ ラッチリセット信号
ＶＲ１、ＶＲ２ ラッチベリファイ信号
ＲＩＮＧ リングシフト制御信号
ＡＮＤ、ＡＮＤ１〜ＡＮＤ４ ＡＮＤ論理素子
ＯＲ ＯＲ論理素子
ＧＡＴＥ ＡＮＤ−ＯＲ論理素子
【発明の属する技術分野】
本発明は電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関し、より詳細にはデータの高速書き込みが可能な不揮発性半導体記憶装置及びその書き込み方法に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置、特にフラッシュメモリは、電気的にデータの書き換えが可能で、且つ電源を切った状態でもデータを保持することができるため、様々な分野で使用されている。例えば、携帯電話、デジタルカメラ、シリコンオーディオプレーヤー等の携帯端末にはデータ格納用の記憶装置として用いられている。また、マイクロコンピュータ等のシステムＬＳＩにも書き換え可能なプログラム格納用の記憶装置としてフラッシュメモリは混載されており、セット機器の開発期間短縮を実現している。
【０００３】
フラッシュメモリのデータ書き込み時間はマイクロ秒オーダーと遅いため、通常、複数のデータを予めラッチ回路に格納し、その後、ラッチ回路に格納された複数のデータの一括書き込み動作を行うことにより、実効的な書き込み時間の短縮を図っている。
【０００４】
以下、従来のフラッシュメモリ(不揮発性半導体記憶装置)における書き込み動作について図１３〜図１６を参照して説明する(例えば、特許文献１あるいは特許文献２参照)。
【０００５】
図１３は、従来のフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図１３において、メモリセルアレイ１はＮＯＲ型のフラッシュメモリセルアレイである。具体的に説明すると、メモリセルアレイ１はワード線ＷＬ１、ＷＬ２(ワード線は２本のみ図示している)、ビット線ＢＬ１〜ＢＬＮを備えており、ワード線とビット線との交点にメモリセルＭ１１〜Ｍ２Ｎがマトリクス状に配置されている。メモリセルのコントロールゲートはワード線ＷＬ１、ＷＬ２に、ドレインはビット線ＢＬ１〜ＢＬＮに、ソースはソース線ＳＬに、基板はウェル線ＰＷに接続されている。ここで、メモリセルＭ１１〜Ｍ２Ｎのソースは共通のソース線ＳＬに、基板は共通のウェル線ＰＷに接続されており、１つの消去ブロックを構成している。
【０００６】
ビット線ＢＬ１〜ＢＬＮにはそれぞれビット線リセット回路が接続されている。ビット線ＢＬ１に接続されているビット線リセット回路について説明すると、ビット線リセット回路はビット線リセットトランジスタＲＴ１により構成され、ビット線リセットトランジスタＲＴ１はゲートがビット線リセット制御信号ＢＬＲＳＴに接続され、ソースが接地電位に接続され、ドレインがビット線ＢＬ１に接続されている。ビット線リセットトランジスタＲＴ１はビット線リセット制御信号ＢＬＲＳＴによりビット線ＢＬ１を接地電位に設定する役割を果たす。ビット線ＢＬ２〜ＢＬＮに接続されているビット線リセット回路にも同様の回路が接続されている。
【０００７】
また、ビット線ＢＬ１〜ＢＬＮにはそれぞれ書き込み回路２−１〜２−Ｎが接続されている。ビット線毎に書き込み回路が配置されているので、１回の書き込み動作で１本のワード線に接続された全てのメモリセルに対して一括書き込み動作が可能である。例えば、ワード線ＷＬ１に接続されたＮ個のメモリセルＭ１１〜Ｍ１Ｎはページ１を構成しており、書き込み時にはワード線ＷＬ１を選択することでページ１に対して一括書き込みが行われる。同様に、ワード線ＷＬ２に接続されたＮ個のメモリセルＭ２１〜Ｍ２Ｎはページ２を構成しており、書き込み時にはワード線ＷＬ２を選択することでページ２に対して一括書き込みが行われる。
【０００８】
次に、ビット線毎に接続されている書き込み回路２−１〜２−Ｎの構成について、ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明する。
【０００９】
書き込み回路２−１は、インバータＩＮＶ１とＩＮＶ２から構成されるラッチ回路ＬＡＴと、ＮチャネルトランジスタＴＧＮとＰチャネルトランジスタＴＧＰから構成されるトランスファゲートＴＧと、Ｎチャネルトランジスタから構成されるラッチデータ格納スイッチＴＮとから構成される。
【００１０】
ラッチ回路ＬＡＴは書き込みデータを一時的にラッチする回路であり、インバータＩＮＶ１とＩＮＶ２の電源には正高電圧発生回路(図１３には図示していない)の出力電圧ＶＰＰが供給されている。
【００１１】
トランスファゲートＴＧはラッチ回路ＬＡＴの出力Ｎ１とビット線ＢＬ１とを接続、遮断するためのスイッチであり、トランスファゲート制御信号ＴＧＳにより制御される。トランスファゲート制御信号ＴＧＳはＮチャネルトランジスタＴＧＮのゲートに接続され、トランスファゲート制御信号ＴＧＳが入力されたインバータＩＬＳの出力信号はＰチャネルトランジスタＴＧＰのゲートに接続される。インバータＩＬＳの電源、及びＰチャネルトランジスタＴＧＰの基板には高電圧ＶＰＰが供給されている。
【００１２】
ラッチデータ格納スイッチＴＮは外部入力データＩＯとラッチ回路ＬＡＴの入力Ｎ２とを接続、遮断するためのスイッチであり、データラッチ制御信号ＤＬとラッチ選択信号ＬＡＴＳＥＬを入力とするＡＮＤ論理素子ＡＮＤの出力信号がゲートに接続されている。所定のラッチ回路に書き込みデータを格納する際にはデータラッチ制御信号ＤＬとラッチ選択信号ＬＡＴＳＥＬが共に「Ｈ」レベルとなり、ラッチデータ格納スイッチＴＮが開くことでラッチ回路ＬＡＴに外部入力データＩＯが設定される。
【００１３】
ここで、プログラムデータ(０データ)を格納するとラッチ回路ＬＡＴの出力Ｎ１は「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納するとラッチ回路ＬＡＴの出力Ｎ１は「Ｌ」レベルに設定される。データ格納後、ラッチデータ格納スイッチＴＮが閉じることでラッチ回路ＬＡＴに書き込みデータが保持される。
【００１４】
以上、ビット線ＢＬ１に接続された書き込み回路２−１の構成について説明したが、ビット線ＢＬ２〜ＢＬＮに接続されている書き込み回路２−２〜２−Ｎにも同様の回路が接続されている。
【００１５】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。
【００１６】
図１４は、従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。図１４では、ワード線ＷＬ１に接続されたページ１のメモリセルとワード線ＷＬ２に接続されたページ２のメモリセルへ書き込み動作を行った場合のフローチャート図を示している。
【００１７】
始めに、プログラムコマンドを入力することで書き込み動作が開始する(ステップＳ１００)。ページ１の書き込み動作(Page Program1)を行うために、ラッチ回路ＬＡＴにページ１の書き込みデータを格納する(ステップＳ１１０)。データラッチ終了後、ページ１のプログラム動作が行われる(ステップＳ１２０)。
【００１８】
プログラム動作終了後、ページ１のメモリセルへデータが適正に書き込まれたことを確認するためのベリファイ動作が行われる(ステップＳ１３０)。ベリファイ動作で１ビットでも適正に書き込まれていないメモリセルがあると判定された場合(以下、この場合をフェイルしたと呼ぶことにする)は、再度プログラム動作とベリファイ動作が行われる(ステップＳ１４０)。複数回のプログラム動作とベリファイ動作を行い、ページ１の全てのメモリセルが適正に書き込まれたと判定された場合(以下、この場合をパスしたと呼ぶことにする)に、ページ１の書き込み動作が終了し、続いてページ２の書き込み動作(Page Program2)が開始される。
【００１９】
ページ２の書き込み動作もページ１の書き込み動作と同様に、データラッチ動作(ステップＳ１５０)、プログラム動作(ステップＳ１６０)、ベリファイ動作(ステップＳ１７０)、ベリファイ動作でパスするまでプログラム動作とベリファイ動作の繰り返し(ステップＳ１８０)により行われる。複数回のプログラム動作とベリファイ動作を行い、ベリファイ動作でパスした場合にページ２の書き込み動作が終了し、ページ１とページ２の書き込み動作が終了する(ステップＳ１９０)。
【００２０】
図１５は、従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。図１５では、データラッチ制御信号ＤＬ、正高電圧発生回路(図１３には図示していない)の出力電圧ＶＰＰ、負高電圧発生回路(図１３には図示していない)の出力電圧ＶＮＮ、ワード線ＷＬ１、ＷＬ２の動作波形について示している。
【００２１】
ページ１の書き込み動作(Page Program1)において、始めにラッチ回路ＬＡＴへのデータラッチがデータラッチ制御信号ＤＬにより行われる(Data Latch1)。データラッチ期間中、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、トランスファゲートＴＧは非活性化状態に、ビット線リセット回路は活性化状態になっており、ビット線は接地電位に設定されている。
【００２２】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路と負高電圧発生回路はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。正高電圧発生回路と負高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、ラッチ回路ＬＡＴの出力Ｎ１とビット線とを接続することでプログラム動作を開始する。
【００２３】
ここで、ラッチ回路ＬＡＴにプログラムデータ(０データ)が格納されている場合は、ラッチ回路ＬＡＴの出力Ｎ１は「Ｈ」レベルに設定されているため、ビット線には正の高電圧５Ｖが印加される。一方、イレーズデータ(１データ)が格納されている場合は、ラッチ回路ＬＡＴの出力Ｎ１は「Ｌ」レベルに設定されているため、ビット線には接地電位(０Ｖ)が印加される。
【００２４】
メモリセルのコントロールゲート(ワード線)には−８Ｖが印加されているので、ドレイン(ビット線)に５Ｖが印加された時にはトンネル酸化膜に高電界が印加され、ＦＮ(Fowler-Nordheim)電流によってフローティングゲートに蓄積されている電子がドレイン側に引き抜かれることでプログラムが行われる。一方、ドレイン(ビット線)に接地電位(０Ｖ)が印加された時にはトンネル酸化膜にＦＮ電流を発生させる高電界が印加されないため、メモリセルのプログラムは行われない。所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでプログラム動作を終了し、ベリファイモードに移行する。
【００２５】
ベリファイモード移行後、正高電圧発生回路と負高電圧発生回路は電源電圧ＶＤＤと接地電位ＶＳＳの電圧をそれぞれ発生する。正高電圧発生回路と負高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、プログラムデータ(ラッチ回路ＬＡＴの出力Ｎ１が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。
【００２６】
ビット線のプリチャージが終了後、トランスファゲートＴＧを非活性化状態にしてラッチ回路ＬＡＴとビット線とを切り離し、ワード線ＷＬ１に１Ｖの電圧を印加する。
【００２７】
ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればメモリセルを通じてビット線のディスチャージが行われ、ビット線の電位は接地電位に向かって下降する。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればメモリセルを通じたビット線のディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。
【００２８】
所定の時間経過後、再度トランスファゲートＴＧを活性化状態にしてラッチ回路ＬＡＴとビット線とを接続する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、ラッチ回路ＬＡＴの出力Ｎ１が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればラッチ回路ＬＡＴの出力Ｎ１は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【００２９】
所定の時間経過後、ワード線ＷＬ１を接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでベリファイ動作を終了する。ベリファイ動作終了時点でラッチ回路ＬＡＴに１ビットでもプログラムデータが残っている場合(フェイル)は、再度プログラム動作(Program1)とベリファイ動作(Verify1)が行われる。
【００３０】
複数回のプログラム動作とベリファイ動作で全てのラッチ回路のラッチデータがイレーズデータに書き換えられた場合(パス)にページ１の書き込み動作が終了し、続いてＷＬ２上のページ２の書き込み動作(Page Program2)が行われる。ページ２の書き込み動作もページ１と同様にデータラッチ動作(Data Latch2)、及びプログラム動作(Program2)とベリファイ動作(Verify2)の繰り返しにより行われる。
【００３１】
図１６は、従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。始めに、プログラムコマンドＣＭ１とページ１のプログラムアドレスＡＤ１を入力し、引き続きページ１の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することでビジー状態となり、ページ１の書き込み動作が開始される。書き込み動作はプログラム動作とベリファイ動作を繰り返し行うことにより実施され、ベリファイ動作でパスした場合にページ１の書き込み動作が終了する。ページ１の書き込み動作終了後、レディー状態となり、ページ２の書き込み動作が可能となる。
【００３２】
続いて、プログラムコマンドＣＭ１とページ２のプログラムアドレスＡＤ２を入力し、引き続きページ２の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することでビジー状態となり、ページ２の書き込み動作が開始される。ページ２の書き込み動作もページ１と同様に、プログラム動作とベリファイ動作を繰り返し行うことにより実施され、ベリファイ動作でパスした場合にページ２の書き込み動作が終了する。
【００３３】
【特許文献１】
特開平７−２２６０９７号公報
【特許文献２】
特開平１１−３２８９８１号公報
【００３４】
【発明が解決しようとする課題】
しかしながら、前述した従来の不揮発性半導体記憶装置(フラッシュメモリ)に関しては以下に示すような課題があった。第１に、書き込みデータをラッチ回路に格納するためのデータラッチ時間が必要である。近年、不揮発性半導体記憶装置の記憶容量は大容量化しており、１ページのビット数(一括書き込みビット数)を増やすことで、実効的な書き込み時間の短縮が図られている。しかし、１ページのビット数増大に伴い、１ページの書き込み動作におけるデータラッチ時間が増大し、書き込み時間の増大を引き起こす。近年の不揮発性半導体記憶装置では１ページのデータラッチ時間がマイクロ秒オーダーと長い場合があり、書き込み時間の増大に大きな影響を及ぼす。
【００３５】
第２に、１ページの書き込み動作でプログラム動作とベリファイ動作を繰り返し行うため、各プログラム動作、ベリファイ動作毎に高電圧発生回路がプログラム動作、ベリファイ動作に必要な電圧を発生する必要がある。このため、各プログラム動作、ベリファイ動作開始時には高電圧発生回路が所定の電圧を出力して安定するまでの時間(電圧出力安定待ち時間)だけ待つ必要がある。例えば、図１５において、プログラム動作時には高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧を出力して安定するのに時間Ｔｐｓだけ待つ必要がある。また、ベリファイ動作時には高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮが所定の電圧を出力して安定するのに時間Ｔｐｖｓだけ待つ必要がある。この電圧出力安定待ち時間はマイクロ秒オーダーの時間であり、書き込み時間の増大を引き起こす。不揮発性半導体記憶装置の記憶容量の増大に伴い、プログラム動作とベリファイ動作のサイクル数が増加し、電圧出力安定待ち時間が書き込み時間の増大に大きな影響を及ぼす。
【００３６】
第３に、１ページの書き込み動作でプログラム動作とベリファイ動作を繰り返し行うため、各プログラム動作、ベリファイ動作毎にワード線にプログラム電圧、ベリファイ電圧を印加する必要がある。このため、各プログラム動作、ベリファイ動作毎にワード線の立ち上げ時間、立ち下げ時間が必要である。例えば、図１５において、プログラム開始時にはワード線に−８Ｖの電圧を印加するために立ち下げ時間Ｔｐ１が必要である。さらに、プログラム終了時にはワード線を接地電位に戻すために立ち上げ時間Ｔｐ２が必要である。また、ベリファイ開始時にはワード線に１Ｖの電圧を印加するために立ち上げ時間Ｔｐｖ１が必要である。さらに、ベリファイ終了時にはワード線を接地電位に戻すために立ち下げ時間Ｔｐｖ２が必要である。不揮発性半導体記憶装置の記憶容量の増大に伴い、プログラム動作とベリファイ動作のサイクル数が増加し、ワード線の立ち上げ時間、立ち下げ時間が書き込み時間の増大に大きな影響を及ぼす。
【００３７】
本発明は、前述した問題に鑑みてなされたものであり、その目的は、データの高速書き込みが可能な不揮発性半導体記憶装置及びその書き込み方法を提供することである。
【００３８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る不揮発性半導体記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、ビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、前記書き込み回路は、複数ページの書き込みデータを格納するための複数のラッチ回路と、前記複数のラッチ回路とビット線とを接続するビット線接続回路とを備え、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行い、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００３９】
上記構成により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ビット線接続回路を切り替えるのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００４０】
本発明の請求項２に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００４１】
上記構成により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００４２】
本発明の請求項３に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、前記複数のラッチ回路と前記ビット線接続回路との間に、前記ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路をさらに備えたことを特徴とする。
【００４３】
上記構成により、ラッチ回路の電源を電源電圧にすることができるため、安定したラッチ保持動作を実現することができる。さらに、プログラム動作時におけるデータラッチが容易となる。
【００４４】
本発明の請求項４に係る不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路と、前記複数のラッチ回路のラッチデータを個別にリセット可能な複数のラッチデータリセット回路と、前記検知回路がメモリセルが適正にプログラムされたことを検知した場合は、所定のラッチ回路のラッチデータをリセットするために、所定のラッチデータリセット回路を選択するラッチデータリセット選択回路とをさらに備えたことを特徴とする。
【００４５】
上記構成により、ビット線検知回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。さらに、ラッチデータリセット回路の能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【００４６】
本発明の請求項５に係る不揮発性半導体記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、ビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、前記書き込み回路は、複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、前記直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを備え、前記直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで前記直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路と、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行う制御回路とをさらに備えたことを特徴とする。
【００４７】
上記構成により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ラッチデータをシフト動作するのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、ビット線接続回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。
【００４８】
本発明の請求項６に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００４９】
上記構成により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００５０】
本発明の請求項７に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、前記直列接続ラッチ群の最終段ラッチ回路と前記ビット線接続回路との間に、前記最終段ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路をさらに備えたことを特徴とする。
【００５１】
上記構成により、ラッチ回路の電源を電源電圧にすることができるため、安定したラッチ保持動作を実現することができる。さらに、プログラム動作時におけるデータラッチが容易となる。
【００５２】
本発明の請求項８に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路と、前記検知回路がメモリセルが適正にプログラムされたことを検知した場合は、前記直列接続ラッチ群の最終段ラッチ回路のラッチデータをリセットするラッチデータリセット回路とをさらに備えたことを特徴とする。
【００５３】
上記構成により、ラッチデータリセット回路の能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【００５４】
本発明の請求項９に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記複数のラッチ回路がフリップフロップ回路により構成されたことを特徴とする。
【００５５】
上記構成により、複数のラッチ回路へのデータ格納、及びラッチデータ転送がクロックを入力するのみで可能となるため、ラッチ回路へのデータ格納制御、及びデータ転送制御が容易となる。
【００５６】
本発明の請求項１０に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に書き込みデータを設定中は、前記選択ページのラッチ回路へ書き込みデータの設定が終了するまで、前記選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行う制御回路をさらに備えたことを特徴とする。
【００５７】
上記構成により、１ページのデータラッチ時間が長い場合でも、その他のページの連続プログラム動作あるいは連続ベリファイ動作を並行して行うことができるため、効率的な書き込み動作を行うことができ、データの高速書き込みを実現することができる。
【００５８】
本発明の請求項１１に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、前記選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行う制御回路をさらに備えたことを特徴とする。
【００５９】
上記構成により、書き込みデータにプログラムデータが含まれていないページ、または書き込み動作が終了したページの書き込み動作を行わずに、次ページの書き込み動作を行うことができるため、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【００６０】
本発明の請求項１２に係る不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置において、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする。
【００６１】
上記構成により、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００６２】
本発明の請求項１３に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にプログラム動作に必要な電圧を継続して印加した状態で前記連続プログラム動作を行う制御回路をさらに備えたことを特徴とする。
【００６３】
上記構成により、１本のワード線に接続された複数ページの連続プログラム動作を、ワード線にプログラム電圧を印加し続けた状態で行うことができるため、プログラム動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速プログラム動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力プログラム動作を実現することができる。
【００６４】
本発明の請求項１４に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にベリファイ動作に必要な電圧を継続して印加した状態で前記連続ベリファイ動作を行う制御回路をさらに備えたことを特徴とする。
【００６５】
上記構成により、１本のワード線に接続された複数ページの連続ベリファイ動作を、ワード線にベリファイ電圧を印加し続けた状態で行うことができるため、ベリファイ動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速ベリファイ動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力ベリファイ動作を実現することができる。
【００６６】
本発明の請求項１５に係る不揮発性半導体記憶装置は、請求項１または請求項５記載の不揮発性半導体記憶装置において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記連続プログラム動作中あるいは前記連続ベリファイ動作中に、非選択のビット線を接地電位に設定するビット線リセット回路をさらに備えたことを特徴とする。
【００６７】
上記構成により、選択ページのプログラム動作中あるいはベリファイ動作中に、非選択ページのビット線を接地電位に設定することができるため、選択ページのプログラム動作あるいはベリファイ動作終了後に、選択ページのビット線が接地電位にリセットされるのを待つことなく、次ページのプログラム動作あるいはベリファイ動作を行うことができる。従って、データの高速書き込みを実現することができる。
【００６８】
本発明の請求項１６に係る不揮発性半導体記憶装置の書き込み方法は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、複数ページの書き込みデータを格納するための複数のラッチ回路と、前記複数のラッチ回路とビット線とを接続するビット線接続回路とを有したビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置の書き込み方法であって、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行い、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行うことにより、複数ページの書き込み動作を行うことを特徴とする。
【００６９】
上記書き込み方法により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ビット線接続回路を切り替えるのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００７０】
本発明の請求項１７に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行うことを特徴とする。
【００７１】
上記書き込み方法により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００７２】
本発明の請求項１８に係る不揮発性半導体記憶装置の書き込み方法は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、前記直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを有したビット線毎あるいは複数のビット線毎に配置される書き込み回路と、前記直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで前記直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置の書き込み方法であって、前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うことを特徴とする。
【００７３】
上記書き込み方法により、連続プログラム動作中は、電圧発生回路がプログラム動作に必要な電圧を出力し続けた状態で複数ページのプログラム動作を実施することができるため、電圧発生回路のプログラム電圧出力安定待ち時間を削減することができ、プログラム時間の短縮を図ることができる。また、連続ベリファイ動作中は、電圧発生回路がベリファイ動作に必要な電圧を出力し続けた状態で複数ページのベリファイ動作を実施することができるため、電圧発生回路のベリファイ電圧出力安定待ち時間を削減することができ、ベリファイ時間の短縮を図ることができる。従って、データの高速書き込みを実現することができる。さらに、ラッチデータをシフト動作するのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、ビット線接続回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。
【００７４】
本発明の請求項１９に係る不揮発性半導体記憶装置の書き込み方法は、請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行うことを特徴とする。
【００７５】
上記書き込み方法により、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００７６】
本発明の請求項２０に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に書き込みデータを設定中は、前記選択ページのラッチ回路へ書き込みデータの設定が終了するまで、前記選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行うことを特徴とする。
【００７７】
上記書き込み方法により、１ページのデータラッチ時間が長い場合でも、その他のページの連続プログラム動作あるいは連続ベリファイ動作を並行して行うことができるため、効率的な書き込み動作を行うことができ、データの高速書き込みを実現することができる。
【００７８】
本発明の請求項２１に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、前記選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行うことを特徴とする。
【００７９】
上記書き込み方法により、書き込みデータにプログラムデータが含まれていないページ、または書き込み動作が終了したページの書き込み動作を行わずに、次ページの書き込み動作を行うことができるため、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【００８０】
本発明の請求項２２に係る不揮発性半導体記憶装置の書き込み方法は、請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行うことを特徴とする。
【００８１】
上記書き込み方法により、書き込みが完了したページのラッチ回路に対して、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に新たなページの書き込みデータを格納することができるため、次ページのデータラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【００８２】
本発明の請求項２３に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にプログラム動作に必要な電圧を継続して印加した状態で前記連続プログラム動作を行うことを特徴とする。
【００８３】
上記書き込み方法により、１本のワード線に接続された複数ページの連続プログラム動作を、ワード線にプログラム電圧を印加し続けた状態で行うことができるため、プログラム動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速プログラム動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力プログラム動作を実現することができる。
【００８４】
本発明の請求項２４に係る不揮発性半導体記憶装置の書き込み方法は、請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法において、前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にベリファイ動作に必要な電圧を継続して印加した状態で前記連続ベリファイ動作を行うことを特徴とする。
【００８５】
上記書き込み方法により、１本のワード線に接続された複数ページの連続ベリファイ動作を、ワード線にベリファイ電圧を印加し続けた状態で行うことができるため、ベリファイ動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができる。従って、高速ベリファイ動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力ベリファイ動作を実現することができる。
【００８６】
【発明の実施の形態】
本発明に係る各実施形態について、代表的な不揮発性半導体記憶装置であるフラッシュメモリを例に挙げ、図面に基づいて詳細に説明する。始めに、本発明に係る各実施形態の共通事項について図１〜図３を参照して説明する。
【００８７】
図１は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の構成を示す図である。図１において、メモリセルアレイ１は複数のワード線と複数のビット線との交点にメモリセルがマトリクス状に配置されている。書き込み回路２はビット線毎あるいは複数のビット線毎に配置されており、複数のメモリセルへの一括書き込み動作を行う回路である。Ｘデコーダ３は所定のワード線を選択して所定の電圧を印加する回路である。Ｙデコーダ４はＹゲート５の中から所定のＹゲートを選択して所定の電圧を印加する回路である。Ｙゲート５は複数のビット線から所定のビット線を選択してセンスアンプ６に接続する回路である。センスアンプ６はメモリセルに格納されたデータを判定する回路である。
【００８８】
Ｉ／Ｏバッファ７はデータ入出力端子ＤＱとフラッシュメモリとのデータのやり取りを行う回路であり、読み出し時にはセンスアンプ６からの出力データをデータ入出力端子ＤＱに出力し、データ書き込み時にはデータ入出力端子ＤＱから入力された書き込みデータを書き込み回路２に送信する。また、データ入出力端子ＤＱに入力されたコマンドを制御回路８に送信する役割も果たす。
【００８９】
制御回路８はフラッシュメモリ全体の制御を行う回路であり、書き込み回路２、Ｘデコーダ３、Ｙデコーダ４、Ｙゲート５、センスアンプ６、Ｉ／Ｏバッファ７、アドレスバッファ９、電源回路１０を制御することで、読み出し、書き込み、消去動作等の各種制御を行う。制御回路８には外部から入力されるチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥと、アドレスバッファ９から出力されるアドレス端子Ａに入力されたコマンドと、Ｉ／Ｏバッファ７から出力されるデータ入出力端子ＤＱに入力されたコマンドが入力されており、外部から入力されたコマンドを解釈してフラッシュメモリの各種動作を実行する。
【００９０】
アドレスバッファ９は、アドレス端子Ａに入力されたアドレスをデコードして、所定の書き込み回路、ワード線、ビット線を選択する信号を書き込み回路２、Ｘデコーダ３、Ｙデコーダ４に送信する。また、アドレス端子Ａに入力されたコマンドを制御回路８に送信する役割も果たす。
【００９１】
電源回路１０は、フラッシュメモリの読み出し、書き込み、消去動作に必要な高電圧を発生する回路であり、正の高電圧ＶＰＰを発生する正高電圧発生回路１１と負の高電圧ＶＮＮを発生する負高電圧発生回路１２により構成される。
【００９２】
図２は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルの断面構造を示す図である。図２に示すように、基板１０９上にディープＮウェル１０８、及びＰウェル１０７が形成され、このＰウェル１０７内にＮ型領域のソース１０５とドレイン１０６が形成されている。そして、トンネル酸化膜１０４上にはフローティングゲート１０３が形成されており、さらに、ＯＮＯ(Oxide-Nitride-Oxide)膜１０２を介してコントロールゲート１０１が形成されている。本発明の各実施形態に係るフラッシュメモリでは、上記トンネル酸化膜１０４に高電界を印加してトンネル電流を発生させ、フローティングゲート１０３への電子の引き抜き、注入を行うことでメモリセルのしきい値電圧を制御し、データの書き込み、消去動作を行う。
【００９３】
図３は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルのしきい値電圧分布を示す図である。図３において、読み出しレベル２０１よりもしきい値電圧が低い状態を書き込み状態(分布２０２)とし、高い状態を消去状態(分布２０３)とする。以下、書き込み状態のデータを「０」データ、消去状態のデータを「１」データとして説明する。
【００９４】
メモリセルの書き込み動作は、ソース１０５をオープン状態にし、コントロールゲート１０１に例えば−８Ｖ、ドレイン１０６に例えば５Ｖ、ウェル１０７に例えば接地電位(０Ｖ)の電圧をそれぞれ印加することによって、フローティングゲート１０３に蓄積されている電子をドレイン１０６に引き抜くことにより行う。書き込み後のしきい値電圧は読み出しレベル２０１よりも低くなるため、読み出し動作時にメモリセルに電流が流れる。
【００９５】
メモリセルの消去動作は、ドレイン１０６をオープン状態にし、コントロールゲート１０１に例えば５Ｖ、ソース１０５とウェル１０７にそれぞれ例えば−８Ｖを印加し、ソース１０５とウェル１０７からフローティングゲート１０３に電子を注入する。フローティングゲート１０３に電子が注入されることでメモリセルのしきい値電圧が上昇する。消去後のしきい値電圧を読み出しレベル２０１よりも高く設定することによって、読み出し動作時にメモリセルに電流が流れないようにする。
【００９６】
メモリセルの読み出し動作は、コントロールゲート１０１に読み出し電圧を印加し、ソース１０５とウェル１０７を接地電位(０Ｖ)に設定し、ドレイン１０６に１Ｖ程度の電圧を印加した状態で電流が流れるか否かをセンスアンプにより判定して読み出す。メモリセルに電流が流れる場合は書き込み状態(０データ)、電流が流れない場合は消去状態(１データ)として読み出しデータを出力する。
【００９７】
(第１実施形態)
本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図４〜図７を参照して詳細に説明する。
【００９８】
図４は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図４において、メモリセルアレイ１とビット線リセット回路の構成は、図１３で示した従来のフラッシュメモリのものと構成が同一であるのでその詳細な説明を省略する。
【００９９】
本発明の第１実施形態に係るフラッシュメモリと従来のフラッシュメモリとの相違点は、書き込み回路２−１〜２−Ｎの構成が異なる点である。以下、本発明の第１実施形態に係るフラッシュメモリの書き込み回路の構成について、ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明する。
【０１００】
書き込み回路２−１は、インバータＩＮＶ１とＩＮＶ２から構成される第１ラッチ回路ＬＡＴ１と、ＮチャネルトランジスタＴＧＮ１とＰチャネルトランジスタＴＧＰ１から構成される第１トランスファゲートＴＧ１と、Ｎチャネルトランジスタから構成される第１ラッチデータ格納スイッチＴＮ１と、インバータＩＮＶ３とＩＮＶ４から構成される第２ラッチ回路ＬＡＴ２と、ＮチャネルトランジスタＴＧＮ２とＰチャネルトランジスタＴＧＰ２から構成される第２トランスファゲートＴＧ２と、Ｎチャネルトランジスタから構成される第２ラッチデータ格納スイッチＴＮ２とから構成される。
【０１０１】
第１ラッチ回路ＬＡＴ１は書き込みデータを一時的にラッチする回路であり、インバータＩＮＶ１とＩＮＶ２の電源には高電圧ＶＰＰ１が供給されている。
【０１０２】
第１トランスファゲートＴＧ１は第１ラッチ回路ＬＡＴ１の出力Ｎ１とビット線ＢＬ１とを接続、遮断するためのスイッチであり、第１トランスファゲート制御信号ＴＧＳ１により制御される。第１トランスファゲート制御信号ＴＧＳ１はＮチャネルトランジスタＴＧＮ１のゲートに接続され、第１トランスファゲート制御信号ＴＧＳ１が入力されたインバータＩＬＳ１の出力信号はＰチャネルトランジスタＴＧＰ１のゲートに接続される。インバータＩＬＳ１の電源、及びＰチャネルトランジスタＴＧＰ１の基板には高電圧ＶＰＰが供給されている。
【０１０３】
第１ラッチデータ格納スイッチＴＮ１は外部入力データＩＯと第１ラッチ回路ＬＡＴ１の入力Ｎ２とを接続、遮断するためのスイッチであり、第１データラッチ制御信号ＤＬ１とラッチ選択信号ＬＡＴＳＥＬを入力とするＡＮＤ論理素子ＡＮＤ１の出力信号がゲートに接続されている。所定のラッチ回路に書き込みデータを格納する際には第１データラッチ制御信号ＤＬ１とラッチ選択信号ＬＡＴＳＥＬが共に「Ｈ」レベルとなり、第１ラッチデータ格納スイッチＴＮ１が開くことで第１ラッチ回路ＬＡＴ１に外部入力データＩＯが設定される。ここで、プログラムデータ(０データ)を格納すると第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納すると第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｌ」レベルに設定される。データ格納後、第１ラッチデータ格納スイッチＴＮ１が閉じることで第１ラッチ回路ＬＡＴ１に書き込みデータが保持される。
【０１０４】
第２ラッチ回路ＬＡＴ２は書き込みデータを一時的にラッチする回路であり、インバータＩＮＶ３とＩＮＶ４の電源には高電圧ＶＰＰ２が供給されている。
【０１０５】
第２トランスファゲートＴＧ２は第２ラッチ回路ＬＡＴ２の出力Ｎ３とビット線ＢＬ１とを接続、遮断するためのスイッチであり、第２トランスファゲート制御信号ＴＧＳ２により制御される。第２トランスファゲート制御信号ＴＧＳ２はＮチャネルトランジスタＴＧＮ２のゲートに接続され、第２トランスファゲート制御信号ＴＧＳ２が入力されたインバータＩＬＳ２の出力信号はＰチャネルトランジスタＴＧＰ２のゲートに接続される。インバータＩＬＳ２の電源、及びＰチャネルトランジスタＴＧＰ２の基板には高電圧ＶＰＰが供給されている。
【０１０６】
第２ラッチデータ格納スイッチＴＮ２は外部入力データＩＯと第２ラッチ回路ＬＡＴ２の入力Ｎ４とを接続、遮断するためのスイッチであり、第２データラッチ制御信号ＤＬ２とラッチ選択信号ＬＡＴＳＥＬを入力とするＡＮＤ論理素子ＡＮＤ２の出力信号がゲートに接続されている。所定のラッチ回路に書き込みデータを格納する際には第２データラッチ制御信号ＤＬ２とラッチ選択信号ＬＡＴＳＥＬが共に「Ｈ」レベルとなり、第２ラッチデータ格納スイッチＴＮ２が開くことで第２ラッチ回路ＬＡＴ２に外部入力データＩＯが設定される。ここで、プログラムデータ(０データ)を格納すると第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納すると第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｌ」レベルに設定される。データ格納後、第２ラッチデータ格納スイッチＴＮ２が閉じることで第２ラッチ回路ＬＡＴ２に書き込みデータが保持される。
【０１０７】
以上、ビット線ＢＬ１に接続された書き込み回路２−１の構成について説明したが、ビット線ＢＬ２〜ＢＬＮに接続されている書き込み回路２−２〜２−Ｎにも同様の回路が接続されている。
【０１０８】
以上のように、本発明の第１実施形態に係るフラッシュメモリはビット線毎に配置される書き込み回路が複数ページの書き込みデータを格納するための複数のラッチ回路(第１ラッチ回路ＬＡＴ１、第２ラッチ回路ＬＡＴ２)と、複数のラッチ回路とビット線とを接続するビット線接続回路(第１トランスファゲートＴＧ１、第２トランスファゲートＴＧ２)とを備えたことを特徴とする。
【０１０９】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。
【０１１０】
図５は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。図５では、ワード線ＷＬ１に接続されたページ１のメモリセルとワード線ＷＬ２に接続されたページ２のメモリセルへ書き込み動作を行った場合のフローチャート図を示している。
【０１１１】
始めに、プログラムコマンドを入力することで書き込み動作が開始する(ステップＳ２００)。ページ１の書き込み動作を行うために、第１ラッチ回路ＬＡＴ１にページ１の書き込みデータを格納する(ステップＳ２１０)。データラッチ終了後、ページ１のプログラム動作が行われる(ステップＳ２２０)。ページ１のプログラム動作と並行して、ページ２の書き込み動作を行うために、第２ラッチ回路ＬＡＴ２にページ２の書き込みデータを格納する(ステップＳ２３０)。ページ１のプログラム動作終了後、ページ１のベリファイ動作を行わずに、ページ２のプログラム動作を行う(ステップＳ２４０)。ページ２のプログラム動作終了後、ページ１のベリファイ動作を行う(ステップＳ２５０)。ページ１のベリファイ動作終了後、ページ２のベリファイ動作を行う(ステップＳ２６０)。ページ１とページ２のベリファイ動作で共にフェイルした場合は、再度ページ１とページ２のプログラム動作とベリファイ動作を行う(ステップＳ２８０)。複数回のプログラム動作とベリファイ動作を行い、ページ１とページ２のベリファイ動作で共にパスした場合に書き込み動作が終了する(ステップＳ２９０)。
【０１１２】
以上のように、本発明の第１実施形態に係るフラッシュメモリは選択ページの書き込み動作中に、その他のページのラッチ動作を行うことを特徴とする。また、複数ページのプログラム動作を連続して行う連続プログラム動作と、複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより複数ページの書き込み動作を行うことを特徴とする。
【０１１３】
ここで、ページ１(ページ２)の書き込みデータにプログラムデータ(０データ)が含まれていない場合は書き込み動作を行う必要がないので、ページ１(ページ２)の書き込み動作を行わずに、ページ２(ページ１)の書き込み動作のみを行うようにすることもできる。また、ページ１(ページ２)のベリファイ動作でパスした場合は、以後の書き込み動作を行う必要がないので、以後の書き込み動作でページ１(ページ２)の書き込み動作を行わずに、ページ２(ページ１)の書き込み動作のみを行うようにすることもできる。
【０１１４】
このように、書き込みデータにプログラムデータが含まれていないページ、または書き込み動作が終了したページの書き込み動作を行わずに、次ページの書き込み動作を行うことで、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【０１１５】
図６は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。図６では、第１データラッチ制御信号ＤＬ１、第２データラッチ制御信号ＤＬ２、正高電圧発生回路１１の出力電圧ＶＰＰ、負高電圧発生回路１２の出力電圧ＶＮＮ、ワード線ＷＬ１〜ＷＬ３(ＷＬ３は図４には図示していない)、第１トランスファゲート制御信号ＴＧＳ１、第２トランスファゲート制御信号ＴＧＳ２、ビット線リセット制御信号ＢＬＲＳＴ、ビット線ＢＬ１の動作波形について示している。
【０１１６】
ページ１の書き込み動作を始めるために、始めに第１ラッチ回路ＬＡＴ１へのデータラッチが第１データラッチ制御信号ＤＬ1により行われる(Data Latch1)。データラッチ期間中、ワード線ＷＬ１〜ＷＬ３、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、第１トランスファゲートＴＧ１と第２トランスファゲートＴＧ２は非活性化状態に、ビット線リセット回路は活性化状態になっており、ビット線は接地電位に設定されている。
【０１１７】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。このとき、第１ラッチ回路ＬＡＴ１のインバータＩＮＶ１とＩＮＶ２に供給される電源ＶＰＰ１にも高電圧ＶＰＰが設定される。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、第１トランスファゲートＴＧ１を活性化状態にして、第１ラッチ回路ＬＡＴ１の出力Ｎ１とビット線とを接続することでプログラム動作を開始する(Program1)。ここで、第１ラッチ回路ＬＡＴ１にプログラムデータ(０データ)が格納されている場合は、第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｈ」レベルに設定されているため、ビット線には正の高電圧５Ｖが印加される。一方、イレーズデータ(１データ)が格納されている場合は、第１ラッチ回路ＬＡＴ１の出力Ｎ１は「Ｌ」レベルに設定されているため、ビット線には接地電位(０Ｖ)が印加される。
【０１１８】
ページ１のプログラム動作と並行して、ページ２の書き込みデータを第２データラッチ制御信号ＤＬ２により第２ラッチ回路ＬＡＴ２に格納する(Data Latch2)。ここで、ページ２の書き込みデータを第２ラッチ回路ＬＡＴ２に格納中は、第２ラッチ回路ＬＡＴ２のインバータＩＮＶ３とＩＮＶ４に供給される電源ＶＰＰ２は電源電圧ＶＤＤであり、データラッチ終了後、電源ＶＰＰ２を高電圧ＶＰＰに設定する。
【０１１９】
このように、選択ページの書き込み動作中に、選択ページ以外のラッチ回路へ次ページの書き込みデータの設定を行うため、データラッチ時間を削減することができる。従って、データの高速書き込み実現することができる。
【０１２０】
所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電位に、第１トランスファゲートＴＧ１を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のプログラム動作を終了する。
【０１２１】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、高電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のプログラム動作を行う(Program2)。ここで、高電圧ＶＰＰ、ＶＮＮはプログラム動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のプログラム動作を行うことができる。
【０１２２】
ページ２のワード線ＷＬ２を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、第２トランスファゲートＴＧ２を活性化状態にして、第２ラッチ回路ＬＡＴ２の出力Ｎ３とビット線とを接続することでページ２のプログラム動作を開始する。ここで、第２ラッチ回路ＬＡＴ２にプログラムデータ(０データ)が格納されている場合は、第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｈ」レベルに設定されているため、ビット線には正の高電圧５Ｖが印加される。一方、イレーズデータ(１データ)が格納されている場合は、第２ラッチ回路ＬＡＴ２の出力Ｎ３は「Ｌ」レベルに設定されているため、ビット線には接地電位(０Ｖ)が印加される。
【０１２３】
所定の時間プログラムが行われた後、ワード線ＷＬ２、ソース線ＳＬを接地電位に、第２トランスファゲートＴＧ２を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ２のプログラム動作を終了する。
【０１２４】
このように、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、高電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のプログラム動作を行うため、高電圧発生回路の出力安定待ち時間を待つことなくページ２のプログラム動作を行うことができる。従って、データの高速書き込みを実現することができる。
【０１２５】
次に、ページ１のベリファイ動作を行う(Verify1)。ベリファイモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２は電源電圧ＶＤＤ(ＶＰＰ)と接地電位ＶＳＳ(ＶＮＮ)の電圧をそれぞれ発生する。このとき、第１ラッチ回路ＬＡＴ１に供給される電源ＶＰＰ１と第２ラッチ回路ＬＡＴ２に供給される電源ＶＰＰ２にも電源電圧ＶＤＤが供給される。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ビット線リセット回路を非活性化状態に、第１トランスファゲートＴＧ１を活性化状態にして、プログラムデータ(第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、第１トランスファゲートＴＧ１を非活性化状態にして第１ラッチ回路ＬＡＴ１とビット線とを切り離し、ワード線ＷＬ１に１Ｖの電圧を印加する。
【０１２６】
ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればメモリセルを通じてビット線のディスチャージが行われ、ビット線の電位は接地電位に向かって下降する。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればメモリセルを通じたビット線のディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。
【０１２７】
所定の時間経過後、再度第１トランスファゲートＴＧ１を活性化状態にして第１ラッチ回路ＬＡＴ１とビット線とを接続する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であれば第１ラッチ回路ＬＡＴ１の出力Ｎ１は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１２８】
所定の時間経過後、ワード線ＷＬ１を接地電位に、第１トランスファゲートＴＧ１を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のベリファイ動作を終了する。
【０１２９】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のベリファイ動作を行う(Verify2)。ここで、電圧ＶＰＰ、ＶＮＮはベリファイ動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のベリファイ動作を行うことができる。
【０１３０】
ビット線リセット回路を非活性化状態に、第２トランスファゲートＴＧ２を活性化状態にして、プログラムデータ(第２ラッチ回路ＬＡＴ２の出力Ｎ３が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、第２トランスファゲートＴＧ２を非活性化状態にして第２ラッチ回路ＬＡＴ２とビット線とを切り離し、ワード線ＷＬ２に１Ｖの電圧を印加する。
【０１３１】
ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればメモリセルを通じてビット線のディスチャージが行われ、ビット線の電位は接地電位に向かって下降する。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればメモリセルを通じたビット線のディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。
【０１３２】
所定の時間経過後、再度第２トランスファゲートＴＧ２を活性化状態にして第２ラッチ回路ＬＡＴ２とビット線とを接続する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、第２ラッチ回路ＬＡＴ２の出力Ｎ３が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であれば第２ラッチ回路ＬＡＴ２の出力Ｎ３は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１３３】
所定の時間経過後、ワード線ＷＬ２を接地電位に、第２トランスファゲートＴＧ２を非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ２のベリファイ動作を終了する。
【０１３４】
このように、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のベリファイ動作を行うため、高電圧発生回路の出力安定待ち時間を待つことなくページ２のベリファイ動作を行うことができる。従って、データの高速書き込みを実現することができる。
【０１３５】
ページ１とページ２のベリファイ動作で共にフェイルした場合は、再度ページ１とページ２の連続プログラム動作と連続ベリファイ動作が行われる。ここで、引き続き行われるページ１のベリファイ動作でパスしたとする。次に、ページ２のベリファイ動作が行われるが、ページ２のベリファイ動作と並行して、書き込み動作が完了した第１ラッチ回路ＬＡＴ１にページ３の書き込みデータを第１データラッチ制御信号ＤＬ１により格納する(Data Latch3)。ページ２のベリファイ動作でフェイルした場合は、その後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により書き込み動作が行われる。
【０１３６】
このように、選択ページのベリファイ動作でパスした場合は、引き続き行われる次ページの書き込み動作中に、書き込み動作が完了したページのラッチ回路へ新たなページの書き込みデータの設定を行うため、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【０１３７】
図７は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。図７(ａ)に示すように、始めに、プログラムコマンドＣＭ１とページ１のプログラムアドレスＡＤ１を入力し、引き続きページ１の書き込みデータを入力して、第１ラッチ回路ＬＡＴ１に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ページ１の書き込み動作が開始される。ページ１のプログラム動作中もレディー状態となっており、ページ１のプログラム動作と並行してプログラムコマンドＣＭ１とページ２のプログラムアドレスＡＤ２を入力し、引き続きページ２の書き込みデータを入力して、第２ラッチ回路ＬＡＴ２に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。
【０１３８】
ページ１のプログラム動作終了後、高電圧発生回路の出力電圧を継続して発生させた状態で、ページ２のプログラム動作を開始する。ページ２のプログラム動作終了後、ページ１とページ２の連続ベリファイ動作が行われる。ページ１とページ２の連続ベリファイ動作で共にフェイルした場合は、再度ページ１とページ２の連続プログラム動作と連続ベリファイ動作が行われる。
【０１３９】
図７(ｂ)に示すように、ページ１とページ２の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ１のベリファイ動作でパスしたとする。次に、ページ２のベリファイ動作が行われるが、このときレディー状態となり、ページ２のベリファイ動作と並行してプログラムコマンドＣＭ１とページ３のプログラムアドレスＡＤ３を入力し、引き続きページ３の書き込みデータを入力して、第１ラッチ回路ＬＡＴ１に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。ページ２のベリファイ動作でフェイルした場合は、その後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により書き込み動作が行われる。
【０１４０】
図７(ｃ)に示すように、ページ２とページ３の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ２のベリファイ動作でパスしたとする。次に、ページ３のベリファイ動作が行われるが、このときレディー状態となり、ページ３のベリファイ動作と並行してプログラムコマンドＣＭ１とページ４のプログラムアドレスＡＤ４を入力し、引き続きページ４の書き込みデータを入力して、第２ラッチ回路ＬＡＴ２に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力する。
【０１４１】
ここで、ページ３のベリファイ動作でもパスしたとする。次に、ページ４のプログラム動作が行われるが、このときレディー状態となっており、ページ４のプログラム動作と並行してプログラムコマンドＣＭ１とページ５のプログラムアドレスＡＤ５を入力し、引き続きページ５の書き込みデータを入力して、第１ラッチ回路ＬＡＴ１に格納する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。ページ４のプログラム動作終了後、引き続きページ５のプログラム動作が行われる。その後、ページ４とページ５の連続ベリファイ動作が行われる。
【０１４２】
以上のように、本発明の第１実施形態に係るフラッシュメモリは、ビット線毎に配置される書き込み回路が複数ページの書き込みデータを格納するための複数のラッチ回路と、複数のラッチ回路とビット線とを接続するビット線接続回路とを備えており、電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うので、電圧発生回路のプログラム電圧出力安定待ち時間、及びベリファイ電圧出力安定待ち時間を削減することができ、データの高速書き込みを実現することができる。さらに、ビット線接続回路を切り替えるのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。
【０１４３】
さらに、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、選択ページ以外のラッチ回路に対して書き込みデータの設定を行うので、データラッチ時間を削減することができ、データの高速書き込みを実現することができる。
【０１４４】
さらに、選択ページのベリファイ動作で、選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われる次ページのプログラム動作中あるいはベリファイ動作中に、書き込み動作が完了したページのラッチ回路へ、新たなページの書き込みデータの設定を行うので、データラッチ時間を削減することができ、データの高速書き込みを実現することができる。
【０１４５】
さらに、選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行うので、無駄なプログラム動作及びベリファイ動作を行うことがなくなり、データの高速書き込みを実現することができる。
【０１４６】
(第２実施形態)
本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図８を参照して詳細に説明する。
【０１４７】
図８は、本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図８において、前述した第１実施形態と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。
【０１４８】
図８と第１実施形態で示した図４との相違点は、書き込み回路２−１〜２−Ｎの構成が異なる点である。ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明すると、書き込み回路２−１は第１ラッチ回路ＬＡＴ１と第１トランスファゲートＴＧ１との間に高電圧ＶＰＰを電源とするレベルシフト回路ＬＳ１が挿入されている。また、第１ラッチ回路ＬＡＴ１を構成するインバータＩＮＶ１とＩＮＶ２の電源が電源電圧ＶＤＤである。同様に、第２ラッチ回路ＬＡＴ２と第２トランスファゲートＴＧ２との間に高電圧ＶＰＰを電源とするレベルシフト回路ＬＳ２が挿入されている。また、第２ラッチ回路ＬＡＴ２を構成するインバータＩＮＶ３とＩＮＶ４の電源が電源電圧ＶＤＤである。
【０１４９】
ここで、プログラム動作とベリファイ動作で高電圧ＶＰＰは５Ｖと電源電圧ＶＤＤに変化するが、前述した第１実施形態ではラッチ回路の電源が高電圧ＶＰＰであるため、ラッチ回路の書き込みデータ保持が不安定になるという恐れがある。しかし、本実施形態の構成ではラッチ回路の電源は常に電源電圧ＶＤＤであるため、ラッチ回路が安定して書き込みデータを保持することができる。さらに、プログラム動作中にデータラッチを行う場合は、前述した第１実施形態ではラッチ回路の電源が高電圧ＶＰＰであるため、データラッチ対象のラッチ回路の電源を電源電圧ＶＤＤに設定する必要がある。しかし、本実施形態の構成ではラッチ回路の電源は常に電源電圧ＶＤＤであるため、ラッチ回路の電源を制御することなくプログラム動作中のデータラッチが可能となり、動作制御が容易になる。
【０１５０】
図８と図４ではさらに、ベリファイ動作時にラッチデータをリセットする機構が異なる。ビット線ＢＬ１にはトランジスタＴＮＶ０、ＴＮＶ１、ＴＰＶ０、ＴＰＶ１から構成されるビット線検知回路が接続されている。ビット線検知回路はＮＯＲの論理を形成しており、ビット線ＢＬ１とベリファイ動作信号ＮＶＲの２端子が入力されている。
【０１５１】
ビット線検知回路の出力であるラッチリセット信号ＬＲＳＴは、ＡＮＤ論理素子ＡＮＤ３とＡＮＤ４の入力端子に入力されている。ＡＮＤ論理素子ＡＮＤ３の入力端子にはラッチリセット信号ＬＲＳＴと第１ラッチベリファイ信号ＶＲ１が入力されている。ＡＮＤ論理素子ＡＮＤ３の出力端子は、第１ラッチリセットトランジスタＴＮ３のゲートに接続されており、ラッチリセット信号ＬＲＳＴと第１ラッチベリファイ信号ＶＲ１が共に「Ｈ」レベルのときに、第１ラッチリセットトランジスタＴＮ３が活性化状態となり、第１ラッチ回路ＬＡＴ１の出力端子Ｎ１を「Ｌ」レベル(イレーズデータ)にリセットする。
【０１５２】
同様に、ＡＮＤ論理素子ＡＮＤ４の入力端子にはラッチリセット信号ＬＲＳＴと第２ラッチベリファイ信号ＶＲ２が入力されている。ＡＮＤ論理素子ＡＮＤ４の出力端子は、第２ラッチリセットトランジスタＴＮ４のゲートに接続されており、ラッチリセット信号ＬＲＳＴと第２ラッチベリファイ信号ＶＲ２が共に「Ｈ」レベルのときに、第２ラッチリセットトランジスタＴＮ４が活性化状態となり、第２ラッチ回路ＬＡＴ２の出力端子Ｎ３を「Ｌ」レベル(イレーズデータ)にリセットする。
【０１５３】
上記構成により、ビット線検知回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。さらに、ラッチリセットトランジスタの能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【０１５４】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。高電圧発生回路を継続動作させた状態での連続プログラム動作と連続ベリファイ動作による書き込み動作は前述した第１実施形態と同様であるので、その詳細な説明を省略する。ここでは、前述した第１実施形態とは動作が異なるベリファイ動作時におけるラッチデータのリセット方法について詳細に説明する。
【０１５５】
第１ラッチ回路ＬＡＴ１のベリファイ動作において、高電圧ＶＰＰは電源電圧ＶＤＤである。ビット線リセット回路を非活性化状態に、第１トランスファゲートＴＧ１を活性化状態にして、プログラムデータ(第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、第１トランスファゲートＴＧ１を非活性化状態にして第１ラッチ回路ＬＡＴ１とビット線とを切り離し、ワード線に１Ｖの電圧を印加する。その後、メモリセルのしきい値電圧に応じてビット線の電位が変化する。
【０１５６】
所定の時間経過後、ベリファイ動作信号ＮＶＲを「Ｌ」レベルに、第１ラッチベリファイ信号ＶＲ１を「Ｈ」レベルに設定する。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であればビット線が接地電位にディスチャージされているため、ラッチリセット信号ＬＲＳＴは「Ｈ」レベルとなり、ＡＮＤ論理素子ＡＮＤ３の出力は「Ｈ」レベルとなる。これにより、第１ラッチリセットトランジスタＴＮ３が活性化状態となり、第１ラッチ回路ＬＡＴ１の出力Ｎ１が「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。
【０１５７】
一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であればビット線は電源電圧ＶＤＤを維持しているため、ラッチリセット信号ＬＲＳＴは「Ｌ」レベルとなり、ＡＮＤ論理素子ＡＮＤ３の出力は「Ｌ」レベルとなる。ここで、第１ラッチリセットトランジスタＴＮ３は非活性状態のままであり、第１ラッチ回路ＬＡＴ１の出力Ｎ１は最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１５８】
同様に、第２ラッチ回路ＬＡＴ２のベリファイ動作において、第２ラッチベリファイ信号ＶＲ２が「Ｈ」レベルとなり、第２ラッチ回路ＬＡＴ２のラッチデータが書き換えられる。
【０１５９】
以上のように、本発明の第２実施形態に係るフラッシュメモリは、複数のラッチ回路とビット線接続回路との間に、ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路を備えているので、ラッチ回路の電源を電源電圧にすることができ、安定したラッチ保持動作を実現することができる。さらに、プログラム動作時におけるデータラッチが容易となる。
【０１６０】
さらに、ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路(ビット線検知回路)と、複数のラッチ回路のラッチデータを個別にリセット可能な複数のラッチデータリセット回路(第１ラッチリセットトランジスタＴＮ３、第２ラッチリセットトランジスタＴＮ４)と、検知回路がメモリセルが適正にプログラムされたことを検知した場合は、所定のラッチ回路のラッチデータをリセットするために、所定のラッチデータリセット回路を選択するラッチデータリセット選択回路(ＡＮＤ論理素子ＡＮＤ３、ＡＮＤ４)とを備えているので、ビット線検知回路を複数のラッチ回路で共有することができ、書き込み回路の回路規模の縮小を図ることができる。さらに、ラッチデータリセット回路の能力を調整することでラッチデータを確実にリセットすることができる。さらに、ラッチ回路とビット線接続回路との間にレベルシフト回路を入れた場合においても、ラッチデータのリセット動作を行うことができる。
【０１６１】
(第３実施形態)
本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図９を参照して詳細に説明する。
【０１６２】
図９は、本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図９において、前述した第１実施形態と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。
【０１６３】
図９と第１実施形態で示した図４との相違点は、書き込み回路２−１〜２−Ｎの構成が異なる点である。ビット線ＢＬ１に接続されている書き込み回路２−１を例に説明すると、書き込み回路２−１は第１ラッチ回路ＬＡＴ１と、第２ラッチ回路ＬＡＴ２と、レベルシフト回路ＬＳと、トランスファゲートＴＧと、ビット線検知回路と、ＯＲ論理素子ＯＲと、ＡＮＤ−ＯＲ論理素子ＧＡＴＥとから構成されている。
【０１６４】
第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２は直列に接続されており、第１ラッチ回路ＬＡＴ１の出力Ｑ、ＮＱは高電圧ＶＰＰを電源とするレベルシフト回路ＬＳに接続されている。また、第１ラッチ回路ＬＡＴ１の出力ＱはＡＮＤ−ＯＲ論理素子ＧＡＴＥの入力端子にも入力されている。ここで、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２はフリップフロップ回路により構成されている。ラッチ回路をフリップフロップ回路で構成することで、複数のラッチ回路へのデータ格納、及びラッチデータ転送がクロックを入力するのみで可能となるため、ラッチ回路へのデータ転送制御、及びデータ転送制御が容易となる。
【０１６５】
ＡＮＤ−ＯＲ論理素子ＧＡＴＥは第２ラッチ回路ＬＡＴ２の入力端子Ｄに外部入力データＩＯの反転データを入力するか、第１ラッチ回路ＬＡＴ１の出力Ｑを入力するかを選択するための論理素子である。入力データの選択はリングシフト制御信号ＲＩＮＧにより行われ、リングシフト制御信号ＲＩＮＧが「Ｌ」レベルの時は外部入力データＩＯの反転データが、「Ｈ」レベルの時は第１ラッチ回路ＬＡＴ１の出力Ｑが第２ラッチ回路ＬＡＴ２の入力端子Ｄに入力される。
【０１６６】
ＡＮＤ論理素子ＡＮＤ１は第１データラッチ制御信号ＤＬ１とラッチ選択信号ＬＡＴＳＥＬが入力されており、出力端子は第１ラッチ回路ＬＡＴ１のデータ取り込み端子ＣＫに入力されている。第１ラッチ回路ＬＡＴ１へのデータの取り込みはラッチ選択信号ＬＡＴＳＥＬが「Ｈ」レベルのときに、第１データラッチ制御信号ＤＬ１にクロックを入力することで行う。
【０１６７】
ＡＮＤ論理素子ＡＮＤ２は第２データラッチ制御信号ＤＬ２とラッチ選択信号ＬＡＴＳＥＬが入力されており、出力端子は第２ラッチ回路ＬＡＴ２のデータ取り込み端子ＣＫに入力されている。第２ラッチ回路ＬＡＴ２へのデータの取り込みはラッチ選択信号ＬＡＴＳＥＬが「Ｈ」レベルのときに、第２データラッチ制御信号ＤＬ２にクロックを入力することで行う。
【０１６８】
リセット信号ＲＳＴは第２ラッチ回路ＬＡＴ２のリセット端子ＲとＯＲ論理素子ＯＲに入力されており、ＯＲ論理素子ＯＲの出力は第１ラッチ回路ＬＡＴ１のリセット端子Ｒに入力されている。リセット信号ＲＳＴを「Ｈ」レベルに設定することで、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２はリセット状態に設定される。
【０１６９】
ビット線ＢＬ１にはトランジスタＴＮＶ０、ＴＮＶ１、ＴＰＶ０、ＴＰＶ１から構成されるビット線検知回路が接続されている。ビット線検知回路の出力であるラッチリセット信号ＬＲＳＴはＯＲ論理素子ＯＲに入力されており、ラッチリセット信号ＬＲＳＴが「Ｈ」レベルとなることで第１ラッチ回路ＬＡＴ１をリセット状態に設定する。ビット線検知回路の動作は前述した第２実施形態と同様であるので、その詳細な説明を省略する。
【０１７０】
以上のように構成された書き込み回路について、以下、その書き込み動作について説明する。ページ１の書き込み動作を始めるために、始めにページ１のデータラッチを行う。リングシフト制御信号ＲＩＮＧを「Ｌ」レベルに設定し、外部入力データＩＯから書き込みデータを入力し、第２データラッチ制御信号ＤＬ２により、第２ラッチ回路ＬＡＴ２に書き込みデータを格納する。ページ１のデータラッチ終了後、第１データラッチ制御信号ＤＬ１により、第２ラッチ回路ＬＡＴ２に格納されたページ１の書き込みデータを第１ラッチ回路ＬＡＴ１に転送する。ここで、プログラムデータ(０データ)を格納するとラッチ回路の出力Ｑは「Ｈ」レベルに、一方、イレーズデータ(１データ)を格納するとラッチ回路の出力Ｑは「Ｌ」レベルに設定される。データラッチ期間中、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、トランスファゲートＴＧは非活性化状態に、ビット線リセット回路は活性化状態になっており、ビット線は接地電位に設定されている。
【０１７１】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、レベルシフト回路ＬＳとビット線とを接続することでプログラム動作を開始する。
【０１７２】
ページ１のプログラム動作と並行して、ページ２のデータラッチを行う。リングシフト制御信号ＲＩＮＧを「Ｌ」レベルに設定し、外部入力データＩＯから書き込みデータを入力し、第２データラッチ制御信号ＤＬ２により、第２ラッチ回路ＬＡＴ２に書き込みデータを格納する。
【０１７３】
このように、選択ページの書き込み動作中に、選択ページ以外のラッチ回路へ次ページの書き込みデータの設定を行うため、データラッチ時間を削減することができる。従って、データの高速書き込み実現することができる。
【０１７４】
所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のプログラム動作を終了する。この時点で第１ラッチ回路ＬＡＴ１にはページ１の書き込みデータが、第２ラッチ回路ＬＡＴ２にはページ２の書き込みデータが格納されている。ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にページ２の書き込みデータを、第２ラッチ回路ＬＡＴ２にページ１の書き込みデータを格納する。
【０１７５】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、高電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のプログラム動作を行う。ここで、高電圧ＶＰＰ、ＶＮＮはプログラム動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のプログラム動作を行うことができる。ページ２のワード線ＷＬ２を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、レベルシフト回路ＬＳとビット線とを接続することでページ２のプログラム動作を開始する。
【０１７６】
所定の時間プログラムが行われた後、ワード線ＷＬ２、ソース線ＳＬを接地電位に、トランスファゲートＴＧを非活性化状態に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ２のプログラム動作を終了する。この時点で第１ラッチ回路ＬＡＴ１にはページ２の書き込みデータが、第２ラッチ回路ＬＡＴ２にはページ１の書き込みデータが格納されている。ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にページ１の書き込みデータを、第２ラッチ回路ＬＡＴ２にページ２の書き込みデータを格納する。連続プログラム動作終了後、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２に格納される書き込みデータは最初の状態に戻ることになる。
【０１７７】
次に、ページ１とページ２の連続ベリファイ動作が行われる。ベリファイモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２は電源電圧ＶＤＤ(ＶＰＰ)と接地電位ＶＳＳ(ＶＮＮ)の電圧をそれぞれ発生する。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ビット線リセット回路を非活性化状態に、トランスファゲートＴＧを活性化状態にして、プログラムデータ(第１ラッチ回路ＬＡＴ１の出力Ｑが「Ｈ」レベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、トランスファゲートＴＧを非活性化状態にしてレベルシフト回路ＬＳとビット線とを切り離し、ワード線ＷＬ１に１Ｖの電圧を印加する。その後、メモリセルのしきい値電圧に応じてビット線の電位が変化する。
【０１７８】
所定の時間経過後、ベリファイ動作信号ＮＶＲを「Ｌ」レベルに設定することでビット線検知回路を活性化状態にする。ここで、メモリセルのしきい値電圧が１Ｖ以下(メモリセルが適正にプログラムされている)であれば、ビット線が接地電位にディスチャージされているため、ラッチリセット信号ＬＲＳＴは「Ｈ」レベルとなり、ＯＲ論理素子ＯＲの出力は「Ｈ」レベルとなる。これにより、第１ラッチ回路ＬＡＴ１のラッチデータはリセット状態に設定される。すなわち、第１ラッチ回路ＬＡＴ１の出力Ｑは「Ｌ」レベル(イレーズデータ)に書き換えられ、以後のプログラムは行われない。
【０１７９】
一方、メモリセルのしきい値電圧が１Ｖ以上(メモリセルが適正にプログラムされていない)であれば、ビット線は電源電圧ＶＤＤを維持しているため、ラッチリセット信号ＬＲＳＴは「Ｌ」レベルとなり、ＯＲ論理素子ＯＲの出力は「Ｌ」となる。これにより、第１ラッチ回路ＬＡＴ１のラッチデータは最初に設定されたデータがそのまま保持され、以後のプログラム動作で再度プログラムが行われる。
【０１８０】
所定の時間経過後、ワード線ＷＬ１を接地電位に、ビット線リセット回路を活性化状態にしてビット線を接地電位に設定することでページ１のベリファイ動作を終了する。この時点で第１ラッチ回路ＬＡＴ１にはベリファイ後のページ１の書き込みデータが、第２ラッチ回路ＬＡＴ２にはページ２の書き込みデータが格納されている。ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にページ２の書き込みデータを、第２ラッチ回路ＬＡＴ２にベリファイ後のページ１の書き込みデータを格納する。
【０１８１】
次に、正高電圧発生回路１１と負高電圧発生回路１２を継続動作させて、電圧ＶＰＰ、ＶＮＮを継続して発生させた状態で、ページ２のベリファイ動作を行う。ここで、電圧ＶＰＰ、ＶＮＮはベリファイ動作に必要な電圧を既に発生しているので、高電圧発生回路の出力安定待ち時間を待つことなくページ２のベリファイ動作を行うことができる。ページ２のワード線ＷＬ２を選択してベリファイ動作を行い、ページ２のデータが格納された第１ラッチ回路ＬＡＴ１のデータを書き換える。この時点で第１ラッチ回路ＬＡＴ１にはベリファイ後のページ２の書き込みデータが、第２ラッチ回路ＬＡＴ２にはベリファイ後のページ１の書き込みデータが格納されている。
【０１８２】
ここで、リングシフト制御信号ＲＩＮＧを「Ｈ」レベルに設定し、第１データラッチ制御信号ＤＬ１と第２データラッチ制御信号ＤＬ２により、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２のラッチデータをリング状にシフトし、第１ラッチ回路ＬＡＴ１にベリファイ後のページ１の書き込みデータを、第２ラッチ回路ＬＡＴ２にベリファイ後のページ２の書き込みデータを格納する。連続ベリファイ動作終了後、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２にはベリファイ後の書き込みデータが格納されることになる。
【０１８３】
ページ１とページ２の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ１のベリファイ動作でパスしたとする。ラッチデータをリング状にシフトした後、ページ２のベリファイ動作が行われるが、ページ２のベリファイ動作と並行して、書き込み動作が完了した第２ラッチ回路ＬＡＴ２にページ３の書き込みデータを第２データラッチ制御信号ＤＬ２により格納する。ページ２のベリファイ動作でフェイルした場合は、その後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により書き込み動作が行われる。
【０１８４】
以上のように、本発明の第３実施形態に係るフラッシュメモリは、ビット線毎に配置される書き込み回路が複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを備え、直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路をさらに備え、電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うので、電圧発生回路のプログラム電圧出力安定待ち時間、及びベリファイ電圧出力安定待ち時間を削減することができ、データの高速書き込みを実現することができる。さらに、ラッチデータをシフト動作するのみで、次ページの書き込み動作が可能となるため、データの高速書き込みを実現することができる。さらに、ビット線接続回路を複数のラッチ回路で共有することができるため、書き込み回路の回路規模の縮小を図ることができる。
【０１８５】
さらに、選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、選択ページ以外のラッチ回路に対して書き込みデータの設定を行うので、データラッチ時間を削減することができ、データの高速書き込みを実現することができる。
【０１８６】
さらに、ラッチ回路をフリップフロップ回路により構成することで、複数のラッチ回路へのデータ格納、及びラッチデータ転送がクロックを入力するのみで可能となるため、ラッチ回路へのデータ格納制御、及びデータ転送制御が容易となる。
【０１８７】
(第４実施形態)
本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図１０、図１１を参照して詳細に説明する。
【０１８８】
図１０は、本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図１０において、前述した第１実施形態と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。
【０１８９】
図１０と第１実施形態で示した図４との相違点は、メモリセルアレイ１の周辺部分の構成が異なる点である。図１０において、書き込み回路２−１はメインビット線ＭＢＬ１に接続されている。メインビット線ＭＢＬ１はセレクトゲート３１を介してサブビット線ＳＢＬ１、ＳＢＬ２に接続されている。具体的に説明すると、サブビット線ＳＢＬ１は第１セレクトゲートトランジスタＳＧＴ１を介してメインビット線ＭＢＬ１に接続され、その接続は第１セレクトゲート制御信号ＳＧ１により制御される。同様に、サブビット線ＳＢＬ２は第２セレクトゲートトランジスタＳＧＴ２を介してメインビット線ＭＢＬ１に接続され、その接続は第２セレクトゲート制御信号ＳＧ２により制御される。
【０１９０】
各サブビット線にはサブビット線を接地電位に設定するためのサブビット線リセット回路３２が接続されている。具体的に説明すると、サブビット線ＳＢＬ１にはサブビット線ＳＢＬ１を接地電位に設定するための第１サブビット線リセットトランジスタＲＴ１１が接続され、その制御は第１サブビット線リセット制御信号ＢＬＲＳＴ１により制御される。同様に、サブビット線ＳＢＬ２にはサブビット線ＳＢＬ２を接地電位に設定するための第２サブビット線リセットトランジスタＲＴ１２が接続され、その制御は第２サブビット線リセット制御信号ＢＬＲＳＴ２により制御される。
【０１９１】
サブビット線ＳＢＬ１、ＳＢＬ２には、前述した第１実施形態と同様のメモリセルアレイ１が接続されている。
【０１９２】
ここで、書き込み回路２−１はサブビット線ＳＢＬ１、ＳＢＬ２に共通に配置されている。このような構成では、１本のワード線に接続されたメモリセルは複数のページにより構成される。すなわち、ワード線ＷＬ１に接続されたメモリセルは、サブビット線ＳＢＬ１を選択して書き込まれるページ１のメモリセルＭ１１と、サブビット線ＳＢＬ２を選択して書き込まれるページ２のメモリセルＭ１２が含まれる。ワード線ＷＬ２に接続されたメモリセルは、サブビット線ＳＢＬ１を選択して書き込まれるページ３のメモリセルＭ２１と、サブビット線ＳＢＬ２を選択して書き込まれるページ４のメモリセルＭ２２が含まれる。
【０１９３】
以上のように、本発明の第４実施形態に係るフラッシュメモリは１本のワード線に複数ページのメモリセルが接続された構成であり、サブビット線を個別にリセット状態に設定可能なサブビット線リセット回路３２を備えていることを特徴とする。このような構成のフラッシュメモリでは、書き込み動作時におけるワード線の電圧印加制御方法、及びサブビット線リセット回路３２の制御方法に特徴がある。
【０１９４】
以上のように構成されたフラッシュメモリについて、以下、その書き込み動作について説明する。
【０１９５】
図１１は、本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。図１１では、データラッチ制御信号ＤＬ１、ＤＬ２、高電圧発生回路の出力電圧ＶＰＰ、ＶＮＮ、ワード線ＷＬ１、ＷＬ２、セレクトゲート制御信号ＳＧ１、ＳＧ２、トランスファゲート制御信号ＴＧＳ１、ＴＧＳ２、ビット線リセット制御信号ＢＬＲＳＴ１、ＢＬＲＳＴ２、ＢＬＲＳＴ、サブビット線ＳＢＬ１、ＳＢＬ２の動作波形について示している。
【０１９６】
ページ１の書き込み動作を始めるために、始めに第１ラッチ回路ＬＡＴ１へのデータラッチが第１データラッチ制御信号ＤＬ１により行われる(Data Latch1)。データラッチ期間中、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ、ウェル線ＰＷは接地電位に設定されている。また、第１トランスファゲートＴＧ１と第２トランスファゲートＴＧ２は非活性化状態に、ビット線リセット回路とサブビット線リセット回路３２は活性化状態になっており、メインビット線とサブビット線は接地電位に設定されている。
【０１９７】
データラッチ終了後、プログラムモードに移行し、正高電圧発生回路１１と負高電圧発生回路１２はプログラム動作に必要な５Ｖ(ＶＰＰ)と−８Ｖ(ＶＮＮ)の高電圧をそれぞれ発生する。正高電圧発生回路１１と負高電圧発生回路１２の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、ワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、ビット線リセット回路と第１サブビット線リセットトランジスタＲＴ１１を非活性化状態に、第１トランスファゲートＴＧ１と第１セレクトゲートトランジスタＳＧＴ１を活性化状態にして、ページ１のプログラム動作を開始する(Program1)。ページ１のプログラム動作と並行して、ページ２の書き込みデータを第２データラッチ制御信号ＤＬ２により第２ラッチ回路ＬＡＴ２に格納する(Data Latch2)。
【０１９８】
所定の時間プログラムが行われた後、ワード線ＷＬ１の電圧を−８Ｖに維持した状態で、第１セレクトゲートトランジスタＳＧＴ１を非活性化状態に、第２セレクトゲートトランジスタＳＧＴ２を活性化状態に、第２サブビット線リセットトランジスタＲＴ１２を非活性化状態にしてサブビット線ＳＢＬ２を選択し、第１トランスファゲートＴＧ１を非活性化状態に、第２トランスファゲートＴＧ２を活性化状態にして、ページ２のプログラム動作を行う(Program2)。サブビット線ＳＢＬ２のプログラム動作と並行して、第１サブビット線リセットトランジスタＲＴ１１を活性化状態にすることで、サブビット線ＳＢＬ１を接地電位に設定する。
【０１９９】
このように、ワード線ＷＬ１の電圧を−８Ｖに維持した状態で、ページ２のプログラム動作を行うため、プログラム動作時におけるワード線の電圧立ち上げ時間と電圧立ち下げ時間を削減することができる。従って、プログラム動作の高速化を図ることができる。さらに、ワード線の充放電回数を削減することができるため、プログラム動作の低消費電力化を図ることができる。さらに、サブビット線リセット回路３２により、非選択サブビット線を接地電位に設定することができるため、プログラム動作が終了したサブビット線が接地電位に設定されるのを待つことなく、次ページのプログラム動作を開始することができる。従って、プログラム動作の高速化を図ることができる。
【０２００】
ページ１とページ２の連続プログラム動作終了後、ページ１とページ２の連続ベリファイ動作を行う。ここでも連続プログラム動作と同様に、ワード線ＷＬ１を１Ｖに立ち上げた状態で連続ベリファイ動作が行われる。また、サブビット線リセット回路３２により、選択サブビット線のベリファイ動作中に非選択サブビット線を接地電位に設定する。
【０２０１】
このように、ワード線ＷＬ１の電圧を１Ｖに維持した状態で、ページ２のベリファイ動作を行うため、ワード線の電圧立ち上げ時間と電圧立ち下げ時間を削減することができる。従って、ベリファイ動作の高速化を図ることができる。さらに、ワード線の充放電回数を削減することができるため、ベリファイ動作の低消費電力化を図ることができる。さらに、サブビット線リセット回路３２により、非選択サブビット線を接地電位に設定することができるため、ベリファイ動作が終了したサブビット線が接地電位に設定されるのを待つことなく、次ページのベリファイ動作を開始することができる。従って、ベリファイ動作の高速化を図ることができる。
【０２０２】
その後の連続プログラム動作と連続ベリファイ動作は同様であるので説明を省略する。
【０２０３】
以上のように、本発明の第４実施形態に係るフラッシュメモリは、１本のワード線に複数ページのメモリセルが接続された構成であり、ワード線にプログラム動作、ベリファイ動作に必要な電圧を継続して印加した状態で連続プログラム動作、連続ベリファイ動作を行うので、プログラム動作時、ベリファイ動作時におけるワード線の電圧立ち上げ時間、電圧立ち下げ時間を削減することができ、高速プログラム動作、高速ベリファイ動作を実現することができる。さらに、ワード線の充放電回数を削減することができるため、低消費電力プログラム動作、低消費電力ベリファイ動作を実現することができる。
【０２０４】
さらに、連続プログラム動作中あるいは連続ベリファイ動作中に、非選択のビット線を接地電位に設定するビット線リセット回路を備えているので、選択ページのプログラム動作中あるいはベリファイ動作中に、非選択ページのビット線を接地電位に設定することができるため、選択ページのプログラム動作あるいはベリファイ動作終了後に、選択ページのビット線が接地電位にリセットされるのを待つことなく、次ページのプログラム動作あるいはベリファイ動作を行うことができる。従って、データの高速書き込みを実現することができる。
【０２０５】
(第５実施形態)
本発明の第５実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図１２を参照して詳細に説明する。
【０２０６】
第５実施形態はラッチ回路に書き込みデータを格納するデータラッチ時間が１ページのプログラム時間、ベリファイ時間に対して長い場合の動作制御方法に関するものである。第５実施形態では、前述した第１実施形態〜第４実施形態で説明した、回路構成、及び連続プログラム動作、連続ベリファイ動作による書き込み動作等は同様であるので、その詳細な説明を省略する。ここでは、データラッチ時間が１ページのプログラム時間、ベリファイ時間に対して長い場合における書き込みコマンド及び内部動作状態の制御方法についてのみ説明する。
【０２０７】
図１２は、本発明の第５実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。図１２(ａ)に示すように、始めに、プログラムコマンドＣＭ１とページ１のプログラムアドレスＡＤ１を入力し、引き続きページ１の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ページ１の書き込み動作が開始される。ページ１のプログラム動作中もレディー状態となっており、ページ１のプログラム動作と並行してプログラムコマンドＣＭ１とページ２のプログラムアドレスＡＤ２を入力し、引き続きページ２の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。
【０２０８】
ここで、データラッチ時間がページ１のプログラム時間より長いため、ページ２のデータラッチ中にページ１のプログラム動作が終了する。ページ１のプログラム動作終了時点で、ページ２のデータラッチ動作が終了していない場合は、ページ１のベリファイ動作を実行する。ページ２のデータラッチ動作が終了するまで、ページ１のプログラム動作とベリファイ動作が交互に行われる。
【０２０９】
ページ２のデータラッチ動作終了後、ページ１とページ２の連続プログラム動作と連続ベリファイ動作により高速書き込み動作を実施する。
【０２１０】
図１２(ｂ)に示すように、ページ１とページ２の連続プログラム動作と連続ベリファイ動作を繰り返し、ページ１のベリファイ動作でパスしたとする。次に、ページ２のベリファイ動作が行われるが、このときレディー状態となり、ページ２のベリファイ動作と並行してプログラムコマンドＣＭ１とページ３のプログラムアドレスＡＤ３を入力し、引き続きページ３の書き込みデータを入力する。書き込みデータ入力後にプログラムコマンドＣＭ２を入力することで、ビジー状態となる。
【０２１１】
ここで、データラッチ時間がページ２のベリファイ時間より長いため、ページ３のデータラッチ中にページ２のベリファイ動作が終了する。ページ２のベリファイ動作終了時点で、ページ３のデータラッチ動作が終了していない場合は、ページ２のプログラム動作を実行する。ページ３のデータラッチ動作が終了するまで、ページ２のプログラム動作とベリファイ動作が交互に行われる。
【０２１２】
ページ３のデータラッチ動作終了後、ページ２とページ３の連続プログラム動作と連続ベリファイ動作により高速書き込み動作を実施する。
【０２１３】
以上のように、本発明の第５実施形態に係るフラッシュメモリは、選択ページのラッチ回路に書き込みデータを設定中は、選択ページのラッチ回路へ書き込みデータの設定が終了するまで、選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行うので、効率的な書き込み動作を行うことができ、データの高速書き込みを実現することができる。
【０２１４】
以上、本発明に係る第１実施形態〜第５実施形態を説明してきたが、本発明に係る不揮発性半導体記憶装置及びその書き込み方法は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
【０２１５】
例えば、本実施形態ではフラッシュメモリを例に説明してきたが、他の不揮発性半導体記憶装置に対しても適用可能である。
【０２１６】
例えば、本実施形態ではＮＯＲ型のフラッシュメモリセルアレイを例に説明してきたが、ＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型のフラッシュメモリセルアレイに対しても適用可能である。
【０２１７】
例えば、本実施形態では図１に示す構成のフラッシュメモリを例に説明してきたが、その他の構成のフラッシュメモリに対しても適用可能である。
【０２１８】
例えば、本実施形態では図４、図８、図９、図１０に示す構成の書き込み回路を例に説明してきたが、データラッチ動作、プログラム動作、ベリファイ動作を行うその他の構成の書き込み回路に対しても適用可能である。
【０２１９】
例えば、本実施形態では書き込み回路のラッチ回路が２つの場合を例に説明してきたが、ラッチ回路が３個以上の場合に対しても適用可能である。
【０２２０】
【発明の効果】
以上詳述したように、本発明に係る不揮発性半導体記憶装置及びその書き込み方法によれば、ビット線毎あるいは複数のビット線毎に配置される書き込み回路が複数のラッチ回路を備え、電圧発生回路がプログラム動作に必要な電圧を継続して発生した状態で、複数ページのプログラム動作を連続して行う連続プログラム動作と、電圧発生回路がベリファイ動作に必要な電圧を継続して発生した状態で、複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより複数ページの書き込み動作を行うように構成されているので、電圧発生回路のプログラム電圧出力安定化待ち時間、及びベリファイ電圧出力安定化待ち時間を削減することができる。従って、データの高速書き込み実現することができる。
【０２２１】
さらに、選択ページのプログラム動作あるいはベリファイ動作と並行して、選択ページ以外のラッチ回路に対して書き込みデータを設定することができるように構成されているので、データラッチ時間を削減することができる。従って、データの高速書き込みを実現することができる。
【図面の簡単な説明】
【図１】本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の構成を示す図である。
【図２】本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルの断面構造を示す図である。
【図３】本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルのしきい値電圧分布を示す図である。
【図４】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図５】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。
【図６】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。
【図７】本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。
【図８】本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図９】本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図１０】本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図１１】本発明の第４実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。
【図１２】本発明の第５実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。
【図１３】従来のフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。
【図１４】従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのフローチャート図である。
【図１５】従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャート図である。
【図１６】従来のフラッシュメモリ(不揮発性半導体記憶装置)の書き込みコマンド及び内部動作状態を示す図である。
【符号の説明】
１ メモリセルアレイ
２ 書き込み回路
３ Ｘデコーダ
４ Ｙデコーダ
５ Ｙゲート
６ センスアンプ
７ Ｉ／Ｏバッファ
８ 制御回路
９ アドレスバッファ
１０ 電源回路
１１ 正高電圧発生回路
１２ 負高電圧発生回路
３１ セレクトゲート
３２ サブビット線リセット回路
１０１ コントロールゲート
１０２ ＯＮＯ(Oxide-Nitride-Oxide)膜
１０３ フローティングゲート
１０４ トンネル酸化膜
１０５ ソース
１０６ ドレイン
１０７ Ｐウェル
１０８ ディープＮウェル
１０９ 基板
２０１ 読み出しレベル
２０２ プログラム状態しきい値電圧分布
２０３ イレーズ状態しきい値電圧分布
Ａ アドレス端子
ＤＱ データ入出力端子
／ＣＥ チップイネーブル端子
／ＯＥ 出力イネーブル端子
／ＷＥ 書き込みイネーブル端子
ＶＰＰ 正高電圧
ＶＮＮ 負高電圧
Ｍ１１〜Ｍ２Ｎ メモリセル
ＷＬ１、ＷＬ２ ワード線
ＢＬ１〜ＢＬＮ ビット線
ＳＬ ソース線
ＰＷ ウェル線
ＬＡＴ、ＬＡＴ１、ＬＡＴ２ ラッチ回路
ＴＧ、ＴＧ１、ＴＧ２ トランスファゲート
ＴＮ、ＴＮ１、ＴＮ２ ラッチデータ格納スイッチ
ＬＳ、ＬＳ１、ＬＳ２ レベルシフト回路
ＴＮ３、ＴＮ４ ラッチデータリセットトランジスタ
ＲＴ１、ＲＴ１１、ＲＴ１２ ビット線リセットトランジスタ
ＩＬＳ、ＩＬＳ１、ＩＬＳ２ インバータ
ＳＧＴ１、ＳＧＴ２ セレクトゲートトランジスタ
ＴＧＳ、ＴＧＳ１、ＴＧＳ２ トランスファゲート制御信号
ＤＬ、ＤＬ１、ＤＬ２ データラッチ制御信号
ＬＡＴＳＥＬ ラッチ選択信号
ＩＯ 外部入力データ
ＢＬＲＳＴ、ＢＬＲＳＴ１、ＢＬＲＳＴ２ ビット線リセット制御信号
ＳＧ１、ＳＧ２ セレクトゲート制御信号
ＮＶＲ ベリファイ動作信号
ＬＲＳＴ ラッチリセット信号
ＶＲ１、ＶＲ２ ラッチベリファイ信号
ＲＩＮＧ リングシフト制御信号
ＡＮＤ、ＡＮＤ１〜ＡＮＤ４ ＡＮＤ論理素子
ＯＲ ＯＲ論理素子
ＧＡＴＥ ＡＮＤ−ＯＲ論理素子
Claims (24)
- 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、ビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、
前記書き込み回路は、複数ページの書き込みデータを格納するための複数のラッチ回路と、前記複数のラッチ回路とビット線とを接続するビット線接続回路とを備え、
前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行い、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする不揮発性半導体記憶装置。 - 選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記複数のラッチ回路と前記ビット線接続回路との間に、前記ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路と、
前記複数のラッチ回路のラッチデータを個別にリセット可能な複数のラッチデータリセット回路と、
前記検知回路がメモリセルが適正にプログラムされたことを検知した場合は、所定のラッチ回路のラッチデータをリセットするために、所定のラッチデータリセット回路を選択するラッチデータリセット選択回路とをさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、ビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、
前記書き込み回路は、複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、前記直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを備え、
前記直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで前記直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路と、
前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行う制御回路とをさらに備えたことを特徴とする不揮発性半導体記憶装置。 - 選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記直列接続ラッチ群の最終段ラッチ回路と前記ビット線接続回路との間に、前記最終段ラッチ回路の出力電圧レベルを高電圧レベルに電圧変換するレベルシフト回路をさらに備えたことを特徴とする請求項５記載の不揮発性半導体記憶装置。
- ベリファイ動作時にメモリセルが適正にプログラムされたことを検知する検知回路と、
前記検知回路がメモリセルが適正にプログラムされたことを検知した場合は、前記直列接続ラッチ群の最終段ラッチ回路のラッチデータをリセットするラッチデータリセット回路とをさらに備えたことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記複数のラッチ回路がフリップフロップ回路により構成されたことを特徴とする請求項１または請求項５記載の不揮発性半導体記憶装置。
- 選択ページのラッチ回路に書き込みデータを設定中は、前記選択ページのラッチ回路へ書き込みデータの設定が終了するまで、前記選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行う制御回路をさらに備えたことを特徴とする請求項１または請求項５記載の不揮発性半導体記憶装置。
- 選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、前記選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行う制御回路をさらに備えたことを特徴とする請求項１または請求項５記載の不揮発性半導体記憶装置。
- 選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行う制御回路をさらに備えたことを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にプログラム動作に必要な電圧を継続して印加した状態で前記連続プログラム動作を行う制御回路をさらに備えたことを特徴とする請求項１または請求項５記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にベリファイ動作に必要な電圧を継続して印加した状態で前記連続ベリファイ動作を行う制御回路をさらに備えたことを特徴とする請求項１または請求項５記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記連続プログラム動作中あるいは前記連続ベリファイ動作中に、非選択のビット線を接地電位に設定するビット線リセット回路をさらに備えたことを特徴とする請求項１または請求項５記載の不揮発性半導体記憶装置。
- 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、複数ページの書き込みデータを格納するための複数のラッチ回路と、前記複数のラッチ回路とビット線とを接続するビット線接続回路とを有したビット線毎あるいは複数のビット線毎に配置される書き込み回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置の書き込み方法であって、
前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータを順次選択して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行い、選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行うことを特徴とする請求項１６記載の不揮発性半導体記憶装置の書き込み方法。
- 複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交点にメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルから構成されるページへの一括書き込み動作を実現するために、複数ページの書き込みデータを格納するために複数のラッチ回路が直列に接続された直列接続ラッチ群と、前記直列接続ラッチ群の最終段ラッチ回路とビット線とを接続するビット線接続回路とを有したビット線毎あるいは複数のビット線毎に配置される書き込み回路と、前記直列接続ラッチ群の各ラッチ回路のラッチデータを次段のラッチ回路に転送し、且つ最終段ラッチ回路のラッチデータを初段ラッチ回路に転送することで前記直列接続ラッチ群の各ラッチ回路のラッチデータをリング状に転送するラッチデータ転送制御回路と、書き込み動作に必要な電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置の書き込み方法であって、
前記電圧発生回路を継続動作させて、プログラム動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのプログラム動作を連続して行う連続プログラム動作と、前記電圧発生回路を継続動作させて、ベリファイ動作に必要な電圧を継続して発生させた状態で、前記複数のラッチ回路に格納された複数ページの書き込みデータをリング状に転送して複数ページのベリファイ動作を連続して行う連続ベリファイ動作とを繰り返し行うことにより、複数ページの書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 選択ページのラッチ回路に格納された書き込みデータのプログラム動作中あるいはベリファイ動作中に、前記選択ページ以外のラッチ回路に対して書き込みデータの設定を行うことを特徴とする請求項１８記載の不揮発性半導体記憶装置の書き込み方法。
- 選択ページのラッチ回路に書き込みデータを設定中は、前記選択ページのラッチ回路へ書き込みデータの設定が終了するまで、前記選択ページ以外のページで、且つ書き込みデータの設定が完了したページの連続プログラム動作及び連続ベリファイ動作を行うことを特徴とする請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法。
- 選択ページのラッチ回路に格納された書き込みデータにプログラムデータが含まれていない場合は、前記選択ページのプログラム動作及びベリファイ動作を行わずに、次ページのプログラム動作及びベリファイ動作を行うことを特徴とする請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法。
- 選択ページのベリファイ動作で、前記選択ページのメモリセルが適正にプログラムされたことが確認された場合は、引き続き行われるページのプログラム動作中あるいはベリファイ動作中に、前記書き込み動作が完了したページの書き込みデータが格納されたラッチ回路へ、新たなページの書き込みデータの設定を行うことを特徴とする請求項１８記載の不揮発性半導体記憶装置の書き込み方法。
- 前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にプログラム動作に必要な電圧を継続して印加した状態で前記連続プログラム動作を行うことを特徴とする請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法。
- 前記メモリセルアレイは１本のワード線に複数ページのメモリセルが接続された構成であり、前記ワード線にベリファイ動作に必要な電圧を継続して印加した状態で前記連続ベリファイ動作を行うことを特徴とする請求項１６または請求項１８記載の不揮発性半導体記憶装置の書き込み方法。
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