CN100511479C - 非易失性半导体存储器件及其记录方法 - Google Patents

Abstract

设置在每条位线或者多条位线上的写电路包括用于存储写入多个页面的数据的多个锁存电路，以及包括用于连接多个锁存电路和位线的位线连接电路，并且通过重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当电压生成电路连续地生成编程操作所需电压时，对多个页面连续地执行编程操作，当电压生成电路连续地生成验证操作所需电压时，连续地对多个页面执行验证操作。

Description

非易失性半导体存储器件及其记录方法

本申请基于第2003-044450号日本专利申请，将该篇申请的内容在此引入，以供参考。

技术领域

本发明涉及一种能够电改写数据的非易失性半导体存储器件，并且尤其涉及一种能够以高速写数据的非易失性半导体存储器件及其记录方法。

背景技术

近年来，非易失性半导体存储器件、特别是闪存，因为能够电改写数据并且即使当断电时也能保留数据，所以已经用于各种应用中。例如，将闪存用作在诸如电话、数字照相机或者硅音频播放器(silicon audioplayer)中存储数据的存储器。也将所述闪存作为用于存储程序的存储器设置在微型计算机的系统LSI上。这降低了其中设置有闪存的设备的开发周期。

闪存的数据写入时间相对较长，大约几微秒。通常，将多个数据项预先存储在锁存电路中，然后将存储在所述锁存电路中的多个数据项作为单个部件来写，由此降低有效的写入时间。

下面将参考图13至16描述现有技术的闪存(非易失性半导体存储器件)的写操作(例如，参考公开号为平～7-226097的未审日本专利或者公开号为平-11-328981的未决日本专利)。

图13示出了现有技术的闪存(非易失性半导体存储器件)的存储单元阵列和写入电路的结构。在图13中，存储单元阵列1是NOR型闪存单元阵列。更具体的说，所述存储单元阵列1包括字线WL1、WL2(仅仅示出了两条字线)以及位线BL1至BLN。在字线和位线的交叉部分，以矩阵形状设置了存储单元M11至M2N。所述存储单元的控制栅与字线WL1、WL2相连，漏极与位线BL1、BL2相连，源极与源线SL相连，并且衬底与井线(well line)PW相连。存储单元M11至M2N的源极与公共源线SL相连，并且所述衬底与公共井线PW相连，以形成单个擦除单元。

将位线复位电路分别与位线BL1至BLN相连。下面将描述与位线BL1相连的位线复位电路。所述位线复位电路包括位线复位晶体管RT1。所述位线复位晶体管RT1具有与位线复位控制信号BLRST相连的栅极、与地电位相连的源极、以及与位线BL1相连的漏极。位线复位晶体管RT1扮演这样一个角色，其通过位线复位控制信号BLRST将位线BL1设定为地电位。将同一电路与每个位线复位电路相连，其中所述位线复位电路与位线BL2至BLN相连。

将写电路2-1至2-N分别与位线BL1至BLN相连。为每条位线都设置写电路，以便使其能够对所有存储单元执行批量写操作，其中所述存储单元与单条字线相连，并具有单个写操作。例如，与字线WL1相连的N个存储单元M11至M1N包括页面1，并且在写操作中选择字线WL1对页面1执行批量写操作。同样地，与字线WL2相连的N个存储单元M21至M2N包括页面2，并且在写操作中选择字线WL2对页面2执行批量写操作。

接下来，将以与位线BL1相连的写电路2-1为例说明与所有位线相连的写电路2-1至2-N的结构。

所述写电路2-1包括具有反相器INV1和INV2的锁存电路LAT，具有N沟道晶体管TGN和P沟道晶体管TGP的传输门TG，以及具有N沟道晶体管的锁存数据存储开关TN。

所述锁存电路LAT是临时锁存写数据的电路。为了向反相器INV1和INV2供电，将正高压生成电路(图13中未示出)的输出电压VPP提供到那。

所述传输门TG是一个开关，用于连接或者中断锁存电路LAT的输出N1和位线BL1，并且由传输门控制信号TGS控制。所述传输门控制信号TGS与N沟道晶体管TGN的栅极相连。将其中输入有传输门控制信号TGS的反相器ILS的输出信号与P沟道晶体管TGP的栅极相连。将高压VPP提供给反相器ILS和P沟道晶体管TGP的衬底。

所述锁存数据存储开关TN是一个开关，用于连接或者中断外部输入数据IO和锁存电路LAT的输入N2。将AND逻辑元件AND的输出信号与锁存数据存储开关TN的栅极相连，其中在所述AND逻辑元件AND中输入有数据锁存控制信号DL和锁存选择信号LATSEL。当将写数据存储在预定的锁存电路中时，所述数据锁存控制信号DL和锁存选择信号LATSEL两者都被驱动为HIGH，以便打开锁存数据存储开关TN，由此向锁存电路LAT设置外部输入数据IO。

当存储编程数据(0数据)时，将锁存电路LAT的输出N1设定为HIGH。当存储擦除数据(1数据)时，将锁存电路LAT的输出N1设定为LOW。在存储数据之后，锁存数据存储开关TN关闭以便在锁存电路LAT中保留写数据。

虽然已经说明了与位线BL1相连的写电路的结构，但是相同的电路与写电路2-2至2-N相连，其中所述写电路2-2至2-N与位线BL2至BLN相连。

下面将描述以此配置的写电路的写操作。

图14是解释现有技术的闪存(非易失性半导体存储器件)的写操作的流程图。该流程图示出了这样一种情况，其中对与字线WL1相连的页面1的存储单元以及与字线WL2相连的页面2的存储单元执行写操作。

首先，输入编程命令启动所述写操作(步骤S100)。为了执行页面1写操作(页面程序1)，将页面程序1写数据存储在所述锁存电路LAT中(步骤S110)。在完成数据锁存之后，执行页面1的编程操作(步骤S120)。

在结束编程操作之后，执行验证操作，以便检验是否已将数据正确地写入页面1的存储单元中(步骤S130)。如果在验证操作中确定存在没有正确地将数据、甚至单个位数据写入存储单元(此情况以下称为失败)，那么再次执行编程操作以及验证操作(步骤S140)。执行多次编程操作以及验证操作，并且如果确定页面1上的所有存储单元都已经正确地写入(此情况以下称作通过)，那么完成页面1写操作，继之以页面2写操作(页面程序2)。

与页面1写操作相同，通过数据锁存操作执行页面2写操作(步骤S150)，编程操作(步骤S160)，验证操作(步骤S170)，并且重复编程操作和验证操作直到验证操作已经通过(步骤S180)。执行多次编程操作和验证操作，并且如果验证操作已经通过，那么页面2写操作也就完成，并且终止页面1和页面2写操作(步骤S190)。

图15是解释现有技术的闪存(非易失性半导体存储器件)的写操作的时序图。所述时序图示出了数据锁存控制信号DL、正高压生成电路(图13中未示出)的输出电压VPP、负高压生成电路(图13中未示出)的输出电压VNN以及字线WL1、W2的操作波形。

在页面1写操作(页面程序1)中，首先，通过数据锁存控制信号DL(数据锁存1)执行对锁存电路LAT的数据锁存。在数据锁存周期中，将字线WL1、WL2、源线SL以及井线PW设定为地电位。当位线复位电路处于激活状态时，传输门TG处于去激活状态，并且将位线设定为地电位。

在结束数据锁存之后，系统产生向编程模式的转换。所述正高压生成电路和负高压生成电路分别生成编程操作所必需的5V(VPP)和-8V(VNN)的高压。一旦正高压生成电路和负高压生成电路的输出电压VPP、VNN达到预定电压，就将字线WL1设定为-8V，将源线SL置于高阻状态，将位线复位电路置于去激活状态，并且将传输门TG置于激活状态，然后将锁存电路LAT的输出N1与位线相连。由此来启动编程操作。

如果将编程数据(0数据)存储在锁存电路LAT中，就将锁存电路LAT的输出N1设定为HIGH，以便将5V的正高压施加到位线。如果将擦除数据(1数据)存储在锁存电路LAT中，就将锁存电路LAT的输出N1设定为L0W，以便将地电位(0V)施加到位线。

将-8V的电压施加到存储单元的控制栅(字线)。当将5V的电压施加到漏极(位线)时，将一高电场施加到隧道氧化层，并且将通过FN(Foeler-Nordheim)电流在浮动栅处聚积的电子朝向漏极吸引，由此执行所述编程。当将地电压(0V)施加到所述漏极(位线)时，不施加用于在隧道氧化层上生成FN电流的高电场，以便不执行存储单元编程。当在预定周期内执行编程之后，将字线WL1和源线SL设定为地电位，将传输门TG置于去激活状态，并且将位线复位电路置于激活状态，然后将位线设定为地电位。这样完成编程操作并且产生向验证模式的转换。

在系统已经向验证模式转换之后，正高压生成电路和负高压生成电路分别生成电源电压VDD和地电位VSS的电压，在正高压生成电路和负高压生成电路的输出电压VPP、VNN已经达到预定电压之后，将位线复位电路置于去激活状态中，并且将传输门TG置于激活状态中，以便仅仅向对应于编程数据(锁存电路LAT的输出N1是HIGH)的位线预充电至电源电压VDD。

在结束位线预充电之后，将传输门TG置于去激活状态，并且将锁存电路与位线隔离，并且将1V的电压施加到字线WL1。

如果所述存储单元的阈值电压小于1V，也就是说，如果所述存储单元被正确地编程，那么所述位线经由存储单元放电并且位线的电位向地电位减小。如果所述存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么所述位线不经由所述存储单元放电并且将位线的电位维持在电源电压VDD的水平上。

在已经经过预定周期之后，将传输门TG置于激活状态并且将锁存电路LAT与位线相连。如果存储单元的阈值电压小于1V，也就是说，如果将所述存储单元正确地编程，那么因为将位线放电到地电位，以便将锁存电路LAT的输出N1驱动为LOW(擦除数据)，并且不执行随后的编程。如果存储单元的阈值电压是1V或更高，也就是说，如果所述存储单元没有正确地编程，那么将锁存电路LAT的输出N1维持在第一设置数据水平上，并且在随后的编程操作中再次执行所述编程。

在已经经过预定周期之后，通过将字线W1设置为地电位、将传输门TG置于去激活状态并且将位线复位电路置于激活状态，以便将所述位线设定为地电位来终止验证操作。如果确定还剩有编程数据、甚至是单个位数据(失败)，那么再次执行编程操作(编程1)以及验证操作(验证1)。

如果已经通过多个编程操作以及验证操作、利用擦除数据改写了所有锁存电路中的锁存数据(通过)，那么就完成了页面1写操作。然后执行WL2上的页面2写操作(页面程序2)。与页面1写操作相同，通过重复数据锁存操作(数据锁存2)、编程操作(编程2)以及验证操作(验证2)，来执行页面2写操作。

图16示出了现有技术的闪存(非易失性半导体存储器件)的写入命令以及内部操作状态。首先，输入页面1上的编程命令CM1以及编程地址AD1。然后输入页面1写数据。在已经输入写数据之后输入编程命令CM2提供了繁忙状态，由此来启动页面1写操作。通过重复编程操作以及验证操作来执行所述写操作。如果已经通过验证操作，那么完成页面1写操作。在完成页面1写操作之后，所述系统进入就绪状态，以允许页面2写操作。

接下来，输入页面2上的编程命令CM1以及编程地址AD2。然后输入页面2写数据。在已经输入写数据之后输入编程命令CM2提供了繁忙状态，由此来启动页面2写操作。与页面1相同，通过重复编程操作以及验证操作来执行页面2写操作。如果已经通过验证操作，那么就完成了页面2写操作。

上述现有技术的非易失性半导体存储器件(闪存)具有以下问题。首先，需要将写数据存储在锁存电路中的数据锁存时间。近年来，非易失性半导体存储器件的存储容量已经增大。通过提高每个页面的比特数(批量写比特数目)，已经降低了有效的写入时间。然而，随着每个页面的写比特数目的增加，将数据写入单个页面的数据锁存时间增加，由此增加了写入时间。近年来的非易失性半导体存储器件需要对于每个页面来说较长的数据锁存时间，大约几微妙，这在增加写入时间方面具有明显的影响。

第二，在写操作中为页面重复编程操作以及验证操作。由此，每当发生编程操作或者验证操作时，高压生成电路就必须生成编程操作或者验证操作需要的电压。这意味着到预定电压从高压生成电路输出为止的时间是稳定的，也就是说，在启动验证操作以前需要一定的电压输出稳定等待时间。例如，参考图15，在高压生成电路的输出电压VPP、VNN在编程操作中稳定以前，需要等待时间Tps那么久。在高压生成电路的输出电压VPP、VNN在验证操作中稳定以前，还必需要等待时间Tpvs那么久。所述电压输出稳定等待时间大约是几微秒，这增加了写入时间。非易失性半导体存储器件的存储容量的增加，增加了编程操作以及验证操作的周期数，并且电压输出稳定等待时间对写入时间的增加会产生很大影响。

第三，在所述写操作中为单个页面重复编程操作以及验证操作。由此，每当发生编程操作或者验证操作时，必需将编程电压或者验证电压施加到字线上。结果，每个编程操作以及验证操作都需要字线电压上升时间以及下降时间。例如，在图1.5中，在编程操作一开始的时候，需要下降时间Tp1以便将-8V的电压施加到字线。在编程操作结束时，要求上升时间Tp2来将所述字线驱动为地电位。在验证操作一开始的时候，需要上升时间Tpv1来将-1V的电压施加到字线。在验证操作结束时，需要下降时间Tpv2来将所述字线驱动为地电位。非易失性半导体存储器件在存储容量方面的增加，增加了编程操作以及验证操作的周期数，并且所述字线上升时间以及下降时间对写入时间的增加具有很大影响。

发明内容

本发明鉴于上述问题而实现，并且本发明的目的在于提供一种能够以高速写数据的非易失性半导体存储器件及其记录方法。

为了解决所述问题，本发明的第一方面提供了一种非易失性半导体存储器件包括：多条字线；多条位线；包括在多条字线和多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元阵列；为每条位线或者多条位线设置的写电路，以便对包括多个存储单元的页面执行批量写操作；以及用于生成写操作所必需的电压的电压生成电路；所述写电路包括：多个锁存电路，用于存储写入多个页面的数据；以及位线连接电路，用于连接多个锁存电路和位线；其中所述非易失性半导体存储器件还包括控制电路，用于通过重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令该电路连续地生成编程操作所必需的电压时，所述连续的编程操作顺序地选择写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令该电路连续地生成验证操作所必需的电压时，连续的验证操作顺序地选择写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。

依照此结构，在连续的编程操作中，当电压生成电路输出编程操作所需电压时，能够执行编程操作。这样降低了电压生成电路的编程电压输出稳定等待时间，由此降低了编程时间。在连续的验证操作中，当电压生成电路输出验证操作所需电压时，能够执行验证操作。这样降低了电压生成电路的验证电压输出稳定等待时间，由此降低了验证时间。结果，允许高速的数据写入。此外，通过在位线连接电路之间简单地切换，可以允许下一页的写操作。

本发明的第二方面提供了依照第一方面的所述非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括控制电路，用于在为所选页面、对存储在所述锁存电路中的写数据执行编程操作或者验证操作期间，对所选页面之外的锁存电路设置写数据。

依照此结构，可以并行于对所选择页面的编程操作或者验证操作，对所选页面之外的锁存电路设置写数据。这样降低了数据锁存时间，由此允许高速的数据写入操作。

本发明的第三方面提供了依照第一方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括电平位移电路，用于在多个锁存电路和位线连接电路之间、将锁存电路的输出电压电平转换为高压电平。

依照此结构，能够将为锁存电路供电的电压改变为电源电压，由此允许稳定的锁存保留操作。此外，易于进行编程操作中的数据锁存。

本发明的第四方面提供了依照第一方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括检测电路，用于检测在验证操作期间是否将存储单元正确地编程，多个锁存数据复位电路，能够将多个锁存电路中的锁存数据分别地复位，以及还包括锁存数据复位选择电路，用于选择预定的锁存数据复位电路，以便如果所述检测电路已经检测出存储单元被正确地编程时，就复位预定锁存电路中的锁存数据。

依照此结构，能够在多个锁存电路之中共享位线检测电路，由此降低所述写电路的电路规模。通过调整锁存数据复位电路的能力，可以复位锁存数据而不会失败。此外，甚至如果将电平位移电路插入锁存电路和位线连接电路之间，也允许锁存数据复位操作。

本发明的第五方面提供了一种非易失性半导体存储器件包括：多条字线；多条位线；包括在多条字线和多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元阵列；为每条位线或者多条位线设置的写电路，以便对包括多个存储单元的页面执行批量写操作；以及电压生成电路，用于生成写操作所需电压，所述写电路包括：串联锁存组，其中串联连接多个锁存电路，以便存储写入多个页面的数据；以及位线连接电路，用于将串联锁存组的末级中的锁存电路与位线相连；其中所述非易失性半导体存储器件还包括：锁存数据传送控制电路，用于通过将串联锁存组的每条锁存电路中的锁存数据传送到下一个级中的锁存电路，并且将处于末级的锁存电路中的锁存数据传送到处于第一级的锁存电路，来以环形形状传送串联锁存组的每条电路中的锁存数据；以及控制电路，用于通过对多个页面重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令所述电路连续地生成编程操作所必需的电压时，所述连续的编程操作以环形形状传送写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令所述电路连续地生成验证操作所必需的电压时，连续的验证操作以环形形状传输写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。

依照此结构，在所述连续的编程操作中，当所述电压生成电路输出编程操作所需电压时，能够对多个页面执行编程操作。这样降低了电压生成电路的编程电压输出稳定等待时间，由此降低了编程时间。在所述连续的验证操作中，当电压生成电路输出验证操作所需电压时，能够对多个页面执行验证操作。这样降低了电压生成电路的验证电压输出稳定等待时间，由此降低了验证时间。结果，允许高速数据写入。此外，通过简单地移动锁存数据可允许对下一页的写操作，这确保了高速数据写入操作。此外，能够在多个锁存电路之中共享位线连接电路，由此降低写电路的电路规模。

本发明的第六方面提供了依照第五方面的所述非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括控制电路，用于在为所选页面、对存储在所述锁存电路中的写数据执行编程操作或者验证操作期间，为所选页面之外的锁存电路设置写数据。

依照此结构，可以并行于对所选择页面的编程操作或者验证操作，为所选页面之外的锁存电路设置写数据。这样降低了数据锁存时间，由此允许高速的数据写入操作。

本发明的第七方面提供了依照所述第五方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括电平位移电路，用于在串联锁存组的末级中的锁存电路和位线连接电路之间、将末级中锁存电路的输出电压电平转换为高压电平。

依照此结构，能够将为锁存电路供电的电压改变为电源电压，由此允许稳定的锁存保留操作。此外，令在编程操作中的数据锁存非常容易。

本发明的第八方面提供了依照所述第五方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括检测电路，用于检测在验证操作期间存储单元是否被正确地编程，以及锁存数据复位电路，用于如果所述检测电路已经检测所述存储单元被正确地编程时，就复位串联锁存组的末级中的锁存电路的锁存数据。

依照此结构，通过调整锁存数据复位电路的能力能够复位锁存数据，而不会失败。此外，甚至如果将电平位移电路插入锁存电路和位线连接电路之间，也允许锁存数据复位操作。

本发明的第九方面提供了依照第一或者第五方面的非易失性半导体存储器件，其中所述多个锁存电路包括触发电路。

依照此结构，通过简单地输入时钟能够进行向多个锁存电路进行数据存储以及锁存数据传送。由此使得易于进行对锁存电路的数据存储以及锁存数据传送。

本发明的第十方面提供了依照第一或者第五方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括控制电路，用于当为所选页面的锁存电路设置写数据时，对其中完成了写数据设置的页面执行连续的编程操作以及连续的验证操作，直到完成向所选页面的锁存电路设置写数据，其中所述页面是所选页面之外的页面。

依照此结构，当对单个页面执行数据锁存达已延长时间之久时，能够并行对其他页面执行连续的编程操作以及连续的验证操作。这样允许高效的写操作并且确保高速数据写入操作。

本发明的第十一方面提供了依照第一或者第五方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括控制电路，用于当所选页面的锁存电路中存储的写数据不包含编程数据时，跳过对所选页面的编程操作以及验证操作，而对下一页执行编程操作以及验证操作。

依照此结构，当对其写数据不包含编程数据的页面或者对其中完成写操作的页面跳过写操作时，能够执行下一页的写操作。这样消除了无用的编程操作以及验证操作，由此允许高速数据写入操作。

本发明的第十二方面提供了依照第一或者第五方面的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括控制电路，用于为这样一种页面的锁存电路设置将写入新页的数据，在所述页面中，如果已经检测出在对所选页面的验证操作中、所选页面的存储单元被正确地编程，就在对下一页的随后的编程操作或者验证操作期间完成写操作。

依照此结构，在对下一页的随后的编程操作或者验证操作期间，能够将写入新页的数据存储在其中已完成写操作的页面的锁存电路中。这样降低了用于下一页的所述数据锁存时间，由此允许高速数据写入操作。

本发明的第十三方面提供了依照第一或者第五方面的非易失性半导体存储器件，所述存储单元阵列包括与单个字线相连的多个页面的存储单元，其中所述非易失性半导体存储器件还包括控制电路，用于当将编程操作所需的电压连续地施加到所述字线时，执行连续的编程操作。

依照此结构，能够利用连续施加到字线的编程电压对多个页面执行连续的编程操作，其中所述多个页面与单个字线相连。这样在编程操作中降低了字线的电压上升时间和下降时间，由此允许高速的编程操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的编程操作。

本发明的第十四方面提供了依照第一或者第五方面的非易失性半导体存储器件，所述存储单元阵列包括与单个字线相连的多个页面的存储单元，其中所述非易失性半导体存储器件还包括控制电路，用于当验证操作所需的电压连续地施加到所述字线时，执行连续的验证操作。

依照此结构，能够利用连续地施加到字线的验证电压、对与单个字线相连的多个页面执行连续的验证操作。这样在验证操作中降低了所述字线的电压上升时间和下降时间，由此允许高速的验证操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的验证操作。

本发明的第十五方面提供了依照第一或者第五方面的非易失性半导体存储器件，所述存储单元阵列包括用于与单个字线相连的多个页面的存储单元，其中所述非易失性半导体存储器件还包括位线复位电路，用于在所述连续的编程操作或者所述连续的验证操作期间，将未选位线设置为地电位。

依照此结构，在对所选页面进行编程操作或者验证操作期间，能够将未选页面的位线设置为地电位。这样在对所选页面完成编程操作或者验证操作之后，能够对下一页执行编程操作或者验证操作，而不用等待所选页面的位线被复位为地电位。结果，允许高速的数据写入操作。

本发明的第十六方面提供了一种非易失性半导体存储器件的记录方法包括：多条字线；多条位线；具有在多条字线和多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元阵列；设置在每条位线或者多条位线的写电路；所述写电路包括：多个锁存电路，用于存储写入多个页面的数据；以及位线连接电路，用于连接多个锁存电路和位线，以便对包括多个存储单元的页面执行批量写操作；以及用于生成写操作所必需的电压的电压生成电路；其中所述方法通过对多个页面重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令所述电路连续地生成编程操作所必需的电压时，所述连续的编程操作顺序地选择写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令所述电路连续地生成验证操作所必需的电压时，连续的验证操作顺序地选择写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。

依照此记录方法，在所述连续的编程操作中，当所述电压生成电路输出编程操作所需电压时，能够对多个页面执行编程操作。这样降低了电压生成电路的编程电压输出稳定等待时间，由此降低了编程时间。在所述连续的验证操作中，当电压生成电路输出验证操作所需电压时，能够对多个页面执行验证操作。这样降低了电压生成电路的验证电压输出稳定等待时间，由此降低了验证时间。结果，允许高速的数据写入。此外，通过在位线连接电路之间简单地切换，可以允许下一页的写操作。

本发明的第十七方面提供了依照第十六方面的非易失性半导体存储器件的记录方法，其中所述方法在对存储在所选页面的锁存电路中的写数据进行编程操作或者验证操作期间，为所选页面之外的锁存电路设定写数据。

依照此记录方法，可以并行于对所选择页面的编程操作或者验证操作，对所选页面之外的锁存电路设置写数据。这样降低了数据锁存时间，由此允许高速数据写入操作。

本发明的第十八方面提供了一种非易失性半导体存储器件的记录方法，所述非易失性半导体存储器件包括：多条字线；多条位线；包括在多条字线和多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元阵列；为每条位线或者多条位线设置的写电路，以便对包括多个存储单元的页面执行批量写操作，所述写电路包括：串联锁存组，其中多个锁存电路串联连接，以便存储写入多个页面的数据；以及位线连接电路，用于将串联锁存组的末级中的锁存电路与位线相连；锁存数据传送控制电路，用于通过将串联锁存组的每个锁存电路中的锁存数据传送到下一级中的锁存电路、并且将末级中的锁存电路中的锁存数据传送到第一级中的锁存电路，可以以环形形状来传送串联锁存组的每个电路中的锁存数据；以及用于生成写操作所必需的电压的电压生成电路；其中所述方法通过对多个页面重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令所述电路连续地生成编程操作所必需的电压时，所述连续的编程操作以环形形状传送写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令所述电路连续地生成验证操作所必需的电压时，连续的验证操作以环形形状传输写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。

依照此记录方法，在所述连续的编程操作中，当所述电压生成电路输出编程操作所需电压时，能够对多个页面执行编程操作。这样降低了电压生成电路的编程电压输出稳定等待时间，由此降低了编程时间。在所述连续的验证操作中，当电压生成电路输出验证操作所需电压时，能够对多个页面执行验证操作。这样降低了电压生成电路的验证电压输出稳定等待时间，由此降低了验证时间。结果，允许高速的数据写入。此外，通过简单地移动锁存数据可允许对下一页的写操作，这确保了高速的数据写入操作。此外，能够在多个锁存电路之中共享位线连接电路，由此降低写电路的电路规模。

本发明的第十九方面提供了依照第十八方面的非易失性半导体存储器件的记录方法，其中在对所选页面的锁存电路中存储的写数据进行编程操作或者验证操作期间，可以对所选择页面之外的锁存电路设置写数据。

依照此记录方法，可以并行于对所选择页面的编程操作或者验证操作，对所选择页面之外的锁存电路设定写数据。这样降低了数据锁存时间，由此允许高速的数据写入操作。

本发明的第二十方面提供了依照所述第十六或者第十八方面的非易失性半导体存储器件的记录方法，其中所述方法当对所选择页面的锁存电路设置写数据时，对其中已完成写数据设置的页面执行连续的编程操作和连续的验证操作，直到完成对所选择页面的锁存电路设置写数据为止，所述页面是所选择页面之外的页面。

依照此记录方法，当对单个页面执行数据锁存达已延长的时间之久时，能够并行对其他页面执行连续的编程操作以及连续的验证操作。这样允许高效的写操作并且确保高速数据写入操作。

本发明的第二十一方面提供了依照第十六或者第十八方面的非易失性半导体存储器件的记录方法，其中如果存储在所选页面的锁存电路中的写数据不包含编程数据，所述方法就跳过对所选页面的编程操作和验证操作，而对下一页执行编程操作和验证操作。

依照此记录方法，当对其写数据不包含编程数据的页面或者对其中完成写操作的页面跳过写操作时，能够执行下一页的写操作。这样消除了无用的编程操作以及验证操作，由此允许高速的数据写入操作。

本发明的第二十二方面提供了依照第十六或者第十八方面的非易失性半导体存储器件的记录方法，其中所述方法在对下一页进行随后的编程操作或者验证操作期间，如果其已经检测出在对所选页面的验证操作中、将所选页面的存储单元正确编程，就对其中已完成写操作的页面的锁存电路设置数据。

依照此记录方法，在对下一页的随后的编程操作或者验证操作期间，能够将写入新页的数据存储在其中已完成写操作的页面的锁存电路中。这样降低了用于下一页的所述数据锁存时间，由此允许高速数据写入操作。

本发明的第二十三方面提供了依照第十六或者第十八方面的非易失性半导体存储器件的记录方法，所述存储单元阵列包括与单个字线相连的多个页面的存储单元，其中所述方法利用连续地施加到所述字线的编程操作所需的电压来执行连续的编程操作。

依照此记录方法，能够利用连续施加到字线的编程电压对多个页面执行连续的编程操作，其中所述多个页面与单个字线相连。这样在编程操作中降低了字线的电压上升时间和下降时间，由此允许高速编程操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的编程操作。

本发明的第二十四方面提供了依照第十六或者第十八方面的非易失性半导体存储器件的记录方法，所述存储单元阵列包括与单个字线相连的多个页面的存储单元，其中所述方法利用连续地施加到所述字线的验证操作所需的电压来执行连续的验证操作。

依照此记录方法，能够利用连续地施加到字线的验证电压、对与单个字线相连的多个页面执行连续的验证操作。这样在验证操作中降低了所述字线的电压上升时间和下降时间，由此允许高速的验证操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的验证操作。

附图简述

在所述附图中：

图1示出了依照本发明实施例的闪存(非易失性半导体存储器件)的结构；

图2是用于依照本发明实施例的闪存(非易失性半导体存储器件)的存储单元的剖面图；

图3示出了用于依照本发明实施例的闪存(非易失性半导体存储器件)的存储单元的阈值分布；

图4示出了依照本发明第一实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构；

图5是解释依照本发明第一实施例的闪存(非易失性半导体存储器件)的写操作的流程图；

图6是解释依照本发明第一实施例的闪存(非易失性半导体存储器件)的写操作的时序图；

图7示出了依照本发明第一实施例的闪存(非易失性半导体存储器件)的写入命令和内部操作状态；

图8示出了依照本发明第二实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构；

图9示出了依照本发明第三实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构；

图10示出了依照本发明第四实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构；

图11是解释依照本发明第四实施例的闪存(非易失半导体存储器件)的写操作的时序图；

图12示出了依照本发明第五实施例的闪存(非易失性半导体存储器件)的写入命令和内部操作状态；

图13示出了现有技术的闪存(非易失性半导体存储器件)的存储单元阵列和写入电路的结构；

图14是解释现有技术的闪存(非易失性半导体存储器件)的写操作的流程图；

图15是解释现有技术的闪存(非易失性半导体存储器件)的写操作的时序图；以及

图16示出了现有技术的闪存(非易失性半导体存储器件)的写入命令以及内部操作状态。

具体实施方式

下面将参考附图、以闪存做为非易失性半导体存储器件的代表，来描述本发明的实施例。首先，将参考图1至3说明本发明的实施例的共同内容。

图1示出了依照本发明实施例的闪存(非易失性半导体存储器件)的结构。在图1中，存储单元阵列1包括在多条字线和多条位线交叉部分处以矩阵形状设置的存储单元。设置在每条位线或者多条位线上的写电路2为多个存储单元执行批量写操作。X译码器3是用于选择预定字线并且用于对其施加预定电压的电路。Y译码器4是用于从Y栅5中选择预定Y栅并且用于对其施加预定电压的电路。Y栅5是用于从多个位线中选择预定位线并且用于将位线连接到读出放大器6的电路。所述读出放大器6是用于确定存储在存储单元中的数据的电路。

I/O缓冲器7是用于与数据输入/输出端DQ和闪存进行数据通信的电路。在数据读操作中，所述I/O缓冲器7将输出数据从读出放大器6输出到数据输入/输出端DQ。在数据写入操作中，所述I/O缓冲器7将从所述数据输入/输出端DQ输入的写数据发送到写电路2。所述I/O缓冲器7还将输入到数据输入/输出端DQ的命令发送到控制电路8。

所述控制电路8是用于控制整个闪存的电路。所述控制电路8通过控制写电路2、X译码器3、Y译码器4、Y栅5、读出放大器6、I/O缓冲器7、地址缓冲器9和电源电路10来执行不同的控制，诸如数据读取、数据写入和数据擦除。为了向控制电路8输入芯片启动信号/CE、输出启动信号/OE，写入启动信号/WE，其中这些信号是被外部输入的，需要将一个命令输入所述地址端A并从所述地址缓冲器9输出，并且将一个命令输入到数据输入/输出端DQ并从I/O缓冲器7输出。所述控制电路8翻译外部输入命令以执行闪存的不同操作。

所述地址缓冲器9译码地址端A的地址输入，并且将用于选择预定写电路、字线以及位线的信号发送到写电路1、X译码器3和Y译码器4。所述地址缓冲器还将地址端A的命令输入发送到控制电路8。

所述电源电路10是用于生成数据写入和擦除操作所需高压的电路。所述电源电路10包括用于生成正高压VPP的正高压生成电路11，和用于生成阴极的高压VNN的负高压生成电路12。

图2是用于依照本发明实施例的闪存(非易失性半导体存储器件)的存储单元的剖面图。如图2中所示，在衬底109上形成有深N井(deep N well)108和P井(P well)107。在P井107中形成有N型区的源极105和漏极106。在所述隧道氧化层104上形成浮动栅103。此外，经由ONO(氧化物-氮化物-氧化物)层102形成控制栅101。依照本发明实施例的闪存向隧道氧化层104施加高电场以生成隧道电流，并且提取或者注满电子从/到所述浮动栅103，以便控制存储单元的阈值电压，由此执行数据写入和擦除操作。

图3示出了用于依照本发明实施例的闪存(非易失性半导体存储器件)的存储单元的阈值分布。在图3中，将其中所述阈值电压低于读取电平201的状态假定为写状态(分布202)，并且将其中所述阈值电压高于所述读取电平201的状态假定为擦除状态(分布203)。以下，将处于写状态的数据解释为“0”数据，并且将处于擦除状态的数据解释为“1”数据。

通过将源极105置于打开状态并且例如向控制栅101提供-8V的电压、例如向漏极106提供5V电压、例如向井107提供地电位(0V)，来执行存储单元的写操作，由此将在浮动栅103中聚积的电子吸引到漏极106中。使数据写入之后的阈值电压低于读取电平201，以便在读操作中，使电流流过所述存储单元。

通过将漏极106置于打开状态并且例如向控制栅101施加5V电压、例如向源极105以及井107分别施加-8V电压，来执行存储单元的擦除操作，由此将电子从源极105和井107注入浮动栅103。将数据擦除之后的阈值电压设置为高于读取电平201，以便在读操作中，不使电流流过所述存储单元。

通过向控制栅101施加读电压、将源极105和井107设置为地电位(0V)、并且确定当将1V左右电压施加到漏极106时读出放大器是否有电流流动，来执行存储单元的读操作，由此从所述存储单元读数据。如果电流流过所述存储单元，那么就假设是写状态(0数据)；否则，假设是擦除状态(1数据)；然后输出读数据。

(第一实施例)

在下面将参考图4至7说明依照本发明第一实施例的闪存(非易失性半导体存储器件)。

图4示出了依照本发明第一实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构。在图4中，所述存储器阵列1和位线复位电路的结构与图13中所示的现有技术的闪存相同，因此省略了相应的详细说明。

依照本发明第一实施例的闪存与现有技术的闪存之间的差异在于：写电路2-1至2-N的结构是不同的。下面将以与位线BL1相连的写电路2-1为例描述依照本发明第一实施例的闪存的结构。

所述写电路2-1包括具有反相器INV1和INV2的第一锁存电路LAT1，具有N沟道晶体管TGN1和P沟道晶体管TGP1的第一传输门TG1，具有N沟道晶体管的第一锁存数据存储开关TN1，具有反相器INV3和INV4的第二锁存电路LAT2，具有N沟道晶体管TGN2和P沟道晶体管TGP2的第二传输门TG2，以及具有N沟道晶体管的第二锁存数据存储开关TN2。

第一锁存电路LAT1是用于临时锁存写数据的电路。将高压VPP1提供给反相器INV1和INV2的电源。

第一传输门TG1是一个开关，用于连接或者中断锁存电路LAT1的输出N1和位线BL1，并且由第一传输门控制信号TGS1控制。所述第一传输门控制信号TGS1与N沟道晶体管TGN1的栅极相连。将其中输入有传输门控制信号TGS1的反相器ILS1的输出信号、与P沟道晶体管TGP1的栅极相连。将高压VPP提供给反相器ILS1的电源和P沟道晶体管TGP1的衬底。

所述第一锁存数据存储开关TN1是一个开关，用于连接或者中断外部输入数据IO和所述第一锁存电路LAT1的输入N2。将AND逻辑元件AND1的输出信号与所述第一锁存数据存储开关TN1的栅极相连，其中在所述第一AND逻辑元件AND1中输入有第一数据锁存控制信号DL1和锁存选择信号LATSEL。当将写数据存储在预定的锁存电路中时，所述第一数据锁存控制信号DL1和锁存选择信号LATSEL两者都被驱动为HIGH，以打开所述第一锁存数据存储开关TN1，由此对所述第一锁存电路LAT1设置外部输入数据IO。当存储编程数据(0数据)时，将所述第一锁存电路LAT1的输出N1设定为HIGH。当存储擦除数据(1数据)时，将所述第一锁存电路LAT1的输出N1设定为LOW。存储所述数据之后，所述第一锁存数据存储开关TN1关闭以便在第一锁存电路LAT1中保留写数据。

第二锁存电路LAT2是用于临时锁存写数据的电路。将高压VPP2提供给反相器INV3和INV4的电源。

第二传输门TG2是一个开关，用于连接或者中断第二电路LAT2的输出N3和位线BL1，并且由第二传输门控制信号TGS2控制。第二传输门控制信号TGS2与N沟道晶体管TGN2的栅极相连。将其中输入有传输门控制信号TGS2的反相器ILS2的输出信号、与P沟道晶体管TGP2的栅极相连。将高压VPP提供给反相器ILS2的电源和P沟道晶体管TGP2的衬底。

第二锁存数据存储开关TN2是一个开关，用于连接或者中断外部输入数据IO和第二锁存电路LAT2的输入N4。将AND逻辑元件AND2的输出信号与所述第二锁存数据存储开关TN2的栅极相连，其中在所述第二AND逻辑元件AND2中输入有第二数据锁存控制信号DL2以及锁存选择信号LATSEL。当将写数据存储在预定的锁存电路中时，第二数据锁存控制信号DL2和锁存选择信号LATSEL两者都被驱动为HIGH，以打开第二锁存数据存储开关TN2，由此对第二锁存电路LAT2设置外部输入数据IO。当存储编程数据(0数据)时，将第二锁存电路LAT2的输出N3设定为HIGH。当存储擦除数据(0数据)时，将第二锁存电路LAT2的输出N3设定为LOW。存储所述数据之后，第二锁存数据存储开关TN2关闭以便在第二锁存电路LAT2中保留写数据。

虽然已经说明了与位线BL1相连的写电路2-1的结构，但是相似的电路也可与写电路2-2至2-N相连，其中所述写电路2-2至2-N与位线BL2至BLN相连。

如上所述，依照本发明第一实施例的闪存包括多个锁存电路(第一锁存电路LAT1和第二锁存电路LAT2)，这些锁存电路由设置在每条位线的写电路使用，以便存储写入多个页面的数据，并且包括用于连接多个锁存电路和位线的位线连接电路(第一传输门TG1、第二传输门TG2)。

下面将描述由此配置的写电路的写操作。

图5是解释依照本发明第一实施例的闪存(非易失性半导体存储器件)的写操作的流程图。该流程图示出了这样一种情况，其中对与字线WL1相连的页面1的存储单元以及与字线WL2相连的页面2的存储单元执行写操作。

首先，输入编程命令以启动所述写操作(步骤S200)。为了执行页面1写操作，将页面1写数据存储在锁存电路LAT中(步骤S210)。完成数据锁存之后，执行页面1的编程操作(步骤S220)。与页面1编程操作并行，将页面2写数据存储在第二锁存电路LAT2中，以便执行页面2写操作(步骤S230)。页面1编程操作之后，执行页面2编程操作，而不执行页面1验证操作(步骤S240)。完成页面2编程操作之后，执行页面1验证操作(步骤S250)。完成页面1验证操作之后，执行页面2验证操作(步骤S260)。如果对页面1和页面2的验证操作都失败，那么再次执行对页面1和页面2的编程操作(步骤S280)。执行多次编程操作和验证操作，并且如果已经通过对页面1和页面2的验证操作，那么完成写操作(步骤S290)。

如上所述，依照本发明第一实施例的闪存当写所选页面时、对另一个页面执行锁存操作。所述闪存通过重复连续的编程操作以及连续的验证操作来执行多个页面的写操作，其中所述连续的编程操作对多个页面连续地执行编程操作，所述连续的验证操作对多个页面连续地执行验证操作。

如果写入页面1(页面2)的数据不包含编程数据(0数据)，那么不需要写操作。由此，只执行页面2(页面1)写操作，而不执行页面1(页面2)写操作。如果页面1(页面2)验证操作已经通过，那么不需要随后的写操作，因此可以仅执行页面2(页面1)写操作，而不在随后的写操作中执行页面1(页面2)的写操作。

以这种方式，通过对下一页执行写操作、而不对其中写数据不包含编程数据的页面或者其中完成写操作的页面执行写操作，可以跳过无用的编程操作和验证操作，由此允许高速数据写入操作。

所述时序图示出了第一数据锁存控制信号DL1、第二数据锁存控制信号DL2、正高压生成电路11的输出电压VPP、负高压生成电路12的输出电压VNN和字线WL1至WL3(WL3没有在图4中示出)、第一传输门控制信号TGS1、第二传输门控制信号TGS2、位线复位控制信号BLRST以及位线BL1的波形操作。

为了启动页面1的写操作，首先，通过第一数据锁存控制信号DL1(数据锁存1)执行对第一锁存电路LAT1的数据锁存。在数据锁存周期中，将字线WL1至WL3、源线SL以及井线PW设定为地电位。当位线复位电路处于激活状态时，第一传输门TG1以及第二传输门TG2处于去激活状态，并且将位线设定为地电位。

在结束数据锁存之后，系统产生向编程模式的转换。所述正高压生成电路11和负高压生成电路12分别生成编程操作所必需的5V(VPP)和-8V(VNN)的高压。在此实例中，也将第一锁存电路LAT1的反相器INV1和INV2的电源电压VPP1设置为高压VPP。一旦正高压生成电路11和负高压生成电路12的输出电压VPP、VNN达到预定电压，就将字线WL1设定为-8V，将源线SL置于高阻状态，将位线复位电路置于去激活状态，并且将第一传输门TG1置于激活状态，然后将第一锁存电路LAT1的输出N1与位线相连。由此来启动编程操作(编程1)。如果将编程数据(0数据)存储在锁存电路LAT中，就将第一锁存电路LAT1的输出N1设定为HIGH，以便将5V的正高压施加到位线。如果将擦除数据(1数据)存储在第一锁存电路LAT1中，就将第一锁存电路LAT1的输出N1设定为LOW，以便将地电位(0V)施加到位线。

与页面1编程操作并行，将页面2写数据通过第二锁存控制信号DL1(数据锁存2)存储在第二锁存电路LAT2中。当将页面2写数据存储在第二锁存电路LAT2中时，第二锁存电路LAT2的反相器INV3和INV4的电源VPP2是电源电压VDD。数据锁存结束之后，将电源VPP2设定为高压VPP。

以这种方式，在对所选页面进行写操作期间设置写入下一页的数据，由此降低数据锁存时间，这样允许了高速数据写入操作。

当在预定周期内执行编程之后，将字线WL1、WL2和源线SAL设定为地电位，将第一传输门TG1置于去激活状态，并且将位线复位电路置于激活状态，由此将位线设定为地电位。这样完成了页面1的编程操作。

当连续地生成高压VPP、VNN(编程2)的同时，连续地操作正高压生成电路11和负高压生成电路12时，执行页面2的编程操作。所述高压VPP、VNN已经生成编程操作所需电压，因此能够执行页面2编程操作，而不必等待高压生成电路的输出稳定等待时间的消除。

将页面2的字线WL2设定为-8V，将源线SL置于高阻状态，将位线复位电路置于去激活状态，并且将第二传输门TG2置于激活状态，然后将第二锁存电路LAT2的输出N3与位线相连。这样启动页面2的编程操作。如果将编程数据(0数据)存储在第二锁存电路LAT2中，就将第二锁存电路LAT2的输出N3设定为HIGH，以便将5V的正高压施加到位线。如果将擦除数据(1数据)存储在第二锁存电路LAT2中，就将第二锁存电路LAT2的输出N3设定为LOW，以便将地电位(0V)施加到位线。

当在预定周期内执行编程之后，将字线WL2和源线SL设定为地电位，将第二传输门TG2置于去激活状态，并且将位线复位电路置于激活状态，然后将位线设定为地电位。这样完成了页面2的编程操作。

以这种方式，当连续地操作正高压生成电路11和负高压生成电路12以连续地生成高压VPP、VNN时，执行页面2的编程操作。由此能够执行页面2的编程操作，而不必等待高压生成电路的输出稳定等待时间的消除。结果，允许高速的数据写入操作。

接下来，执行页面1的验证操作(验证1)。所述系统产生到验证模式的转换。所述正高压生成电路11和负高压生成电路12分别生成电源电压VDD(VPP)和地电位电压VSS(VNN)。将电源电压VDD送到第一锁存电路LAT1的电源VPP1并且送到第二锁存电路LAT2的电源VPP2。一旦正高压生成电路11和负高压生成电路12的输出电压VPP、VNN已经达到预定电压，就将位线复位电路置于去激活状态中，并且将第一传输门TG1置于激活状态中，然后仅仅向对应于编程数据(第一锁存电路LAT1的输出N1是HIGH)的位线预充电至电源电压VDD。当位线预充电结束时，将第一传输门TG1置于去激活状态，并且将第一锁存电路LAT1与位线隔离，并且将1V的电压施加到字线WL1。

如果所述存储单元的阈值电压小于1V，也就是说，如果所述存储单元被正确地编程，那么所述位线经由存储单元放电，并且位线的电位向地电位减小。如果所述存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么所述位线不经由所述存储单元放电并且将位线的电位维持在电源电压VDD的水平上。

在已经经过预定周期之后，将第一传输门TG1再次置于激活状态，并且将第一锁存电路LAT1与位线相连。如果存储单元的阈值电压小于1V，也就是说，如果将第一存储单元正确地编程，那么将第一锁存电路LAT1的输出N1驱动为LOW(擦除数据)，并且不执行随后的编程。如果存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么将第一锁存电路LAT1的输出N1维持在第一设置数据的水平上，并且在随后的编程操作中再次执行所述编程。

在已经经过预定周期之后，通过将字线WL1设置为地电位、将第一传输门TG1置于去激活状态并且将位线复位电路置于激活状态以将第一位线设定为地电位来终止页面1的验证操作。

接下来，连续地操作正高压生成电路11和负高压生成电路12，并且在连续地生成电压VPP、VNN(验证2)的情况下，执行页面2验证操作。所述高压VPP、VNN已经生成验证操作所需电压，因此能够执行页面2的验证操作，而不必等待高压生成电路的输出稳定等待时间的消除。

将位线复位电路置于去激活状态，并且将第二传输门TG2置于激活状态，然后仅将对应于编程数据(第二锁存电路LAT2的输出N3是HIGH)的位线预充电至电源电压VDD。当位线预充电结束时，将第二传输门TG2置于去激活状态，并且将第二锁存电路LAT2与位线隔离，并且将1V的电压施加到字线WL2。

如果所述存储单元的阈值电压小于1V，也就是说，如果所述存储单元被正确地编程，那么所述位线经由存储单元放电并且位线的电位向地电位减小。如果所述存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么所述位线不经由所述存储单元放电并且将位线的电位维持在电源电压VDD的水平上。

在已经经过预定周期之后，将第二传输门TG2再次置于激活状态，并且将第二锁存电路LAT2与位线相连。如果存储单元的阈值电压小于1V，也就是说，如果将第二存储单元正确地编程，那么将第二锁存电路LAT2的输出N3驱动为LOW(擦除数据)，并且不执行随后的编程。如果存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么将第二锁存电路LAT2的输出N3维持在第一设置数据的水平上，并且在随后的编程操作中再次执行所述编程。

在已经经过预定周期之后，通过将字线WL2设置为地电位、将第二传输门TG2置于去激活状态并且将位线复位电路置于激活状态以将位线设定为地电位来终止页面2的验证操作。

以此方式，当连续地操作正高压生成电路11和负高压生成电路12、并连续地生成高压VPP、VNN时，执行页面2的验证操作。由此能够执行页面2的验证操作，而不必等待高压生成电路的输出稳定等待时间的消除。结果，允许高速的数据写入操作。

如果对页面1和页面2的验证操作都失败，那么执行对页面1和页面2的连续的编程操作和连续的验证操作。假定随后的页面1的验证操作已经通过。接下来，执行页面2的验证操作，并且与页面2的验证操作并行，通过第一数据锁存控制信号DL1、将页面3写数据存储在其中完成了写操作的第一锁存电路LAT1中。如果对页面2的验证操作都失败，那么通过对页面1和页面2的连续的编程操作和连续的验证操作来执行写操作。

以这种方式，如果对所选页面的验证操作已经通过，那么在对下一页的写操作期间、对其中写操作已完成的页面的锁存电路设置写入下一页的数据。这样降低了数据锁存时间，由此可允许高速的数据写入操作。

图7示出了依照本发明第一实施例的闪存(非易失性半导体存储器件)的写入命令和内部操作状态。如图7A中所示，首先，输入页面1的编程命令CM1和编程地址AD1，然后输入页面1写数据，以便在第一锁存电路LAT1中存储这些数据。通过在输入写数据之后输入编程命令CM2，可以启动页面1的写操作。此外，在页面1编程操作期间，所述系统处于就绪状态。与页面1编程操作并行，输入页面2的编程命令CM1和编程地址AD2，然后输入页面2写数据，以便在第二锁存电路LAT2中存储这些数据。通过在输入写数据之后输入编程命令CM2，所述系统进入繁忙状态。

在完成了页面1编程操作之后，在连续地生成高压生成电路的输出电压的情况下，开始页面2的编程操作。在完成页面2编程操作之后，执行对页面1和页面2的连续的验证操作。如果对页面1和页面2的连续的验证操作都失败，那么再次执行对页面1和页面2的连续的编程操作和连续的验证操作。

如图7B中所示，假定对页面1和页面2的连续的编程操作和连续的验证操作被重复，并且页面1的验证操作被通过。接下来，当所述系统进入就绪状态时，执行页面2验证操作。与页面2验证操作并行，输入页面3的编程命令CM1和编程地址AD3，然后输入页面3写数据，以便在第一锁存电路LAT1中存储这些数据。通过在输入写数据之后输入编程命令CM2，所述系统进入繁忙状态。如果页面2验证操作失败，那么通过对页面2和页面3的连续的编程操作和连续的验证操作，接着执行写操作。

如图7C中所示，假定对页面2和页面3的连续的编程操作和连续的验证操作被重复，并且页面2的验证操作被通过。接下来，当所述系统进入就绪状态时，执行页面3的验证操作。与页面3验证操作并行，输入页面4的编程命令CM1和编程地址AD4，然后输入页面4写数据，以便在第二锁存电路LAT2中存储这些数据。在输入写数据之后，输入编程命令CM2。

假定页面3的验证操作也通过。接下来，当所述系统处于就绪状态时，执行页面4的验证操作。与页面4验证操作并行，输入页面5的编程命令CM1和编程地址AD5，然后输入页面5写数据，以便在第一锁存电路LAT1中存储这些数据。通过在输入写数据之后输入编程命令CM2，所述系统进入繁忙状态。页面4之后，完成页面4的编程操作。随后执行页面5的编程操作。然后，执行对页面4和页面5的连续的验证操作。

依照本发明第一实施例的闪存包括多个锁存电路，这些锁存电路由设置在每条位线上的写电路使用，以便存储写入多个页面的数据，以及包括位线连接电路，用于连接多个锁存电路和位线。所述闪存通过重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令所述电路连续地生成编程操作所必需的电压时，所述连续的编程操作顺序地选择写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令所述电路连续地生成验证操作所必需的电压时，连续的验证操作顺序地选择写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。由此能够降低电压生成电路的编程电压输出稳定等待时间和验证电压输出稳定等待时间，借此允许了高速的数据写入操作。此外，通过在位线连接电路之间简单地切换，可以允许下一页的写操作。

在存储在所选页面的锁存电路中的写数据的编程操作或者验证操作期间，为所选页面之外的锁存电路设置写数据。这样降低了数据锁存时间，由此允许了高速数据写入操作。

如果已经检测出在对所选页面的验证操作中、正确地对所选页面的存储单元进行编程时，在对下一页的随后的编程操作或者验证操作中，为其中已完成写操作的页面的锁存电路设置写入新页的数据。这样降低了数据锁存时间，由此允许了高速数据写入操作。

如果所选页面的锁存电路中存储的写数据不包含编程数据，那么执行对下一页的编程操作以及验证操作，而不执行对所选页面的那些操作。结果，跳过了无用的编程操作和验证操作，由此允许了高速数据写入操作。

(第二实施例)

在下面将参考图8说明依照本发明第二实施例的闪存(非易失性半导体存储器件)。

图8示出了依照本发明第二实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构。将相同的符号和数字分配给在图8中具有与第一实施例中那些部件相同功能的部件，并且省略了相应的描述。下面将仅描述具有不同结构的部件。

图8和第一实施例中所示的图4之间的差异是：写电路2-1至2-N的结构不同。以与位线BL1相连的所述写电路2-1为例，所述写电路2-1包括插入在第一锁存电路LAT1和第一传输门TG1之间的以高压VPP供电的电平位移电路LS1。包括第一锁存电路LAT1的反相器INV1和INV2的电源是电源电压VDD。同样地，将以高压VPP供电的电平位移电路LS2插入到第二锁存电路LAT2和第二传输门TG2之间。包括第二锁存电路LAT2的反相器INV3和INV4的电源是电源电压VDD。

通过编程操作和验证操作，高压VPP变成5V和电源电压VDD。在第一实施例中，锁存电路的电源是高压VPP，因此锁存电路中的写数据的保持可能是不稳定的。在第二实施例中，锁存电路的电源是恒定电源电压VDD，因此所述锁存电路可以以稳定的方式保留写数据。此外，如果在编程操作期间产生数据锁存，那么需要将数据待锁存的锁存电路的电源设置为电源电压VDD。在第二实施例中，锁存电路的电源是恒定电源电压VDD，因此能够在编程操作期间执行数据锁存，由此允许容易地进行操作控制。

此外，图8和图4之间的锁存数据复位机构是不同的。将位线BL1与位线检测电路相连，其中所述位线检测电路包括晶体管TNV0、TNV1、TPV0、TPV1。所述位线检测电路形成所述NOR逻辑。所述位线检测电路包括两个与位线BL1和验证操作信号NVR相连的端。

将作为位线检测电路输出的锁存复位信号LRST输入到AND逻辑元件AND3和AND4的输入端。将锁存复位信号LRST和第一锁存验证信号VR1输入到AND逻辑元件AND3的输入端。将AND逻辑元件AND3的输出端与第一锁存复位晶体管TN3的栅极相连。当锁存复位信号LRST和第一锁存验证信号VR1都是HIGH时，将第一锁存复位晶体管TN3置于激活状态，以便将第一锁存电路LAT1的输出端N1复位为LOW(擦除数据)。

同样地，将锁存复位信号LRST和第二锁存验证信号VR2输入到AND逻辑元件AND4的输入端。将AND逻辑元件AND4的输出端与第二锁存复位晶体管TN4的栅极相连。当所述锁存复位信号LRST和第二锁存验证信号VR2都是HIGH时，将第二锁存复位晶体管TN4置于激活状态，以便将第二锁存电路LAT2的输出端N3复位为LOW(擦除数据)。

依照此结构，能够在多个锁存电路之中共享位线检测电路，由此降低所述写电路的电路规模。通过调整锁存数据复位晶体管的能力，可以复位锁存数据而不会失败。此外，甚至如果将电平位移电路插入锁存电路和位线连接电路之间，也允许锁存数据复位操作。

下面将描述由此配置的写电路的写操作。在所述高压生成电路连续地操作的情况下、通过连续的编程操作和连续的验证操作的写操作与第一实施例中的操作相同，因此省略了相应的描述。在下面将说明在验证操作中的锁存数据复位方法，其中所述验证操作的操作与第一实施例是不同的。

在第一锁存电路LAT1的验证操作中，高压VPP是电源电压VDD。将位线复位电路置于去激活状态，并且将第一传输门TG1置于激活状态，然后只将对应于编程数据(第一锁存电路LAT1的输出N1是HIGH)的位线预充电到电源电压VDD。当位线预充电结束时，将第一传输门TG1置于去激活状态，并且将第一锁存电路LAT1与位线隔离，并且将1V的电压施加到字线。在那之后，位线的电位根据存储单元的阈值电压改变。

预定周期过去之后，将验证操作信号NVR设定为LOW，并且将第一锁存验证信号VR1设定为HIGH。如果所述存储单元的阈值电压小于1V，也就是说，如果所述存储单元被正确地编程，那么将位线放电到地电位，以便将所述锁存复位信号LRST驱动为HIGH，并且将AND逻辑元件AND3的输出驱动为HIGH。这样将第一锁存复位晶体管TN3置于激活状态，并且将第一锁存电路LAT1的输出N1驱动为LOW(擦除数据)，并且不执行随后的编程。

如果存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么将位线维持在所述电源电压VDD的水平上，以便将锁存复位信号LRST驱动为LOW，并且将AND逻辑元件AND3的输出驱动为LOW。第一锁存复位晶体管TN3保持无源。将第一锁存电路LAT1的输出N1维持在第一设置数据的水平上，并且在随后的编程操作中再次执行所述编程。

同样地，在对第二锁存电路LAT2的验证操作中，将第二锁存验证信号VR2驱动为HIGH，以便改写第二锁存电路LAT2的锁存数据。

以这种方式，依照本发明的第二实施例的闪存包括电平位移电路，用于在多个锁存电路和位线连接电路之间、将锁存电路的输出电压电平转换为高压电平。由此能够将为锁存电路供电的电压改变为电源电压，以此允许稳定的锁存保留操作。此外，使在编程操作中的数据锁存非常容易。

此外，依照本发明第二实施例的闪存包括用于在验证操作以前检测被正确地编程的存储单元的检测电路(位线检测电路)，能够分别地复位多个锁存电路中的锁存数据的多个锁存数据复位电路(第一锁存复位晶体管TN3、第二锁存复位晶体管TN4)，以及包括锁存数据复位选择电路，如果检测电路已经检测到所述存储单元被正确地编程，该电路用于选择预定的锁存数据复位电路，以便复位预定的锁存电路中的锁存数据。由此能够在多个锁存电路之中共享位线检测电路，以此降低所述写电路的电路规模。通过调整锁存数据复位电路的能力，可以复位锁存数据而不会失败。此外，甚至如果将电平位移电路插入锁存电路和位线连接电路之间，也允许锁存数据复位操作。

(第三实施例)

下面将参考图9说明依照本发明的第三实施例的闪存(非易失性半导体存储器件)。

图9示出了依照本发明第三实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构。将相同的符号和数字分配给图9中的具有与第一实施例中那些部件相同功能的部件，并且省略了相应的描述。下面将仅描述具有不同结构的部件。

图9和在第一实施例中所示的图4之间的差异在于：写电路2-1至2-N的结构不同。以与位线BL1相连的写电路2-1为例，所述写电路2-1包括第一锁存电路LAT1、第二锁存电路LAT2、电平位移电路LS、传输门TG、位线检测电路、OR逻辑元件OR以及AND-OR逻辑元件GATE。

将第一锁存电路LAT1与第二锁存电路LAT2串联连接。将第一锁存电路LAT1的输出Q、NQ与以高压VPP供电的电平位移电路LS相连。还将第一锁存电路LAT1的输出Q与AND-OR逻辑元件GATE的输入端相连。第一锁存电路LAT1与第二锁存电路LAT2包括触发电路，由此通过简单地输入时钟能够进行数据存储和向多个锁存电路的锁存数据传送。由此使得易于进行对锁存电路的数据存储以及锁存数据传送。

所述AND-OR逻辑元件GATE是这样一种逻辑元件，用于选择是将外部输入数据IO的反相数据、还是将第一锁存电路LAT1的输出Q输入到第二锁存电路LAT2的输入端D。通过循环移位控制信号RING来选择输入数据。当循环移位控制信号RING是LOW时，将外部输入数据IO的反相数据输入到第二锁存电路LAT2的输入端D。当所述循环移位控制信号RING是HIGH时，将第一锁存电路LAT1的输出Q输入到第二锁存电路LAT2的输入端D。

将第一数据锁存控制信号DL1和锁存选择信号LATSEL输入AND逻辑元件AND1。将AND逻辑元件AND1的输出端输入到第一锁存电路LAT1的数据获取端CK。当锁存选择信号LATSEL是HIGH时，通过将时钟输入到第一数据锁存控制信号DL1产生到第一锁存电路LAT1的数据获取。

将第二数据锁存控制信号DL2和锁存选择信号LATSEL输入到AND逻辑元件AND2。将AND逻辑元件AND2的输出端输入到第二锁存电路LAT2的数据获取端CK。当锁存选择信号LATSEL是高时，通过将时钟输入到第二数据锁存控制信号DL2可以产生到第二锁存电路LAT2的数据获取。

将复位信号RST输入到第二锁存电路LAT2和OR逻辑元件OR的复位端R。将OR逻辑元件OR的输出输入到第一锁存电路LAT1的复位端。通过将复位信号RST设置为HIGH，第一锁存电路LAT1和第二锁存电路LAT2被复位。

将位线BL1与位线检测电路相连，其中所述位线检测电路包括晶体管TNV0、TNV1、TPV0、TPV1。将锁存复位信号LRST作为位线检测电路的输出、输入到OR逻辑元件OR。将锁存复位信号LRST驱动为HIGH，以便复位第一锁存电路LAT1。位线检测电路的操作与第二实施例中的那些操作相同，因此省略了相应的说明。

下面将描述由此配置的写电路的写操作。为启动页面1写操作，首先进行页面1数据锁存。将循环移位控制信号RING设定为LOW，将写数据从外部输入数据IO输入，然后将写数据通过第二数据锁存控制信号DL2存储在第二锁存电路LAT2中。在页面1数据锁存完成之后，将存储在第二锁存电路LAT2中的页面1写数据、通过第一数据锁存控制信号DL1传送到第一锁存电路LAT1。存储编程数据(0数据)将锁存电路的输出Q驱动为HIGH，同时存储擦除数据(1数据)将锁存电路的输出Q驱动为LOW。在所述数据锁存期间，将字线WL1、WL2、源线SL和井线PW设定为地电位。将传输门TG设定为去激活状态，将位线复位电路设定为激活状态，并且将位线设定为地电位。

在结束数据锁存之后，系统产生向编程模式的转换。所述正高压生成电路11和负高压生成电路12分别生成编程操作所必需的5V(VPP)和-8V(VNN)的高压。在正高压生成电路11和负高压生成电路12的输出电压VPP、VNN已经达到预定电压之后，将字线WL1设定为-8V，将源线SL置于高阻状态，将位线复位电路置于去激活状态，并且将传输门TG置于激活状态，然后将电平位移电路LS与位线相连，由此启动编程操作。

与页面1编程操作并行，执行页面2数据锁存。将循环移位控制信号RING设定为LOW，将写数据从外部输入数据IO输入，然后将写数据通过第二数据锁存控制信号DL2存储在第二锁存电路LAT2中。以这种方式，在对所选页面进行写操作期间，为所选页面之外的锁存电路设置写入下一页的数据。这样降低了数据锁存时间，由此允许了高速数据写入操作。

当在预定周期内执行编程之后，将字线WL1和源线SL设定为地电位，将传输门TG置于去激活状态，并且将位线复位电路置于激活状态，然后将位线设定为地电位。这样完成了页面1的编程操作。就在此刻，将页面1写数据存储在第一锁存电路LAT1并且将页面2写数据存储在第二锁存电路LAT2。将循环移位控制信号RING设定为HIGH，并且通过第一数据锁存控制信号DL1和第二数据锁存控制信号DL2、以环形形状来移动第一锁存电路LAT1和第二锁存电路LAT2中的锁存数据。然后，将页面2写数据存储在第一锁存电路LAT1中，并且将页面1写数据存储在第二锁存电路LAT2中。

当连续操作正高压生成电路11和负高压生成电路12、并连续生成高压VPP、VNN的情况下，执行页面2的编程操作。所述高压VPP、VNN已经生成编程操作所需电压，因此能够执行页面2编程操作，而不必等传送控制高压生成电路的输出稳定等传送控制时间的消除。将页面2的字线WL1设置为-8V，将源线SL置于高阻状态，将位线复位电路置于去激活状态，并且将传输门TG置于激活状态，然后将电平位移电路LS与位线相连，由此启动页面2编程操作。

当在预定周期内执行编程之后，将字线WL2和源线SL设定为地电位，将传输门TG置于去激活状态，并且将位线复位电路置于激活状态，然后将位线设定为地电位。这样完成了页面2的编程操作。就在此刻，将页面2写数据存储在第一锁存电路LAT1中，并且将页面1写数据存储在第二锁存电路LAT2中。将循环移位控制信号RING设定为HIGH，并且通过第一数据锁存控制信号DL1和第二数据锁存控制信号DL2、以环形形状来移动第一锁存电路LAT1和第二锁存电路LAT2中的锁存数据。然后，将页面1写数据存储在第一锁存电路LAT2中，并且将页面2写数据存储在第二锁存电路LAT2中。

在完成连续的编程操作之后，将待存储在第一锁存电路LAT1和第二锁存电路LAT2中的写数据恢复为初始状态。

接下来，对页面1和页面2执行连续的验证操作。所述系统产生到验证模式的转换。所述正高压生成电路11和负高压生成电路12分别生成电源电压VDD(VPP)和地电位电压VSS(VNN)。一旦正高压生成电路11和负高压生成电路12的输出电压VPP、VNN已经达到预定电压，就将位线复位电路置于去激活状态中，并且将传输门TG置于激活状态中，然后仅仅向对应于编程数据(第一锁存电路LAT1的输出Q是HIGH)的位线预充电至电源电压VDD。当位线预充电结束时，将传输门TG置于去激活状态，并且将电平位移电路LS与位线隔离，并且将1V的电压施加到字线WL1。在那之后，位线的电位根据存储单元的阈值电压改变。

在预定周期已经过去之后，将验证操作信号NVR设定为LOW，以便激活位线检测电路。如果所述存储单元的阈值电压小于1V，也就是说，如果存储单元被正确地编程，那么将位线放电为地电位，因此将所述锁存复位信号驱动为HIGH，并且将OR逻辑元件OR的输出驱动为高。这样复位第一锁存电路LAT1中的锁存数据。也就是说，将第一锁存电路LAT1的输出Q驱动为LOW(擦除数据)，并且不执行随后的编程。

如果存储单元的阈值电压是1V或更大，也就是说，如果所述存储单元没有正确地编程，那么将位线维持在电源电压VDD的水平上，因此将锁存复位信号LRST驱动为LOW，并且将OR逻辑元件OR的输出驱动为LOW。将第一锁存电路LAT1中的锁存数据维持在第一设置数据的水平上，并且在随后的编程操作中再次执行所述编程。

在预定周期已经过去之后，将所述字线设定为地电位，将位线复位电路置于激活状态并且将位线设定为地电位。这样完成了页面1验证操作。在此刻，将验证后的页面1写数据存储在第一锁存电路LAT1中，并且将页面2写数据存储在第二锁存电路LAT2中。将循环移位控制信号RING设定为HIGH，并且通过第一数据锁存控制信号DL1和第二数据锁存控制信号DL2、以环形形状来移动第一锁存电路LAT1和第二锁存电路LAT2中的锁存数据。然后，将页面2写数据存储在第一锁存电路LAT1中，并且将验证后的页面1写数据存储在第二锁存电路LAT2中。

当连续操作正高压生成电路11和负高压生成电路12时、并连续地生成高压VPP、VNN的情况下，执行页面2的编程操作。

所述高压VPP、VNN已经生成编程操作所需电压，因此能够执行页面2的验证操作，而不必等待高压生成电路的输出稳定等待时间的消除。为页面2选择字线WL2以便执行验证操作，由此改写第一锁存电路LAT1中的数据，其中在所述第一锁存电路中存储有页面2的数据。在此刻，将验证后的页面2写数据存储在第一锁存电路LAT1中，并且将验证后的页面1写数据存储在第二锁存电路LAT2中。

将循环移位控制信号RING设定为HIGH，并且通过第一数据锁存控制信号DL1和第二数据锁存控制信号DL2、以环形形状来移动第一锁存电路LAT1和第二锁存电路LAT2中的锁存数据。然后，将验证后的页面1写数据存储在第一锁存电路LAT1中，并且将验证后的页面2写数据存储在第二锁存电路LAT2中。在连续的验证操作完成之后，将验证后的写数据存储在第一锁存电路LAT1和第二锁存电路LAT2中。

假定对页面1和页面2的连续的编程操作和连续的验证操作被重复，并且页面1的验证操作已经通过。将锁存数据以环形形状移动，然后执行页面2的验证操作。与页面2验证操作并行，通过第二数据锁存控制信号DL2、将页面2写数据存储在其中已完成写操作的第二锁存电路LAT2中。如果页面2验证操作已经失败，那么通过对页面2和页面3的连续的编程操作和连续的验证操作执行写操作。

如上所述，依照本发明第三实施例的闪存包括串联锁存组，在该串联锁存组中串联连接有多个锁存电路，该组由设置在每条位线的写电路使用，以便存储写入多个页面的数据，并且包括位线连接电路，用于将串联锁存组的末级中的锁存电路与位线相连。所述闪存还包括锁存数据传送控制电路，用于通过将串联锁存组的每个锁存电路中的锁存数据传送到下一级中的锁存电路、并且将末级中的锁存电路中的锁存数据传送到第一级中的锁存电路，可以以环形形状来传送串联锁存组的每个电路中的锁存数据。所述闪存通过对多个页面重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令所述电路连续地生成编程操作所必需的电压时，所述连续的编程操作以环形形状传送写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令所述电路连续地生成验证操作所必需的电压时，连续的验证操作以环形形状传输写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。这样降低了电压生成电路的编程电压输出稳定等待时间和验证电压输出稳定等待时间，由此降低了编程时间。此外，通过简单地移动锁存数据允许对下一页的写操作，这确保了高速数据写入操作。此外，能够在多个锁存电路之中共享位线连接电路，由此降低了写电路的电路规模。

此外，在存储在所选页面的锁存电路中的写数据的编程操作或者验证操作期间，为所选页面之外的锁存电路设置写数据。这样降低了数据锁存时间，由此允许了高速数据写入操作。

所述锁存电路包括触发电路，由此通过简单地输入时钟能够进行数据存储和到多个锁存电路的数据传送。由此使得易于进行对锁存电路的数据存储以及锁存数据传送。

(第四实施例)

下面将参考图10和图11说明依照本发明第四实施例的闪存(非易失性半导体存储器件)。

图10示出了依照本发明第四实施例的闪存(非易失性半导体存储器件)的所述存储单元阵列和写电路的结构。将相同的符号和数字分配给图10中具有与第一实施例中那些部件相同功能的部件，并且省略了相应的描述。下面将仅描述具有不同结构的部件。

图10和第一实施例中所示的图4之间的差异在于：存储单元阵列的外围结构是不同的。在图10中，将写电路2-1与主位线MBL 1相连。将所述主位线MBL1经由选择门31与子位线SBL1、SBL2相连。更具体的说，将所述子位线SBL1经由第一选择门晶体管SGT1与主位线MBL1相连，并且所述连接由第一选择门控制信号SG1控制。同样地，将所述子位线SBL2经由第二选择门晶体管SGT2与主位线MBL1相连，并且所述连接由第二选择门控制信号SG2控制。

将子位线复位电路连接到每个子位线，其中所述子位线复位电路用于将子位线设置为地电位。更具体的说，将第一子位线复位晶体管RT11连接到子位线SBL1，所述第一子位线复位晶体管用于将所述子位线SBL1设置为地电位，并且所述连接是由第一子位线复位控制信号BLRST1控制的。同样地，将第二子位线复位晶体管RT12连接到子位线SBL2，所述第二子位线复位晶体管用于将所述子位线SBL2设置为地电位，并且所述连接是由第二子位线复位控制信号BLRST2控制的。

类似于在第一实施例中的操作，将存储单元阵列1连接到所述子位线SBL1、SBL2。

将所述写电路2-1在子位线SBL1、SBL2之间公有的设置。以这种结构，与单条字线相连的存储单元包括多个页面。换言之，与字线WL1相连的存储单元包括页面1的存储单元M11以及页面2的存储单元M12，其中当选择子位线SBL1时将数据写入页面1，当选择子位线SBL2时将数据写入页面2。与字线WL2相连的存储单元包括页面3的存储单元M21以及页面4的存储单元M22，其中当选择子位线SBL1时将数据写入页面3，当选择子位线SBL2时将数据写入页面4。

如此前提及的，依照本发明第四实施例的闪存具有与单条字线相连的多个页面的存储单元，并且包括能够分别地设置子位线为复位状态的子位线复位电路32。这种结构的闪存由字线电压应用控制方法以及用于控制子位线复位电路32的方法来限定其特性。

下面将描述由此配置的闪存的写操作。

图11是解释依照本发明第四实施例的闪存(非易失性存储设备)的写操作的时序图。所述时序图示出了数据锁存控制信号DL1、DL2，高压生成电路的输出电压VPP、VNN，字线WL1、WL2，选择门控制信号SG1、SG2，传输门控制信号TGS1、TGS2，位线复位控制信号BLRST1、BLRST2、BLRST，以及子位线SBL1、SBL2。

为启动页面1写操作，首先通过第一数据锁存控制信号DL1(数据锁存1)来进行对第一锁存电路LAT1的数据锁存。在数据锁存期间，将字线WL1、WL2，源线SL以及井线PW设定为地电位。当位线复位电路和子位线复位电路32处于激活状态时，第一传输门TG1和第二传输门TG2处于去激活状态。将主位线和子位线设定为地电位。

在结束数据锁存之后，系统产生向编程模式的转换。所述正高压生成电路11和负高压生成电路12分别生成编程操作所必需的5V(VPP)和-8V(VNN)的高压。在正高压生成电路11和负高压生成电路12的输出电压VPP、VNN已经达到预定电压之后，将字线WL1设定为-8V，将源线SL置于高阻状态，将位线复位电路和第一子位线复位晶体管RT11置于去激活状态，并且将第一传输门TG1和第一选择门晶体管SGT1置于激活状态，然后启动页面1编程操作(编程1)。与页面1编程操作并行，通过第二数据锁存控制信号DL2(数据锁存2)、将页面写数据存储在第二锁存电路LAT2中。

在所述程序被执行预定周期之后，由于字线WL1的电压保持在-8V，所以，第一选择门晶体管SGT1被置于去激活状态和第二选择门晶体管SGT2被置于激活状态，并且将第二子位线复位晶体管RT12置于去激活状态，选择子位线SBL2，并且将第一传输门TG1置于去激活状态以及将第二传输门TG2置于激活状态，然后执行页面2编程操作(编程2)。与子位线SBL2的编程操作并行，将第一子位线复位晶体管RT11置于激活状态，以便将子位线SBL1复位到地电位。

以此方式，利用维持在-8V水平上的字线WL1的电压执行页面2编程操作。这样在编程操作中降低了字线的电压上升时间和电压下降时间，借此允许高速编程操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的编程操作。此外，所述子位线复位电路32可能用来将未选择的子位线设置为地电位。由此，能够启动对下一页的编程操作，而不等待其中已完成编程操作待设定为地电位的子位线。这样允许高速的编程操作。

在完成对页面1和页面2的连续的编程操作之后，执行对页面1和页面2的连续的验证操作。与连续的编程操作相同，在将所述字线WL1设置为1V的情况下执行连续的验证操作。所述子位线复位电路32用于将未选子位线设置为地电位。

以此方式，利用维持在1V水平上的字线WL1的电压执行页面2验证操作。这样降低了字线的电压上升时间和电压下降时间，借此允许高速的编程操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的验证操作。此外，所述子位线复位电路32可能用来将未选择的子位线设置为地电位。由此，能够启动对下一页的验证操作，而不等待其中已完成验证操作待设定为地电位的子位线。这样允许高速的验证操作。

随后的连续的编程操作和连续的验证操作与此上提及的那些操作相同，因此省略了相应的描述。

如上所述，依照本发明第四实施例的闪存具有与单条字线相连的多个页面的存储单元，并且在将编程操作和验证操作所需电压连续地施加到所述字线的情况下、执行连续的编程操作和连续的验证操作。这样在编程操作和验证操作中降低了字线的电压上升时间和电压下降时间，借此允许高速编程操作和高速的验证操作。此外，能够减少所述字线的再充电/放电值，由此提供了低功率的编程操作和低功率的验证操作。

所述闪存还包括位线复位电路，用于在连续的编程操作或者连续的验证操作期间、将未选位线设置为地电位。由此能够在连续的编程操作或者连续的验证操作期间、将在选的位线设置为地电位。结果，在对所选页面的编程操作或者验证操作之后，能够对下一页执行编程操作或者验证操作，而不用等待将被复位为地电位的所选页面的位线。这样允许高速的数据写入操作。

(第五实施例)

在下面将参考图12说明依照本发明第五实施例的闪存(非易失性半导体存储器件)。

所述第五实施例涉及这样一种情况的操作控制方法，在所述情况中，需要将写数据存储到锁存电路的数据锁存时间长于每页面的编程时间或者验证时间。在第五实施例中，电路配置和通过连续的编程操作和连续的验证操作的写操作，与第一至第四实施例中的操作相同，因此省略了相应的描述。下面将仅描述假设如果数据锁存时间长于每页面的编程时间或者验证时间的情况下，用于控制写入命令和内部操作状态的方法。

图12示出了依照本发明第五实施例的闪存(非易失性半导体存储器件)的写入命令和内部操作状态。如图12A中所示，首先，输入页面1的编程命令CM1和编程地址AD1，然后输入页面1写数据。通过在输入写数据之后输入编程命令CM2，启动页面1写操作。此外，在页面1编程操作期间，所述系统处于就绪状态。与页面1编程操作并行，输入页面2的编程命令CM1和编程地址AD2，然后输入页面2写数据。通过在输入写数据之后输入编程命令CM2，所述系统进入繁忙状态。

所述数据锁存时间长于页面1编程时间，因此当页面2数据锁存正在进行时，页面1编程操作被完成。如果当页面1编程操作完成时，页面2数据锁存操作没有结束，那么执行页面1验证操作。轮流地执行页面1编程操作和验证操作，直到完成页面2的数据锁存操作。

在完成页面2的数据锁存操作之后，执行对页面1和页面2的连续的编程操作和连续的验证操作，以执行高速的写操作。

如图12B中所示，假定了对页面1和页面2的连续的编程操作和连续的验证操作被重复，并且页面1的验证操作被通过。接下来，当所述系统进入就绪状态时，执行页面2的验证操作。与页面2验证操作并行，输入页面3的编程命令CM1和编程地址AD3，然后输入页面3写数据。通过在输入写数据之后输入编程命令CM2，所述系统进入繁忙状态。

所述数据锁存时间长于页面2编程时间，因此当页面3数据锁存正在进行时，页面2编程操作被完成。如果当页面2编程操作完成时，页面3数据锁存操作没有结束，那么执行页面2的编程操作。轮流地执行页面2的编程操作和验证操作，直到完成页面3的数据锁存操作。

在完成页面3的数据锁存操作之后，执行对页面2和页面3的连续的编程操作和连续的验证操作，以执行高速的写操作。

如上所述，在对所选页面的锁存电路设置写数据期间，依照本发明第五实施例的闪存对未选页面执行连续的编程操作和连续的验证操作，直到完成对所选页面的锁存电路的写数据设置，其中在所述未选页面中已经完成了写数据的设置。这样允许高效的写操作以及高速的数据写入操作。

虽然在上文已经说明了本发明的第一至第五实施例，但是非易失性半导体存储器件及其记录方法不局限于那些例子，而是在不脱离本发明的精神和范围的情况下，能够作出各种的变化和修改。

例如，虽然已经将闪存作为例子进行了说明，但是本发明也适用于其他非易失性存储设备。

例如，虽然将NOR型闪存作为一个例子进行了说明，但是本发明也适用于DINOR型、NAND型以及AND型闪存单元阵列。

例如，虽然已经将图1中所示闪存作为一个例子进行了说明，但是本发明也适用于具有其他结构的闪存。

例如，虽然已经将图4、图8、图9和图10中所示写电路作为例子进行了说明，但是本发明也适用于具有能够执行数据锁存操作、编程操作以及验证操作的其他结构的写电路：

例如，虽然在实施例中，写电路具有两个锁存电路，但是本发明可以适用于具有三个或更多锁存电路的写电路。

如上所述，依照发明的非易失性半导体存储器件及其记录方法，设置在每条位线或者多条位线上的写电路包括多个锁存电路，并且被配置为通过重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当电压生成电路连续地生成编程操作所需电压时，对多个页面连续地执行编程操作，当电压生成电路连续地生成验证操作所需电压时，连续地对多个页面执行验证操作。由此能够降低电压生成电路的编程电压输出稳定等待时间和验证电压输出稳定等待时间，借此允许了高速数据写入操作。

此外，与对所选页面的编程操作或者验证操作并行，可以为所选页面之外的锁存电路设置写数据。这样降低了数据锁存时间，由此允许了高速数据写入操作。

Claims (36)

1.一种非易失性半导体存储器件，包括：

多条字线；

多条位线；

存储单元阵列，具有在所述多条字线和所述多条位线的交叉部分、以矩阵形状设置的存储单元；

写电路，为每条位线或者多条位线设置，以便对包括所述多个存储单元的页面执行批量写操作，所述写电路包括多个锁存电路，用于存储写入多个页面的数据，以及位线连接电路，用于连接所述多个锁存电路和位线；

电压生成电路，用于生成写操作所必需的电压，并提供给所述存储单元阵列；以及

控制电路，用于通过重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作所述电压生成电路以便令该电路连续地生成编程操作所必需的电压时，所述连续的编程操作顺序地选择写入存储在所述许多锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令该电路连续地生成验证操作所必需的电压时，连续的验证操作顺序地选择写入存储在所述多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。

2.如权利要求1所述的非易失性半导体存储器件，其中所述控制电路还用于在对存储在所选页面的锁存电路中的写数据进行编程操作或者验证操作期间，对所选页面之外的锁存电路设置写数据。

3.如权利要求1所述的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括电平位移电路，所述电平位移电路用于在所述许多锁存电路和所述位线连接电路之间，将所述锁存电路的输出电压电平转换为高压电平。

4.如权利要求1所述的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括连接到所述位线的用于在验证操作期间检测存储单元是否被正确编程的检测电路，连接到所述锁存电路的用于能够分别地复位所述许多锁存电路中的锁存数据的锁存数据复位电路，并且包括连接到所述锁存数据复位电路的用于选择预定锁存数据复位电路的锁存数据复位选择电路，以便如果所述检测电路已经检测到存储单元被正确地编程，那么复位预定锁存电路中的锁存数据。

5.如权利要求1所述的非易失性半导体存储器件，其中所述许多锁存电路包括触发电路。

6.如权利要求1所述的非易失性半导体存储器件，其中所述控制电路还用于当为所选页面的锁存电路设置写数据时，对已完成写数据设置的页面执行连续的编程操作和连续的验证操作，直到完成对所述所选页面的锁存电路的写数据的设置，其中所述页面是所述所选页面之外的页面。

7.如权利要求1所述的非易失性半导体存储器件，其中所述控制电路还用于当存储在所选页面的锁存电路中的写数据不包含编程数据时，跳过对所述所选页面的编程操作和验证操作，而对下一页执行编程操作和验证操作。

8.如权利要求1所述的非易失性半导体存储器件，其中所述控制电路还用于当在所选页面的验证操作中已经检测到所述所选页面的存储单元被正确编程时，在对下一页进行随后的编程操作或者验证操作期间，对已完成所述写操作页面的锁存电路设置写入新页的数据。

9.如权利要求1所述的非易失性半导体存储器件，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中所述控制电路还用于当将编程操作所需电压连续地施加到所述字线上时、执行所述连续的编程操作。

10.如权利要求1所述的非易失性半导体存储器件，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中所述控制电路还用于当将验证操作所需电压连续地施加到所述字线上时、执行所述连续的验证操作。

11.如权利要求1所述的非易失性半导体存储器件，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中所述非易失性半导体存储器件还包括连接到所述位线的位线复位电路，所述位线复位电路用于在所述连续的编程操作或者所述连续的验证操作期间、将未选位线设置为地电位。

12.一种非易失性半导体存储器件，包括：

多条字线；

多条位线；

存储单元阵列，具有在多条字线和多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元；

写电路，为每条位线或者多条位线设置，以便对包括多个存储单元的页面执行批量写操作，所述写电路包括其中多条锁存电路串联连接以便存储写入多个页面的数据的串联锁存组，以及用于连接串联锁存组末级中的锁存电路和位线的位线连接电路；以及

电压生成电路，用于生成写操作所必需的电压，并提供给所述存储单元阵列；

锁存数据传送控制电路，连接到所述写电路，用于通过将串联锁存组的每个锁存电路中的锁存数据传送到下一级中的锁存电路、并且将末级中的锁存电路中的锁存数据传送到第一级中的锁存电路，可以以环形形状来传送串联锁存组的每个电路中的锁存数据；

控制电路，用于通过对多个页面重复连续的编程操作以及连续的验证操作来对多个页面执行写操作，其中当连续地操作电压生成电路以便令所述电路连续地生成编程操作所必需的电压时，所述连续的编程操作以环形形状传送写入存储在多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作，并且其中当连续地操作所述电压生成电路以便令所述电路连续地生成验证操作所必需的电压时，连续的验证操作以环形形状传输写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作。

13.如权利要求12所述的非易失性半导体存储器件，其中所述控制电路还用于在对存储在所选页面的锁存电路中的写数据进行编程操作或者验证操作期间，对所选页面之外的锁存电路设置写数据。

14.如权利要求12所述的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括电平位移电路，所述电平位移电路用于在所述串联锁存组的末级中的锁存电路与所述位线连接之间，将末级中的所述锁存电路的输出电压电平转换为高压电平。

15.如权利要求12所述的非易失性半导体存储器件，其中所述非易失性半导体存储器件还包括连接到所述位线的用于在验证操作期间检测存储单元是否正确编程的检测电路，以及包括连接到所述锁存电路的锁存数据复位电路，所述锁存数据复位电路用于如果所述检测电路已经检测到存储单元被正确地编程，那么复位所述串联锁存组末级中的锁存电路中的锁存数据。

16.如权利要求12所述的非易失性半导体存储器件，其中所述多个锁存电路包括触发电路。

17.如权利要求12所述的非易失性半导体存储器件，其中所述控制电路还用于当为所选页面的锁存电路设置写数据时，对已完成写数据设置的页面执行连续的编程操作和连续的验证操作，直到完成对所述所选页面的锁存电路的写数据的设置，其中所述页面是所述所选页面之外的页面。

18.如权利要求12所述的非易失性半导体存储器件，其中所述控制电路还用于当存储在所选页面的锁存电路中的写数据不包含编程数据时，跳过对所述所选页面的编程操作和验证操作，而对下一页执行编程操作和验证操作。

19.如权利要求12所述的非易失性半导体存储器件，其中所述控制电路还用于当在所选页面的验证编程操作中已经检测到所述所选页面的存储单元被正确编程时，在对下一页进行随后的编程操作或者验证操作期间，对已完成所述写操作页面的锁存电路设置写入新页的数据。

20.如权利要求12所述的非易失性半导体存储器件，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中所述控制电路还用于当将编程操作所需电压连续地施加到所述字线上时、执行所述连续的编程操作。

21.如权利要求12所述的非易失性半导体存储器件，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中所述控制电路还用于当将验证操作所需电压连续地施加到所述字线上时、执行所述连续的验证操作。

22.如权利要求12所述的非易失性半导体存储器件，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中所述非易失性半导体存储器件还包括连接到所述位线的位线复位电路，所述位线复位电路用于在所述连续的编程操作或者所述连续的验证操作期间、将未选位线设置为地电位。

23.一种非易失性半导体存储器件的记录方法，其中所述非易失性半导体存储器件包括：

多条字线；

多条位线；

包括在所述多条字线和所述多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元阵列；

设置在每条位线或者多条位线上的写电路，所述写电路包括用于存储写入多个页面的数据的多个锁存电路，并且包括位线连接电路，用于连接所述许多锁存电路与位线，以便对包括所述多个存储单元的页面执行批量写操作；以及

用于生成写操作所必需的电压并提供给所述存储单元阵列的电压生成电路；

其中所述方法执行以下操作：

对多个页面的连续的编程操作，当连续地操作所述电压生成电路以令该电路连续地生成编程操作所需电压时，顺序地选择写入存储在所述多个锁存电路中的页面的数据，借此对多个页面连续地执行编程操作；

对多个页面的连续的验证操作，当连续地操作所述电压生成电路以令该电路连续地生成验证操作所需电压时，顺序地选择写入存储在所述多个锁存电路中的页面的数据，借此对多个页面连续地执行验证操作；以及

重复所述连续的编程操作和连续的验证操作，以便借此对多个页面执行写操作。

24.如权利要求23所述的非易失性半导体存储器件的记录方法，其中所述方法在对存储在所选页面的锁存电路中的写数据进行编程操作或者验证操作期间，对所选页面之外的锁存电路设置写数据。

25.如权利要求23所述的非易失性半导体存储器件的记录方法，其中在执行对所选页面的所述连续的编程操作和所述连续的验证操作之前，所述方法当为所选页面的锁存电路设置写数据时，对已完成写数据设置的页面执行连续的编程操作和连续的验证操作，其中所述页面是所述所选页面之外的页面。

26.如权利要求23所述的非易失性半导体存储器件的记录方法，其中当执行所述连续的编程操作和所述连续的验证操作时，所述方法当存储在所选页面的锁存电路中的写数据不包含编程数据时，跳过对所述所选页面的编程操作和验证操作，而执行对下一页的编程操作和验证操作。

27.如权利要求23所述的非易失性半导体存储器件的记录方法，其中在所述连续的编程操作和所述连续的验证操作期间，所述方法用于当在所选页面的验证操作中已经检测到所述所选页面的存储单元被正确编程时，对已完成所述写操作的页面的锁存电路设置写入新页的数据。

28.如权利要求23所述的非易失性半导体存储器件的记录方法，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中在执行所述连续的编程操作时，所述方法当将编程操作所需电压连续地施加到所述字线上时、执行所述连续的编程操作。

29.如权利要求23所述的非易失性半导体存储器件的记录方法，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中在执行所述连续的验证操作时，当将验证操作所需电压连续地施加到所述字线上时，所述方法执行所述连续的验证操作。

30.一种非易失性半导体存储器件的记录方法，其中所述非易失性半导体存储器件包括：多条字线；多条位线；包括在所述多条字线和所述多条位线的交叉部分、以矩阵形状设置的存储单元的存储单元阵列；设置在每条位线或者多条位线上的写电路，以便对包括所述多个存储单元的页面执行批量写操作，所述写电路包括串联锁存组，其中多个锁存电路串联连接，以便存储写入多个页面的数据，并且包括位线连接电路，用于连接所述串联锁存组的末级中的锁存电路与位线；锁存数据传送控制电路，连接到所述写电路，用于通过将所述串联锁存组的每个锁存电路中的锁存数据传送到下一级中的锁存电路、并且将末级中的锁存电路中的锁存数据传送到第一级中的锁存电路，可以以环形形状来传送所述串联锁存组的每个电路中的锁存数据；以及用于生成写操作所必需的电压并提供给所述存储单元阵列的电压生成电路；

其中所述方法执行以下操作：

对多个页面的连续的编程操作，其中当连续地操作电压生成电路以令该电路连续地生成编程操作所必需的电压时，以环形形状传送写入存储在所述多个锁存电路中的多个页面的数据，由此对多个页面连续地执行编程操作；

对多个页面的连续的验证操作，其中当连续地操作所述电压生成电路以令该电路连续地生成验证操作所必需的电压时，以环形形状传送写入存储在多个锁存电路中的多个页面的数据，由此连续地对多个页面执行验证操作；以及

重复连续的编程操作和连续的验证操作，以便借此对多个页面执行写操作。

31.如权利要求30所述的非易失性半导体存储器件的记录方法，其中在对存储在所选页面的锁存电路中的写数据进行编程操作或者验证操作期间，可以对所选页面之外的锁存电路设置写数据。

32.如权利要求30所述的非易失性半导体存储器件的记录方法，其中在执行对所选页面的所述连续的编程操作和连续的验证操作之前，所述方法当为所选页面的锁存电路设置写数据时，对已完成写数据设置的页面执行连续的编程操作和连续的验证操作，其中所述页面是所述所选页面之外的页面。

33.如权利要求30所述的非易失性半导体存储器件的记录方法，其中在执行所述连续的编程操作和连续的验证操作时，所述方法当存储在所选页面的锁存电路中的写数据不包含编程数据时，跳过对所述所选页面的编程操作和验证操作，而执行对下一页的编程操作和验证操作。

34.如权利要求30所述的非易失性半导体存储器件的记录方法，其中在执行所述连续的编程操作和连续的验证操作期间，所述方法用于当在所选页面的验证操作中已经检测到所述所选页面的存储单元被正确编程时，对已完成所述写操作的页面的锁存电路设置写入新页的数据。

35.如权利要求30所述的非易失性半导体存储器件的记录方法，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中在执行所述连续的编程操作时，所述方法当将编程操作所需电压连续地施加到所述字线上时、执行所述连续的编程操作。

36.如权利要求30所述的非易失性半导体存储器件的记录方法，所述存储单元阵列包括与单条字线相连的多个页面的存储单元，其中在执行所述连续的验证操作时，当将验证操作所需电压连续地施加到所述字线上时，所述方法执行所述连续的验证操作。

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