JP4405292B2 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関し、特に、物理チェッカーパターン、論理チェッカーパターン等の高速書き込みが可能な不揮発性半導体記憶装置及びその書き込み方法に関する。

近年、不揮発性半導体記憶装置、特にフラッシュメモリは、電気的にデータの書き換えが可能で、且つ電源を切った状態でもデータを保持することができるため、様々な分野で使用されている。例えば、携帯電話、デジタルカメラ、シリコンオーディオプレーヤー等の携帯端末にはデータ格納用の記憶装置として用いられている。また、マイクロコンピュータ等のシステムＬＳＩにも書き換え可能なプログラム格納領域としてフラッシュメモリは搭載されている。

フラッシュメモリの検査工程では、市松模様のパターンである物理チェッカーパターンや読み出しデータの論理値が隣接ビット毎に反転し、且つ読み出しサイクル毎に同一ビットが反転する論理チェッカーパターン(例えば、読み出しデータが５５ｈ→ＡＡｈ→５５ｈ→ＡＡｈとなるパターン)等を書き込んで、隣接ビット線、隣接ワード線間のショート及び隣接ビット間の干渉がないことを確認する必要がある。

以下、従来のフラッシュメモリにおける物理チェッカーパターンの書き込み動作について図面を参照しながら説明する。図１５は従来のフラッシュメモリにおけるメモリセルアレイ及び書き込み回路の構成を示す図であり、同様の構成が特許文献１から特許文献５に開示されている。

図１５において、メモリセルアレイ１０はＮＯＲ型のフラッシュメモリアレイである。具体的に説明すると、メモリセルアレイ１０はワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３(ワード線、ビット線共に４本ある場合を図示している)を備えており、ワード線とビット線の交点にメモリセルＭ００〜Ｍ３３がマトリクス状に配置されている。メモリセルのコントロールゲートはワード線ＷＬ０〜ＷＬ３に、ドレインはビット線ＢＬ０〜ＢＬ３に、ソース線はソース線ＳＬに、基板はウェル線ＰＷに接続されている。ここで、メモリセルＭ００〜Ｍ３３のソースは共通のソース線ＳＬに、基板は共通のウェル線ＰＷに接続されており、１つの消去ブロックを構成している。ここで、同一ワード線に繋がるメモリセルの集合をページと呼ぶ。例えば、ワード線ＷＬ０に繋がるメモリセルの集合をページ０と呼び、ワード線ＷＬ１に繋がるメモリセルの集合をページ１と呼ぶ。

ワード線ドライバ２０はワード線を選択して所定の電圧を印加する回路である。書き込み回路１５３０ａ〜１５３０ｄは、ビット線ＢＬ０〜ＢＬ３に各々接続されており、ビット線リセットトランジスタＲＴ、ラッチ回路Ｌ０〜Ｌ３、ビット線接続回路ＴＧ、Ｐチャネル型トランジスタＰ０、Ｐ１から構成される。ビット線リセットトランジスタＲＴはビット線を接地電圧に設定する回路であり、制御信号ＲＳにより制御される。ラッチ回路Ｌ０〜Ｌ３は、書き込みデータを一時的に格納する回路であり、２つのインバータ回路により構成される。インバータ回路の電源は高電圧電源線ＶＰＰに接続されている。ここで、データ入力ノードＩＯ、／ＩＯから０データ(プログラムデータ)を格納するとラッチ回路のノードＮＬ０〜ＮＬ３はＨレベルに、１データ(イレーズデータ)を格納するとラッチ回路のノードＮＬ０〜ＮＬ３はＬレベルに設定される。ビット線接続回路ＴＧはラッチ回路Ｌ０〜Ｌ３とビット線ＢＬ０〜ＢＬ３とを接続・遮断するための回路であり、制御信号ＴＳにより制御される。

Ｐチャネル型トランジスタＰ０、Ｐ１はベリファイ動作時にビット線電位を検知してメモリセルのしきい値電圧が所定の値に達した場合にラッチ回路Ｌ０〜Ｌ３に格納されたデータを書き換えることを行う。Ｐチャネル型トランジスタＰ０のゲートはそれぞれビット線ＢＬ０〜ＢＬ３に接続されており、Ｐチャネル型トランジスタＰ１のゲートは制御信号ＶＲにより制御されるインバータＩＮＶ２の出力に接続されている。ベリファイ動作時には制御信号ＶＲがＨレベルとなり、Ｐチャネル型トランジスタＰ１がオン状態となる。このとき、ビット線電位が所定の電圧以下になると、ＰチャネルトランジスタＰ０がオン状態となり、ラッチ回路Ｌ０〜Ｌ３のノードＮＬ０〜ＮＬ３はＬレベル、すなわち、０データ(イレーズデータ)に書き換えられ、以後のプログラム動作が行われなくなる。

Ｎチャネル型トランジスタＮ１は、ベリファイ判定回路４０と共に使用され、ラッチ回路Ｌ０〜Ｌ３に格納されたデータを検知して、全てのメモリセルのしきい値電圧が所定の値に達したことを検知する。

ベリファイ判定回路４０は、ベリファイ動作において、全てのメモリセルの書き込み動作が完了したことを検知する回路であり、制御信号ＮＶＲにより制御される。書き込み回路１５３０ａ〜１５３０ｄのＮチャネル型トランジスタＮ１とベリファイ判定回路４０のＰチャネル型トランジスタＰ２はワイヤードＯＲ接続の構成となっており、ベリファイ動作時はＮＶＲ信号がＬレベルとなり、ラッチ回路Ｌ０〜Ｌ３の中に１ビットでも０データ(プログラムデータ)が格納されていると、すなわち、ラッチ回路のノードＮＬ０〜ＮＬ３のいずれかがＨレベルに設定されていると、いずれかのＮチャネル型トランジスタＮ１がオン状態になり、ＬレベルのＰＡＳＳ信号が出力される。ベリファイ動作により、ラッチ回路Ｌ０〜Ｌ３のデータが全て１データ(イレーズデータ)に書き換えられた場合は、すなわち、ラッチ回路のノードＮＬ０〜ＮＬ３が全てＬレベルに設定されていると、全てのＮチャネル型トランジスタＮ１がオフ状態になり、ＨレベルのＰＡＳＳ信号が出力される。ＨレベルのＰＡＳＳ信号を検知することで、書き込み動作の完了を検知することができる。

カラムゲート５０は入力データＩＯ、／ＩＯと書き込み回路３０ａ〜３０ｄのラッチ回路Ｌ０〜Ｌ３とを接続する回路であり、カラムゲートＹＧ０〜ＹＧ３から構成され、制御信号ＣＳ０〜ＣＳ３により制御される。カラムドライバ６０は所定のカラムゲートを選択する回路である。

図１６は物理チェッカーパターンの書き込み動作を示すフローチャートである。プログラム動作が開始されると(ステップＳ１６０１)、ページ０の書き込みデータをラッチ回路Ｌ０〜Ｌ３に格納するために、データラッチが行われる(ステップＳ１６０２)。ここで、書き込みデータのパターンは市松模様の物理チェッカーパターンであるので、ラッチ回路Ｌ０〜Ｌ３への格納データは、ラッチ回路Ｌ０へ０データ、ラッチ回路Ｌ１へ１データ、ラッチ回路Ｌ２へ０データ、ラッチ回路Ｌ３へ１データと、ビット線毎に０データと１データを交互に格納する。データラッチ終了後、ワード線ＷＬ０を選択し、ビット線接続回路ＴＧを活性化状態にしてラッチ回路Ｌ０〜Ｌ３とビット線ＢＬ０〜ＢＬ３を接続してページ０のプログラム動作を行う(ステップＳ１６０３)。これにより、メモリセルＭ００、Ｍ０２に０データが書き込まれる。ページ０のプログラム動作終了後、ページ０のベリファイ動作を行う(ステップＳ１６０４)。

ベリファイ動作でプログラム動作を行ったメモリセルのしきい値電圧値が所定の値に達していることが検知された場合は、そのメモリセルに対応するラッチ回路のラッチデータが０データ(プログラムデータ)から１データ(イレーズデータ)に書き換えられ、以後、プログラム動作は行われない。一方、プログラム動作を行ったメモリセルのしきい値電圧値が所定の値に達していないことが検知された場合、そのメモリセルに対応するラッチ回路のラッチデータは０データ(プログラムデータ)のままであり、引き続きプログラム動作が行われる(ステップＳ１６０５)。ステップＳ１６０５において、ページ０の全てのメモリセルのプログラム動作が完了していないと判定した場合は、再度ページ０のプログラム動作とベリファイ動作が行われ、ステップＳ１６０３〜Ｓ１６０５をページ０の全てのメモリセルのプログラム動作が完了するまで繰り返し実行する。一方、ステップＳ１６０５において、ページ０の全てのメモリセルのプログラム動作が完了したと判定した場合、ステップＳ１６０６に進み、ページ１のプログラム動作を行う。

ページ１のプログラム動作において、ページ１の書き込みデータをラッチ回路Ｌ０〜Ｌ３に格納するために、データラッチが行われる(ステップＳ１６０６)。ここで、ラッチ回路Ｌ０〜Ｌ３への格納データはラッチ回路Ｌ０へ１データ、ラッチ回路Ｌ１へ０データ、ラッチ回路Ｌ２へ１データ、ラッチ回路Ｌ３へ０データと、今度はページ０と逆のデータを格納する。データラッチ終了後、ワード線ＷＬ１を選択し、ビット線接続回路ＴＧを活性化状態にしてラッチ回路Ｌ０〜Ｌ３とビット線ＢＬ０〜ＢＬ３を接続してページ１のプログラム動作を行う(ステップＳ１６０７)。これにより、メモリセルＭ１１、Ｍ１３に０データが書き込まれる。ページ１のプログラム動作終了後、ページ１のベリファイ動作を行い(ステップＳ１６０８)、ページ１の全てのメモリセルのプログラム動作が完了したか否かを判断する(ステップＳ１６０９)。ステップＳ１６０９において、ページ１の全てのメモリセルのプログラム動作が完了したと判定した場合、ステップＳ１６１０に進む。一方、ステップＳ１６０９において、ページ１の全てのメモリセルの書き込み動作が完了していないと判定した場合は再度ページ１のプログラム動作とベリファイ動作が行われ、ステップＳ１６０７〜Ｓ１６０９をページ１の全てのメモリセルのプログラム動作が完了するまで繰り返し実行する。複数サイクルのプログラム動作とベリファイ動作を行い、ページ１の全てのメモリセルの書き込み動作が完了した場合、引き続きページ２以降のプログラム動作が行われる(ステップＳ１６１０)。
特開２００２−２０３３９３号公報 特開２００１−２２９６８４号公報 特開平１１−３２８９８１号公報 特開平１１−２０３８７９号公報 特開平１１−１２１７２１号公報

しかしながら、前述した従来の不揮発性半導体記憶装置に関しては以下に示すような課題があった。近年、不揮発性半導体記憶装置の記憶容量は大容量化しており、これに伴いページ数も増大しているため、書き込みサイクル数は今後さらに増大する傾向である。書き込みサイクル数が多いことは書き込み時間の増大に大きな影響を及ぼす。書き込みサイクル数増大に伴い書き込み時間が増大する原因としては、(１)フラッシュメモリのデータ書き込み時間がマイクロ秒オーダーと遅いこと、(２)プログラム動作、ベリファイ動作毎に電圧発生回路がプログラム動作、ベリファイ動作に必要な電圧を発生する必要があるため、各プログラム動作、ベリファイ動作開始時には電圧発生回路が所定の電圧を出力して安定するまでの電圧出力安定待ち時間だけ待つ必要がある。１ページの書き込み動作でプログラム動作とベリファイ動作を複数サイクル繰り返し行うため、書き込み時間が増大するという問題がある。

また、不揮発性半導体記憶装置の大容量化に伴い、１ページのビット数(一括書き込みビット数)が増大しているが、１ページの書き込み動作におけるデータラッチ時間が増大するという問題がある。近年の不揮発性半導体記憶装置では１ページのデータラッチ時間がマイクロ秒オーダと長い場合があり、書き込み時間の増大に大きな影響を及ぼす。

このように、上記課題により検査工程で行われる物理チェッカーパターン、論理チェッカーパターンの書き込み時間も増大し、検査コストの増大、すなわち、チップコストの増大につながり、好ましいことではない。

本発明は上記課題を解決するものであり、物理チェッカーパターン、論理チェッカーパターン等のデータ書き込みを高速で行うことができる不揮発性半導体記憶装置及びその書き込み方法を提供することを目的とする。

上記課題を解決するために、本発明の不揮発性半導体記憶装置は、複数のワード線と複数のビット線の交点にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、各ビット線毎に配置され、前記複数のメモリセルから構成されるページへ書き込みデータの一括書き込み動作を行う書き込み手段と、偶数番目のビット線に接続された第１グループのメモリセルへの書き込み動作を行う第１グループの書き込み手段及び奇数番目のビット線に接続された第２グループのメモリセルへの書き込み動作を行う第２グループの書き込み手段の少なくとも一方を活性化状態又は非活性化状態に設定する書き込み手段活性化状態設定手段と、前記複数のワード線から１又は２のワード線を選択するワード線選択手段と、前記メモリセルへの書き込み動作を制御する制御回路と、を備え、前記制御回路は、第１のワード線を選択し、前記第１グループの書き込み手段を活性化状態に設定して前記第１のワード線に接続された第１のページの書き込み動作を行い、第２のワード線を選択し、前記第２グループの書き込み手段を活性化状態に設定して前記第２のワード線に接続された第２のページの書き込み動作を行い、前記第１及び第２のワード線を選択し、前記第１及び第２グループの書き込み手段を活性化状態に設定して前記第１及び第２のページのベリファイ動作を行う。この構成により、ベリファイ動作においては、複数のワード線を選択し、全てのグループのメモリセルに対する書き込み手段を活性化状態に設定して行うことで、複数ページの同時ベリファイ動作が可能となり、ベリファイ回数を削減することができる。さらに、書き込み回路に複数ページの書き込みデータを書き込んで書き込み動作を行うため、複数ページのデータラッチ動作を１度に行うことができ、データラッチ回数を削減することができる。従って、物理チェッカーパターンや論理チェッカーパターン等のデータ書き込みの高速化を図ることができる。

なお、前記ワード線選択手段は、互いに隣接しないワード線を選択することが好ましい。この構成により、複数のワード線を同時選択して行う同時ベリファイ動作時の隣接ワード線間の干渉を避けることができるため、検査工程で行う物理・論理チェッカーパターン書き込み動作の目的であるワード線間のショートを検出することができる。

さらに本発明の不揮発性半導体記憶装置は、前記第１グループのメモリセルへの書き込み動作及び前記第２グループのメモリセルへの書き込み動作に必要な電圧を継続して発生する電圧発生回路を備える。この構成により、書き込み動作に必要な電圧を継続して発生させた状態で、第１及び第２グループのメモリセルへのデータ書き込み動作を行うことで、第２グループのメモリセルへのデータ書き込み開始時には電圧発生回路の出力電圧が安定するまでの電圧出力安定待ち時間を経ることなく書き込み動作が可能となるため、書き込み動作の高速化を図ることができる。

さらに本発明の不揮発性半導体装置は、前記第１グループの書き込み動作の完了を検知する第１検知手段と、前記第２グループの書き込み動作の完了を検知する第２検知手段と、前記第１及び第２検知手段の出力に基づいて、書き込み動作が完了したグループの書き込み手段へ新たなページの書き込みデータを設定する書き込みデータ設定手段とを備える。この構成により、何れかのグループの書き込み動作が完了した場合は、全てのグループの書き込み動作の完了を待つことなく、次ページの書き込み動作を開始することができるため、書き込み動作の並列度を上げることができ、書き込み動作の高速化を図ることができる。

さらに本発明の不揮発性半導体記憶装置は、前記第１グループの書き込み手段へ書き込みデータを一括設定する第１書き込みデータ設定手段と、前記第２グループの書き込み手段へ書き込みデータを一括設定する第２書き込みデータ設定手段と、前記第１書き込みデータ設定手段及び前記第２書き込みデータ設定手段の少なくとも一方を活性化状態又は非活性化状態に設定するデータ設定手段活性化状態設定手段とを備える。この構成により、第１及び第２書き込みデータ設定手段の活性化状態を制御することで、第１及び第２グループに対する書き込みデータを個別又は同時に設定できるため、書き込みデータの設定を高速に行うことができる。さらに、何れかのグループの書き込み動作が完了した場合は、全てのグループの書き込み動作の完了を待つことなく、次ページの書き込み動作を開始することができるため、書き込み動作の高速化を図ることができる。

本発明によれば、書き込み回路に複数ページの書き込みデータを書き込んで書き込み動作を行うため、複数ページのデータラッチ動作を１度に行うことができ、データラッチ回数を削減することができる。さらに、ベリファイ動作においては、複数のワード線又はセレクトゲートを選択し、全てのグループのメモリセルに対する書き込み手段を活性化状態に設定して行うことで、複数ページの同時ベリファイ動作が可能となり、ベリファイ回数を削減することができる。従って、物理チェッカーパターンや論理チェッカーパターン等のデータ書き込みの高速化を図ることができる。

本発明に係る各実施形態について、代表的な不揮発性半導体記憶装置であるフラッシュメモリを例に挙げ、図面を用いて説明する。始めに、本発明に係る各実施形態の共通事項について図１から図３を参照して説明する。

図１は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の構成を示す図である。図１において、メモリセルアレイ１０は、複数のワード線と複数のビット線の交点にマトリクス状に配置された複数のメモリセルを有する。ワード線ドライバ２０は、所定のワード線を選択して所定の電圧を印加する回路である。書き込み回路３０は、ビット線毎あるいは複数のビット線毎に配置されており、複数のメモリセルへの書き込みデータを一時格納して、一括書き込み動作を行う回路である。カラムゲート５０は、複数のビット線から所定のビット線を選択してセンスアンプ７０に接続する回路である。また、Ｉ／Ｏバッファ８０から入力される書き込みデータを書き込み回路３０に入力する。カラムドライバ６０は、カラムゲート５０の中から所定のカラムゲートを選択する回路である。センスアンプ７０はメモリセルに格納されたデータを判定する回路である。Ｉ／Ｏバッファ８０は、データ入出力端子ＤＱとフラッシュメモリとのデータのやり取りを行う回路であり、読み出し時にはセンスアンプ７０からの出力データをデータ入出力端子ＤＱに出力し、データ書き込み時にはデータ入出力端子ＤＱから入力された書き込みデータを書き込み回路３０に送信する。また、データ入出力端子ＤＱに入力されたコマンドを制御回路９０に送信する。

制御回路９０はフラッシュメモリ全体の制御を行う回路であり、ワード線ドライバ２０、書き込み回路３０、カラムドライバ６０、センスアンプ７０、Ｉ／Ｏバッファ８０、アドレスバッファ１００、電圧発生回路１１０を制御することで、読み出し、書き込み、消去動作等の各種制御を行う。制御回路９０には外部から入力されるチップイネーブル信号／ＣＥと、出力イネーブル信号／ＯＥと、書き込みイネーブル信号／ＷＥと、アドレス端子Ａに入力され、アドレスバッファ１００から出力されるコマンドと、データ入出力端子ＤＱに入力され、Ｉ／Ｏバッファ８０から出力されるコマンドとが入力されており、外部から入力されたコマンドを解釈してフラッシュメモリの各種動作を実行する。

アドレスバッファ１００は、アドレス端子Ａに入力されたアドレスをデコードして、所定の書き込み回路、ワード線、ビット線を選択する信号を書き込み回路３０、ワード線ドライバ２０、カラムドライバ６０に送信する。また、アドレス端子Ａに入力されたコマンドを制御回路９０に送信する。電圧発生回路１１０は、フラッシュメモリの読み出し、書き込み、消去動作に必要な電圧を発生する回路であり、正の高電圧ＶＰＰと負の高電圧ＶＮＮを発生する。

図２は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルの断面構造を示す図である。図２に示すように、基板２０９上にディープＮウェル２０８及びＰウェル２０７が形成され、Ｐウェル２０７内にＮ型領域のソース２０５とドレイン２０６が形成されている。トンネル酸化膜２０４上にはフローティングゲート２０３が形成され、ＯＮＯ(Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ)膜２０２を介してコントロールゲート２０１が形成される。本発明の各実施形態に係るフラッシュメモリでは、トンネル酸化膜２０４に高電界を印加してトンネル電流を発生させ、フローティングゲート２０３への電子の引き抜き、注入を行うことでメモリセルのしきい値電圧を制御し、データの書き込み、消去動作を行う。

図３は、本発明の各実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)に使用されるメモリセルのしきい値電圧分布を示す図である。図３において、読み出しレベル３０１よりもしきい値電圧が低い状態(分布３０２)をプログラム状態とし、高い状態(分布３０３)をイレーズ状態とする。以下、プログラム状態のデータを「０」データ、イレーズ状態のデータを「１」データとして説明する。

メモリセルの書き込み動作は、ソース２０５をオープン状態にし、コントロールゲート２０１に例えば−８Ｖ、ドレイン２０６に例えば５Ｖ、Ｐウェル２０７に例えば接地電圧(０Ｖ)の電圧をそれぞれ印加することによって、フローティングゲート２０３に蓄積されている電子をドレイン２０６に引き抜くことにより行う。書き込み後のしきい値電圧は読み出しレベル３０１よりも低くなるため、読み出し動作時にメモリセルに電流が流れる。

メモリセルの消去動作は、ドレイン２０６をオープン状態にし、コントロールゲート２０１に例えば５Ｖ、ソース２０５とＰウェル２０７にそれぞれ例えば−８Ｖを印加して、ソース２０５とＰウェル２０７からフローティングゲート２０３に電子を注入する。フローティングゲート２０３に電子が注入されるとメモリセルのしきい値電圧が上昇する。消去後のしきい値電圧を読み出しレベル３０１よりも高く設定することによって、読み出し動作時にメモリセルに電流が流れないようにする。

メモリセルの読み出し動作は、コントロールゲート２０１に読み出し電圧を印加して、ソース２０５とＰウェル２０７を接地電圧(０Ｖ)に設定し、ドレイン２０６に１Ｖ程度の電圧を印加した状態で電流が流れるか否かをセンスアンプにより判定して読み出す。メモリセルに電流が流れる場合はプログラム状態(０データ)、電流が流れない場合はイレーズ状態(１データ)として読み出しデータを出力する。

（第１実施形態）
本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図４から図７を参照して詳細に説明する。図４は、本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図４において、前述した背景技術で示した図１５と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

図４と背景技術で示した図１５との相違点は、ワード線ドライバ及び書き込み回路の構成が異なる。単一/多重選択ワード線ドライバ２１はワード線を１本あるいは２本選択して所定の電圧を印加する回路である。書き込み回路３０ａ〜３０ｄはビット線ＢＬ０〜ＢＬ３に各々接続されており、ビット線リセットトランジスタＲＴＥ、ＲＴＯ、ラッチ回路Ｌ０〜Ｌ３、ビット線接続回路ＴＧＥ、ＴＧＯ、ラッチデータ設定トランジスタＮ０、Ｐチャネル型トランジスタＰ０、Ｐ１、Ｎチャネル型トランジスタＮ１から構成される。

ビット線リセットトランジスタＲＴＥ、ＲＴＯはビット線を接地電圧に設定する回路であり、偶数番目のビット線ＢＬ０、ＢＬ２を接地電圧に設定するビット線リセットトランジスタＲＴＥは制御信号ＲＳＥにより制御され、奇数番目のビット線ＢＬ１、ＢＬ３を接地電圧に設定するビット線リセットトランジスタＲＴＯは制御信号ＲＳＯにより制御される。このように、制御信号ＲＳＥ、ＲＳＯにより偶数番目のビット線と奇数番目のビット線を個々に接地電圧に設定することができる。

ビット線接続回路ＴＧＥ、ＴＧＯはラッチ回路Ｌ０〜Ｌ３とビット線ＢＬ０〜ＢＬ３とを接続・遮断するための回路であり、偶数番目のビット線ＢＬ０、ＢＬ２とラッチ回路Ｌ０、Ｌ２の接続・遮断を行うビット線接続回路ＴＧＥは制御信号ＴＳＥにより制御され、奇数番目のビット線ＢＬ１、ＢＬ３とラッチ回路Ｌ１、Ｌ３の接続・遮断を行うビット線接続回路ＴＧＯは制御信号ＴＳＯにより制御される。このように、制御信号ＴＳＥ、ＴＳＯにより偶数番目の書き込み回路と奇数番目の書き込み回路において、個々にラッチ回路とビット線の接続・遮断を制御することができる。

ラッチデータ設定トランジスタＮ０はラッチ回路Ｌ０〜Ｌ３に格納するデータを一括設定する回路であり、制御信号ＬＳにより制御される。このトランジスタが活性化状態になることで、ラッチ回路Ｌ０〜Ｌ３のラッチノードＮＬ０〜ＮＬ３がＨレベルに設定される。すなわち、０データ(プログラムデータ)を一括設定することができる。

以上のように構成された不揮発性半導体記憶装置について、以下、物理チェッカーパターンの書き込み動作について説明する。

図５は本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の物理チェッカーパターンの書き込み動作を説明するためのフローチャート、図６は本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の物理チェッカーパターンの書き込み動作時のメモリセルデータの遷移、及びプログラム動作、ベリファイ動作対象のメモリセルを示す図である。図６では、ワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３に接続されたメモリセルＭ００〜Ｍ３３についてのみ図示している。図６(ａ)に示すように、書き込み動作を行う前のメモリセルアレイのデータは、全て１データ(イレーズデータ)である。ここで、物理チェッカーパターンの書き込みデータは図６(ｂ)に示すような市松模様のパターンである。

図５において、書き込み動作が開始されると(ステップＳ５０１)、ビット線毎に配置される書き込み回路３０ａ〜３０ｄにページ０とページ１のデータラッチ動作を行う(ステップＳ５０２)。ここで、従来の不揮発性半導体記憶装置では偶数番目あるいは奇数番目の書き込み回路にのみ０データ(プログラムデータ)を格納していたが、本発明の不揮発性半導体記憶装置では、全ての書き込み回路３０ａ〜３０ｄに０データ(プログラムデータ)を格納する。

データラッチ動作終了後、ワード線ＷＬ０に接続されたページ０のプログラム動作を行う(ステップＳ５０３)。ここで、ワード線ＷＬ０を選択した状態で、制御信号ＴＳＥの制御により、偶数番目のビット線ＢＬ０、ＢＬ２とラッチ回路Ｌ０、Ｌ２とをそれぞれ接続し、偶数番目のビット線に接続された書き込み回路３０ａ、３０ｃのみを活性化状態にして、ラッチ回路Ｌ０、Ｌ２に一時的に格納している０データ(プログラムデータ)を偶数番目のビット線ＢＬ０、ＢＬ２に接続されたメモリＭ００、Ｍ０２に書き込む。その結果、図６(ｃ)に示すように、偶数番目のビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭ００、Ｍ０２のみプログラム動作が行われる。

次に、ワード線ＷＬ１に接続されたページ１へのプログラム動作を行う(ステップＳ５０４)。ここで、ワード線ＷＬ１を選択した状態で、制御信号ＴＳＯの制御により、奇数番目のビット線ＢＬ１、ＢＬ３とラッチ回路Ｌ１、Ｌ３とをそれぞれ接続し、奇数番目のビット線に接続された書き込み回路３０ｂ、３０ｄのみを活性化状態にして、ラッチ回路Ｌ１、Ｌ３に一時的に格納している０データ(プログラムデータ)を奇数番目のビット線ＢＬ１、ＢＬ３に接続されたメモリＭ１１、Ｍ１３に書き込む。その結果、図６(ｄ)に示すように、奇数番目のビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭ１１、Ｍ１３のみプログラム動作が行われる。

ページ０とページ１のプログラム動作が終了した後、図６(ｅ)に示すように、全ての書き込み回路３０ａ〜３０ｄを活性化状態にし、且つ、単一/多重選択ワード線ドライバ２１によりワード線ＷＬ０、ＷＬ１を同時選択して、所定の電圧を印加することにより、ページ０とページ１の同時ベリファイ動作を行う(ステップＳ５０５)。ここで、２本のワード線ＷＬ０、ＷＬ１を同時選択してベリファイ動作を行うので、ベリファイ対象のメモリセルが１ビット線当り２ビットとなる。例えば、ビット線ＢＬ０においては、メモリセルＭ００、Ｍ１０がベリファイ対象のメモリセルとして同時に選択される。しかし、本実施形態の書き込みデータのパターンは市松模様の物理チェッカーパターンであるため、２ビットのメモリセルが選択されても０データ(プログラムデータ)のメモリセルは１ビットのみである。従って、ワード線ＷＬ０、ＷＬ１の同時選択によるページ０とページ１の同時ベリファイ動作が可能となる。すなわち、書き込み回路３０ａはページ０のメモリセルＭ００のベリファイ動作を、書き込み回路３０ｂはページ１のメモリセルＭ１１のベリファイ動作を、書き込み回路３０ｃはページ０のメモリセルＭ０２のベリファイ動作を、書き込み回路３０ｄはページ１のメモリセルＭ１３のベリファイ動作を行う。ページ０とページ１の同時ベリファイ動作の判定は、ベリファイ判定回路４０により行う(ステップＳ５０６)。

ステップＳ５０６において、ページ０とページ１の全てのメモリセルのプログラム動作が完了していないと判定した場合は、再度ページ０とページ１のプログラム動作と同時ベリファイ動作が行われ、ステップＳ５０３〜Ｓ５０６をページ０とページ１の全てのメモリセルのプログラム動作が完了するまで繰り返し実行する。一方、ステップＳ５０６において、ページ０とページ１の全てのメモリセルのプログラム動作が完了したと判定した場合、ステップＳ５０７に進み、ページ２とページ３のプログラム動作を行う。

ページ２とページ３の書き込み動作はページ０とページ１の書き込み動作と同様である。始めに、全ての書き込み回路３０ａ〜３０ｄに０データ(プログラムデータ)を格納する(ステップＳ５０７)。次に、ワード線ＷＬ２を選択し、且つ、偶数番目の書き込み回路３０ａ、３０ｃのみを活性化状態にしてページ２のプログラム動作を行う(ステップＳ５０８)。その結果、図６(ｆ)に示すように、偶数番目のビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭ２０、Ｍ２２のみプログラム動作が行われる。続いて、ワード線ＷＬ３を選択し、且つ、奇数番目の書き込み回路３０ｂ、３０ｄのみを活性化状態にしてページ３のプログラム動作を行う(ステップＳ５０９)。その結果、図６(ｇ)に示すように、奇数番目のビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭ３１、Ｍ３３のみプログラム動作が行われる。最後に、図６(ｈ)に示すように、ワード線ＷＬ２、ＷＬ３を同時選択し、且つ、全ての書き込み回路３０ａ〜３０ｄを活性化状態にしてページ２とページ３の同時ベリファイ動作を行う(ステップＳ５１０、Ｓ５１１)。

ステップＳ５１１において、ページ２とページ３の全てのメモリセルのプログラム動作が完了していないと判定した場合は、再度ページ２とページ３のプログラム動作と同時ベリファイ動作が行われ、ステップＳ５０８〜Ｓ５１１をページ２とページ３の全てのメモリセルのプログラム動作が完了するまで繰り返し実行する。一方、ステップＳ５１１において、ページ２とページ３の全てのメモリセルのプログラム動作が完了したと判定した場合、ステップＳ５１２に進み、次のページのプログラム動作を行う。上述した動作を全てのワード線に対して行うことでメモリセルアレイに対して物理チェッカーパターンの書き込み動作を行う。

図７は本発明の第１実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の書き込み動作を説明するためのタイミングチャートである。ページ０とページ１への書き込み動作を行うために、始めに、制御信号ＬＳがＨレベルとなり、全てのラッチ回路Ｌ０〜Ｌ３へ０データ(プログラムデータ)が格納される。これにより、ラッチ回路Ｌ０〜Ｌ３のノードＮＬ０〜ＮＬ３はＨレベルに設定される。データラッチ期間中、ワード線ＷＬ０〜ＷＬ３、ソース線ＳＬ、ウェル線ＰＷは接地電圧に設定されている。また、ビット線接続回路ＴＧＥ、ＴＧＯは非活性化状態に、ビット線リセットトランジスタＲＴＥ、ＲＴＯは活性化状態になっており、ビット線は接地電圧に設定されている。

データラッチ終了後、プログラムモードに移行し、電圧発生回路１１０はプログラム動作に必要な５Ｖと−８Ｖの高電圧をそれぞれ発生する。電圧発生回路１１０の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に(時間Ｔｐｓ後)、ワード線ＷＬ０を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、偶数番目のビット線ＢＬ０、ＢＬ２に接続されたビット線リセットトランジスタＲＴＥを非活性化状態に、偶数番目のビット線ＢＬ０、ＢＬ２に接続されたビット線接続回路ＴＧＥを活性化状態にして、ラッチ回路Ｌ０、Ｌ２の出力ノードＮＬ０、ＮＬ２とビット線ＢＬ０、ＢＬ２とを接続することでプログラム動作を開始する。ここで、ラッチ回路Ｌ０、Ｌ２の出力ノードＮＬ０、ＮＬ２はＨレベルに設定されているため、ビット線ＢＬ０、ＢＬ２には正の高電圧５Ｖが印加される。これによりメモリセルＭ００、Ｍ０２に対してプログラム動作が行われる。ここで、奇数番目のビット線ＢＬ１、ＢＬ３のラッチ回路Ｌ１、Ｌ３にも０データ(プログラムデータ)が格納されているが、ビット線接続回路ＴＧＯが非活性化状態に、ビット線リセットトランジスタＲＴＯが活性化状態になっているため、ビット線ＢＬ１、ＢＬ３には接地電圧が印加され、メモリセルＭ０１、Ｍ０３へのプログラム動作は行われない。所定の時間プログラムが行われた後、ワード線ＷＬ０、ソース線ＳＬを接地電圧に、ビット線接続回路ＴＧＥを非活性化状態に、ビット線リセットトランジスタＲＴＥを活性化状態にしてビット線ＢＬ０、ＢＬ２を接地電圧に設定することでページ０のプログラム動作を終了する。

次に、電圧発生回路１１０を継続動作させて、高電圧ＶＰＰ、ＶＮＮの出力を維持した状態で、ページ１のプログラム動作を行う。このように、電圧発生回路１１０を継続動作させて、高電圧ＶＰＰ、ＶＮＮの出力を維持した状態で、ページ１のプログラム動作を行うため、電圧発生回路の出力安定待ち時間(時間Ｔｐｓ)を待つことなくページ１のプログラム動作を行うことができ、書き込み動作の高速化を実現することができる。

ページ１のワード線ＷＬ１を−８Ｖに、ソース線ＳＬを高インピーダンス状態に、奇数番目のビット線ＢＬ１、ＢＬ３に接続されたビット線リセットトランジスタＲＴＯを非活性化状態に、奇数番目のビット線ＢＬ１、ＢＬ３に接続されたビット線接続回路ＴＧＯを活性化状態にして、ラッチ回路Ｌ１、Ｌ３の出力ノードＮＬ１、ＮＬ３とビット線ＢＬ１、ＢＬ３を接続することでプログラム動作を開始する。ここで、ラッチ回路Ｌ１、Ｌ３の出力ノードＮＬ１、ＮＬ３はＨレベルに設定されているため、ビット線ＢＬ１、ＢＬ３には正の高電圧５Ｖが印加される。これによりメモリセルＭ１１、Ｍ１３に対してプログラム動作が行われる。ここで、偶数番目のビット線ＢＬ０、ＢＬ２のラッチ回路Ｌ０、Ｌ２にも０データ(プログラムデータ)が格納されているが、ビット線接続回路ＴＧＥが非活性化状態に、ビット線リセットトランジスタＲＴＥが活性化状態になっているため、ビット線ＢＬ０、ＢＬ２には接地電圧が印加され、メモリセルＭ１０、Ｍ１２へのプログラム動作は行われない。所定の時間プログラムが行われた後、ワード線ＷＬ１、ソース線ＳＬを接地電圧に、ビット線接続回路ＴＧＯを非活性化状態に、ビット線リセットトランジスタＲＴＯを活性化状態にしてビット線ＢＬ１、ＢＬ３を接地電圧に設定することでページ１のプログラム動作を終了する。

次に、ページ０とページ１の同時ベリファイ動作を行う。ベリファイモードに移行し、電圧発生回路１１０は電源電圧ＶＤＤ、接地電圧ＶＳＳの電圧をそれぞれ発生する。電圧発生回路１１０の出力電圧ＶＰＰ、ＶＮＮが所定の電圧に達した後に、全てのビット線リセットトランジスタＲＴＥ、ＲＴＯを非活性化状態にし、全てのビット線接続回路ＴＧＥ、ＴＧＯを活性化状態にして、プログラムデータ(ラッチ回路Ｌ０〜Ｌ３のノードＮＬ０〜ＮＬ３がＨレベル)であるビット線のみを電源電圧ＶＤＤにプリチャージする。ビット線のプリチャージが終了後、全てのビット線接続回路ＴＧＥ、ＴＧＯを非活性化状態にしてラッチ回路Ｌ０〜Ｌ３とビット線ＢＬ０〜ＢＬ３を切り離し、ワード線ＷＬ０とＷＬ１を同時選択して１Ｖの電圧を印加する。メモリセルのしきい値電圧が１Ｖ以下であればメモリセルを通じてビット線のディスチャージが行われ、ビット線は接地電圧に設定される。メモリセルのしきい値電圧が１Ｖ以上であればメモリセルを通じたディスチャージは行われないため、ビット線の電位は電源電圧ＶＤＤを維持する。所定の時間経過後、制御信号ＶＲをＨレベルに、制御信号ＮＶＲをＬレベルに設定してベリファイ動作を開始する。これによりＰチャネル型トランジスタＰ１が活性化状態となり、Ｐチャネル型トランジスタＰ０によるビット線電位検知動作が行われる。

メモリセルのしきい値電圧が１Ｖ以下のとき、ビット線は接地電圧にディスチャージされているため、Ｐチャネル型トランジスタＰ０がオン状態となり、ラッチ回路Ｌ０〜Ｌ３のノードＮＬ０〜ＮＬ３はＬレベル、すなわち、１データ(イレーズデータ)に書き換えられる。これにより、以後のプログラム動作は行われない。また、メモリセルのしきい値電圧が１Ｖ以上であれば、ビット線は電源電圧ＶＤＤを維持しているので、Ｐチャネル型トランジスタＰ０はオフ状態となり、ラッチ回路Ｌ０〜Ｌ３のノードＮ０〜ＮＬ３はベリファイ動作前の値を保持する。これにより、以後の書き込み動作においては、書き込み動作が完了していないメモリセルのみプログラム動作が行われる。

ここで、メモリセルＭ００、Ｍ０２のしきい値電圧が１Ｖ以下で書き込み動作が完了しており、メモリセルＭ１１、Ｍ１３のしきい値電圧が１Ｖ以上で書き込み動作が完了していないとすると、偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃのラッチ回路Ｌ０、Ｌ２は１データ(イレーズデータ)に書き換えられている。すなわち、ノードＮＬ０、ＮＬ２はＬレベルに設定されている。一方、奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄのラッチ回路Ｌ１、Ｌ３は０データ(プログラムデータ)を保持している。すなわち、ノードＮＬ１、ＮＬ３はＨレベルに設定されている。これにより、偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃのＮチャネル型トランジスタＮ１がオフ状態、奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄのＮチャネル型トランジスタＮ１がオン状態となり、ベリファイ判定回路４０はＬレベルのＰＡＳＳ信号を出力する。これにより書き込み動作が完了していないことを検知することができる。所定の時間経過後、ワード線ＷＬ０とＷＬ１を接地電圧に、制御信号ＶＲをＬレベルに、制御信号ＮＶＲをＨレベルに、全てのビット線リセットトランジスタＲＴＥ、ＲＴＯを活性化状態にしてビット線ＢＬ０〜ＢＬ３を接地電圧に設定することでページ０とページ１の同時ベリファイ動作を終了する。

ページ１の書き込み動作が終了していないので、再びページ０とページ１の書き込み動作を行う。ここで、前の書き込み動作でページ０のプログラムは完了しているので、すなわち、前のベリファイ動作でページ０に該当する偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃのラッチ回路Ｌ０、Ｌ２は１データ(イレーズデータ)に書き換えられているので、ここで行われるページ０のメモリセルへのプログラム動作は実際には行われない。ページ０のプログラム動作とページ１のプログラム動作を行った後、ページ０とページ１の同時ベリファイ動作を行う。ここで、２回目のプログラム動作で、メモリセルＭ００、Ｍ０２とメモリセルＭ１１、Ｍ１３のしきい値電圧が１Ｖ以下となり、書き込み動作が完了したとすると、２回目の同時ベリファイ動作終了後には全ての書き込み回路３０ａ〜３０ｄのラッチ回路Ｌ０〜Ｌ３は１データ(イレーズデータ)に書き換えられている。すなわち、ノードＮＬ０〜ＮＬ３はＬレベルに設定されている。全てのＮチャネル型トランジスタＮ１がオフ状態となり、ＨレベルのＰＡＳＳ信号が出力される。これにより、ページ０とページ１の書き込み動作が完了したことを検知することができる。ページ０とページ１の書き込み動作終了後、引き続きページ２とページ３への書き込み動作を行う。

以上説明した第１実施形態では、隣接ワード線に繋がる２つのページのプログラム動作と同時ベリファイ動作により書き込み動作を行う場合を説明したが、実際の検査工程では、互いに隣接していないワード線に繋がる２つのページのプログラム動作と同時ベリファイ動作により書き込み動作を行うのが有効である。なぜなら、検査工程で行う物理チェッカーパターン書き込みの目的の１つはワード線間のショートを検出することであるが、前述した書き込み動作では隣接ワード線ＷＬ０とＷＬ１を同時選択して同時ベリファイ動作を行うため、このとき、ワード線ＷＬ０とＷＬ１が各々選択されているのか、または、ワード線間のショートにより選択されているのか区別することができない。従って、検査工程の目的であるワード線間のショートを検出することができない。互いに隣接していないワード線を選択することで、ワード線間の干渉を避けることができ、上記問題が解決される。これにより、検査工程でも問題なく使用することが可能となり、データ書き込み動作を高速化することができ、検査時間を短縮することが可能となる。

以上のように、本発明の第１実施形態の不揮発性半導体記憶装置によれば、偶数番目のビット線に接続された第１グループの書き込み回路と、奇数番目のビット線に接続された第２グループの書き込み回路の少なくとも一方を活性化状態又は非活性化状態に設定することができる構成で、物理チェッカーパターンの書き込み動作は、全ての書き込み回路へプログラムデータ(０データ)のデータラッチを行い、その後、第１のワード線を選択し、且つ偶数番目の書き込み回路のみを活性化状態に設定して第１のページの書き込み動作を行い、その後、第２のワード線を選択し、且つ奇数番目の書き込み回路のみを活性化状態に設定して第２のページの書き込み動作を行い、その後、第１と第２のワード線を同時選択し、且つ全ての書き込み回路を活性化状態に設定して第１と第２のページの同時ベリファイ動作を行うことによりデータ書き込みを行うことができる。従って、１回のデータラッチ動作で第１と第２のページの２ページ分のデータラッチ動作を行うことができ、データラッチ回数を削減することができる。また、１回のベリファイ動作で第１と第２のページの同時ベリファイ動作を行うことができ、ベリファイ回数を削減することができる。これにより、データ書き込み動作を高速化することができる。

さらに、プログラム動作、同時ベリファイ動作を行う第１のワード線と第２のワード線が互いに隣接したワード線ではないようにすることで、互いに隣接していない２本のワード線を選択して同時ベリファイ動作を行い、検査工程で行う物理チェッカーパターン書き込みの目的であるワード線間のショートを検出することが可能となり、検査工程でも問題なく使用することが可能となる。これにより、データ書き込み動作を高速化することができ、検査時間を短縮することが可能となる。

さらに、プログラム動作に必要な電圧を発生する電圧発生回路を継続動作させて、書き込み動作に必要な電圧を継続して発生させた状態で、第１のページの書き込み動作と第２のページの書き込み動作を行うので、第２のページの書き込み動作開始時には電圧発生回路が所定の電圧を出力して安定するまでの電圧出力安定待ち時間を待つことなく書き込み動作を行うことが可能となる。これにより、データ書き込み動作を高速化することができる。

（第２実施形態）
本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図８から図１１を参照して詳細に説明する。第２実施形態は、第１実施形態で示した物理チェッカーパターンの書き込み動作を改良したものであり、２つのページのプログラム動作と同時ベリファイ動作の書き込み動作において、一方のページの書き込み動作が完了し、他方のページの書き込み動作が完了していない場合、書き込み動作が完了していないページと新たなページの書き込み動作を行い、データ書き込み動作の高速化をさらに図るものである。

図８は、本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図８において、前述した第１実施形態で示した図４と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

図８と第１実施形態で示した図４との相違点は、ラッチデータ設定回路及びベリファイ判定回路の構成が異なる。ラッチデータ設定トランジスタＮＥ０、ＮＯ０はラッチ回路Ｌ０〜Ｌ３に格納するデータを一括設定する回路であり、このトランジスタが活性化状態になることで、ラッチ回路Ｌ０〜Ｌ３のラッチノードＮＬ０〜ＮＬ３がＨレベルに設定される。すなわち、０データ(プログラムデータ)を一括設定することができる。偶数番目のビット線ＢＬ０、ＢＬ２に接続されたラッチ回路Ｌ０、Ｌ２のラッチデータを一括設定するラッチデータ設定トランジスタＮＥ０は制御信号ＬＳＥにより制御され、奇数番目のビット線ＢＬ１、ＢＬ３に接続されたラッチ回路Ｌ１、Ｌ３のラッチデータを一括設定するラッチデータ設定トランジスタＮＯ０は制御信号ＬＳＯにより制御される。このように、制御信号ＬＳＥ、ＬＳＯにより偶数番目の書き込み回路３０ａ、３０ｃと奇数番目の書き込み回路３０ｂ、３０ｄにおいて、個々にラッチ回路に０データ(プログラムデータ)を一括設定することができる。

Ｎチャネル型トランジスタＮＥ１、ＮＯ１は、ベリファイ判定回路４１と共に使用され、ラッチ回路Ｌ０〜Ｌ３に格納されたデータを検知して、全てのメモリセルのしきい値電圧が所定の値に達したことを検知する。

ベリファイ判定回路４１は、ベリファイ動作において、全てのメモリセルの書き込み動作が完了したことを検知する回路であり、制御信号ＮＶＲにより制御される。偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃのＮチャネル型トランジスタＮＥ１とベリファイ判定回路４１のＰチャネル型トランジスタＰＥ２はワイヤードＯＲ接続の構成となっており、ベリファイ動作時はＮＶＲ信号がＬレベルとなり、ラッチ回路Ｌ０、Ｌ２の中に１ビットでも０データ(プログラムデータ)が格納されていると、すなわち、ラッチ回路のノードＮＬ０、ＮＬ２のいずれかがＨレベルに設定されていると、いずれかのＮチャネル型トランジスタＮＥ１がオン状態になり、ＬレベルのＰＡＳＳＥ信号が出力される。ベリファイ動作により、ラッチ回路Ｌ０、Ｌ２のデータが全て１データ(イレーズデータ)に書き換えられた場合は、すなわち、ラッチ回路のノードＮＬ０、ＮＬ２が全てＬレベルに設定されていると、全てのＮチャネル型トランジスタＮＥ１がオフ状態になり、ＨレベルのＰＡＳＳＥ信号が出力される。ＨレベルのＰＡＳＳＥ信号を検知することで、偶数番目のビット線ＢＬ０、ＢＬ２の書き込み動作の完了を検知することができる。

同様に、奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄのＮチャネル型トランジスタＮＯ１とベリファイ判定回路４１のＰチャネル型トランジスタＰＯ２はワイヤードＯＲ接続の構成となっており、ベリファイ動作時はＮＶＲ信号がＬレベルとなり、ラッチ回路Ｌ１、Ｌ３の中に１ビットでも０データ(プログラムデータ)が格納されていると、すなわち、ラッチ回路のノードＮＬ１、ＮＬ３のいずれかがＨレベルに設定されていると、いずれかのＮチャネル型トランジスタＮＯ１がオン状態になり、ＬレベルのＰＡＳＳＯ信号が出力される。ベリファイ動作により、ラッチ回路Ｌ１、Ｌ３のデータが全て１データ(イレーズデータ)に書き換えられた場合は、すなわち、ラッチ回路のノードＮＬ１、ＮＬ３が全てＬレベルに設定されていると、全てのＮチャネル型トランジスタＮＯ１がオフ状態になり、ＨレベルのＰＡＳＳＯ信号が出力される。ＨレベルのＰＡＳＳＯ信号を検知することで、奇数番目のビット線ＢＬ１、ＢＬ３の書き込み動作の完了を検知することができる。このように、偶数番目のビット線ＢＬ０、ＢＬ２と奇数番目のビット線ＢＬ１、ＢＬ３の書き込み動作の完了を各々検知することができる。

以上のように構成された不揮発性半導体記憶装置について、以下、物理チェッカーパターンの書き込み動作について説明する。

図９は本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の物理チェッカーパターンの書き込み動作を説明するためのフローチャート、図１０は本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の物理チェッカーパターンの書き込み動作時のメモリセルデータの遷移、及びプログラム動作、ベリファイ動作対象のメモリセルを示す図である。図１０では、ワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３に接続されたメモリセルＭ００〜Ｍ３３についてのみ図示している。図１０(ａ)に示すように、書き込み動作を行う前のメモリセルアレイのデータは、全て１データ(イレーズデータ)である。ここで、物理チェッカーパターンの書き込みデータは図１０(ｂ)に示すような市松模様のパターンである。

図９において、プログラム開始からページ０とページ１のプログラム動作、及び同時ベリファイ動作までの手順、すなわち、ステップＳ９０１〜Ｓ９０５の動作は、第１実施形態で示した図５のステップＳ５０１〜Ｓ５０５と同じであるので説明を省略する。また、図１０(ｃ)〜(ｅ)に示すメモリセルデータの遷移も図６(ｃ)〜 (ｅ)に示した遷移と同じである。

図９において、ページ０とページ１のプログラム動作を行った後、ページ０とページ１の同時ベリファイ動作を行い、メモリセルのプログラム動作が完了したか否かを判断する(ステップＳ９０６)。ステップＳ９０６において、ページ０とページ１のプログラム動作が完了していないと判定した場合、再度ページ０とページ１のプログラム動作と同時ベリファイ動作が行われる(ステップＳ９０３〜Ｓ９０６)。ステップＳ９０６において、ページ０のプログラム動作が完了し、ページ１のプログラム動作が完了していないと判定した場合、プログラム動作が完了していないページ１と新たなページ２の書き込み動作を行う(ステップＳ９０７)。同様に、ステップＳ９０６において、ページ１のプログラム動作が完了し、ページ０のプログラム動作が完了していないと判定した場合、プログラム動作が完了していないページ０と新たなページ２の書き込み動作を行う(ステップＳ９０８)。また、ステップＳ９０６において、ページ０とページ１のプログラム動作が完了したと判定した場合、新たなページ２とページ３の書き込み動作を行う(ステップＳ９０９)。

以下では、ページ０のプログラム動作が完了し、ページ１のプログラム動作が完了していない場合(ステップＳ９０７のページ１とページ２の書き込み動作)を説明する。新たなページ２の書き込み動作を行うために、ページ０の書き込み動作が完了した偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃに０データ(プログラムデータ)をデータラッチする。このとき、奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄにはプログラム動作が完了していないページ１の書き込みデータが格納されているので、そのままの状態にしておく。データラッチ動作終了後、ワード線ＷＬ１を選択し、且つ、奇数番目の書き込み回路３０ｂ、３０ｄのみを活性化状態にしてページ１の書き込み動作を行う。その結果、図１０(ｆ)に示すように、奇数番目のビット線ＢＬ１、ＢＬ３に接続されたメモリセルＭ１１、Ｍ１３のみプログラム動作が行われる。

次に、ワード線ＷＬ２を選択し、且つ、偶数番目の書き込み回路回路３０ａ、３０ｃのみを活性化状態にしてページ２の書き込み動作を行う。その結果、図１０(ｇ)に示すように、偶数番目のビット線ＢＬ０、ＢＬ２に接続されたメモリセルＭ２０、Ｍ２２のみプログラム動作が行われる。続いて、ワード線ＷＬ１とＷＬ２を同時選択し、且つ、全ての書き込み回路３０ａ〜３０ｄを活性化状態にしてページ１とページ２の同時ベリファイ動作を行う。その結果、図１０(ｈ)に示すように、ページ１のメモリセルの書き込み動作が完了し、ページ２のメモリセルの書き込み動作が完了していないとする。引き続き行われる書き込み動作は書き込み動作が完了していないページ２と新たなページ３に対して行われる。

ページ２とページ３の書き込み動作は上述したページ１とページ２の書き込み動作と同じである。新たなページ３の書き込み動作を行うために、ページ１の書き込み動作が完了した奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄに０データ(プログラムデータ)をデータラッチする。このとき、偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃにはプログラム動作が完了していないページ２の書き込みデータが格納されているので、そのままの状態にしておく。

データラッチ動作終了後、図１０(ｉ)に示すように、ワード線ＷＬ２を選択し、且つ、偶数番目の書き込み回路３０ａ、３０ｃのみを活性化状態にしてページ２の書き込み動作を行う。次に、図１０(ｊ)に示すように、ワード線ＷＬ３を選択し、且つ、奇数番目の書き込み回路３０ｂ、３０ｄのみを活性化状態にしてページ３の書き込み動作を行う。次に、図１０(ｋ)に示すように、ワード線ＷＬ２とＷＬ３を同時選択し、且つ、全ての書き込み回路３０ａ〜３０ｄを活性化状態にしてページ２とページ３の同時ベリファイ動作を行う。上述した動作を全てのワード線に対して行うことでメモリセルアレイに対して物理チェッカーパターンの書き込み動作を行う。

図１１は、本発明の第２実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の物理チェッカーパターンの書き込み動作を説明するためのタイミングチャートである。以下、第１の実施形態で示した図７を参照して第１実施形態の物理チェッカーパターンの書き込み動作との相違点について説明する。ページ０とページ１のプログラム動作までは、第１実施形態と第２実施形態では同じである。ここで、ページ０のメモリセルＭ００、Ｍ０２のしきい値電圧が１Ｖ以下で書き込み動作が完了しており、ページ１のメモリセルＭ１１、Ｍ１３のしきい値電圧が１Ｖ以上で書き込み動作が完了していないとする。このとき、ページ０とページ１の同時ベリファイ動作終了時には、偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃのラッチ回路Ｌ０、Ｌ２は１データ(イレーズデータ)に書き換えられている。すなわち、ノードＮＬ０、ＮＬ２はＬレベルに設定されている。一方、奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄのラッチ回路Ｌ１、Ｌ３は０データ(プログラムデータ)を保持している。すなわち、ノードＮＬ１、ＮＬ３はＨレベルに設定されている。これにより、偶数番目の書き込み回路３０ａ、３０ｃの全てのＮチャネル型トランジスタＮＥ１がオフ状態となり、ＨレベルのＰＡＳＳＥ信号が出力される。これにより、偶数番目のビット線ＢＬ０、ＢＬ２に接続された書き込み回路３０ａ、３０ｃの書き込み動作、すわなち、ページ０の書き込み動作が完了したことを検知することができる。一方、奇数番目の書き込み回路３０ｂ、３０ｄの全てのＮチャネル型トランジスタＮＯ１はオン状態となり、ＬレベルのＰＡＳＳＯ信号が出力される。これにより、奇数番目のビット線ＢＬ１、ＢＬ３に接続された書き込み回路３０ｂ、３０ｄの書き込み動作、すわなち、ページ１の書き込み動作が完了していないことを検知することができる。

ページ０とページ１の同時ベリファイ動作終了後、書き込み動作が完了していないページ１と新たなページ２の書き込み動作が行われる。書き込み動作が完了した偶数番目の書き込み回路３０ａ、３０ｃのラッチ回路Ｌ０、Ｌ２に０データ(プログラムデータ)を格納するために、制御信号ＬＳＥがＨレベルとなる。これにより、ラッチ回路Ｌ０、Ｌ２のノードＮＬ０、ＮＬ２はＨレベルに設定される。データラッチ終了後、ページ１とページ２の書き込み動作が行われるが、これは前述したページ０とページ１の書き込み動作と同様であるので説明を省略する。

ページ１とページ２の同時ベリファイ動作において、ＬレベルのＰＡＳＳＥ信号、ＨレベルのＰＡＳＳＯ信号が出力されたとすると、すなわち、ページ２の書き込み回路である偶数番目の書き込み回路３０ａ、３０ｃの書き込み動作は完了しておらず、ページ１の書き込み回路である奇数番目の書き込み回路３０ｂ、３０ｄの書き込み動作が完了している場合は、書き込み動作が完了していないページ２と新たなページ３の書き込み動作が行われる。書き込み動作が完了した奇数番目の書き込み回路３０ｂ、３０ｄのラッチ回路Ｌ１、Ｌ３に０データ(プログラムデータ)を格納するために、制御信号ＬＳＯがＨレベルとなる。これにより、ラッチ回路Ｌ１、Ｌ３のノードＮＬ１、ＮＬ３はＨレベルに設定される。以後、ページ２とページ３の書き込み動作が行われる。

第２実施形態でも、第１実施形態と同様に隣接ワード線に繋がる２つのページのプログラム動作と同時ベリファイ動作により書き込み動作を行う場合を説明したが、実際の検査工程では、互いに隣接していないワード線に繋がる２つのページのプログラム動作と同時ベリファイ動作により書き込み動作を行うのが有効である。

以上のように、本発明の第２実施形態の不揮発性半導体記憶装置によれば、偶数番目のビット線に接続された第１グループの書き込み回路又は奇数番目のビット線に接続された第２グループの書き込み回路のいずれかの書き込み動作が完了した場合は、書き込み動作が完了したグループの書き込み回路へ新たなページの書き込みデータの設定を行うことで、いずれかのページの書き込み動作が完了した場合は、書き込み動作が完了していないページの書き込み動作を待つことなく、次ページの書き込み動作を行うことができ、書き込み動作の並列度を上げることができ、さらに書き込み動作を高速化することができる。具体的には、偶数番目のビット線に接続された書き込み回路の書き込み動作が完了したことを検知する第１検知手段と、奇数番目のビット線に接続された書き込み回路の書き込み動作が完了したことを検知する第２検知手段とを備えることで、偶数番目のビット線に接続された書き込み回路、あるいは奇数番目のビット線に接続された書き込み回路のいずれかの書き込み動作が完了したことを検知することができ、書き込み動作を高速化することができる。

さらに、偶数番目のビット線に接続された書き込み回路へ書き込みデータを一括設定するラッチデータ設定手段と、奇数番目のビット線に接続された書き込み回路へ書き込みデータを一括設定するラッチデータ設定手段と、これらラッチデータ設定手段の少なくとも一方を活性化状態又は非活性化状態に設定できる構成にすることで、第１のページと第２のページの書き込みデータを個別又は同時に一括設定することができ、データラッチ動作を高速化することができる。さらに、第１のページ又は第２のページのいずれかの書き込み動作が終了した場合は、書き込み動作が終了したページの書き込み回路に対してのみ、次ページの書き込みデータの設定を行うことができるため、書き込み動作が完了していないページの書き込み動作を待つことなく次ページの書き込み動作を行うことができ、さらに書き込み動作を高速化することができる。

（第３実施形態）
本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)について図１２から図１４を参照して詳細に説明する。

図１２は、本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)のメモリセルアレイ及び書き込み回路の構成を示す図である。図１２において、前述した第２実施形態で示した図８と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。図１２と第２実施形態で示した図８との相違点は、メモリセルアレイ１０の代わりに、構成が異なるメモリセルアレイ１１が配置され、また、メモリセルアレイ１１と書き込み回路３０ａ〜３０ｄとの間にセレクトゲート２５及び単一／多重選択セレクトゲートドライバ２６が設けられている点が異なる。

メモリセルアレイ１１は、ＮＯＲ型のフラッシュメモリアレイであり、サブビット線ＳＢＬ０〜ＳＢＬ１５とワード線ＷＬ０〜ＷＬ３の交点にメモリセルＭ００〜Ｍ３１５が配置されている。サブビット線ＳＢＬ０〜ＳＢＬ１５は、セレクトゲート２５を介してメインビット線ＭＢＬ０〜ＭＢＬ３に接続されている。サブビット線ＳＢＬ０〜ＳＢＬ３はセレクトゲート２５のトランジスタＳＧ０〜ＳＧ３を介して共通のメインビット線ＭＢＬ０に接続されている。同様に、サブビット線ＳＢＬ４〜ＳＢＬ７はセレクトゲート２５のトランジスタＳＧ０〜ＳＧ３を介して共通のメインビット線ＭＢＬ１に接続されており、サブビット線ＳＢＬ８〜ＳＢＬ１１はセレクトゲート２５のトランジスタＳＧ０〜ＳＧ３を介して共通のメインビット線ＭＢＬ２に接続されており、サブビット線ＳＢＬ１２〜ＳＢＬ１５はセレクトゲート２５のトランジスタＳＧ０〜ＳＧ３を介して共通のメインビット線ＭＢＬ３に接続されている。単一／多重選択セレクトゲートドライバ２６は、制御信号ＳＳ０〜ＳＳ３を駆動して所定のセレクトゲートを選択し、特定のサブビット線とメインビット線を接続する。

メインビット線ＭＢＬ０〜ＭＢＬ３にはそれぞれ書き込み回路３０ａ〜３０ｄが接続されている。書き込み回路３０ａ〜３０ｄは複数のサブビット線毎に配置されている。すなわち、書き込み回路３０ａはサブビット線ＳＢＬ０〜ＳＢＬ３に対して１つ配置され、書き込み回路３０ｂはサブビット線ＳＢＬ４〜ＳＢＬ７に対して１つ配置され、書き込み回路３０ｃはサブビット線ＳＢＬ８〜ＳＢＬ１１に対して１つ配置され、書き込み回路３０ｄはサブビット線ＳＢＬ１２〜ＳＢＬ１５に対して１つ配置される。このように複数のビット線毎に１つの書き込み回路が配置される構成の場合、１本のワード線に接続されるメモリセルは複数のページから構成される。例えば、ワード線ＷＬ０に接続されるメモリセルは、セレクトゲート２５のトランジスタＳＧ０を選択することで選ばれるページ０のメモリセルＭ００、Ｍ０４、Ｍ０８、Ｍ０１２、セレクトゲート２５のトランジスタＳＧ１を選択することで選ばれるページ１のメモリセルＭ０１、Ｍ０５、Ｍ０９、Ｍ０１３、セレクトゲート２５のトランジスタＳＧ２を選択することで選ばれるページ２のメモリセルＭ０２、Ｍ０６、Ｍ０１０、Ｍ０１４、セレクトゲート２５のトランジスタＳＧ３を選択することで選ばれるページ３のメモリセルＭ０３、Ｍ０７、Ｍ１１、Ｍ０１５の４つのページから構成される。

以上のように構成された不揮発性半導体記憶装置について、以下、論理チェッカーパターンの書き込み動作について説明する。ここで、論理チェッカーパターンとは読み出しデータの論理値が隣接ビット毎に反転しており、且つ読み出しサイクル毎に同一ビットが反転するパターン、例えば、読み出しデータが５５ｈ→ＡＡｈ→５５ｈ→ＡＡｈとなるパターンのことをいう。

図１３は、本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の論理チェッカーパターンの書き込み動作を説明するためのフローチャート、図１４は本発明の第３実施形態に係るフラッシュメモリ(不揮発性半導体記憶装置)の論理チェッカーパターンの書き込み動作時のメモリセルデータの遷移、及びプログラム動作、ベリファイ動作対象のメモリセルを示す図である。図１４では、ワード線ＷＬ０〜ＷＬ３、サブビット線ＳＢＬ０〜ＳＢＬ１５に接続されたメモリセルＭ００〜Ｍ３１５についてのみ図示している。図１４(ａ)に示すように、書き込み動作を行う前のメモリセルアレイのデータは、全て１データ(イレーズデータ)である。ここで、論理チェッカーパターンの書き込みデータは図１４(ｂ)に示すようなパターンである。このような書き込みパターンにより読み出しデータの論理値が隣接ビット毎に反転しており、且つ読み出しサイクル毎に同一ビットが反転する。

書き込み動作が開始されると(ステップＳ１３０１)、メインビット線毎に配置される書き込み回路３０ａ〜３０ｄにデータラッチ動作を行う(ステップＳ１３０２)。第２実施形態と同様、全ての書き込み回路３０ａ〜３０ｄに０データ(プログラムデータ)を格納する。データラッチ動作終了後、ワード線ＷＬ０とセレクトゲート２５のトランジスタＳＧ０を選択して、ワード線ＷＬ０に接続され、セレクトゲート２５のトランジスタＳＧ０により選択されるページ０のプログラム動作を行う(ステップＳ１３０３)。ここで、第２実施形態と同様、偶数番目のメインビット線ＭＢＬ０、ＭＢＬ２に接続された書き込み回路３０ａ、３０ｃのみを活性化状態にして書き込み動作を行う。これにより、図１４(ｃ)に示すように偶数番目のメインビット線ＭＢＬ０、ＭＢＬ２に接続されたメモリセルＭ０１とＭ０８のみプログラム動作が行われる。

次に、ワード線ＷＬ０に接続され、セレクトゲート２５のトランジスタＳＧ１により選択されるページ１のプログラム動作を行う(ステップＳ１３０４)。ここで、第２実施形態と同様、奇数番目のメインビット線ＭＢＬ１、ＭＢＬ３に接続された書き込み回路３０ｂ、３０ｄのみを活性化状態にして書き込み動作を行う。これにより、図１４(ｄ)に示すように奇数番目のメインビット線ＭＢＬ１、ＭＢＬ３に接続されたメモリセルＭ０５とＭ０１３のみプログラム動作が行われる。

ページ０とページ１のプログラム動作終了後、図１４(ｅ)に示すように、全ての書き込み回路３０ａ〜３０ｄを活性化状態にし、且つ、セレクトゲート２５のトランジスタＳＧ０、ＳＧ１を同時選択することにより、ページ０とページ１の同時ベリファイ動作を行う(ステップＳ１３０５)。ここで、２つのセレクトゲートトランジスタＳＧ０、ＳＧ１を同時選択してベリファイ動作を行うので、ベリファイ対象のメモリセルが１メインビット線当り２ビットとなる。例えば、メインビット線ＭＢＬ０においては、メモリセルＭ００、Ｍ０１がベリファイ対象のメモリセルとして同時に選択される。しかし、書き込みデータが論理チェッカーパターンであるため、２ビットのメモリセルが選択されても０データ(プログラムデータ)のメモリセルは１ビットのみである。従って、セレクトゲートトランジスタＳＧ０、ＳＧ１の同時選択によるページ０とページ１の同時ベリファイ動作が可能となる。すなわち、書き込み回路３０ａはページ０のメモリセルＭ００のベリファイ動作を、書き込み回路３０ｂはページ１のメモリセルＭ０５のベリファイ動作を、書き込み回路３０ｃはページ０のメモリセルＭ０８のベリファイ動作を、書き込み回路３０ｄはページ１のメモリセルＭ０１３のベリファイ動作を行う。ページ０とページ１の同時ベリファイ動作の判定は、ベリファイ判定回路４１により行う(ステップＳ１３０６)。

ステップＳ１３０６において、ページ０とページ１のプログラム動作が完了していないと判定した場合、再度ページ０とページ１のプログラム動作と同時ベリファイ動作が行われる(ステップＳ１３０３〜Ｓ１３０６)。ステップＳ１３０６において、ページ０のプログラム動作が完了し、ページ１のプログラム動作が完了していないと判定した場合、プログラム動作が完了していないページ１と新たなページ２の書き込み動作を行う(ステップＳ１３０７)。同様に、ステップＳ１３０６において、ページ１のプログラム動作が完了し、ページ０のプログラム動作が完了していないと判定した場合、プログラム動作が完了していないページ０と新たなページ２の書き込み動作を行う(ステップＳ１３０８)。また、ステップＳ１３０６において、ページ０とページ１のプログラム動作が完了したと判定した場合、新たなページ２とページ３の書き込み動作を行う(ステップＳ１３０９)。これらの動作を繰り返すことにより、全てのメモリセルに対して論理チェッカーパターンの書き込み動作を行う。

以上のように、本発明の第３実施形態の不揮発性半導体記憶装置によれば、偶数番目のメインビット線に接続された第１グループの書き込み回路と、奇数番目のメインビット線に接続された第２グループの書き込み回路の少なくとも一方を活性化状態又は非活性化状態に設定することができる構成で、論理チェッカーパターンの書き込み動作は、全ての書き込み回路へ書き込みデータ(０データ)のデータラッチを行い、その後、第１のセレクトゲートを選択し、且つ偶数番目の書き込み回路のみを活性化状態に設定して第１のページの書き込み動作を行い、その後、第２のセレクトゲートを選択し、且つ奇数番目の書き込み回路のみを活性化状態に設定して第２のページの書き込み動作を行い、その後、第１と第２のセレクトゲートを同時選択し、且つ全ての書き込み回路を活性化状態に設定して第１と第２のページの同時ベリファイ動作を行うことによりデータ書き込みを行うことができる。従って、１回のデータラッチ動作で第１と第２のページの２ページ分のデータラッチ動作を行うことができ、データラッチ回数を削減することができる。また、１回のベリファイ動作で第１と第２のページの同時ベリファイ動作を行うことができ、ベリファイ回数を削減することができる。これにより、データ書き込み動作を高速化することができる。

さらに、第３実施形態でも、プログラム動作、同時ベリファイ動作を行う第１のサブビット線と第２のサブビット線が互いに隣接したサブビット線ではないようにすることで、互いに隣接していない２本のサブビット線を選択して同時ベリファイ動作を行い、検査工程で行う論理チェッカーパターン書き込みの目的であるサブビット線間のショートを検出することが可能となり、検査工程でも問題なく使用することが可能となる。これにより、データ書き込み動作を高速化することができ、検査時間を短縮することが可能となる。

さらに、第３実施形態でも、偶数番目のメインビット線に接続された第１グループの書き込み回路又は奇数番目のメインビット線に接続された第２グループの書き込み回路のいずれかの書き込み動作が完了した場合は、書き込み動作が完了したグループの書き込み回路へ新たなページの書き込みデータの設定を行うことで、いずれかのページの書き込み動作が完了した場合は、書き込み動作が完了していないページの書き込み動作を待つことなく、次ページの書き込み動作を行うことができ、書き込み動作の並列度を上げることができ、さらに書き込み動作を高速化することができる。

本発明は上述した実施形態に何ら限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様で実施し得るものである。例えば、不揮発性半導体記憶装置のメモリセルアレイはＮＯＲ型を例に説明してきたが、本発明はメモリセルアレイがＮＡＮＤ型、ＡＮＤ型等の場合にも適用できる。また、不揮発性半導体記憶装置の書き込み回路は図４、図８、図１２に示す構成の書き込み回路を例に説明してたが、同様の機能(データラッチ動作、プログラム動作、ベリファイ動作)を行うその他の構成の書き込み回路に対しても適用できる。

本発明の不揮発性半導体記憶装置及びその書き込み方法は、複数ページのデータラッチ動作を１度に行うことができ、さらに、ベリファイ動作においては、複数のワード線又はセレクトゲートを選択し、且つ全ての書き込み回路を活性化状態に設定して行うことで、複数ページの同時ベリファイ動作が可能となり、データラッチ回数及びベリファイ回数を削減することができるという効果を有し、物理チェッカーパターン、論理チェッカーパターン等の高速書き込みが可能な不揮発性半導体記憶装置及びその書き込み方法等として有用である。

本発明の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。 本発明の実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を示す図である。 本発明の実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルのしきい値電圧分布を示す図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ、及び書き込み回路の構成を示す図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作を説明するためのフローチャートである。 本発明の第１実施形態に係る不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作時のメモリセルデータの遷移、及びプログラム動作、ベリファイ動作対象のメモリセルを示す図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ、及び書き込み回路の構成を示す図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作を説明するためのフローチャートである。 本発明の第２実施形態に係る不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作時のメモリセルデータの遷移、及びプログラム動作、ベリファイ動作対象のメモリセルを示す図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作を説明するためのタイミングチャートである。 本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ、及び書き込み回路の構成を示す図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の論理チェッカーパターンの書き込み動作を説明するためのフローチャートである。 本発明の第３実施形態に係る不揮発性半導体記憶装置の論理チェッカーパターンの書き込み動作時のメモリセルデータの遷移、及びプログラム動作、ベリファイ動作対象のメモリセルを示す図である。 従来の不揮発性半導体記憶装置のメモリセルアレイ、及び書き込み回路の構成を示す図である。 従来の不揮発性半導体記憶装置の物理チェッカーパターンの書き込み動作を説明するためのフローチャートである。

符号の説明

１０、１１ メモリセルアレイ
２０ ワード線ドライバ
２１ 単一／多重選択ワード線ドライバ
２５ セレクトゲート
２６ 単一／多重選択セレクトドライバ
３０ 書き込み回路
４０、４１ ベリファイ判定回路
５０ カラムゲート
６０ カラムドライバ
７０ センスアンプ
８０ Ｉ／Ｏバッファ
９０ 制御回路
１００ アドレスバッファ
１１０ 電圧発生回路
２０１ コントロールゲート
２０２ 絶縁膜(ＯＮＯ膜)
２０３ フローティングゲート
２０４ トンネル酸化膜
２０５ ソース
２０６ ドレイン
２０７ Ｐウェル
２０８ ディープＮウェル
２０９ 基板
３０１ 読み出しレベル
３０２ プログラム状態しきい値電圧分布
３０３ イレーズ状態しきい値電圧分布

Claims (8)

1. 複数のワード線と複数のビット線の交点にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
   各ビット線毎に配置され、前記複数のメモリセルから構成されるページへ書き込みデータの一括書き込み動作を行う書き込み手段と、
   偶数番目のビット線に接続された第１グループのメモリセルへの書き込み動作を行う第１グループの書き込み手段及び奇数番目のビット線に接続された第２グループのメモリセルへの書き込み動作を行う第２グループの書き込み手段の少なくとも一方を活性化状態又は非活性化状態に設定する書き込み手段活性化状態設定手段と、
   前記複数のワード線から１又は２のワード線を選択するワード線選択手段と、
   前記メモリセルへの書き込み動作を制御する制御回路と、を備え、
   前記制御回路は、
   第１のワード線を選択し、前記第１グループの書き込み手段を活性化状態に設定して前記第１のワード線に接続された第１のページの書き込み動作を行い、
   第２のワード線を選択し、前記第２グループの書き込み手段を活性化状態に設定して前記第２のワード線に接続された第２のページの書き込み動作を行い、
   前記第１及び第２のワード線を選択し、前記第１及び第２グループの書き込み手段を活性化状態に設定して前記第１及び第２のページのベリファイ動作を行う不揮発性半導体記憶装置。
2. 前記書き込み手段は、前記書き込みデータを格納するラッチ回路と、前記ラッチ回路と前記ビット線とを接続し、活性化状態又は非活性化状態に遷移するビット線接続回路と、を備える請求項１記載の不揮発性半導体記憶装置。
3. 前記書き込みデータは、市松模様のパターンからなる物理チェッカーパターンである請求項１記載の不揮発性半導体記憶装置。
4. 前記ワード線選択手段は、互いに隣接しないワード線を選択する請求項１記載の不揮発性半導体記憶装置。
5. 前記第１グループのメモリセルへの書き込み動作及び前記第２グループのメモリセルへの書き込み動作に必要な電圧を継続して発生する電圧発生回路を備える請求項１記載の不揮発性半導体記憶装置。
6. 前記第１グループの書き込み動作の完了を検知する第１検知手段と、前記第２グループの書き込み動作の完了を検知する第２検知手段と、前記第１及び第２検知手段の出力に基づいて、書き込み動作が完了したグループの書き込み手段へ新たなページの書き込みデータを設定する書き込みデータ設定手段と、を備える請求項１記載の不揮発性半導体記憶装置。
7. 前記第１検知手段は、前記第１グループの書き込み手段のラッチ回路に格納されたデータを参照して書き込み動作の完了を検知し、前記第２検知手段は、前記第２グループの書き込み手段のラッチ回路に格納されたデータを参照して書き込み動作の完了を検知する請求項６記載の不揮発性半導体記憶装置。
8. 前記第１グループの書き込み手段へ書き込みデータを一括設定する第１書き込みデータ設定手段と、前記第２グループの書き込み手段へ書き込みデータを一括設定する第２書き込みデータ設定手段と、前記第１書き込みデータ設定手段及び前記第２書き込みデータ設定手段の少なくとも一方を活性化状態又は非活性化状態に設定するデータ設定手段活性化状態設定手段と、を備える請求項１記載の不揮発性半導体記憶装置。
   

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