JP4734110B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
一つの前記ワード線に接続された前記複数のメモリセルがページという単位を構成し、
前記ページが、フラグセル部を有し、
前記フラグセル部にデータを書き込む際に、一つの前記ビット線へと接続される複数のメモリセルにおいて、前記ビット線方向にメモリセル一つおきにデータを書き込むようにし、且つ、一つの前記ワード線に接続された複数のメモリセルにおいても、前記ワード線方向にメモリセル一つおきにデータを書き込むようにした不揮発性半導体記憶装置である。
NAND型フラッシュメモリにおいては、そのページの情報等のフラグデータを前記冗長領域に書き込む際に、前記フラグデータを、ページ毎に同じテストパターンで前記冗長領域内のメモリセル(フラグセル)に書き込んでいる。このため、前記ワード線WL方向に隣接するフラグセルから容量カップリングの影響を受けて、前記フラグセルの閾値分布に変動をきたしてしまっている。この結果、前記フラグセルのデータの信頼性が損なわれることがある。
図1に、本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリ1の概略ブロック図を示す。図1に示すNAND型フラッシュメモリ1は、複数の電気的に書き換え可能なメモリセルMTrがマトリクス状に配置されたメモリセルアレイ2、ブロックデコーダ3、センスアンプ4、周辺回路5、及びパッド部6を備えている。
本実施形態においては、本発明の不揮発性半導体記憶装置のその他の例について説明する。
2 メモリセルアレイ
3 ブロックデコーダ
4 センスアンプ
5 周辺回路
6 パッド部
7 n型シリコン基板(n型ウェル)
8 p型ウェル
9 ソース、ドレイン拡散層
10 浮遊ゲート
11 制御ゲート
12 層間絶縁膜
13 共通ソース線(SOURCE)
14 ビット線(BL)
15 フラグセル
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
一つの前記ワード線に接続された前記複数のメモリセルがページという単位を構成し、
前記ページが、フラグセル部を有し、
前記フラグセル部にデータを書き込む際に、一つの前記ビット線へと接続される複数のメモリセルにおいて、前記ビット線方向にメモリセル一つおきにデータを書き込むようにし、且つ、一つの前記ワード線に接続された複数のメモリセルにおいても、前記ワード線方向にメモリセル一つおきにデータを書き込むようにした不揮発性半導体記憶装置。 - 複数の前記メモリセルユニットが一つのビット線を共有し、
前記フラグセル部にデータを書き込む際に、一つの前記ワード線に接続された複数のメモリセルにおいて、前記ワード線方向にメモリセル一つおきにデータを書き込むのに代えて、前記ワード線方向に前記一つのビット線を共有する複数のメモリセル毎にデータを書き込むメモリセルとデータを書き込まないメモリセルとを交互に設ける請求項1に記載の不揮発性半導体記憶装置。 - セレクタ回路を有し、
前記セレクタ回路により、前記ワード線の最下位アドレスを用いて、前記フラグセル部へのデータの書き込みを自動で行う請求項1又は2に記載の不揮発性半導体記憶装置。 - フラグ判定回路を有し、
前記フラグ判定回路により、前記フラグセル部にデータを書き込む際、そのビットのデータのみからフラグを判定する請求項1から3のいずれか一に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置が、NAND型フラッシュメモリである請求項1から4のいずれか一に記載の不揮発性半導体記憶装置。
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