JP2010086623A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Abstract

【課題】非選択ブロックの誤消去を防止することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ブロック毎にデータ消去するＮＡＮＤ型フラッシュメモリであって、ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、複数のメモリセルトランジスタの制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続された複数のＭＯＳトランジスタを有し、ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備える。
【選択図】図１

Description

本発明は、トンネル電流によりメモリセルトランジスタに対して書き込み／消去するＮＡＮＤ型フラッシュメモリに関するものである。

従来、ＮＡＮＤ型フラッシュメモリのデータ消去は、ブロック毎、すなわち、選択されたブロック内の全てのメモリセルトランジスタに対して同時に行われる。言い換えれば、非選択のブロックの全てのメモリセルトランジスタは、データが消去されてはならない（例えば、特許文献１参照。）。

ここで、ＮＡＮＤフラッシュメモリの消去動作において、メモリセルトランジスタのウェルに、昇圧された消去電圧（例えば、約２０Ｖ）を印加する。

さらに、選択ブロックの全てのワード線ＷＬには、０Ｖの電圧が印加される。

一方、非選択ブロックの全てのワード線ＷＬは、フローティング状態に制御される。したがって、ウェルに消去電圧（約２０Ｖ）を印加すると、カップリングにより、昇圧された消去電圧（２０Ｖ）と同程度の電圧が、非選択ブロックの全てのワード線ＷＬに印加されることになる。

ここで、ワード線ＷＬは、ロウデコーダのＭＯＳトランジスタのドレイン側に接続されている。そして、該消去動作時において、選択ブロックのワード線ＷＬに接続されたＭＯＳトランジスタはオン状態で、そのソース電圧が０Ｖに制御される。一方、非選択のワード線ＷＬに接続されたＭＯＳトランジスタはオフ状態（ゲート電圧が０Ｖ）、ソース電圧が０Ｖに制御される。

したがって、上述のようにウェルに消去電圧が印加されるとき、非選択ブロックのワード線ＷＬに接続された該ＭＯＳトランジスタは、ドレインに２０Ｖ、ゲートに０Ｖ、ソースに０Ｖが印加された状態になる。そして、この状態が続くと、該ＭＯＳトランジスタのカットオフ特性が劣化し、リーク電流が増加することとなる。

これにより、非選択ブロックのワード線ＷＬの電位は、消去動作中、低下してしまう。非選択ブロックのワード線ＷＬの電位があるところまで低下すると、誤消去が起こってしまう。

すなわち、消去時間（ウェルに消去電圧を印加し続ける時間）が長ければ長いほど、非選択ブロックのワード線ＷＬの電圧降下が大きくなるので、誤消去が起こる確率が高くなる。
特開平７−１６９２８４号公報

本発明は、非選択ブロックにおけるデータの誤消去を防止することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。

本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
ブロック毎にデータ消去するＮＡＮＤ型フラッシュメモリであって、
前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、
複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続された複数のＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備え、
消去動作時において、
前記ＭＯＳトランジスタのうち、選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第１のＭＯＳトランジスタを、オンして、前記選択ブロックの前記メモリセルトランジスタの前記制御ゲートを第１の電圧に固定するとともに、
前記ＭＯＳトランジスタのうち、非選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第２のＭＯＳトランジスタを、オフすることにより、前記非選択ブロックの前記メモリセルトランジスタの前記制御ゲートをフローティング状態にし、
前記第１の電圧よりも高い消去電圧を前記ウェルに規定回数だけ印加し、
その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイすることを特徴とする。

本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
ブロック毎にデータ消去するＮＡＮＤ型フラッシュメモリであって、
前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、
複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続された複数のＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備え、
消去動作時において、
前記ＭＯＳトランジスタのうち、選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第１のＭＯＳトランジスタを、オンして、前記選択ブロックの前記メモリセルトランジスタの前記制御ゲートを第１の電圧に固定するとともに、
前記ＭＯＳトランジスタのうち、非選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第２のＭＯＳトランジスタを、オフすることにより、前記非選択ブロックの前記メモリセルトランジスタの前記制御ゲートをフローティング状態にし、
前記第１の電圧よりも高い消去電圧を前記ウェルに、規定回数だけ、前記消去電圧を段階的に高く設定しながら印加し、
その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイすることを特徴とする。

本発明のＮＡＮＤ型フラッシュメモリによれば、非選択ブロックにおけるデータの誤消去を防止することができる。

ここで、図１１は、従来の消去動作時における、ワード線の電圧と消去時間との関係を示す図である。

図１１に示すように、ウェルに例えば２０Ｖの消去電圧を印加すると、ウェルと制御ゲート（ワード線）のカップリングにより、非選択ブロックのワード線の電位は、消去電圧と同じ電位くらいに上昇する（時間Ｔ０）。

既述のように、ウェルに消去電圧を印加する期間中は、非選択ブロックのワード線に接続されたＭＯＳトランジスタはオフ状態である。すなわち、該ＭＯＳトランジスタのドレインに約２０Ｖ、ゲートに０Ｖ、ソースに０Ｖの電圧が印加されている。この状態が続くと、該ＭＯＳトランジスタのカットオフ特性が劣化し、リーク電流が増加することとなる。

そして、電流がリークし続けると、非選択ブロックの該ワード線の電圧は、次第に電圧は降下することとなる。

このワード線の電圧降下量が大きくなると、ウェルと非選択ブロックのＷＬの電位差が大きくなる（時間Ｔｂで電位差ΔＶ１）。これにより、非選択ブロックのメモリセルトランジスタのデータが消去されてしまうという誤消去が発生し得る。

そこで、本発明に係るＮＡＮＤ型フラッシュメモリは、データ消去において、たとえば消去のパルスが１回のところを複数回に分けて消去する（パルスを印加する１回当たりの時間を短くする）。

これにより、データ消去において、非選択ブロックのワード線に接続されたＭＯＳトランジスタにおけるリーク電流を低減する。

したがって、非選択ブロックのワード線の電圧の低下を抑制でき、該非選択ブロックにおけるデータの誤消去を防ぐことができる。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルトランジスタがマトリクス状に配置されている。

このメモリセルアレイ１には、ビット線の電位を制御するためのビット線制御回路２と、ワード線の電位を制御するためのロウデコーダ６とが接続されている。上記複数のメモリセルトランジスタは、複数のブロックに分割されて配置されている。消去動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。

ビット線制御回路２は、メモリセルアレイ１内のビット線の電位をセンス増幅するセンスアンプと、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路を含む。そして、ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタのデータを読み出したり、ビット線を介して該メモリセルトランジスタの状態を検出したり、ビット線を介して該メモリセルトランジスタに書き込み制御電圧を印加して該メモリセルトランジスタに書き込みを行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。

ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線の電圧を制御するようになっている。

ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号によって制御動作する。すなわち、制御回路７は、該制御信号に応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。

図２は、図１に示すメモリセルアレイ１、ビット線制御回路２、データ入出力バッファ４を含む構成を示す回路図である。

図２に示すように、ビット線制御回路２は、複数のデータ記憶回路３１０、３１１、・・・、３１２１１１を有している。

各データ記憶回路３１０、３１１、・・・、３１２１１１は、カラムセレクトゲート３２０、３２１、・・・、３２２１１１を介してデータ入出力バッファ４に接続されている。これらのカラムセレクトゲート３２０、３２１、・・・、３２２１１１は、カラムデコーダ３から供給されるカラム選択信号ＣＳＬ０、ＣＳＬ１、・・・、ＣＳＬ２１１１により制御される。

各データ記憶回路３１０、３１１、・・・、３１２１１１には、一対のビット線が接続される。すなわち、データ記憶回路３１０には、ビット線ＢＬ０、ＢＬ１が接続され、データ記憶回路３１１には、ビット線ＢＬ２、ＢＬ３が接続され、データ記憶回路３１２１１１には、ビット線ＢＬ４２２２、ＢＬ４２２３が接続されている。

また、図２に示すように、メモリセルアレイ１には、既述のように、複数のＮＡＮＤセルユニットが接続されている。

１つのＮＡＮＤセルユニットは、直列接続された例えば６４個のメモリセルトランジスタＭ１、Ｍ２、Ｍ３、・・・、Ｍ６４と、メモリセルトランジスタＭ１に接続された選択ゲートトランジスタＳ１と、メモリセルトランジスタＭ６４に接続された選択ゲートトランジスタＳ２とにより構成されている。

これらのメモリセルトランジスタＭ１１、Ｍ２、Ｍ３、・・・、Ｍ６４は、ブロック毎に設けられている。

第１の選択ゲートトランジスタＳ１は、ビット線ＢＬ０に接続されている。また、第２の選択ゲートトランジスタＳ２は、ソース線ＳＲＣに接続されている。

各行に配置されたメモリセルトランジスタＭ１、Ｍ２、Ｍ３、・・・、Ｍ６４の制御ゲートは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬ６４に接続されている。

また、第１の選択ゲートトランジスタＳ１のゲートは、セレクト線ＳＧ１に共通に接続されている。第２の選択ゲートトランジスタＳ２のゲートは、セレクト線ＳＧ２に共通に接続されている。

図３Ａは、図２に示すメモリセルトランジスタＭの断面を示す断面図である。

図３Ａに示すように、メモリセルトランジスタＭは、浮遊ゲート４４と、制御ゲート４６と、拡散層４２と、を有する。

半導体基板に形成されたウェル（以下、単に半導体基板ともいう）４１には、メモリセルトランジスタＭのソース・ドレイン領域となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜４３を介して浮遊ゲート４４が形成されている。この浮遊ゲート４４上には、ゲート絶縁膜４５を介して制御ゲート４６が形成されている。

メモリセルトランジスタＭは、そのしきい値電圧でデータを記憶するようになっている。このしきい値電圧は、浮遊ゲート４４に蓄えられる電荷量により決まる。浮遊ゲート４４中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。

すなわち、ウェル４１と拡散層４２に対して制御ゲート４６を十分高い電位にすると、ゲート絶縁膜４３を通して電子が浮遊ゲート４４に注入され、しきい値電圧が高くなる。

一方、制御ゲート４６に対してウェル４１と拡散層４２を十分高い電位にすると、ゲート絶縁膜４３を通して電子が浮遊ゲート４４から放出され、しきい値電圧が低くなる。

このように、メモリセルトランジスタＭは、浮遊ゲート４４に蓄積する電荷量を制御することによりデータを書き換え可能である。

図３Ｂは、図２に示す選択ゲートトランジスタの断面を示す断面図である。

図３Ｂに示すように、ウェル４１には、選択ゲートトランジスタＳ１、Ｓ２のソース・ドレイン領域となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

また、図４は、図１に示すロウデコーダ６の構成の一例を示す図である。

図４に示すように、ロウデコーダ６は、複数のＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ１〜ＴＷＬ６４と、ドライバ回路６ａと、を有する。

ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２のドレインは、図２に示す選択ゲートトランジスタＳ１、Ｓ２の制御ゲートに接続されたセレクト線ＳＧ１、ＳＧ２にそれぞれ接続されている。

ＭＯＳトランジスタＴＷＬ１〜ＴＷＬ６４のドレインは、図２に示すメモリセルトランジスタＭ１〜Ｍ６４の制御ゲートに接続されたワード線ＷＬ１〜ＷＬ６４にそれぞれ接続されている。

ドライバ回路６ａは、制御回路７の出力に応じて、ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ１〜ＴＷＬ６４のゲート電圧およびソース電圧を制御するようになっている。

ロウデコーダ６は、ドライバ回路６ａでゲート電圧およびソース電圧を制御することにより、複数のＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ１〜ＴＷＬ６４を制御して、ブロックを選択する。

ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作について説明する。

ＮＡＮＤ型フラッシュメモリ１００のデータ消去は、ブロック毎、すなわち、選択されたブロック内の全てのメモリセルトランジスタに対して同時に行われる。

まず、ＮＡＮＤ型フラッシュメモリ１００の消去動作時において、消去電圧を一定期間ウェルに印加する動作シーケンスの一例（１回分）について説明する。

図５は、ＮＡＮＤ型フラッシュメモリ１００の消去動作時において、消去電圧を一定期間ウェルに印加する動作を示す波形図である。

図５に示すように、まず、ロウデコーダ６が、非選択ブロックの全てのワード線ＷＬに接続されたＭＯＳトランジスタを、オフ状態にする。なお、このＭＯＳトランジスタのソース電圧は、例えば、０Ｖである。すなわち、非選択ブロックの全てのワード線ＷＬは、フローティング状態に制御される。

なお、ロウデコーダ６は、非選択ブロックの選択ゲートトランジスタＳ１、Ｓ２もオフ状態にする。すなわち、非選択ブロックの全てのセレクト線ＳＧ１、ＳＧ２は、フローティング状態に制御される。

一方、ロウデコーダ６は、選択ブロックの全てのワード線ＷＬに接続されたＭＯＳトランジスタを、オン状態にする。すなわち、選択ブロックの全てのワード線ＷＬには、０Ｖ（接地）に固定される。

なお、ロウデコーダ６は、選択ブロックの選択ゲートトランジスタＳ１、Ｓ２もオフ状態にする。すなわち、選択ブロックの全てのセレクト線ＳＧ１、ＳＧ２は、フローティング状態に制御される。

上述のように、消去動作時において、ロウデコーダ６は、ＭＯＳトランジスタのうち、選択ブロックのメモリセルトランジスタの制御ゲートに接続されたワード線にドレインが接続された第１のＭＯＳトランジスタを、オンする。これにより、選択ブロックのメモリセルトランジスタの制御ゲートを第１の電圧（０Ｖ）に固定する。さらに、ロウデコーダ６は、ＭＯＳトランジスタのうち、非選択ブロックのメモリセルトランジスタの制御ゲートに接続されたワード線にドレインが接続された第２のＭＯＳトランジスタを、オフする。これにより、非選択ブロックのメモリセルトランジスタの制御ゲートをフローティング状態にする。

上記状態で、昇圧回路によって昇圧された消去電圧（例えば、約２０Ｖ）を、ウェル制御回路１０により、ウェル（半導体基板）に印加する（時間ｔ１）。

ここで、ウェルに消去電圧（約２０Ｖ）が印加されると、カップリングにより、昇圧された消去電圧（２０Ｖ）と同程度の電圧が、非選択ブロックの全てのワード線ＷＬに印加されることになる（時間ｔ１〜ｔ２）。すなわち、ウェルの電圧ＷＥＬＬの上昇と共に、非選択ブロックの全てのワード線ＷＬが上昇する。このとき、各セレクト線、ビット線、およびソース線もカップリング等により消去電圧と同程度の約２０Ｖに制御される。

すなわち、非選択ブロックのメモリセルトランジスタの浮遊ゲートとウェル（半導体基板）との間に、データ消去のために必要な所定の電位差が発生しない。

これにより、非選択ブロックのメモリセルトランジスタＭの浮遊ゲートから電子がウェルに放出されず、しきい値電圧は変化しない。

一方、時間ｔ１〜ｔ２において、選択ブロックの全てのワード線ＷＬは、上述のように、０Ｖに固定されたままである。これにより、浮遊ゲートとウェル（半導体基板）との間に所定の電位差が発生する。このとき、各セレクト線、ビット線、およびソース線もカップリング等により消去電圧と同程度の約２０Ｖに制御される。すなわち、選択ブロックのメモリセルトランジスタＭの制御ゲートに対してウェル（半導体基板）と拡散層（ソース・ドレイン）が十分高い電位になる。

これにより、選択ブロックのメモリセルトランジスタＭの浮遊ゲートからゲート絶縁膜を通して電子がウェルに放出され、しきい値電圧が負側にシフトする。すなわち、選択ブロックのメモリセルトランジスタのデータが消去される。

次に、ウェルに印加する電圧を低下させることにより、非選択ブロックの電圧も低下する（時間ｔ２〜ｔ３）。

以上により、消去電圧を、一定期間、ウェルに１回印加する動作が完了する。

ここで、図６は、本実施例１の消去動作時における、非選択ブロックのワード線の電圧と消去時間との関係を示す図である。

図６に示すように、ウェル制御回路１０により、ウェルに例えば約２０Ｖの昇圧された消去電圧を印加する。これにより、ウェルと制御ゲート（ワード線）のカップリングにより、非選択ブロックのワード線の電位は、消去電圧と同じ電位くらいに上昇する（時間Ｔ０）。

ここで、既述のように、消去電圧をウェルに印加する期間中は、非選択ブロックのワード線に接続されたＭＯＳトランジスタはオフ状態である。すなわち、該ＭＯＳトランジスタのドレインに約２０Ｖ、ゲートに０Ｖ、ソースに０Ｖの電圧が印加されている。この状態が続くと、該ＭＯＳトランジスタのカットオフ特性が劣化し、リーク電流が増加することとなる。

そして、電流がリークし続けると、非選択ブロックの該ワード線の電圧は、降下することとなる。

そこで、本実施例では、このワード線の電圧降下量が大きくなる前に、ウェルへの消去電圧の印加を停止し、その後、再度、ウェルへ消去電圧を印加するようにする。これにより、該電圧降下量は時間Ｔａ（＜Ｔｂ）で、図１１に示す電位差ΔＶ１よりも小さい電位差ΔＶ２なる。これにより、非選択ブロックにおける誤消去を抑制することができる。

なお、この時間Ｔａは、データ消去のために必要な該所定の電位差が生じない範囲に設定される。

上記図６に示すように、ウェルに消去電圧が複数回連続して印加されることにより、非選択ブロックのワード線の電圧が複数回昇圧される。

次に、消去電圧を一定期間ウェルに印加する上述の動作シーケンスを用いたＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの、一例について説明する。

図７は、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの一例を示すフローチャートである。

図７に示すように、先ず、例えば、制御回路７は、メモリセルトランジスタに設定されているしきい値電圧等に応じて、消去電圧の初期値を設定する（ステップＳ１）。

次に、既述の図５に示すシーケンス動作により、制御回路７とウェル制御回路１０により、設定された消去電圧をウェルに印加する（ステップＳ２）。

次に、制御回路７は、予め規定された規定回数（Ｎ（≧２）回）以上、該シーケンス動作により、消去電圧をウェルに印加したかを判断する（ステップＳ３）。

このステップＳ３で、制御回路７が消去電圧をウェルに印加した回数がＮ回に満たないと判断した場合は、ステップＳ２に戻り、再度、上記シーケンス動作により消去電圧がウェルに印加される。

すなわち、上述のステップＳ１〜Ｓ３により、既述の第１の電圧（０Ｖ）よりも高い消去電圧をウェルに規定回数だけ印加する。

一方、ステップＳ３で、制御回路７が消去電圧をウェルに印加した回数がＮ回以上であると判断した場合は、制御回路７は、選択ブロックのメモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイする（ステップＳ４）。

このステップＳ４で、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が、該第１のしきい値電圧より高いとベリファイした場合には、消去電圧をより高く設定し（ステップＳ５）、ステップＳ２に戻る。

このステップＳ２では、より高く設定された消去電圧が、上記シーケンス動作により、ウェルに印加されることになる。なお、該消去電圧の設定を高くせずに、再度、同じ消去電圧をウェルに該規定回数だけ印加するようにしてもよい。その後、ステップＳ３で、選択ブロックのメモリセルトランジスタのしきい値電圧が、第１のしきい値電圧以下であるかを、再度、ベリファイする。

一方、ステップＳ４で、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が該第１のしきい値電圧以下であるとベリファイした場合には、データが消去されたものとして、消去動作を終了する。

このように、消去ベリファイ動作をする前、従来１回であったウェルへの消去電圧の印加を、複数回に分けて行う。すなわち、消去ベリファイ動作をする前に、ウェルへの消去電圧の印加を複数回続けて行う。これにより、一回当たりの消去電圧の印加時間を短くできる。

したがって、ロウデコーダ６のＭＯＳトランジスタのカットオフ特性の劣化によるリーク電流の増加を抑制することができる。すなわち、非選択ブロックのワード線の電圧降下を抑えることができる。

すなわち、非選択ブロックにおけるデータの誤消去を防止することができる。

次に、消去電圧を一定期間ウェルに印加する上述の動作シーケンスを用いたＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの、他の例について説明する。

図８は、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの他の例を示すフローチャートである。

図８に示すように、図７と同様に、先ず、例えば、制御回路７は、メモリセルトランジスタに設定されているしきい値電圧等に応じて、消去電圧の初期値を設定する（ステップＳ１）。

次に、図７と同様に、図５に示すシーケンス動作により、制御回路７は、設定された消去電圧をウェルに印加する（ステップＳ２）。

次に、図７と同様に、制御回路７は、予め設定された規定回数（Ｎ（≧２）回）以上、該シーケンス動作により、消去電圧をウェルに印加したかを判断する（ステップＳ３）。

このステップＳ３で、制御回路７が消去電圧をウェルに印加した回数がＮ回に満たないと判断した場合は、消去電圧をより高く設定する（ステップＳ５ａ）。そして、ステップＳ２に戻り、再度、上記シーケンス動作により、より高く設定された消去電圧がウェルに印加される。

すなわち、上述のステップＳ１〜Ｓ３、Ｓ５ａにより、該第１の電圧（０Ｖ）よりも高い消去電圧をウェルに、規定回数だけ、消去電圧を段階的に高く設定しながら印加する。

一方、ステップＳ３で、制御回路７は、消去電圧をウェルに印加した回数がＮ回以上であると判断した場合は、選択ブロックのメモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイする（ステップＳ４）。

このステップＳ４で、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が、該第１のしきい値電圧より高いとベリファイした場合には、消去電圧をより高く設定し（ステップＳ５ａ）、ステップＳ２に戻る。このステップＳ２では、より高く設定された消去電圧が、上記シーケンス動作により、ウェルに印加されることになる。

一方、ステップＳ４で、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が該第１のしきい値電圧以下であるとベリファイした場合には、データが消去されたものとして、消去動作を終了する。

このように、消去ベリファイ動作をする前、従来１回であったウェルへの消去電圧の印加を、複数回に分けて行う。すなわち、消去ベリファイ動作をする前に、ウェルへの消去電圧の印加を複数回続けて行う。これにより、一回当たりの消去電圧の印加時間を短くできる。

したがって、ロウデコーダ６のＭＯＳトランジスタのカットオフ特性の劣化によるリーク電流の増加を抑制することができる。すなわち、非選択ブロックのワード線の電圧降下を抑えることができる。

すなわち、非選択ブロックにおけるデータの誤消去を防止することができる。

次に、消去電圧を一定期間ウェルに印加する上述の動作シーケンスを用いたＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの、さらに他の例について説明する。

図９は、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローのさらに他の例を示すフローチャートである。

図９に示すように、先ず、図７と同様に、例えば、制御回路７は、メモリセルトランジスタに設定されているしきい値電圧等に応じて、消去電圧の初期値を設定する（ステップＳ１）。

次に、図７と同様に、図５に示すシーケンス動作により、制御回路７は、設定された消去電圧をウェルに印加する（ステップＳ２）。

次に、図７と同様に、制御回路７は、予め設定された規定回数（Ｎ（≧２）回）以上、該シーケンス動作により、消去電圧をウェルに印加したかを判断する（ステップＳ３）。

このステップＳ３で、制御回路７が消去電圧をウェルに印加した回数がＮ回に満たないと判断した場合は、ステップＳ２に戻り、再度、上記シーケンス動作により消去電圧がウェルに印加される。

一方、ステップＳ３で、制御回路７は、消去電圧をウェルに印加した回数がＮ回以上であると判断した場合は、予め設定された条件に基づいて、消去ベリファイ動作するか否かを判断する（ステップＳ６）。なお、この予め設定された条件には、ベリファイの回数、消去電圧、メモリセルトランジスタに設定されているしきい値電圧等が含まれる。

このステップＳ６で、制御回路７は、消去ベリファイ動作しないと判断した場合には、消去電圧をより高く設定し（ステップＳ５）、ステップＳ２に戻る。このステップＳ２では、より高く設定された消去電圧が、上記シーケンス動作により、ウェルに印加されることになる。
一方、ステップＳ６で、制御回路７は、消去ベリファイ動作すると判断した場合には、選択ブロックのメモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイする（ステップＳ４ａ）。

このステップＳ４ａで、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が、該第１のしきい値電圧より高いとベリファイした場合には、消去電圧をより高く設定し（ステップＳ５）、ステップＳ２に戻る。このステップＳ２では、より高く設定された消去電圧が、上記シーケンス動作により、ウェルに印加されることになる。

一方、ステップＳ４ａで、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が該第１のしきい値電圧以下であるとベリファイした場合には、データが消去されたものとして、消去動作を終了する。

このように、消去ベリファイ動作をする前、従来１回であったウェルへの消去電圧の印加を、複数回に分けて行う。すなわち、消去ベリファイ動作をする前に、ウェルへの消去電圧の印加を複数回続けて行う。これにより、一回当たりの消去電圧の印加時間を短くできる。

したがって、ロウデコーダ６のＭＯＳトランジスタのカットオフ特性の劣化によるリーク電流の増加を抑制することができる。すなわち、非選択ブロックのワード線の電圧降下を抑えることができる。

すなわち、非選択ブロックにおけるデータの誤消去を防止することができる。

次に、消去電圧を一定期間ウェルに印加する上述の動作シーケンスを用いたＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの、さらに他の例について説明する。

図１０は、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの、さらに他の例を示すフローチャートである。

図１０に示すように、先ず、図７と同様に、例えば、制御回路７は、メモリセルトランジスタに設定されているしきい値電圧等に応じて、消去電圧の初期値を設定する（ステップＳ１）。

次に、図７と同様に、図５に示すシーケンス動作により、制御回路７は、設定された消去電圧をウェルに印加する（ステップＳ２）。

次に、図７と同様に、制御回路７は、予め設定された規定回数（Ｎ（≧２）回）以上、該シーケンス動作により、消去電圧をウェルに印加したかを判断する（ステップＳ３）。

このステップＳ３で、制御回路７が消去電圧をウェルに印加した回数がＮ回に満たないと判断した場合は、ステップＳ２に戻り、再度、上記シーケンス動作により消去電圧がウェルに印加される。

一方、ステップＳ３で、制御回路７は、消去電圧をウェルに印加した回数がＮ回以上であると判断した場合は、選択ブロックのメモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイする（ステップＳ４）。

このステップＳ４で、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が、該第１のしきい値電圧より高いとベリファイした場合には、消去電圧をより高く設定し（ステップＳ５）、ステップＳ２に戻る。このステップＳ２では、より高く設定された消去電圧が、上記シーケンス動作により、ウェルに印加されることになる。

一方、ステップＳ４で、制御回路７は、選択ブロックのメモリセルトランジスタのしきい値電圧が該第１のしきい値電圧以下であるとベリファイした場合には、選択ブロックのメモリセルトランジスタのしきい値電圧が、該第１のしきい値電圧よりも低い第２のしきい値電圧以上であるかをベリファイする（ステップＳ７）。

このステップＳ７で、制御回路７が、選択ブロックのメモリセルトランジスタのしきい値電圧が、該第２のしきい値電圧より低いとベリファイした場合には、選択ブロックの該メモリセルトランジスタに対してソフトプログラムし（ステップＳ８）、ステップＳ７に戻る。

なお、このソフトプログラムは、いわゆる軽い書き込み動作であるが、通常の書き込み動作よりも、しきい値電圧の変化が小さくなるように、書き込み電圧等が制御される。

一方、ステップＳ７で、制御回路７は、選択ブロックのメモリセルトランジスタのしきい値電圧が該第２のしきい値電圧以上であるとベリファイした場合には、データが消去されたものとして、消去動作を終了する。これにより、メモリセルトランジスタのしきい値電圧が、消去状態に対応する所定のしきい値電圧の範囲内にあることになる。

このように、消去ベリファイ動作をする前、従来１回であったウェルへの消去電圧の印加を、複数回に分けて行う。すなわち、消去ベリファイ動作をする前に、ウェルへの消去電圧の印加を複数回続けて行う。これにより、一回当たりの消去電圧の印加時間を短くできる。

したがって、ロウデコーダ６のＭＯＳトランジスタのカットオフ特性の劣化によるリーク電流の増加を抑制することができる。すなわち、非選択ブロックのワード線の電圧降下を抑えることができる。

すなわち、非選択ブロックにおけるデータの誤消去を防止することができる。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、非選択ブロックにおけるデータの誤消去を防止することができる。

本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。 図１に示すメモリセルアレイ１、ビット線制御回路２、データ入出力バッファ４を含む構成を示す回路図である。 図２に示すメモリセルトランジスタの断面を示す断面図である。 図２に示す選択ゲートトランジスタの断面を示す断面図である。 図１に示すロウデコーダ６の構成の一例を示す図である。 ＮＡＮＤ型フラッシュメモリ１００の消去動作時において、消去電圧を一定期間ウェルに印加する動作シーケンスを示す波形図である。 本実施例１の消去動作時における、ワード線の電圧と消去時間との関係を示す図である。 本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの一例を示すフローチャートである。 本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの他の例を示すフローチャートである。 本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローのさらに他の例を示すフローチャートである。 本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローのさらに他の例を示すフローチャートである。 従来の消去動作時における、ワード線の電圧と消去時間との関係を示す図である。

符号の説明

１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
６ａ ドライバ回路
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
４１ ウェル（半導体基板）
４２ 拡散層
４３ ゲート絶縁膜
４４ 浮遊ゲート
４５ ゲート絶縁膜
４６ 制御ゲート
４７ 拡散層
４８ ゲート絶縁膜
４９ 制御ゲート
１００ ＮＡＮＤ型フラッシュメモリ
３１０、３１１、・・・、３１２１１１ センスラッチ回路
３１０ａ ラッチ回路
３１０ｂ〜３１０ｄ トランジスタ
３２０、３２１、・・・、３２２１１１ カラムセレクトゲート
ＣＳＬ０、ＣＳＬ１、・・・、ＣＳＬ２１１１ カラム選択信号
ＢＬ０、ＢＬ１ ビット線
Ｍ１、Ｍ２、Ｍ３、・・・、Ｍ１６ メモリセルトランジスタ
Ｓ１、Ｓ２ 選択ゲートトランジスタ
ＳＧ１、ＳＧ２ セレクト線
ＳＲＣ ソース線
ＴＳＧ１、ＴＳＧ２、ＴＷＬ１〜ＴＷＬ１６ ＭＯＳトランジスタ
ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬ１６ ワード線

Claims (6)

1. ブロック毎にデータ消去するＮＡＮＤ型フラッシュメモリであって、
   前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、
   複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続された複数のＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備え、
   消去動作時において、
   前記ＭＯＳトランジスタのうち、選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第１のＭＯＳトランジスタを、オンして、前記選択ブロックの前記メモリセルトランジスタの前記制御ゲートを第１の電圧に固定するとともに、
   前記ＭＯＳトランジスタのうち、非選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第２のＭＯＳトランジスタを、オフすることにより、前記非選択ブロックの前記メモリセルトランジスタの前記制御ゲートをフローティング状態にし、
   前記第１の電圧よりも高い消去電圧を前記ウェルに規定回数だけ印加し、
   その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイする
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
2. 前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が前記第１のしきい値電圧より高い場合には、再度、前記消去電圧を前記ウェルに前記規定回数だけ印加し、
   その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、前記第１のしきい値電圧以下であるかを、再度、ベリファイする
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が前記第１のしきい値電圧より高い場合には、より高く設定した前記消去電圧を前記ウェルに前記規定回数だけ印加し、
   その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、前記第１のしきい値電圧以下であるかを、再度、ベリファイする
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
4. 前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が前記第１のしきい値電圧以下の場合には、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、前記第１のしきい値電圧よりも低い第２のしきい値電圧以上であるかを、ベリファイし、
   前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が前記第２のしきい値電圧より低い場合には、前記選択ブロックの前記メモリセルトランジスタに対してソフトプログラムする
   ことを特徴とする請求項１ないし３の何れかに記載のＮＡＮＤ型フラッシュメモリ。
5. ブロック毎にデータ消去するＮＡＮＤ型フラッシュメモリであって、
   前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、
   複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続された複数のＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備え、
   消去動作時において、
   前記ＭＯＳトランジスタのうち、選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第１のＭＯＳトランジスタを、オンして、前記選択ブロックの前記メモリセルトランジスタの前記制御ゲートを第１の電圧に固定するとともに、
   前記ＭＯＳトランジスタのうち、非選択ブロックの前記メモリセルトランジスタの前記制御ゲートに接続された前記ワード線にドレインが接続された第２のＭＯＳトランジスタを、オフすることにより、前記非選択ブロックの前記メモリセルトランジスタの前記制御ゲートをフローティング状態にし、
   前記第１の電圧よりも高い消去電圧を前記ウェルに、規定回数だけ、前記消去電圧を段階的に高く設定しながら印加し、
   その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、消去状態に対応する第１のしきい値電圧以下であるかをベリファイする
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
6. 前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が前記第１のしきい値電圧より高い場合には、より高く設定した前記消去電圧を前記ウェルに前記規定回数だけ印加し、
   その後、前記選択ブロックの前記メモリセルトランジスタのしきい値電圧が、前記第１のしきい値電圧以下であるかを、再度、ベリファイする
   ことを特徴とする請求項５に記載のＮＡＮＤ型フラッシュメモリ。

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