JP2009117015A - フラッシュメモリ装置 - Google Patents

Abstract

【課題】消去障害を防止するフラッシュメモリ装置を提供する。
【解決手段】フラッシュメモリ装置は、各々ワードライン及びビットラインに配列されたメモリセルを有する複数のメモリセルアレイと、メモリセルアレイを選択するレーヤデコーダと、接地電圧より大きいレベルを有する消去電圧と複数の内部電圧とを発生させる電圧発生回路と、選択されたメモリセルアレイから消去されるワードラインを選択し、選択されたメモリセルアレイから選択されたワードラインと非選択されたワードラインとに消去電圧を印加し、非選択されたメモリセルアレイのワードラインに消去電圧と複数の内部電圧の中から選択される電圧とを印加する行選択回路とを含み、選択されたメモリセルアレイから非選択されたワードラインと非選択されたメモリセルアレイのワードラインとはフローティングの状態になる。
【選択図】図３

Description

本発明はフラッシュメモリ装置に係り、さらに詳しくは、消去障害が防止できるフラッシュメモリ装置に関する。

不揮発性メモリ装置は電源が切れてもセルに書き込まれたデータが消えない。不揮発性メモリの中で、フラッシュメモリは、セルのデータを一括して消去する機能を有するので、コンピュータ及びメモリカード等に幅広く使われている。
フラッシュメモリは、セルとビットラインとの連結状態によってＮＯＲ型と、ＮＡＮＤ型とに分けられる。一般に、ＮＯＲ型のフラッシュメモリは、高集積化には不利であるが、高速化には容易に対応できる長所がある。ＮＡＮＤ型のフラッシュメモリは、ＮＯＲ型のフラッシュメモリに比べてセル電流の消費が少ないので、高集積化に有利な長所がある。

ＮＡＮＤ型のフラッシュメモリは、情報を貯蔵するための貯蔵領域としてメモリセルアレイを含む。メモリセルアレイは複数個のブロックから構成され、各々のブロックは複数個のセルストリング又はＮＡＮＤストリングから構成される。フラッシュメモリセルはＰ型の半導体基板、Ｎ型のソース及びドレイン領域、ソース及びドレイン領域の間のチャネル領域、電荷を貯蔵するための浮遊ゲート、浮遊ゲート上に位置する制御ゲートから構成される。

メモリセルアレイにデータを貯蔵したり、それからデータを読み出すためにフラッシュメモリには、ページバッファ回路が構成される。よく知られている様に、ＮＡＮＤ型のフラッシュメモリのメモリセルはＦ−Ｎトンネル電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤ型のフラッシュメモリの消去及びプログラム方法は特許文献１（Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ）、特許文献２（Ｎｏｎｖｏｌａｔｉｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ａｄｊｕｓｔａｂｌｅ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｃａｐａｂｉｌｉｔｙ）に開示されている。

一般に、フラッシュメモリセルにデータを貯蔵するためには、フラッシュメモリセルを消去した後、セルに対するプログラム動作を行う。消去動作は制御ゲートに消去電圧（例えば、０Ｖ）を印加して、半導体基板に高電圧（例えば、２０Ｖ）を印加することによって行われる。これらの電圧の条件によると、Ｆ−Ｎトンネルの現象によって浮遊ゲートに蓄積された負電荷がトンネル酸化膜を介して半導体基板に放出される。

一般のスタック構造のフラッシュメモリ装置（以下、スタックフラッシュメモリ装置と称する）は複数のメモリセルアレイを備える。スタックフラッシュメモリ装置は、レーヤデコーダ及び行デコーダを備える。レーヤデコーダは入力されたレーヤアドレスに応じて任意のメモリセルアレイを選択し、行デコーダは入力された行アドレスに応じて選択されたメモリセルアレイの任意のメモリブロックを選択する。
行デコーダは、ワードラインに各々対応する選択トランジスタを備える。選択されたメモリブロックのワードラインに各々対応する選択トランジスタのゲートは動作電源ＶＤＤが印加されることによってターンオンされる。

消去動作のとき、選択されたメモリブロックのワードラインにはターンオンされた選択トランジスタを介して消去電圧が印加される。選択されたメモリセルアレイの非選択されたメモリブロック及び非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタのゲートは、接地電圧ＶＳＳが印加されてターンオフされる。従って、選択されたメモリセルアレイの非選択されたメモリブロック及び非選択されたメモリセルアレイのワードラインはフローティングの状態になる。

消去動作のとき、メモリセルアレイの基板には基板電圧が印加されるので、フローティングの状態である非選択されたメモリセルアレイのワードラインは、各々基板電圧に昇圧される。また、選択されたメモリセルアレイの非選択されたメモリブロックのワードラインも各々基板電圧に昇圧される。この場合、基板電圧とワードラインの電圧差が小さいので、Ｆ−Ｎトンネルの現象は起こらない。従って、非選択されたメモリセルアレイのセル及び選択されたメモリセルアレイの非選択されたメモリブロックのセルの消去動作は実行されない。

一般に、消去動作のとき、非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタのソースには接地電圧が印加される。一般の選択トランジスタは、サブスレッショルド漏れ電流（ｓｕｂ ｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）Ｉｓｕｂ（以下、漏れ電流と称する）が流れる特性を有し、選択トランジスタを介して流れる漏れ電流Ｉｓｕｂは選択トランジスタのゲート−ソースの電位差の指数関数ｅＶｇｓに比例する。非選択されたメモリセルアレイのワードラインの電位は、選択トランジスタの漏れ電流によって低くなる。この場合、非選択されたセルが消去される恐れがある。これらの現象を消去障害（ｅｒａｓｅ ｄｉｓｔｕｒｂ）と言う。選択されたメモリセルアレイの非選択されたメモリブロックにも消去電圧が印加されるが、選択トランジスタがターンオフの状態なので、消去電圧は印加されない。しかし、消去電圧は選択トランジスタのソースに印加されるので、消去電圧が接地電圧である場合、選択されたメモリセルアレイの非選択されたメモリブロックのメモリセルにも上述した消去障害が発生する。
米国特許５、４７３、５６３号明細書 米国特許５、６９６、７１７号明細書

フラッシュメモリ装置から発生する消去障害を改善することを目的とする。

本発明の特徴によるフラッシュメモリ装置は、ワードライン及びビットラインに配列されたメモリセルを有する複数のメモリセルアレイと、前記メモリセルアレイを選択するレーヤデコーダと、接地電圧より大きいレベルを有する消去電圧と複数の内部電圧とを発生させる電圧発生回路と、前記選択されたメモリセルアレイから消去されるワードラインを選択し、前記選択されたメモリセルアレイから選択されたワードラインと非選択されたワードラインとに前記消去電圧を印加し、非選択されたメモリセルアレイのワードラインに前記消去電圧と前記複数の内部電圧の中から選択される電圧とを印加する行選択回路を含み、前記選択されたメモリセルアレイから前記非選択されたワードラインと、前記非選択されたメモリセルアレイのワードラインとはフローティングの状態にある。

この実施形態に於いて、前記消去電圧は、正しい消去動作を行うための臨界ワードライン電圧のレベル以下であり、前記複数の内部電圧は前記消去電圧より高いレベルである。
この実施形態に於いて、前記行選択回路は、前記メモリセルアレイに各々対応する複数の駆動回路と、前記メモリセルアレイに各々対応する複数の行デコーダとを含み、前記選択されたメモリセルアレイに対応する前記駆動回路は、前記電圧発生回路から供給された前記消去電圧を前記対応する行デコーダに印加し、前記非選択されたメモリセルアレイに各々対応する前記駆動回路は、前記電圧発生回路から供給された前記消去電圧及び前記内部電圧の中から選択される電圧を前記対応する行デコーダに印加する。

この実施形態に於いて、前記行デコーダは、各ワードラインに対応する選択トランジスタを含み、前記選択トランジスタはデコードされたブロックアドレスによってターンオンまたはターンオフされる。
この実施形態に於いて、前記選択されたメモリセルアレイの選択されたワードラインは、デコードされたブロックアドレスによってターンオンされた対応する選択トランジスタによって消去電圧が印加される。

この実施形態に於いて、前記選択されたメモリセルアレイの非選択されたワードライン及び前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタは、前記デコードされたブロックアドレスによってターンオフされる。
この実施形態に於いて、前記選択されたメモリセルアレイの非選択されたワードラインに各々対応する選択トランジスタのソースには、前記消去電圧が印加される。
この実施形態に於いて、前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタのソースには、前記消去電圧及び前記内部電圧の中から選択される電圧が印加される。

この実施形態に於いて、前記行選択回路は、前記非選択されたメモリセルアレイのワードラインに前記消去電圧を印加する。
この実施形態に於いて、前記行選択回路は、共通駆動回路と、前記メモリセルアレイに各々対応する複数の行デコーダを含み、前記駆動回路は、前記電圧発生回路から供給された前記消去電圧を前記行デコーダに各々印加する。
この実施形態に於いて、前記行デコーダは、各ワードラインに対応する選択トランジスタを含み、前記選択トランジスタは、デコードされたブロックアドレスによってターンオンまたはターンオフされる。

この実施形態に於いて、前記選択されたメモリセルアレイの非選択されたワードライン及び前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタは、前記デコードされたブロックアドレスによってターンオフされる。
この実施形態に於いて、前記選択されたメモリセルアレイの非選択されたワードラインに各々対応する選択トランジスタ及び前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタのソースには、前記消去電圧が印加される。

本発明の他の特徴によるフラッシュメモリ装置は、ワードライン及びビットラインに配列されたメモリセルを有するメモリセルアレイと、接地電圧より大きいレベルを有する消去電圧を発生させる電圧発生回路と、消去されるワードラインを選択して前記選択されたワードラインと非選択されたワードラインとに前記消去電圧を印加する行選択回路とを含み、前記非選択されたワードラインはフローティングの状態にある。
この実施形態に於いて、前記消去電圧は、正しい消去動作を行うための臨界ワードライン電圧のレベル以下である。

この実施形態に於いて、前記行選択回路は、前記電圧発生回路から前記消去電圧が印加される駆動回路と、前記駆動回路から前記消去電圧が印加される行デコーダとを含む。
この実施形態に於いて、前記行デコーダは、前記ワードラインに各々対応する選択トランジスタを含み、前記選択トランジスタは、デコードされたブロックアドレスによってターンオンまたはターンオフされる。
この実施形態に於いて、前記非選択されたワードラインに各々対応する選択トランジスタは、デコードされたブロックアドレスによって各々ターンオフされる。
この実施形態に於いて、前記非選択されたワードラインに各々対応する選択トランジスタのソースには、前記消去電圧が印加される。

本発明のフラッシュメモリ装置は、フローティングの状態のワードラインに対応する選択トランジスタの漏れ電流を減少させることができるので、消去障害の現象が防止できる。

以下、添付された図面を参照して本発明の実施形態に対して詳しく説明する。
図１は本発明の第１実施形態によるフラッシュメモリ装置を示すブロック図であり、図２は図１に図示されたメモリセルアレイのスタック構造を示すブロック図である。
図１及び図２を参照すれば、本発明の実施形態によるフラッシュメモリ装置１００はスタック構造であり、レーヤデコーダ１０、メモリセルアレイ２０、行選択回路３０、電圧発生回路４０、ページバッファ５０、制御ロジック６０を備える。フラッシュメモリ装置１００はスタック構造なので、実質的に、メモリセルアレイ２０は複数のメモリセルアレイから構成される。従って、図２に図示された様に、フラッシュメモリ装置１００のメモリセルアレイ２０は複数のメモリセルアレイ２０１〜２０ｉから構成される。フラッシュメモリ装置１００はスタックフラッシュメモリ装置とも呼ばれる。複数のメモリセルアレイ２０１〜２０ｉは各々複数のメモリブロックＢＬＫ０〜ＢＬＫｎを備える。複数のメモリブロックＢＬＫ０〜ＢＬＫｎは、各々行（または、ワードライン）及び列（または、ビットライン）に配列されたメモリセルを備える。

行選択回路３０は複数のメモリセルアレイ２０１〜２０ｉに各々対応する行デコーダ３４１〜３４ｉ及び駆動回路３２１〜３２ｉを備える。前記複数のメモリセルアレイ２０１〜２０ｉは、複数のレーヤと称する。
レーヤデコーダ１０は外部から供給されたレーヤアドレス情報（図示せず）に応じて任意のレーヤを選択する。

電圧発生回路４０は制御ロジック６０によって制御され、フラッシュメモリ装置１００の動作電圧を発生させる。例えば、電圧発生回路４０は制御ロジック６０の制御によるプログラム動作のとき、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを、そして、消去動作のとき、消去電圧Ｖｅを発生させる。電圧発生回路４０はプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ及び消去電圧Ｖｅを行選択回路３０に印加する。また、電圧発生回路４０は複数の内部電圧を発生させ、発生された複数の内部電圧の中から選択される電圧を行選択回路３０に印加する。内部電圧の中から選択される電圧は電源電圧ＶＤＤと同じレベルであり、行選択回路３０に印加される内部電圧は、電源電圧ＶＤＤを例として説明する。しかし、行選択回路３０に印加される電圧は電源電圧ＶＤＤに限定されるものではない。複数の内部電圧のレベルは消去電圧Ｖｅより高い。

行選択回路３０は外部から入力された行アドレス（図示せず）に応じて選択されたレーヤの任意のメモリブロックを選択し、選択されたメモリブロックの任意のワードラインを選択する。また、行選択回路３０は制御ロジック４０の制御によってワードラインに対応するワードライン電圧を各々印加する。例えば、行選択回路３０はプログラム動作のとき、選択されたワードラインにプログラム電圧Ｖｐｇｍと、非選択されたワードラインにパス電圧Ｖｐａｓｓとを印加する。また、行選択回路３０は消去動作のとき、選択されたメモリブロックのワードラインに消去電圧Ｖｅを印加する。

行アドレス情報はブロックアドレス情報（図示せず）を含み、選択されたレーヤに対応する行デコーダはブロックアドレス情報に応じて任意のメモリブロックを選択する。駆動回路３２１〜３２ｉは消去動作のとき、電圧発生回路４０から印加された消去電圧Ｖｅまたは内部電圧ＶＤＤを各々対応する行デコーダ３４１〜３４ｉに印加する。消去動作のとき、選択されたレーヤに対応する行デコーダは選択されたメモリブロックのワードラインに消去電圧Ｖｅを印加する。選択されたレーヤの非選択されたメモリブロック及び非選択されたレーヤの各ワードラインはフローティングの状態になる。これについては、図３を参照して後述する。

ページバッファ回路５０は制御ロジック６０によって制御され、ビットライン（全てのメモリブロックに共有される）に各々連結された複数個のページバッファ（図示せず）を備える。また、ページバッファ回路５０は動作モードによって感知増幅器及び書き込みドライバとして動作する。例えば、ページバッファ回路５０は、読み出し動作のとき、ビットラインを介して選択されたメモリブロックからページのデータを感知する。ページバッファ回路５０は、プログラム動作のとき、プログラムされるデータをラッチし、ラッチされたデータによりビットラインを接地電圧または電源電圧で各々駆動する。

制御ロジック６０はフラッシュメモリ装置１００の全般の動作を制御する。
消去動作のとき、電圧発生回路４０は消去電圧Ｖｅ及び内部電圧ＶＤＤを行選択回路３０に印加する。非選択されたレーヤに対応する駆動回路は、電圧発生回路４０から印加された消去電圧Ｖｅと内部電圧ＶＤＤの中から選択される電圧とを対応する行デコーダに印加する。選択されたレーヤに対応する駆動回路には、電圧発生回路４０から消去電圧Ｖｅが印加され、供給された消去電圧Ｖｅを対応する行デコーダに印加する。

行デコーダ３４１〜３４ｉに印加される消去電圧Ｖｅのレベルは、０Ｖより大きい所定電圧のレベルである。消去電圧Ｖｅは正しいＦ−Ｎトンネルの現象が起こるレベルに設定する。例えば、電圧発生回路４０から発生された消去電圧Ｖｅのレベルは０Ｖより大きく、０．３Ｖ以下である。０．３Ｖの消去電圧Ｖｅは極めて小さいレベルなので、消去動作を行うのに問題はない。この消去電圧Ｖｅのレベルは正しい消去動作を行うための臨界ワードライン電圧になり、テストによって消去電圧の臨界値が決定される。以下、消去電圧のレベルは０．３Ｖ、内部電圧は２．２Ｖを例として説明する。

選択されたレーヤに対応する行デコーダは、選択されたレーヤの選択されたメモリブロックのワードラインの各々に消去電圧を印加する。従って、選択されたレーヤの選択されたメモリブロックのメモリセルは消去される。しかし、選択されたレーヤの非選択されたメモリブロック及び非選択されたレーヤの各ワードラインはフローティングの状態である。従って、行デコーダ３４１〜３４ｉに印加された消去電圧Ｖｅまたは内部電圧ＶＤＤは、選択されたレーヤの非選択されたメモリブロック及び非選択されたレーヤの各ワードラインに印加されない。

行デコーダ３４１〜３４ｉは、ワードラインに応する選択トランジスタ（図３に図示）を備える。選択されたレーヤの非選択されたメモリブロック及び非選択されたレーヤの各ワードラインに対応する選択トランジスタのソースには、消去電圧Ｖｅまたは内部電圧ＶＤＤが印加される。従って、フローティングの状態であるワードラインに対応する選択トランジスタのゲート−ソースの電位差Ｖｇｓはソースに接地電圧が印加されるときより低くなる。背景技術で説明した様に、選択トランジスタを介して流れる漏れ電流Ｉｓｕｂは、選択トランジスタのゲート−ソースの電位差の指数関数ｅＶｇｓに比例する。従って、選択トランジスタの漏れ電流Ｉｓｕｂは減少する。
結果的に、消去動作のとき、選択トランジスタの漏れ電流Ｉｓｕｂが減少するので、本発明のフラッシュメモリ装置１００は消去障害が防止できる。

図３は図２に図示されたメモリブロックに関する行選択回路を概略的に示すブロック図である。
レーヤ２０１〜２０ｉに各々対応する行デコーダ３４１〜３４ｉ及び駆動回路３２１〜３２ｉの構成は同じであるので、図３は任意のレーヤ２０１と、それに対応する行デコーダ３４１及び駆動回路３２１だけを図示した。

図３を参照すれば、メモリブロックＢＬＫ０は複数個のストリング１１１を備え、各ストリング１１１はストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数個のメモリセル（または、メモリセルトランジスタ）ＭＣ０〜ＭＣｍを備える。ストリング１１１は対応するビットラインＢＬ０〜ＢＬｋに各々電気的に接続されている。ビットラインＢＬ０〜ＢＬｋはレーヤ２０１のメモリブロックＢＬＫ０〜ＢＬＫｎと共有する様に配列される。各ストリング１１１に於いて、ストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬに連結され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬに連結され、メモリセルトランジスタＭＣｍ〜ＭＣ０は対応するワードラインＷＬｍ〜ＷＬ０に各々連結されている。

行デコーダ３４１は複数のブロック選択制御回路３４１０〜３４１ｉを備え、ブロック選択制御回路３４１０〜３４１ｉは各々ブロックデコーダ３４２０及び選択トランジスタＳＴ０〜ＳＴｉを備える。ブロック選択制御回路３４１０〜３４１ｉはメモリブロックＢＬＫ０−ＢＬＫｎの各々に対応する様に配列される。ストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０及び接地選択ラインＧＳＬは選択トランジスタＳＴ０〜ＳＴｉを介して対応する選択ラインＳ０〜Ｓｉに各々連結されている。

駆動回路３２１は行アドレス情報に対応して選択ラインＳ０〜Ｓｉに対応する電圧を供給する。即ち、駆動回路３２１はワードライン駆動回路として、そして、ワードラインデコーダとして動作する。
選択トランジスタＳＴ０〜ＳＴｉのゲートはブロック選択ラインＢＳＣに共に連結され、ブロック選択ラインＢＳＣはブロックデコーダ３４２０によって制御される。ブロックデコーダ３４２０は制御ロジック６０によって制御され、ブロックアドレス情報に応じてブロック選択ラインＢＳＣを活性化または非活性化させる。選択トランジスタＳＴ０〜ＳＴｉはブロック選択ラインＢＳＣの活性化または非活性化に応じて同時にターンオン／オフされる。

レーヤ２０１のメモリブロックＢＬＫ０が選択され、選択されたメモリブロックＢＬＫ０のメモリセルが消去されるものと仮定して説明する。レーヤデコーダ１０によってレーヤ２０１が選択される。消去されるメモリセルを有するメモリブロックＢＬＫ０を選択するためには、選択されたメモリブロックＢＬＫ０に対応するブロック選択ラインＢＳＣがハイレベルに活性化される。活性化されたブロック選択ラインＢＳＣに応じてブロック選択制御回路３４１０の選択トランジスタＳＴ０〜ＳＴｉは同時にターンオンされる。その結果、選択されたメモリブロックＢＬＫ０のストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬに連結され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬに連結される。また、メモリセルトランジスタＭＣｍ〜ＭＣ０は対応するワードラインＷＬｍ〜ＷＬ０に各々連結される。

非選択されたメモリブロックＢＬＫ１−ＢＬＫｎに対応するブロック選択ラインＢＳＣは非活性化される。従って、ブロック選択制御回路３４１１−３４１ｎの選択トランジスタＳＴ０〜ＳＴｉはターンオフされる。その結果、非選択されたメモリブロックＢＬＫ１〜ＢＬＫｎのストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードラインＷＬｍ〜ＷＬ０はフローティングの状態になる。

非選択されたレーヤ２０２〜２０ｉに応じる行デコーダ３４２〜３４ｉのブロック選択ラインＢＳＣは非活性化される。従って、非選択されたレーヤ２０２〜２０ｉに対応する行デコーダ３４２〜３４ｉの各選択トランジスタＳＴ０〜ＳＴｉはターンオフされる。その結果、非選択されたレーヤ２０２〜２０ｉのストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードラインＷＬｍ〜ＷＬ０はフローティングの状態になる。

消去動作のときレーヤ２０１〜２０ｉのバルク、または、基板にはバルク電圧Ｖｂｕｌｋが印加される。従って、フローティングの状態である選択されたレーヤ２０１の非選択されたメモリブロックＢＬＫ１〜ＢＬＫｎのワードライン及び非選択されたレーヤ２０２〜２０ｉのワードラインは各々バルク電圧Ｖｂｕｌｋに昇圧される。

消去動作のとき、選択されたレーヤ２０１に対応する駆動回路３２１は電圧発生回路４０から消去電圧Ｖｅが印加され、供給された消去電圧ＶｅをメモリブロックＢＬＫ０のワードラインＷＬｍ〜ＷＬ０に各々印加する。従って、選択されたレーヤ２０１の選択されたメモリブロックＢＬＫ０のメモリセルは消去される。
フローティングの状態である非選択されたメモリブロックＢＬＫ１〜ＢＬＫｎのワードラインＷＬｍ〜ＷＬ０に対応する選択トランジスタＳＴ１〜ＳＴｉ−１のソースには消去電圧Ｖｅが印加される。

背景技術で説明した様に、選択トランジスタを介して流れる漏れ電流Ｉｓｕｂは選択トランジスタのゲート−ソースの電位差の指数関数ｅＶｇｓに比例する。消去電圧Ｖｅのレベルが０．３Ｖに設定される場合、選択されたレーヤ２０１の非選択されたメモリブロックＢＬＫ１〜ＢＬＫｎのワードラインＷＬｍ〜ＷＬ０に対応する選択トランジスタＳＴ１〜ＳＴｉ−１のゲート−ソースの電位差は−０．３Ｖになる。漏れ電流Ｉｓｕｂは選択トランジスタのゲート−ソースの電位差の指数関数ｅＶｇｓに比例するので、ゲート−ソースの電位差が０Ｖであるときより−０．３Ｖであるときの方が、漏れ電流はさらに減少する。

結果的に、接地電圧より高い所定レベルの消去電圧Ｖｅが行デコーダ３４１に印加されるので、非選択されたメモリブロックＢＬＫ１〜ＢＬＫｎのワードラインＷＬｍ〜ＷＬ０に対応する選択トランジスタＳＴ１〜ＳＴｉ−１の漏れ電流Ｉｓｕｂは減少する。
非選択されたレーヤ２０２〜２０ｉに対応する駆動回路３０２〜３０ｉは電圧発生回路４０から供給された消去電圧Ｖｅ及び内部電圧ＶＤＤの中から選択される電圧を行デコーダ３４２〜３４ｉに各々印加する。非選択されたレーヤ２０２〜２０ｉのワードラインＷＬｍ〜ＷＬ０はフローティングの状態なので、消去電圧ＶｅがワードラインＷＬｍ〜ＷＬ０の各々対応する選択トランジスタＳＴ１〜ＳＴｉ−１のソースに印加される場合、漏れ電流Ｉｓｕｂは上述した説明と同じである。

非選択されたレーヤ２０２〜２０ｉに対応する駆動回路３０２〜３０ｉが内部電圧ＶＤＤを行デコーダ３４２〜３４ｉに印加するとき、内部電圧ＶＤＤはワードラインＷＬｍ〜ＷＬ０に対応する選択トランジスタＳＴ１〜ＳＴｉ−１のソースに印加される。電圧発生回路４０から駆動回路３０２〜３０ｉに各々印加された内部電圧ＶＤＤを２．２Ｖとすれば、非選択されたレーヤ２０２〜２０ｉの各ワードラインＷＬｍ〜ＷＬ０に対応する選択トランジスタＳＴ１〜ＳＴｉ−１のゲート−ソースの電位差は−２．２Ｖになる。漏れ電流Ｉｓｕｂは選択トランジスタのゲート−ソースの電位差の指数関数ｅＶｇｓに比例するので、ゲート−ソースの電位差が０Ｖであるときより−２．２Ｖであるときの方が、漏れ電流はさらに減少する。

結果的に、接地電圧より高い消去電圧Ｖｅまたは内部電圧ＶＤＤが非選択されたレーヤ２０２〜２０ｉに対応する行デコーダ３４２〜３４ｉに供給されるので、選択トランジスタＳＴ１〜ＳＴｉ−１の漏れ電流Ｉｓｕｂは減少する。選択トランジスタＳＴ１〜ＳＴｉ−１の漏れ電流Ｉｓｕｂが減少するので、フラッシュメモリ装置１００は消去障害の現象が防止できる。

図４は図２に図示された行選択回路及びメモリセルアレイを概略的に示すブロック図である。
図４は任意の二つのレーヤ２０１、２０２と、レーヤ２０１、２０２に各々対応する駆動回路３２１、３２２及び行デコーダ３４１、３４２を示している。
レーヤ２０１は消去動作のとき選択されたレーヤである。消去動作のとき、選択されたレーヤ２０１に対応する駆動回路３２１は行デコーダ３４１に電圧発生回路４０から供給された消去電圧Ｖｅを印加する。非選択されたレーヤ２０２に対応する駆動回路３２２は行デコーダ３４２に電圧発生回路４０から供給された消去電圧Ｖｅ及び内部電圧ＶＤＤの中から選択される電圧を印加する。上述した本発明のフラッシュメモリ装置１００の動作を参照すれば、選択されたレーヤ２０１の非選択されたブロックのフローティングの状態のワードラインに対応する選択トランジスタの漏れ電流は減少する。また、非選択されたレーヤ２０２のフローティングの状態であるワードラインに対応する選択トランジスタの漏れ電流は減少する。

図５は本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図であり、図６は図５に図示された行選択回路及びメモリセルアレイを概略的に示すブロック図である。
図５に図示されたフラッシュメモリ装置１００は一つの駆動回路３２（以下、共通駆動回路と称する）を有することを除けば、図１及び図２に図示されたフラッシュメモリ装置１００の構成と同様である。従って、図５を参照すれば、フラッシュメモリ装置１００は共通駆動回路３２を備え、共通駆動回路３２は電圧発生回路４０から供給された消去電圧Ｖｅを行デコーダ３４１〜３４ｉに各々印加する。

図６は任意の二つのレーヤ２０１、２０２と、レーヤ２０１、２０２に各々対応する駆動回路３２１、３２２及び行デコーダ３４１、３４２を示し、レーヤ２０１は消去動作のとき選択されたレーヤである。
図６を参照すれば、共通駆動回路３２は電圧発生回路４０から供給された消去電圧Ｖｅを選択されたレーヤ２０１及び非選択されたレーヤ２０２に対応する行デコーダ３４１〜３４ｉに各々印加する。

上述したフラッシュメモリ装置１００の消去動作を参照すれば、消去電圧Ｖｅが０．３Ｖに設定される場合、選択されたレーヤ２０１及び非選択されたレーヤ２０２のフローティングの状態であるワードラインに対応する選択トランジスタのゲート−ソースの電位差は−０．３Ｖである。その結果、選択トランジスタＳＴ１〜ＳＴｉ−１の漏れ電流Ｉｓｕｂが減少するので、フラッシュメモリ装置１００は消去障害の現象が防止できる。

図５及び図６に図示されたフラッシュメモリ装置１００の消去動作は、非選択されたレーヤに各々対応する行デコーダに内部電圧ＶＤＤを印加しないことを除けば、図１及び図２に図示されたフラッシュメモリ装置１００の消去動作と同様である。従って、図５及び６に図示されたフラッシュメモリ装置１００の消去動作の詳しい説明は省略する。

本発明によるフラッシュメモリ装置は積層構造であるが、単層構造に構成しても良い。単層構造のフラッシュメモリ装置は、上述した選択されたレーヤの消去動作と同じである。即ち、駆動回路は、電圧発生回路から供給された消去電圧を行選択回路に印加し、行選択回路は、選択されたブロックのワードラインに消去電圧を印加する。また、非選択されたブロックのワードラインに対応する選択トランジスタのソースには、消去電圧が印加される。従って、非選択されたブロックのワードラインに対応する選択トランジスタの漏れ電流は減少する。消去電圧のレベルは、上述した様に、接地電圧のレベルより大きい。また、消去動作のとき、正しいＦ−Ｎトンネルの現象が起こる様にするために、消去電圧のレベルは消去動作を行うための臨界ワードライン電圧のレベル以下である。

結果的に、本発明のフラッシュメモリ装置１００は、フローティングの状態のワードラインに対応する選択トランジスタの漏れ電流を減少させることができるので、消去障害の現象が防止できる。

図７は本発明の第３実施形態によるフラッシュメモリ装置を示すブロック図であり、図８は図７に図示された行選択回路及びマットを概略的に示すブロック図である。
図７及び図８を参照すれば、本発明の第３実施形態によるフラッシュメモリ装置４００は複数のマット２０_０〜２０_Ｋ−１を備える。複数のマット２０_０〜２０_Ｋ−１は、図８に図示された様に、各々複数のレーヤ２０１〜２０ｉを備える。図７に図示された複数のマット２０_０〜２０_Ｋ−１に対応する行選択回路３０_０〜３０_Ｋ−１、レーヤデコーダ１０_０〜１０Ｋ−１及びページバッファ５０_０〜５０_Ｋ−１は、図１に図示された行選択回路３０、レーヤデコーダ１０及びページバッファ５０と同じ構成である。

また、図７に図示された制御ロジック６０及び電圧発生回路４０は、図１に図示された制御ロジック６０及び電圧発生回路４０と同じ構成である。図８に図示された行選択回路３０_０〜３０_Ｋ−１は、各々図２に図示された行選択回路３０の様に、複数のメモリセルアレイ２０１〜２０ｉに各々対応する行デコーダ３４１〜３４ｉ及び駆動回路３２１〜３２ｉを備える。

消去動作のとき、マットを選択するために、消去動作が行われるマットに対応する行選択回路は、マット選択信号に応じて活性化される。例えば、マット選択信号は各行選択回路３０_０〜３０_Ｋ−１の駆動回路３２１〜３２ｉに伝送される。マット選択信号は、ハイレベルＨ及びローレベルＬ信号を有する。マットＭＡＴ０の消去動作を行うとき、行選択回路３０_０の駆動回路３２１〜３２ｉは、ハイレベルＨのマット選択信号によって活性化される。残りの行選択回路３０_１〜３０_Ｋ−１の駆動回路３２１〜３２ｉは、各々ローレベルＬのマット選択信号によって非活性化される。

レーヤ２０１が選択されるとき、活性化された駆動回路３２１〜３２ｉの中から選択されたレーヤ２０１に対応する駆動回路３２１は、電圧発生回路４０から印加される消去電圧Ｖｅを対応する行デコーダ３４１に印加する。活性化された駆動回路３２１〜３２ｉの中から非選択されたレーヤ２０２〜２０ｉに対応する駆動回路３２２〜３２ｉは、電圧発生回路４０から印加された消去電圧Ｖｅと内部電圧ＶＤＤの中から選択される電圧とを対応する行デコーダ３４２〜３４ｉに印加する。
選択されたマットの消去動作は、上述した本発明の第１実施形態によるフラッシュメモリ装置１００の消去動作と同様なので、その説明は省略する。

図９は本発明の第４実施形態によるフラッシュメモリ装置の行選択回路及びマットを概略的に示すブロック図である。
図９を参照すれば、本発明の第４実施形態によるフラッシュメモリ装置４００は、マット１０_０〜１０Ｋ−１に各々対応する行選択回路３０_０〜３０_Ｋ−１が共通駆動回路を有することを除けば、図７及び図８に図示されたフラッシュメモリ装置４００の構成と同じである。

消去動作のとき、マットを選択するために、消去動作が行われるマットに対応する行選択回路は、マット選択信号に応じて活性化される。例えば、マット選択信号は行選択回路３０_０〜３０_Ｋ−１の共通駆動回路３２に伝送される。マットＭＡＴ０の消去動作を行うとき、行選択回路３０_０の共通駆動回路３２は、ハイレベルＨのマット選択信号によって活性化される。残りの行選択回路３０_１〜３０_Ｋ−１の駆動回路３２は、ローレベルＬのマット選択信号によって各々非活性化される。消去動作のとき、活性化された共通駆動回路３２は、電圧発生回路４０から印加された消去電圧Ｖｅを行デコーダ３４１〜３４ｉに各々印加する。
選択されたマットの消去動作は、上述した本発明の第２実施形態によるフラッシュメモリ装置１００の消去動作と同様なので、その説明は省略する。

図１０は本発明の第５実施形態によるフラッシュメモリ装置のブロック図であり、図１１は図１０に図示された行選択回路及びマットを概略的に示すブロック図である。
図１０及び１１を参照すれば、本発明の第５実施形態によるフラッシュメモリ装置５００は、マット共通駆動回路７０及びマットに各々対応する行選択回路８０_０〜８０_Ｋ−１を備える。図１０に図示されたレーヤデコーダ１０_０〜１０_Ｋ−１、マット２０_０〜２０_Ｋ−１、ページバッファ５０_０〜５０_Ｋ−１、電圧発生回路４０及び制御ロジック６０は、図６に図示されたレーヤデコーダ１０_０〜１０_Ｋ−１、マット２０_０〜２０_Ｋ−１、ページバッファ５０_０〜５０_Ｋ−１、電圧発生回路４０及び制御ロジック６０と同じ構成である。行選択回路８０_０〜８０_Ｋ−１は、各々複数のレーヤに対応するローカル駆動回路８２１〜８２ｉ及び行デコーダ８４１〜８４ｉを備える。

消去動作のとき、マット共通駆動回路７０は電圧発生回路４０から印加された消去電圧Ｖｅと内部電圧ＶＤＤの中から選択される電圧とをローカル駆動回路８２１〜８２ｉに各々印加する。
マットを選択するために、消去動作が行われるマットに対応する行選択回路は、マット選択信号に応じて活性化される。例えば、マット選択信号は、各行選択回路８０_０〜８０_Ｋ−１のローカル駆動回路８２１〜８２ｉに伝送される。マットＭＡＴ０の消去動作を行うとき、行選択回路８０_０のローカル駆動回路８２１〜８２ｉは、ハイレベルＨのマット選択信号によって活性化される。残りの行選択回路８０_１〜８０_Ｋ−１のローカル駆動回路８２１〜８２ｉは、各々ローレベルＬのマット選択信号によって非活性化される。

レーヤ２０１が選択されるとき、活性化されたローカル駆動回路８２１〜８２ｉの中から選択されたレーヤ２０１に対応するローカル駆動回路８２１は、マット共通駆動回路７０から印加された消去電圧Ｖｅを対応する行デコーダ８４１に印加する。活性化されたローカル駆動回路８２１〜８２ｉの中で非選択されたレーヤ２０２〜２０ｉに対応するローカル駆動回路８２２〜８２ｉは、マット共通駆動回路７０から印加された消去電圧Ｖｅと内部電圧ＶＤＤの中から選択される電圧とを対応する行デコーダ８４２〜８４ｉに印加する。

行選択回路８０_１〜８０_Ｋ−１のローカル駆動回路８２１〜８２ｉは、各々マット駆動回路７０から印加された消去電圧Ｖｅ及び内部電圧ＶＤＤを遮断する。
選択されたマットの消去動作は、上述した本発明の第１実施形態によるフラッシュメモリ装置１００の消去動作と同様なので、その説明は省略する。

以上の様に、本発明の図面と明細書には、最良の実施形態が開示されている。本発明の図面と明細書には、特定な用語が使われているが、これは、本発明を説明するためであり、特許請求の範囲に記載された本発明の範囲を制限するものではない。従って、本発明の技術分野で通常の知識を持つ者であれば、実施形態の多様な変形が可能であることを理解できるであろう。

本発明の第１実施形態によるフラッシュメモリ装置を示すブロック図である。 図１に図示されたメモリセルアレイのスタック構造を示すブロック図である。 図２に図示されたメモリブロックの行選択回路を概略的に示すブロック図である。 図２に図示された行選択回路及びメモリセルアレイを概略的に示すブロック図である。 本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。 図５に図示された行選択回路及びメモリセルアレイを概略的に示すブロック図である。 本発明の第３実施形態によるフラッシュメモリ装置を示すブロック図である。 図７に図示された行選択回路及びマットを概略的に示すブロック図である。 本発明の第４実施形態によるフラッシュメモリ装置の行選択回路及びマットを概略的に示すブロック図である。 本発明の第５実施形態によるフラッシュメモリ装置のブロック図である。 図１０に図示された行選択回路及びマットを概略的に示すブロック図である。

符号の説明

１００ フラッシュメモリ装置
１０ レーヤデコーダ
２０ メモリセルアレイ
３０ 行選択回路
４０ 電圧発生回路
５０ ページバッファ
６０ 制御ロジック
２０１〜２０ｉ メモリセルアレイ
３２１〜３２ｉ、３２ 駆動回路
３４１〜３４ｉ 行デコーダ

Claims (21)

1. ワードライン及びビットラインに配列されたメモリセルを有する複数のメモリセルアレイを各々含む複数のマットと、
   前記マットに各々対応すると共に対応するマットのメモリセルアレイを選択するレーヤデコーダと、
   接地電圧より大きいレベルを有する消去電圧と複数の内部電圧とを発生させる電圧発生回路と、
   前記マットに各々対応し、マット選択信号に応じて選択的に活性化される行選択回路とを含み、
   活性化された行選択回路は対応するマットの選択されたメモリセルアレイから消去されるワードラインを選択し、前記選択されたメモリセルアレイから選択されたワードラインと非選択されたワードラインとに前記消去電圧を印加し、非選択されたメモリセルアレイのワードラインに前記消去電圧と前記複数の内部電圧の中から選択される電圧とを印加し、
   前記選択されたメモリセルアレイから前記非選択されたワードラインと、前記非選択されたメモリセルアレイのワードラインとはフローティングの状態になるフラッシュメモリ装置。
2. 前記消去電圧は、正しい消去動作を行うための臨界ワードライン電圧のレベル以下である請求項１に記載のフラッシュメモリ装置。
3. 前記複数の内部電圧は、前記消去電圧より高いレベルである請求項１に記載のフラッシュメモリ装置。
4. 前記行選択回路は各々、
   前記メモリセルアレイに各々対応する複数の駆動回路と、
   前記メモリセルアレイに各々対応する複数の行デコーダとを含み、
   前記活性化された行選択回路の駆動回路の中で前記選択されたメモリセルアレイに対応する前記駆動回路は、前記電圧発生回路から供給された前記消去電圧を前記対応する行デコーダに印加し、前記非選択されたメモリセルアレイに各々対応する前記活性化された行選択回路の駆動回路は、前記電圧発生回路から供給された前記消去電圧及び前記内部電圧の中から選択される電圧を前記対応する行デコーダに印加する請求項１に記載のフラッシュメモリ装置。
5. 前記行デコーダは、各ワードラインに対応する選択トランジスタを含み、前記選択トランジスタは、デコードされたブロックアドレスによってターンオンまたはターンオフされる請求項４に記載のフラッシュメモリ装置。
6. 前記選択されたメモリセルアレイの選択されたワードラインには、デコードされたブロックアドレスによってターンオンされた対応する選択トランジスタによって消去電圧が印加される請求項５に記載のフラッシュメモリ装置。
7. 前記選択されたメモリセルアレイの非選択されたワードライン及び前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタには、前記デコードされたブロックアドレスによってターンオフされる請求項５に記載のフラッシュメモリ装置。
8. 前記選択されたメモリセルアレイの非選択されたワードラインに各々対応する選択トランジスタのソースには、前記消去電圧が印加される請求項７に記載のフラッシュメモリ装置。
9. 前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタのソースには、前記消去電圧及び前記内部電圧の中から選択される電圧が印加される請求項７に記載のフラッシュメモリ装置。
10. 前記行選択回路は、前記非選択されたメモリセルアレイのワードラインに前記消去電圧を印加する請求項１に記載のフラッシュメモリ装置。
11. 前記行選択回路は各々、
    共通駆動回路と、
    前記メモリセルアレイに各々対応する複数の行デコーダとを含み、
    前記活性化された行選択回路の駆動回路は、前記電圧発生回路から供給された前記消去電圧を前記活性化された行選択回路の行デコーダに各々印加する請求項１０に記載のフラッシュメモリ装置。
12. 前記行デコーダは、各ワードラインに対応する選択トランジスタを含み、前記選択トランジスタは、デコードされたブロックアドレスによってターンオンまたはターンオフされる請求項１１に記載のフラッシュメモリ装置。
13. 前記選択されたメモリセルアレイの非選択されたワードライン及び前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタは、前記デコードされたブロックアドレスによってターンオフされる請求項１２に記載のフラッシュメモリ装置。
14. 前記選択されたメモリセルアレイの非選択されたワードラインに各々対応する選択トランジスタ及び前記非選択されたメモリセルアレイのワードラインに各々対応する選択トランジスタのソースには、前記消去電圧が印加される請求項１３に記載のフラッシュメモリ装置。
15. ワードライン及びビットラインに配列されたメモリセルを各々有する複数のメモリセルアレイを含む複数のマットと、
    前記マットに各々対応すると共に対応するマットのメモリセルアレイを選択するレーヤデコーダと、
    接地電圧より大きいレベルを有する消去電圧と複数の内部電圧とを発生する電圧発生回路と、
    前記マットに各々対応し、マット選択信号に応じて選択的に活性化される行選択回路と、
    前記消去電圧及び複数の内部電圧の中から選択される電圧を前記行選択回路に各々印加するマット共通駆動回路とを含み、
    前記活性化された行選択回路は、対応するマットの前記選択されたメモリセルアレイから消去されるワードラインを選択し、前記選択されたメモリセルアレイから選択されたワードラインと非選択されたワードラインとに前記消去電圧を印加し、非選択されたメモリセルアレイのワードラインに前記消去電圧と前記複数の内部電圧の中から選択される電圧とを印加し、
    前記選択されたメモリセルアレイから前記非選択されたワードラインと前記非選択されたメモリセルアレイのワードラインとは、フローティングの状態になるフラッシュメモリ装置。
16. 前記消去電圧は、正しい消去動作を行うための臨界ワードライン電圧のレベル以下である請求項１５に記載のフラッシュメモリ装置。
17. 前記行選択回路は各々、
    前記メモリセルアレイに各々対応する複数のローカル駆動回路と、
    前記メモリセルアレイに各々対応する複数の行デコーダとを含み、
    前記活性化された行選択回路のローカル駆動回路の中で前記選択されたメモリセルアレイに対応する前記ローカル駆動回路は、前記マット共通駆動回路から供給される前記消去電圧を前記対応する行デコーダに印加し、前記非選択されたメモリセルアレイに各々対応する前記駆動回路は、前記マット共通駆動回路から供給される前記消去電圧及び前記内部電圧の中から選択される電圧を前記対応する行デコーダに印加する請求項１５に記載のフラッシュメモリ装置。
18. 前記行デコーダは、前記ワードラインに各々対応する選択トランジスタを含み、前記選択トランジスタは、デコードされたブロックアドレスによってターンオンまたはターンオフされる請求項１５に記載のフラッシュメモリ装置。
19. 前記非選択されたワードラインに各々対応する選択トランジスタは、デコードされたブロックアドレスによって各々ターンオフされる請求項１８に記載のフラッシュメモリ装置。
20. 前記非選択されたワードラインに各々対応する選択トランジスタのソースには、前記消去電圧が印加される請求項１９に記載のフラッシュメモリ装置。
21. 前記非活性化された行選択回路のローカル駆動回路は、前記マット共通駆動回路から供給される前記消去電圧及び内部電圧を遮断する請求項１５に記載のフラッシュメモリ装置。

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