JPH08287696A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08287696A JPH08287696A JP9042095A JP9042095A JPH08287696A JP H08287696 A JPH08287696 A JP H08287696A JP 9042095 A JP9042095 A JP 9042095A JP 9042095 A JP9042095 A JP 9042095A JP H08287696 A JPH08287696 A JP H08287696A
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- memory cell
- gate
- selection
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置において、デコー
ダ部のトランスファーゲートのカットオフ特性が向上さ
せ、ゲート酸化膜に高電圧が印加されることを阻止し、
信頼性を向上させることを目的とする。 【構成】 ＮＡＮＤ型もしくはＡＮＤ型ＥＥＰＲＯＭの
消去動作時に、選択ゲート信号をＶccに、制御ゲート信
号をＶthに設定する。
ダ部のトランスファーゲートのカットオフ特性が向上さ
せ、ゲート酸化膜に高電圧が印加されることを阻止し、
信頼性を向上させることを目的とする。 【構成】 ＮＡＮＤ型もしくはＡＮＤ型ＥＥＰＲＯＭの
消去動作時に、選択ゲート信号をＶccに、制御ゲート信
号をＶthに設定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数のメモリセルを接続してメモリセルユニッ
ト（ＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセル）を構
成した半導体記憶装置に関する。
り、特に複数のメモリセルを接続してメモリセルユニッ
ト（ＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセル）を構
成した半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、電
気的書き替えを可能としたＥＥＰＲＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、高集積化ができるものとして注目されている。
気的書き替えを可能としたＥＥＰＲＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、高集積化ができるものとして注目されている。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモ
リセルは、半導体基板上に絶縁膜を介して浮游ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース・ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成する。このようなＮＡＮＤセルがマトリッ
クス配列されてメモリセルアレイが構成される。
リセルは、半導体基板上に絶縁膜を介して浮游ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース・ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成する。このようなＮＡＮＤセルがマトリッ
クス配列されてメモリセルアレイが構成される。
【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。
【０００５】図３はＥＥＰＲＯＭのＮＡＮＤセルの基本
構成を示す平面図であり、図４（ａ）（ｂ）はその矢視
Ａ−Ａ´、Ｂ−Ｂ´断面図である。また、図５は図３の
ＮＡＮＤセルの等価回路である。この列では、４個のメ
モリセルＭ1 〜Ｍ4 と２個の選択ＭＯＳトランジスタＳ
1 ，Ｓ2 を、そのソース、ドレイン拡散層を共用する形
で直列接続してＮＡＮＤセルを構成している。このよう
なＮＡＮＤセルがマトリックス配列されてメモリアレイ
が構成される。
構成を示す平面図であり、図４（ａ）（ｂ）はその矢視
Ａ−Ａ´、Ｂ−Ｂ´断面図である。また、図５は図３の
ＮＡＮＤセルの等価回路である。この列では、４個のメ
モリセルＭ1 〜Ｍ4 と２個の選択ＭＯＳトランジスタＳ
1 ，Ｓ2 を、そのソース、ドレイン拡散層を共用する形
で直列接続してＮＡＮＤセルを構成している。このよう
なＮＡＮＤセルがマトリックス配列されてメモリアレイ
が構成される。
【０００６】ＮＡＮＤセルのドレインは選択トランジス
タＳ1 を介してビット線ＢＬに接続される。また、ＮＡ
ＮＤセルのソースは選択トランジスタＳ2 を介して接地
線に接続される。各メモリセルの制御ゲートＣＧ1 〜Ｃ
Ｇ4 は、ビット線ＢＬと交差するワード線ＷＬに接続さ
れる。この実施例は４個のメモリセルで１つのＮＡＮＤ
セルを構成しているが、一般に２のｎ乗（ｎ＝１、２
…）個のメモリセルで１つのＮＡＮＤセルを構成でき
る。
タＳ1 を介してビット線ＢＬに接続される。また、ＮＡ
ＮＤセルのソースは選択トランジスタＳ2 を介して接地
線に接続される。各メモリセルの制御ゲートＣＧ1 〜Ｃ
Ｇ4 は、ビット線ＢＬと交差するワード線ＷＬに接続さ
れる。この実施例は４個のメモリセルで１つのＮＡＮＤ
セルを構成しているが、一般に２のｎ乗（ｎ＝１、２
…）個のメモリセルで１つのＮＡＮＤセルを構成でき
る。
【０００７】具体的なセル構造を、図４により説明す
る。Ｐ型シリコン基板０上にｎウェル１、さらに、１´
を設ける。このｐウェル１´上にメモリセルを形成し、
周辺回路はメモリセルと別のｐウェル上に設ける。ＮＡ
ＮＤセルは、ｐウェル１´上の素子分離絶縁膜２で囲ま
れた一つの領域に、この例では４個のメモリセルとそれ
を挾む２つの選択トランジスタが形成されている。ｌ各
メモリセルは、ｐウェル１´上に５〜２０ｎｍの熱酸化
膜からなる第１ゲート絶縁膜３1 を介して、５０〜４０
０ｎｍの第１層多結晶シリコン膜により浮游ゲート４
（４1 、４2 、４3 、４4 ）が形成され、この上に１５
〜４０ｎｍの熱酸化膜からなる第３ゲート絶縁膜５を介
して、１００〜４００ｎｍの第２層多結晶シリコン膜に
より制御ゲート６（６1 、６2 、６3 、６4 ）が形成さ
れている。制御ゲート６は一方向に連続的に配設されて
ワード線ＷＬとなる。
る。Ｐ型シリコン基板０上にｎウェル１、さらに、１´
を設ける。このｐウェル１´上にメモリセルを形成し、
周辺回路はメモリセルと別のｐウェル上に設ける。ＮＡ
ＮＤセルは、ｐウェル１´上の素子分離絶縁膜２で囲ま
れた一つの領域に、この例では４個のメモリセルとそれ
を挾む２つの選択トランジスタが形成されている。ｌ各
メモリセルは、ｐウェル１´上に５〜２０ｎｍの熱酸化
膜からなる第１ゲート絶縁膜３1 を介して、５０〜４０
０ｎｍの第１層多結晶シリコン膜により浮游ゲート４
（４1 、４2 、４3 、４4 ）が形成され、この上に１５
〜４０ｎｍの熱酸化膜からなる第３ゲート絶縁膜５を介
して、１００〜４００ｎｍの第２層多結晶シリコン膜に
より制御ゲート６（６1 、６2 、６3 、６4 ）が形成さ
れている。制御ゲート６は一方向に連続的に配設されて
ワード線ＷＬとなる。
【０００８】各メモリセルのソース、ドレイン拡散層と
なるｎ型層９は隣接するもの同士で共用する形で、４個
のメモリセルが配列接続されている。ＮＡＮＤセルの一
端のドレインは、ゲート電極４5 により構成される選択
ＭＯＳトランジスタを介してビット線８に接続され、他
端のソースはゲート電極４6 により構成されるもう一つ
の選択トランジスタを介して接地線に接続されている。
なるｎ型層９は隣接するもの同士で共用する形で、４個
のメモリセルが配列接続されている。ＮＡＮＤセルの一
端のドレインは、ゲート電極４5 により構成される選択
ＭＯＳトランジスタを介してビット線８に接続され、他
端のソースはゲート電極４6 により構成されるもう一つ
の選択トランジスタを介して接地線に接続されている。
【０００９】２つの選択トランジスタは、ｐウェル１´
上に２５〜４０ｎｍの熱酸化膜からなる第２ゲート絶縁
膜３2 を介して、第１層多結晶シリコン膜により選択ゲ
ート４（４5 、４6 ）を形成して構成される。この上に
第３ゲート絶縁膜５を介して、選択ゲート４5 、４6 上
に第２層多結晶シリコンよりなる配線６（６5 、６6）
が形成される。ここで、選択ゲート４5 、４6 と配線６
5 、６6 とは所定間隔のスルーホールで接続され、低抵
抗化される。
上に２５〜４０ｎｍの熱酸化膜からなる第２ゲート絶縁
膜３2 を介して、第１層多結晶シリコン膜により選択ゲ
ート４（４5 、４6 ）を形成して構成される。この上に
第３ゲート絶縁膜５を介して、選択ゲート４5 、４6 上
に第２層多結晶シリコンよりなる配線６（６5 、６6）
が形成される。ここで、選択ゲート４5 、４6 と配線６
5 、６6 とは所定間隔のスルーホールで接続され、低抵
抗化される。
【００１０】ここで、各メモリセルの浮游ゲート４1 〜
４4 、制御ゲート６1 〜６4 、選択ゲート４5 、４6 、
選択ゲート上の低抵抗配線６5 、６6 はそれぞれ、チャ
ンネル長方向については同一エッチング・マスクを用い
て同時にパターニングしてエッジを揃えている。ソー
ス、ドレイン拡散層となるｎ型層９は、これらの制御ゲ
ート６1 〜６4 及び選択ゲート上の多結晶配線６5 、６
6 をマスクとして、ヒ素又は燐のイオン注入にて形成さ
れる。
４4 、制御ゲート６1 〜６4 、選択ゲート４5 、４6 、
選択ゲート上の低抵抗配線６5 、６6 はそれぞれ、チャ
ンネル長方向については同一エッチング・マスクを用い
て同時にパターニングしてエッジを揃えている。ソー
ス、ドレイン拡散層となるｎ型層９は、これらの制御ゲ
ート６1 〜６4 及び選択ゲート上の多結晶配線６5 、６
6 をマスクとして、ヒ素又は燐のイオン注入にて形成さ
れる。
【００１１】このような構成において、各メモリセルで
の浮游ゲート４と基板１間の結合容量Ｃ1 は、浮游ゲー
ト４と制御ゲート６間の結合容量Ｃ2 に比べて小さく設
定されている。これを具体的なセル・パラメータ例を上
げて説明すれば、パターン寸法は０．６μｍルールに従
って、浮游ゲート及び制御ゲート共に幅が０．６μｍで
あり、浮游ゲート４はフィールド領域上に両側０．６μ
ｍずつ延在させている。また、第１ゲート絶縁膜３に例
えば１０ｎｍの熱酸化膜、第２ゲート絶縁膜５は２８ｎ
ｍの熱酸化膜である。熱酸化膜のの誘電率をεとする
と、 Ｃ1 ＝ε／０．０１ であり、 Ｃ2 ＝３ε／０．０２８ である。即ち、Ｃ1 ＜Ｃ2 となっている。図６に、この
ＮＡＮＤセルでの書き込み消去及び読み出しの動作を説
明するための回路図を示し、下記の（表７）に各ゲート
の電位関係を示す。
の浮游ゲート４と基板１間の結合容量Ｃ1 は、浮游ゲー
ト４と制御ゲート６間の結合容量Ｃ2 に比べて小さく設
定されている。これを具体的なセル・パラメータ例を上
げて説明すれば、パターン寸法は０．６μｍルールに従
って、浮游ゲート及び制御ゲート共に幅が０．６μｍで
あり、浮游ゲート４はフィールド領域上に両側０．６μ
ｍずつ延在させている。また、第１ゲート絶縁膜３に例
えば１０ｎｍの熱酸化膜、第２ゲート絶縁膜５は２８ｎ
ｍの熱酸化膜である。熱酸化膜のの誘電率をεとする
と、 Ｃ1 ＝ε／０．０１ であり、 Ｃ2 ＝３ε／０．０２８ である。即ち、Ｃ1 ＜Ｃ2 となっている。図６に、この
ＮＡＮＤセルでの書き込み消去及び読み出しの動作を説
明するための回路図を示し、下記の（表７）に各ゲート
の電位関係を示す。
【００１２】
【表７】
【００１３】まず、ＮＡＮＤセルを構成するメモリセル
を一括して消去する。そのためにこの例では、ＮＡＮＤ
セル内の全てのメモリセルの制御ゲートＣＧ1 〜ＣＧ4
を０Ｖとし、選択ＭＯＳトランジスタＳ1 とＳ2 のゲー
トＳＧ1 とＳＧ2 及び、ｎウェル1 とメモリセルを囲む
ｐウェル１´を“Ｈ”レベル（例えば昇圧電位Ｖpp’＝
18Ｖ）とし、ビット線ＢＬ1 、ＢＬ2 も同じＶpp’電位
とする。これにより全メモリセル１の制御ゲートとｐウ
ェル１´間に電界がかかり、浮游ゲート４からｐウェル
１´にトンネル効果により電子が放出される。全メモリ
セルＭ1 〜Ｍ4はこれによりしきい値が負（−１〜−５
Ｖ）の方向に移動し、“１”状態となる。こうして、Ｎ
ＡＮＤセルの一括消去が行われる。
を一括して消去する。そのためにこの例では、ＮＡＮＤ
セル内の全てのメモリセルの制御ゲートＣＧ1 〜ＣＧ4
を０Ｖとし、選択ＭＯＳトランジスタＳ1 とＳ2 のゲー
トＳＧ1 とＳＧ2 及び、ｎウェル1 とメモリセルを囲む
ｐウェル１´を“Ｈ”レベル（例えば昇圧電位Ｖpp’＝
18Ｖ）とし、ビット線ＢＬ1 、ＢＬ2 も同じＶpp’電位
とする。これにより全メモリセル１の制御ゲートとｐウ
ェル１´間に電界がかかり、浮游ゲート４からｐウェル
１´にトンネル効果により電子が放出される。全メモリ
セルＭ1 〜Ｍ4はこれによりしきい値が負（−１〜−５
Ｖ）の方向に移動し、“１”状態となる。こうして、Ｎ
ＡＮＤセルの一括消去が行われる。
【００１４】次に、ＮＡＮＤセルへのデータ書き込みを
行う。まず、ビット線ＢＬ1 側にあるメモリセルＭ4 の
みを選択的に書き込む場合、前記（表７）に示すように
ビット線ＢＬ1 側の選択トランジスタＳ1 のゲートＳＧ
1 をＶcc（例えば５Ｖ）にソース線側の選択トランジス
タＳ2 のゲートＳＧ2 を０Ｖに、制御ゲートＣＧ4 を
“Ｈ”レベル（例えば昇圧電位Ｖpp＝12〜20Ｖ）に、そ
して他の制御ゲートＣＧ1 〜ＣＧ3 を０Ｖと“Ｈ”レベ
ルの中間電位（例えば1/2 Ｖpp）とする。
行う。まず、ビット線ＢＬ1 側にあるメモリセルＭ4 の
みを選択的に書き込む場合、前記（表７）に示すように
ビット線ＢＬ1 側の選択トランジスタＳ1 のゲートＳＧ
1 をＶcc（例えば５Ｖ）にソース線側の選択トランジス
タＳ2 のゲートＳＧ2 を０Ｖに、制御ゲートＣＧ4 を
“Ｈ”レベル（例えば昇圧電位Ｖpp＝12〜20Ｖ）に、そ
して他の制御ゲートＣＧ1 〜ＣＧ3 を０Ｖと“Ｈ”レベ
ルの中間電位（例えば1/2 Ｖpp）とする。
【００１５】このとき、ビット線ＢＬ1 を０Ｖに、ビッ
ト線ＢＬ2 をＶcc（例えば５Ｖ）とする。これにより、
メモリセルＡの制御ゲートとｎ型拡散層９及びｐウェル
１´間に高電界がかかる。この結果、ｐウェル１´及び
ｎ型拡散層９より浮游ゲートに電子がトンネル効果によ
り注入され、しきい値が正の方向に移動してしきい値が
０Ｖ以上の状態“０”になる。この時、選択していない
メモリセル列（Ｍ5 −Ｍ8 ）に関しては、そのチャネル
電位は最初Ｖcc−Ｖth（Ｖthは選択トランジスタＳ12の
しきい値電圧）であるが制御ゲートＣＧ1 〜ＣＧ3 が０
Ｖから1/2 Ｖppに、ＣＧ4 が０ＶからＶppに上がると容
量カップリングによって、チャネル電位が例えば、1/2
Ｖpp程度に上昇する。この時、選択トランジスタＳ12は
カットオフし、選択していないメモリセル列のチャネル
はフローティング状態となる。したがって、選択されて
いないメモリセルのしきい値は変わらない。
ト線ＢＬ2 をＶcc（例えば５Ｖ）とする。これにより、
メモリセルＡの制御ゲートとｎ型拡散層９及びｐウェル
１´間に高電界がかかる。この結果、ｐウェル１´及び
ｎ型拡散層９より浮游ゲートに電子がトンネル効果によ
り注入され、しきい値が正の方向に移動してしきい値が
０Ｖ以上の状態“０”になる。この時、選択していない
メモリセル列（Ｍ5 −Ｍ8 ）に関しては、そのチャネル
電位は最初Ｖcc−Ｖth（Ｖthは選択トランジスタＳ12の
しきい値電圧）であるが制御ゲートＣＧ1 〜ＣＧ3 が０
Ｖから1/2 Ｖppに、ＣＧ4 が０ＶからＶppに上がると容
量カップリングによって、チャネル電位が例えば、1/2
Ｖpp程度に上昇する。この時、選択トランジスタＳ12は
カットオフし、選択していないメモリセル列のチャネル
はフローティング状態となる。したがって、選択されて
いないメモリセルのしきい値は変わらない。
【００１６】ビット線ＢＬ1 側にあるメモリセルＭ1 〜
Ｍ3 は制御ゲートがＶpp／２でｎ型拡散層９及びチャン
ネル部が０Ｖなので書き込みモードになるが電界が弱
く、浮游ゲートに電子が注入されずメモリセルのしきい
値は変わらず、“１”状態であり続ける。また、“１”
書き込み又は非選択とされたビット線ＢＬ2 側では、メ
モリセルＭ5 〜Ｍ7 は制御ゲートＣＧ1 〜ＣＧ3 が中間
電位Ｖpp／２で、各メモリセルのソース・ドレイン及び
チャンネル部の電位も同じほぼＶpp／２なので、浮游ゲ
ートと拡散層９及びチャンネル部間の電界は殆どなく、
浮游ゲートへの電子の注入、浮遊ゲートからの電子の放
出は起こらない。よってメモリセルのしきい値は変わら
ず、“１”状態であり続ける。また、ビット線ＢＬ2 側
にあるメモリセルＭ8 は制御ゲートＣＧ4 は“Ｈ”レベ
ル（Ｖpp) であるが、ソースとドレイン及びチャンネル
部の電位はほぼＶpp／２となっており書き込みモードに
なるが電界は弱く、浮游ゲートに電子が注入されずメモ
リセルのしきい値は変わらず、“１”状態であり続け
る。
Ｍ3 は制御ゲートがＶpp／２でｎ型拡散層９及びチャン
ネル部が０Ｖなので書き込みモードになるが電界が弱
く、浮游ゲートに電子が注入されずメモリセルのしきい
値は変わらず、“１”状態であり続ける。また、“１”
書き込み又は非選択とされたビット線ＢＬ2 側では、メ
モリセルＭ5 〜Ｍ7 は制御ゲートＣＧ1 〜ＣＧ3 が中間
電位Ｖpp／２で、各メモリセルのソース・ドレイン及び
チャンネル部の電位も同じほぼＶpp／２なので、浮游ゲ
ートと拡散層９及びチャンネル部間の電界は殆どなく、
浮游ゲートへの電子の注入、浮遊ゲートからの電子の放
出は起こらない。よってメモリセルのしきい値は変わら
ず、“１”状態であり続ける。また、ビット線ＢＬ2 側
にあるメモリセルＭ8 は制御ゲートＣＧ4 は“Ｈ”レベ
ル（Ｖpp) であるが、ソースとドレイン及びチャンネル
部の電位はほぼＶpp／２となっており書き込みモードに
なるが電界は弱く、浮游ゲートに電子が注入されずメモ
リセルのしきい値は変わらず、“１”状態であり続け
る。
【００１７】以上のようにしてセルＡにのみ選択的に書
き込みが行われる。次に、ＮＡＮＤアレイの１つ上段の
メモリセルＭ3 の書き込みに移る。このとき、メモリセ
ルＭ3 を“Ｈ”レベル（Ｖpp）に上げ、メモリセルＭ1
、Ｍ2 、Ｍ4 の制御ゲートＣＧ1 、ＣＧ2 、ＣＧ4 を
中間電位Ｖpp／２に選択されたメモリセル側のビット線
を０Ｖに他のビット線はＶcc（例えば５Ｖ）にする。２
つの選択ゲートＳ1 、Ｓ2 のゲート電位はメモリセルＭ
4 の選択書き込み時と変らない。すると、メモリセルＭ
4 の書き込みと同様に選択的に１つ上段のメモリセルＭ
3 の書き込みができる。以下同様に、メモリセルＭ2 、
Ｍ1 に順次書き込みを行う。
き込みが行われる。次に、ＮＡＮＤアレイの１つ上段の
メモリセルＭ3 の書き込みに移る。このとき、メモリセ
ルＭ3 を“Ｈ”レベル（Ｖpp）に上げ、メモリセルＭ1
、Ｍ2 、Ｍ4 の制御ゲートＣＧ1 、ＣＧ2 、ＣＧ4 を
中間電位Ｖpp／２に選択されたメモリセル側のビット線
を０Ｖに他のビット線はＶcc（例えば５Ｖ）にする。２
つの選択ゲートＳ1 、Ｓ2 のゲート電位はメモリセルＭ
4 の選択書き込み時と変らない。すると、メモリセルＭ
4 の書き込みと同様に選択的に１つ上段のメモリセルＭ
3 の書き込みができる。以下同様に、メモリセルＭ2 、
Ｍ1 に順次書き込みを行う。
【００１８】以上の書き込み時には“Ｈ”レベル（Ｖp
p）と中間電位（Ｖpp／２）を制御ゲートに印加する
が、“Ｈ”レベルと中間電位より流れる電流はトンネル
電流と拡散層９とｐウェル１´間の接合リークのみなの
で１０μＡ以下である。また、一括消去時には、ｎウェ
ル１とメモリセルを囲むｐウェル１´を“Ｈ”レベル
（Ｖpp’）に上げるが、“Ｈ”レベルより流れる電流は
トンネル電流とＶウェル１とＰ型基板０の間の接合リー
クのみなので１０μＡ以下である。
p）と中間電位（Ｖpp／２）を制御ゲートに印加する
が、“Ｈ”レベルと中間電位より流れる電流はトンネル
電流と拡散層９とｐウェル１´間の接合リークのみなの
で１０μＡ以下である。また、一括消去時には、ｎウェ
ル１とメモリセルを囲むｐウェル１´を“Ｈ”レベル
（Ｖpp’）に上げるが、“Ｈ”レベルより流れる電流は
トンネル電流とＶウェル１とＰ型基板０の間の接合リー
クのみなので１０μＡ以下である。
【００１９】よって、書き込みと消去時の高電圧はＩＣ
に外部より与えられる５Ｖ程度の低い電圧からも昇圧回
路により作ることができる。さらに、選択書き込み時に
高電圧より流れる電流が微少なため一つの制御ゲートに
つながるメモリセルは一度に全部書き込みが可能であ
る。つまり、ページ・モードでの書き込みができ、その
分だけ高速書き込みができる。
に外部より与えられる５Ｖ程度の低い電圧からも昇圧回
路により作ることができる。さらに、選択書き込み時に
高電圧より流れる電流が微少なため一つの制御ゲートに
つながるメモリセルは一度に全部書き込みが可能であ
る。つまり、ページ・モードでの書き込みができ、その
分だけ高速書き込みができる。
【００２０】また、上記した書き込み、消去法では、ト
ンネル電子が流れている時にメモリセルのドレイン部と
ｐウェル間のサーフェイス・破壊を起こさずデータ書き
替え回数及びデータ保持の信頼性が向上する。さらに、
書き込み時に選択ゲートのゲート電極ＳＧおよび非選択
ビット線には高々Ｖcc（例えば５Ｖ）程度の電圧しかか
からないので、素子分離が容易で素子分離幅を従来のホ
ットエレクトロン注入型のＥＥＰＲＯＭと同程度に縮小
できる。
ンネル電子が流れている時にメモリセルのドレイン部と
ｐウェル間のサーフェイス・破壊を起こさずデータ書き
替え回数及びデータ保持の信頼性が向上する。さらに、
書き込み時に選択ゲートのゲート電極ＳＧおよび非選択
ビット線には高々Ｖcc（例えば５Ｖ）程度の電圧しかか
からないので、素子分離が容易で素子分離幅を従来のホ
ットエレクトロン注入型のＥＥＰＲＯＭと同程度に縮小
できる。
【００２１】読み出し動作は、例えばセルＡのデータを
読み出す場合について説明すると、２つの選択トランジ
スタのゲートＳＧ1 とＳＧ2 をＶcc（５Ｖ）にしトラン
ジスタをオンとし、非選択のメモリセルの制御ゲートＣ
Ｇ1 、ＣＧ2 及びＣＧ3 には書き込み状態にあるメモリ
セルがオンする程度の“Ｈ”レベル（例えば５Ｖ）電位
を与え、選択メモリセルＡの制御ゲートＣＧ4 を“Ｌ”
レベル（例えば０Ｖ）とする。
読み出す場合について説明すると、２つの選択トランジ
スタのゲートＳＧ1 とＳＧ2 をＶcc（５Ｖ）にしトラン
ジスタをオンとし、非選択のメモリセルの制御ゲートＣ
Ｇ1 、ＣＧ2 及びＣＧ3 には書き込み状態にあるメモリ
セルがオンする程度の“Ｈ”レベル（例えば５Ｖ）電位
を与え、選択メモリセルＡの制御ゲートＣＧ4 を“Ｌ”
レベル（例えば０Ｖ）とする。
【００２２】そして、ビット線を“Ｈ”レベル（１〜５
Ｖ程度）に、そしてソース線は０Ｖにする。これによ
り、ビット線ＢＬ1 に電流が流れるか否かにより、メモ
リセルＡの“０”、“１”の判定ができる。
Ｖ程度）に、そしてソース線は０Ｖにする。これによ
り、ビット線ＢＬ1 に電流が流れるか否かにより、メモ
リセルＡの“０”、“１”の判定ができる。
【００２３】以上において、ＥＥＰＲＯＭを構成するＮ
ＡＮＤセルの基本構成と動作を説明した。このような従
来のＮＡＮＤセル型ＥＥＰＲＯＭでは、全メモリセルを
一括して消去するモード（チップ消去）以外に、選択ブ
ロックのみを消去するモード（ブロック消去）、少なく
とも２つ以上の選択ブロックのみを消去するモード（マ
ルチ・ブロック消去）を機能として許している。図１
は、ブロック消去、若しくはマルチ・ブロック消去の説
明のためのコア図であり、下記表６に各ゲートの電位関
係を示す。
ＡＮＤセルの基本構成と動作を説明した。このような従
来のＮＡＮＤセル型ＥＥＰＲＯＭでは、全メモリセルを
一括して消去するモード（チップ消去）以外に、選択ブ
ロックのみを消去するモード（ブロック消去）、少なく
とも２つ以上の選択ブロックのみを消去するモード（マ
ルチ・ブロック消去）を機能として許している。図１
は、ブロック消去、若しくはマルチ・ブロック消去の説
明のためのコア図であり、下記表６に各ゲートの電位関
係を示す。
【００２４】
【表６】
【００２５】例えば、消去する（選択する）i 番目のＮ
ＡＮＤブロックＢＬＫi と消去しない（選択しない）ｊ
番目のＮＡＮＤブロックＢＬＫj を示す。制御ゲート信
号ＣＧ0 〜ＣＧ15は消去のためＶss（０Ｖ）となり、選
択ゲート信号ＳＧＤ、ＳＧＳはＶss（０Ｖ）フローティ
ング（最初０Ｖにして、その後フローティングにするこ
と）となる。選択ブロックＢＬＫi のトランスファーゲ
ート信号ＴＧi はＶcc（５Ｖ）となると、トランジスタ
Ｔ1i〜Ｔ18i が導通し、制御ゲートＣＧ0i〜ＣＧ15i が
Ｖss（０Ｖ）となる。したがって、メモリセル部のＰウ
ェル、Ｎウェルが高電圧Ｖppになると、選択ブロックＢ
ＬＫi のメモリセルのデータが消去され、データ“１”
となる。
ＡＮＤブロックＢＬＫi と消去しない（選択しない）ｊ
番目のＮＡＮＤブロックＢＬＫj を示す。制御ゲート信
号ＣＧ0 〜ＣＧ15は消去のためＶss（０Ｖ）となり、選
択ゲート信号ＳＧＤ、ＳＧＳはＶss（０Ｖ）フローティ
ング（最初０Ｖにして、その後フローティングにするこ
と）となる。選択ブロックＢＬＫi のトランスファーゲ
ート信号ＴＧi はＶcc（５Ｖ）となると、トランジスタ
Ｔ1i〜Ｔ18i が導通し、制御ゲートＣＧ0i〜ＣＧ15i が
Ｖss（０Ｖ）となる。したがって、メモリセル部のＰウ
ェル、Ｎウェルが高電圧Ｖppになると、選択ブロックＢ
ＬＫi のメモリセルのデータが消去され、データ“１”
となる。
【００２６】一方、非選択ブロックＢＬＫj のトランス
ファーゲート信号ＴＧj はＶss（０Ｖ）であるから、ト
ランジスタＴ1j〜Ｔ18j は非導通状態にあり、制御ゲー
トＣＧ0j〜ＣＧ15j および、選択ゲートＳＧＤj 、ＳＧ
Ｓj はフローティング状態になる。したがって、メモリ
セル部のＰウェル、Ｎウェルが高電圧Ｖppになると、Ｃ
ＧＯj 〜ＣＧ15j および、ＳＧＤj 、ＳＧＳj はメモリ
セル部のＰウェルとの容量カップリングにより、ほぼＶ
ppに上昇する。その結果、非選択ブロックＢＬＫj のメ
モリセルのＰウェル−浮游ゲート間の電界は小さく、メ
モリセルのデータは消去されない。
ファーゲート信号ＴＧj はＶss（０Ｖ）であるから、ト
ランジスタＴ1j〜Ｔ18j は非導通状態にあり、制御ゲー
トＣＧ0j〜ＣＧ15j および、選択ゲートＳＧＤj 、ＳＧ
Ｓj はフローティング状態になる。したがって、メモリ
セル部のＰウェル、Ｎウェルが高電圧Ｖppになると、Ｃ
ＧＯj 〜ＣＧ15j および、ＳＧＤj 、ＳＧＳj はメモリ
セル部のＰウェルとの容量カップリングにより、ほぼＶ
ppに上昇する。その結果、非選択ブロックＢＬＫj のメ
モリセルのＰウェル−浮游ゲート間の電界は小さく、メ
モリセルのデータは消去されない。
【００２７】以上がブロック消去の説明であるが、この
ような従来のブロック消去動作において、２つの問題が
あった。１つの問題点は、前述の説明で、選択ブロック
の選択ゲートＳＧＤi とＳＧＳi の電位である。ブロッ
ク消去時に、選択ブロックのトランスファーゲート信号
ＴＧi はＶcc（５Ｖ）であるため、メモリセル部のＰウ
ェルが高電圧Ｖppになると、選択ゲートＳＧＤi とＳＧ
Ｓi も非選択ブロックＢＬＫj の選択ゲートＳＧＤj と
ＳＧＳj と同様にＰウェルとの容量カップリングで上昇
しようとするが、トランジスタＴ1iとＴ18i とが導通状
態にあるため、制御ゲートＳＧＤi とＳＧＳi の電荷
は、Ｖss（０Ｖ）フローティングである。ゲート信号Ｓ
ＧＤとＳＧＳ側へ流れてしまう。
ような従来のブロック消去動作において、２つの問題が
あった。１つの問題点は、前述の説明で、選択ブロック
の選択ゲートＳＧＤi とＳＧＳi の電位である。ブロッ
ク消去時に、選択ブロックのトランスファーゲート信号
ＴＧi はＶcc（５Ｖ）であるため、メモリセル部のＰウ
ェルが高電圧Ｖppになると、選択ゲートＳＧＤi とＳＧ
Ｓi も非選択ブロックＢＬＫj の選択ゲートＳＧＤj と
ＳＧＳj と同様にＰウェルとの容量カップリングで上昇
しようとするが、トランジスタＴ1iとＴ18i とが導通状
態にあるため、制御ゲートＳＧＤi とＳＧＳi の電荷
は、Ｖss（０Ｖ）フローティングである。ゲート信号Ｓ
ＧＤとＳＧＳ側へ流れてしまう。
【００２８】例えば、16M ＮＡＮＤセル型ＥＥＰＲＯＭ
で見積もると、選択ゲート信号ＳＧＤ若しくはＳＧＳの
配線容量は7.1 ＰＦあり、選択ゲートＳＧＤi 若しくは
ＳＧＳi の配線容量は２ＰＦある。消去電圧Ｖppを２０
Ｖ、トランジスタＴ1i、若しくはＴ18i の基板バイアス
−Ｖcc（−５Ｖ）の時のしきい値電圧を0.43Ｖ（トラン
スファーゲート用のトランジスタのしきい値電圧は低
く、また、基板バイアス効果も弱くなるよう、設計され
ている）の条件で、選択ゲートＳＧＤi 若しくはＳＧＳ
i の電位を計算すると、4.4 Ｖとなる。したがって、16
Ｍでは、選択ゲートの酸化膜厚は320 オングストローム
であるから、この酸化膜に加わる電界は4.9 ＭＶ／ｃｍ
となる。16Ｍでは、選択ゲートの酸化膜厚が320 オング
ストロームと比較的厚いため、それ程問題となっていな
かったが、選択ゲートの酸化膜厚も高密度化するにした
がって、薄くなり、例えば、32Ｍで180 オングストロー
ム、64Ｍで90オングストロームを予定しており、この場
合、酸化膜に加わる電界は10ＭＶ／cmを越え、酸化膜を
破壊する等の信頼性向上の問題となることが自明であ
る。
で見積もると、選択ゲート信号ＳＧＤ若しくはＳＧＳの
配線容量は7.1 ＰＦあり、選択ゲートＳＧＤi 若しくは
ＳＧＳi の配線容量は２ＰＦある。消去電圧Ｖppを２０
Ｖ、トランジスタＴ1i、若しくはＴ18i の基板バイアス
−Ｖcc（−５Ｖ）の時のしきい値電圧を0.43Ｖ（トラン
スファーゲート用のトランジスタのしきい値電圧は低
く、また、基板バイアス効果も弱くなるよう、設計され
ている）の条件で、選択ゲートＳＧＤi 若しくはＳＧＳ
i の電位を計算すると、4.4 Ｖとなる。したがって、16
Ｍでは、選択ゲートの酸化膜厚は320 オングストローム
であるから、この酸化膜に加わる電界は4.9 ＭＶ／ｃｍ
となる。16Ｍでは、選択ゲートの酸化膜厚が320 オング
ストロームと比較的厚いため、それ程問題となっていな
かったが、選択ゲートの酸化膜厚も高密度化するにした
がって、薄くなり、例えば、32Ｍで180 オングストロー
ム、64Ｍで90オングストロームを予定しており、この場
合、酸化膜に加わる電界は10ＭＶ／cmを越え、酸化膜を
破壊する等の信頼性向上の問題となることが自明であ
る。
【００２９】また、一つの問題点は、トランスファーゲ
ート用のトランジスタは書き込み時に、制御ゲートを高
電圧Ｖppに印加するため、しきい値電圧を低く、また、
基板バイアス効果も弱く設計している。例えば、基板バ
イアス０Ｖ、−５Ｖ、−18Ｖの時しきい値電圧をそれぞ
れ＋0.21Ｖ、＋0.43Ｖ、＋0.67Ｖになるよう設計されて
いる。したがって、非選択ブロックＢＬＫj の制御ゲー
トＣＧＯj 〜ＣＧ15jが消去時に、Ｐウェルとの容量カ
ップリングにより、高電圧Ｖppに上昇する際に、トラン
ジスタＴ2j〜Ｔ17j が十分にカットオフせず、リーク電
流が大きい場合、制御ゲートＣＧ0j〜ＣＧ15j の電位が
低下し、非選択ブロックで誤消去されてしまう。また、
選択ゲートＳＧＤj とＳＧＳj の電位もトランジスタＴ
1jとＴ18j とのリークにより低下すると、制御ゲートの
トランジスタの酸化膜を破壊する等の信頼性上の問題と
なる。
ート用のトランジスタは書き込み時に、制御ゲートを高
電圧Ｖppに印加するため、しきい値電圧を低く、また、
基板バイアス効果も弱く設計している。例えば、基板バ
イアス０Ｖ、−５Ｖ、−18Ｖの時しきい値電圧をそれぞ
れ＋0.21Ｖ、＋0.43Ｖ、＋0.67Ｖになるよう設計されて
いる。したがって、非選択ブロックＢＬＫj の制御ゲー
トＣＧＯj 〜ＣＧ15jが消去時に、Ｐウェルとの容量カ
ップリングにより、高電圧Ｖppに上昇する際に、トラン
ジスタＴ2j〜Ｔ17j が十分にカットオフせず、リーク電
流が大きい場合、制御ゲートＣＧ0j〜ＣＧ15j の電位が
低下し、非選択ブロックで誤消去されてしまう。また、
選択ゲートＳＧＤj とＳＧＳj の電位もトランジスタＴ
1jとＴ18j とのリークにより低下すると、制御ゲートの
トランジスタの酸化膜を破壊する等の信頼性上の問題と
なる。
【００３０】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、ブロック消去時
に、選択ゲート信号をＶss＝０Ｖフローティングにして
いたため、消去（選択）ブロックの選択ゲートの電位が
低下し、選択ゲートのトランジスタの酸化膜に高電圧が
加わり酸化膜を破壊する等の信頼性上の問題があった。
ＡＮＤセル型ＥＥＰＲＯＭにおいては、ブロック消去時
に、選択ゲート信号をＶss＝０Ｖフローティングにして
いたため、消去（選択）ブロックの選択ゲートの電位が
低下し、選択ゲートのトランジスタの酸化膜に高電圧が
加わり酸化膜を破壊する等の信頼性上の問題があった。
【００３１】また、トランスファーゲートのトランジス
タは、書き込み時に高電圧を制御ゲートに伝達する目的
のため、そのしきい値電圧は低く、また、基板バイアス
効果が弱く、設計されていた。このため、非選択ブロッ
クのトランスファーゲート用のトランジスタでチャネル
リークが大きい場合、メモリセルの誤消去、選択ゲート
の酸化膜を破壊する等の信頼性上の問題があった。
タは、書き込み時に高電圧を制御ゲートに伝達する目的
のため、そのしきい値電圧は低く、また、基板バイアス
効果が弱く、設計されていた。このため、非選択ブロッ
クのトランスファーゲート用のトランジスタでチャネル
リークが大きい場合、メモリセルの誤消去、選択ゲート
の酸化膜を破壊する等の信頼性上の問題があった。
【００３２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ブロック消去時に、選
択ブロックの選択ゲート用トランスファーゲート、およ
び非選択ブロックの全トランスファーゲートの導通を防
止することができ、メモリセルの誤消去、選択ゲートの
酸化膜の破壊を防止して信頼性上の向上をはかり得る不
揮発性半導体記憶装置を提供することにある。
ので、その目的とするところは、ブロック消去時に、選
択ブロックの選択ゲート用トランスファーゲート、およ
び非選択ブロックの全トランスファーゲートの導通を防
止することができ、メモリセルの誤消去、選択ゲートの
酸化膜の破壊を防止して信頼性上の向上をはかり得る不
揮発性半導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。 (1) まず、問題点１に対しては、消去時に、選択ゲー
ト信号ＳＧＤおよびＳＧＳをトランスファーゲート用の
トランジスタがカットオフするように、Ｖcc、若しくは
（Ｖcc−Ｖth）以上（Ｖthはトランスファーゲート用ト
ランジスタのしきい値電圧）にする。または、Ｖcc、若
しくは、（Ｖcc−Ｖth）以上まで充電して、その後フロ
ーティングにする。
に本発明では、次のような構成を採用している。 (1) まず、問題点１に対しては、消去時に、選択ゲー
ト信号ＳＧＤおよびＳＧＳをトランスファーゲート用の
トランジスタがカットオフするように、Ｖcc、若しくは
（Ｖcc−Ｖth）以上（Ｖthはトランスファーゲート用ト
ランジスタのしきい値電圧）にする。または、Ｖcc、若
しくは、（Ｖcc−Ｖth）以上まで充電して、その後フロ
ーティングにする。
【００３４】(2) また、問題点２に対しては、消去時
に、制御ゲート信号をＶss（０Ｖ）以上に例えば、0.7V
にする。その結果、非選択ブロックのトランスファーゲ
ート用トランジスタのカットオフ特性は著しく向上す
る。それは、制御ゲート信号を例えば0.7 Ｖにすること
により、トランスファーゲート用トランジスタのソース
電位が0.7 Ｖになったことと同等であり、この場合、ゲ
ートが０Ｖ、トランスファゲート用トランジスタのＰ型
基板（メモリセル部のＮウェル、Ｐウェルとは分離され
ている）は０Ｖであるため、基板バイアスを−0.7 Ｖ、
ゲートを−0.7 Ｖ印加した状態のトランジスタと同等の
カットオフ特性となることによる。
に、制御ゲート信号をＶss（０Ｖ）以上に例えば、0.7V
にする。その結果、非選択ブロックのトランスファーゲ
ート用トランジスタのカットオフ特性は著しく向上す
る。それは、制御ゲート信号を例えば0.7 Ｖにすること
により、トランスファーゲート用トランジスタのソース
電位が0.7 Ｖになったことと同等であり、この場合、ゲ
ートが０Ｖ、トランスファゲート用トランジスタのＰ型
基板（メモリセル部のＮウェル、Ｐウェルとは分離され
ている）は０Ｖであるため、基板バイアスを−0.7 Ｖ、
ゲートを−0.7 Ｖ印加した状態のトランジスタと同等の
カットオフ特性となることによる。
【００３５】(3) また、問題点１と２に対しては、他
の手段として、選択ブロックのトランスファーゲートを
ほぼＶthにする。これは、制御ゲートに０Ｖを伝達でき
る電圧で、必要以上に上げない。それによって、選択ブ
ロックの選択ゲートの電荷が消去時に、選択ゲート信号
側に抜けるのを防止できる。
の手段として、選択ブロックのトランスファーゲートを
ほぼＶthにする。これは、制御ゲートに０Ｖを伝達でき
る電圧で、必要以上に上げない。それによって、選択ブ
ロックの選択ゲートの電荷が消去時に、選択ゲート信号
側に抜けるのを防止できる。
【００３６】
【作用】本発明によれば、ブロック消去時に、選択ブロ
ックの選択ゲート用トランスファーゲート、および、非
選択ブロックの全トランスファーゲートの導通を防止す
ることができ、メモリセルの誤消去、選択ゲートの酸化
膜の破壊を防止することが可能となる。
ックの選択ゲート用トランスファーゲート、および、非
選択ブロックの全トランスファーゲートの導通を防止す
ることができ、メモリセルの誤消去、選択ゲートの酸化
膜の破壊を防止することが可能となる。
【００３７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 （実施例１）図１は、本発明の第１〜３の実施例に係わ
る半導体記憶装置のメモリセルアレイ及び選択ゲート信
号、制御ゲート信号およびトランスファーゲートの構成
を示すブロック図である。下記表１は、図１の主要ノー
ドの実施例１における電位関係を示している。
説明する。 （実施例１）図１は、本発明の第１〜３の実施例に係わ
る半導体記憶装置のメモリセルアレイ及び選択ゲート信
号、制御ゲート信号およびトランスファーゲートの構成
を示すブロック図である。下記表１は、図１の主要ノー
ドの実施例１における電位関係を示している。
【００３８】
【表１】 例えば、ｉ番目のＮＡＮＤブロックＢＬＫi を消去（選
択）し、j 番目のＮＡＮＤブロックＢＬＫj を消去（選
択）しない場合について、説明する。
択）し、j 番目のＮＡＮＤブロックＢＬＫj を消去（選
択）しない場合について、説明する。
【００３９】制御ゲート信号ＣＧo 〜ＣＧ15は消去のた
めＶss（０Ｖ）とし、選択ゲート信号ＳＧＤ、ＳＧＳは
Ｖcc−Ｖthとする。ここで、Ｖccは、外部供給電源電圧
で５Ｖでも、３．３ Ｖでも、また、さらに低い電圧で
も良い。また、Ｖthはトランスファーゲート用トランジ
スタのしきい値電圧と同程度の電圧にする。
めＶss（０Ｖ）とし、選択ゲート信号ＳＧＤ、ＳＧＳは
Ｖcc−Ｖthとする。ここで、Ｖccは、外部供給電源電圧
で５Ｖでも、３．３ Ｖでも、また、さらに低い電圧で
も良い。また、Ｖthはトランスファーゲート用トランジ
スタのしきい値電圧と同程度の電圧にする。
【００４０】また、選択ブロックＢＬＫi のトランスフ
ァゲート信号ＴＧi はＶcc（５Ｖ）となると、トランジ
スタＴ2i〜Ｔ17i が導通し、制御ゲートＣＧoi〜ＣＧ15
i がＶss（０Ｖ）となる。したがって、メモリセル部の
Ｐウェル、Ｎウェルが高電圧Ｖppになると、選択ブロッ
クＢＬＫi のメモリセルのデータが消去され、データ
“１”となる。一方、選択ゲートＳＧＤi 、ＳＧＳi は
メモリセル部のＰウェル、Ｎウェルが高電圧Ｖppになる
前のＶssの時に、トランジスタＴ1iとＴ18i とが導通し
ているためＶcc−Ｖth（ＶthはトランジスタＴ1i、Ｔ18
i のしきい値電圧）に充電されている。それは、トラン
ジスタＴ1iとＴ18i に関して、そのゲートＴＧi がＶcc
であり、そのドレインはＶcc、または、Ｖcc−Ｖthであ
るから、トランジスタＴ1iとＴ18i は５極管動作領域
（飽和動作領域）で導通し、Ｖcc−Ｖth（Ｖthはトラン
ジスタＴ1i、Ｔ18i のしきい値電圧）まで充電されるか
らである。したがって、メモリセル部のＰウェル、Ｎウ
ェルが高電圧Ｖppになると、選択ゲートＳＧＤi 、ＳＧ
Ｓi もＰウェルとの容量カップリングで上昇する。ＳＧ
Ｄi 、ＳＧＳi の電位がＶcc−Ｖthから少しでも上昇す
ると、トランジスタＴ1iとＴ18i はカットオフし、ＳＧ
Ｄi 、ＳＧＳi のノードはフローティングとなる。その
結果、メモリセル部のＰウェルがＶppになると、ＳＧＤ
i 、ＳＧＳiの電位もほぼＶcc−Ｖth＋Ｖppになる。し
たがって、メモリセル部のＰウェルの電位がＶppで、選
択ゲートの電位がＶcc−Ｖth＋Ｖppであるから、選択ゲ
ートの酸化膜にはＶcc−Ｖthしか加わらないため、酸化
膜の破壊は起こらない。また、トランジスタＴ1iとＴ18
i に関しては、そのドレイン、ソース、ゲートの電位
は、それぞれ、Ｖcc−Ｖth＋Ｖpp、Ｖcc（または、Ｖcc
−Ｖth）、Ｖccであり、後述する非選択ブロックＢＬＫ
j のトランジスタＴ1j〜Ｔ18j のドレイン、ソース、ゲ
ートの相対的な電位関係は、ほぼ等しい。トランスファ
ーゲートのＰ型基板はＶssであるから、ドレイン−基板
間のジャンクション耐圧がＶcc−Ｖth＋Ｖpp以上になる
ように設計する。
ァゲート信号ＴＧi はＶcc（５Ｖ）となると、トランジ
スタＴ2i〜Ｔ17i が導通し、制御ゲートＣＧoi〜ＣＧ15
i がＶss（０Ｖ）となる。したがって、メモリセル部の
Ｐウェル、Ｎウェルが高電圧Ｖppになると、選択ブロッ
クＢＬＫi のメモリセルのデータが消去され、データ
“１”となる。一方、選択ゲートＳＧＤi 、ＳＧＳi は
メモリセル部のＰウェル、Ｎウェルが高電圧Ｖppになる
前のＶssの時に、トランジスタＴ1iとＴ18i とが導通し
ているためＶcc−Ｖth（ＶthはトランジスタＴ1i、Ｔ18
i のしきい値電圧）に充電されている。それは、トラン
ジスタＴ1iとＴ18i に関して、そのゲートＴＧi がＶcc
であり、そのドレインはＶcc、または、Ｖcc−Ｖthであ
るから、トランジスタＴ1iとＴ18i は５極管動作領域
（飽和動作領域）で導通し、Ｖcc−Ｖth（Ｖthはトラン
ジスタＴ1i、Ｔ18i のしきい値電圧）まで充電されるか
らである。したがって、メモリセル部のＰウェル、Ｎウ
ェルが高電圧Ｖppになると、選択ゲートＳＧＤi 、ＳＧ
Ｓi もＰウェルとの容量カップリングで上昇する。ＳＧ
Ｄi 、ＳＧＳi の電位がＶcc−Ｖthから少しでも上昇す
ると、トランジスタＴ1iとＴ18i はカットオフし、ＳＧ
Ｄi 、ＳＧＳi のノードはフローティングとなる。その
結果、メモリセル部のＰウェルがＶppになると、ＳＧＤ
i 、ＳＧＳiの電位もほぼＶcc−Ｖth＋Ｖppになる。し
たがって、メモリセル部のＰウェルの電位がＶppで、選
択ゲートの電位がＶcc−Ｖth＋Ｖppであるから、選択ゲ
ートの酸化膜にはＶcc−Ｖthしか加わらないため、酸化
膜の破壊は起こらない。また、トランジスタＴ1iとＴ18
i に関しては、そのドレイン、ソース、ゲートの電位
は、それぞれ、Ｖcc−Ｖth＋Ｖpp、Ｖcc（または、Ｖcc
−Ｖth）、Ｖccであり、後述する非選択ブロックＢＬＫ
j のトランジスタＴ1j〜Ｔ18j のドレイン、ソース、ゲ
ートの相対的な電位関係は、ほぼ等しい。トランスファ
ーゲートのＰ型基板はＶssであるから、ドレイン−基板
間のジャンクション耐圧がＶcc−Ｖth＋Ｖpp以上になる
ように設計する。
【００４１】一方、非選択ブロックＢＬＫj のトランス
ファーゲート信号ＴＧj はＶss（０Ｖ）でるから、トラ
ンジスタＴij〜Ｔ18j は非導通状態にあり、制御ゲート
ＣＧ0j〜ＣＧ15j および、選択ゲートＳＧＤj 、ＳＧＳ
j はフローティング状態になる。したがって、メモリセ
ル部のＰウェル、Ｎウェルが高電圧Ｖppになると、ＣＧ
oj〜ＣＧ15j 、およびＳＧＤj 、ＳＧＳj はメモリセル
部のＰウェルとの容量カップリングにより、ほぼＶppに
上昇する。その結果、非選択ブロックＢＬＫjのメモリ
セルのＰウェル浮游ゲート間の電界は小さく、メモリセ
ルのデータは消去されない。この時、トランジスタＴ2j
〜Ｔ17j のドレイン、ソース、ゲートの電位はそれぞ
れ、Ｖpp, Ｖcc、Ｖssであり、トランジスタＴ1jとＴ18
j のドレイン、ソース、ゲートの電位はそれぞれ、Ｖp
p, Ｖcc（またはＶcc−Ｖth）、Ｖssである。 （実施例２）下記表２は、図１の主要ノードの実施例２
における電位関係を示している。
ファーゲート信号ＴＧj はＶss（０Ｖ）でるから、トラ
ンジスタＴij〜Ｔ18j は非導通状態にあり、制御ゲート
ＣＧ0j〜ＣＧ15j および、選択ゲートＳＧＤj 、ＳＧＳ
j はフローティング状態になる。したがって、メモリセ
ル部のＰウェル、Ｎウェルが高電圧Ｖppになると、ＣＧ
oj〜ＣＧ15j 、およびＳＧＤj 、ＳＧＳj はメモリセル
部のＰウェルとの容量カップリングにより、ほぼＶppに
上昇する。その結果、非選択ブロックＢＬＫjのメモリ
セルのＰウェル浮游ゲート間の電界は小さく、メモリセ
ルのデータは消去されない。この時、トランジスタＴ2j
〜Ｔ17j のドレイン、ソース、ゲートの電位はそれぞ
れ、Ｖpp, Ｖcc、Ｖssであり、トランジスタＴ1jとＴ18
j のドレイン、ソース、ゲートの電位はそれぞれ、Ｖp
p, Ｖcc（またはＶcc−Ｖth）、Ｖssである。 （実施例２）下記表２は、図１の主要ノードの実施例２
における電位関係を示している。
【００４２】
【表２】 例えば、i 番目のＮＡＮＤブロックＢＬＫi を消去（選
択）し、j 番目のＮＡＮＤブロックＢＬＫj を消去（選
択）しない場合について説明する。制御ゲート信号ＣＧ
o 〜ＣＧ15は０Ｖ以上のＶＬ例えば0.7 Ｖにする。ＶＬ
電位は、制御ゲート信号発生回路のトランジスタのしき
い値電圧を用いて、設定しても良いし、また、ＶＬ電位
発生器を設けて、そこから発生しても良い。制御ゲート
信号を０Ｖ以上にしたことにより、非選択ブロックのト
ランスファゲート用トランジスタＴ2j〜Ｔ17j において
は、等価的に負の基板バイアスと負のゲート電圧が印加
されたことと同等となり、カットオフ特性が著しく向上
する。それは、制御ゲート信号を例えばＶＬ＝0.7 Ｖに
することにより、トランジスタＴ2j〜Ｔ17j のソース電
位が0.7 Ｖ、ゲート電圧が０Ｖ、Ｐ型基板が０Ｖである
から、ソース電位を０Ｖ、ゲート電圧を−0.7 Ｖ、Ｐ型
基板を−0.7 Ｖにした状態のトランジスタと同等のカッ
トオフ特性になるからである。これによって、非選択の
制御ゲートＣＧ0j〜ＣＧ15j が消去時にＰウェルとの容
量カップリングにより、Ｖpp程度まで上昇する際に、Ｃ
Ｇoj〜ＣＧ15j の電荷がトランジスタＴ2j〜Ｔ17j を介
して、制御ゲート信号側へ抜けず、効率良くブートスト
ラップが働き、非選択ブロックＢＬＫj のメモリセルで
は、消去が起こらない。また、（実施例２）では、選択
ゲート信号ＳＧＤ、ＳＧＳをＶcc、またはＶcc−Ｖthと
した場合（実施例１）との組み合せで説明したが、下記
表３のように、制御ゲート信号のみをＶＬにした場合に
おいても本発明は有効である。
択）し、j 番目のＮＡＮＤブロックＢＬＫj を消去（選
択）しない場合について説明する。制御ゲート信号ＣＧ
o 〜ＣＧ15は０Ｖ以上のＶＬ例えば0.7 Ｖにする。ＶＬ
電位は、制御ゲート信号発生回路のトランジスタのしき
い値電圧を用いて、設定しても良いし、また、ＶＬ電位
発生器を設けて、そこから発生しても良い。制御ゲート
信号を０Ｖ以上にしたことにより、非選択ブロックのト
ランスファゲート用トランジスタＴ2j〜Ｔ17j において
は、等価的に負の基板バイアスと負のゲート電圧が印加
されたことと同等となり、カットオフ特性が著しく向上
する。それは、制御ゲート信号を例えばＶＬ＝0.7 Ｖに
することにより、トランジスタＴ2j〜Ｔ17j のソース電
位が0.7 Ｖ、ゲート電圧が０Ｖ、Ｐ型基板が０Ｖである
から、ソース電位を０Ｖ、ゲート電圧を−0.7 Ｖ、Ｐ型
基板を−0.7 Ｖにした状態のトランジスタと同等のカッ
トオフ特性になるからである。これによって、非選択の
制御ゲートＣＧ0j〜ＣＧ15j が消去時にＰウェルとの容
量カップリングにより、Ｖpp程度まで上昇する際に、Ｃ
Ｇoj〜ＣＧ15j の電荷がトランジスタＴ2j〜Ｔ17j を介
して、制御ゲート信号側へ抜けず、効率良くブートスト
ラップが働き、非選択ブロックＢＬＫj のメモリセルで
は、消去が起こらない。また、（実施例２）では、選択
ゲート信号ＳＧＤ、ＳＧＳをＶcc、またはＶcc−Ｖthと
した場合（実施例１）との組み合せで説明したが、下記
表３のように、制御ゲート信号のみをＶＬにした場合に
おいても本発明は有効である。
【００４３】
【表３】 （実施例３）表４は、図１の主要ノードの実施例３にお
ける電位関係を示している。
ける電位関係を示している。
【００４４】
【表４】 例えば、i 番目のＮＡＮＤブロックＢＬＫi を消去（選
択）し、j 番目のＮＡＮＤブロックＢＬＫj を消去（選
択）しない場合について説明する。制御ゲート信号ＣＧ
0 〜ＣＧ15は消去のためＶss（ＯＶ）とし、選択ゲート
信号ＳＧＤ、ＳＧＳはＶcc、または、Ｖcc−Ｖthとす
る。また、選択ブロックのトランスファーゲート信号Ｔ
Ｇi はＶth以上とする。ここで、Ｖthは、トランジスタ
Ｔ2i〜Ｔ17iのしきい値電圧である。したがって、トラ
ンジスタＴ1i〜Ｔ18i が導通し、制御ゲートＣＧ0i〜Ｃ
Ｇ15i がＶss（０Ｖ）となる。したがって、メモリセル
部のＰウェル、Ｎウェルが高電圧Ｖppになると、選択ブ
ロックＢＬＫi のメモリセルのデータが消去され、デー
タ“１”となる。一方選択ゲートＳＧＤi 、ＳＧＳi は
メモリセル部のＰウェル、Ｎウェルが高電圧Ｖppになる
前のＶssの時に、トランジスタＴ1iとＴ18i とが導通し
ているが、そのゲートであるＴＧi がＶthであるため、
ほぼＶssである。したがって、メモリセル部のＰウェ
ル、Ｎウェルが高電圧Ｖppになると、選択ゲートＳＧＤ
i 、ＳＧＳi の電位もＶppまで上昇する。 （実施例４）なお、本発明はＮＡＮＤセル型ＥＥＰＲＯ
Ｍに限らず、他の不揮発性メモリ、例えば、ＡＮＤ構
造、ＤＩＮＯＲ構造のＥＥＰＲＯＭに適用することがで
きる。その他、本発明の要旨を逸脱しない範囲で種々変
型して実施することができる。
択）し、j 番目のＮＡＮＤブロックＢＬＫj を消去（選
択）しない場合について説明する。制御ゲート信号ＣＧ
0 〜ＣＧ15は消去のためＶss（ＯＶ）とし、選択ゲート
信号ＳＧＤ、ＳＧＳはＶcc、または、Ｖcc−Ｖthとす
る。また、選択ブロックのトランスファーゲート信号Ｔ
Ｇi はＶth以上とする。ここで、Ｖthは、トランジスタ
Ｔ2i〜Ｔ17iのしきい値電圧である。したがって、トラ
ンジスタＴ1i〜Ｔ18i が導通し、制御ゲートＣＧ0i〜Ｃ
Ｇ15i がＶss（０Ｖ）となる。したがって、メモリセル
部のＰウェル、Ｎウェルが高電圧Ｖppになると、選択ブ
ロックＢＬＫi のメモリセルのデータが消去され、デー
タ“１”となる。一方選択ゲートＳＧＤi 、ＳＧＳi は
メモリセル部のＰウェル、Ｎウェルが高電圧Ｖppになる
前のＶssの時に、トランジスタＴ1iとＴ18i とが導通し
ているが、そのゲートであるＴＧi がＶthであるため、
ほぼＶssである。したがって、メモリセル部のＰウェ
ル、Ｎウェルが高電圧Ｖppになると、選択ゲートＳＧＤ
i 、ＳＧＳi の電位もＶppまで上昇する。 （実施例４）なお、本発明はＮＡＮＤセル型ＥＥＰＲＯ
Ｍに限らず、他の不揮発性メモリ、例えば、ＡＮＤ構
造、ＤＩＮＯＲ構造のＥＥＰＲＯＭに適用することがで
きる。その他、本発明の要旨を逸脱しない範囲で種々変
型して実施することができる。
【００４５】ここで、ＡＮＤセル型ＥＥＰＲＯＭに適用
した場合のブロック図を図２に示す。図中のＷＬ（ＷＬ
0i、ＷＬ1i〜ＷＬ31i 、ＷＬ0j、ＷＬ1j〜ＷＬ31j ）は
制御ゲート、ＳＴ1i、ＳＴ2i、ＳＴ1j、ＳＴ2jは選択ゲ
ート、Ｄ（ＤＯ、Ｄ１〜Ｄｎ）は主ビット線、Ｓはセル
・ソース線ＬＢni、ＬＢnjはローカルビット線、ＬＳn
i、ＬＳnjはローカルソース線、ＡＮＤはＡＮＤセルブ
ロックを示している。
した場合のブロック図を図２に示す。図中のＷＬ（ＷＬ
0i、ＷＬ1i〜ＷＬ31i 、ＷＬ0j、ＷＬ1j〜ＷＬ31j ）は
制御ゲート、ＳＴ1i、ＳＴ2i、ＳＴ1j、ＳＴ2jは選択ゲ
ート、Ｄ（ＤＯ、Ｄ１〜Ｄｎ）は主ビット線、Ｓはセル
・ソース線ＬＢni、ＬＢnjはローカルビット線、ＬＳn
i、ＬＳnjはローカルソース線、ＡＮＤはＡＮＤセルブ
ロックを示している。
【００４６】表５は図２の主要ノードの実施例４におけ
る電位関係を示している。例えば、i 番目のＮＡＮＤブ
ロックＢＬＫi を消去（選択）し、j 番目のＮＡＮＤブ
ロックＢＬＫj を消去（選択）しない場合について説明
している。
る電位関係を示している。例えば、i 番目のＮＡＮＤブ
ロックＢＬＫi を消去（選択）し、j 番目のＮＡＮＤブ
ロックＢＬＫj を消去（選択）しない場合について説明
している。
【００４７】
【表５】
【００４８】以上、本発明の各種の実施例を説明した
が、本発明は、上記実施例に減退されることはなく、発
明の趣旨を逸脱しない限り、各種の変型が可能であるこ
とは言うまでもない。
が、本発明は、上記実施例に減退されることはなく、発
明の趣旨を逸脱しない限り、各種の変型が可能であるこ
とは言うまでもない。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
デコーダ部のトランスファーゲートのカットオフ特性が
向上し、ゲート酸化膜に高電圧が印加されないため、信
頼性が向上する。
デコーダ部のトランスファーゲートのカットオフ特性が
向上し、ゲート酸化膜に高電圧が印加されないため、信
頼性が向上する。
【図１】本発明の実施例１ないし実施例３に関わる半導
体装置のコア部の回路構成図である。
体装置のコア部の回路構成図である。
【図２】本発明の実施例４に関わる半導体装置のコア部
の回路構成図である。
の回路構成図である。
【図３】ＮＡＮＤ型ＥＥＰＲＯＭセルの平面図である。
【図４】図３のセルの断面図である。
【図５】図３のセルの等価回路図である。
【図６】図３のセル２個分の等価回路図である。
ＳＧＤ ドレイン側選択ゲート信号線 ＣＧ メモリセル選択ゲート信号線 ＳＧＳ ソース側選択ゲート信号線 ＴＧ トランスファーゲート ＢＬ ビット線 ＢＬＫ メモリセルブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 順一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】 メモリセル又はメモリセルを複数個接続
したメモリセルユニットがアレイ状に配列されたメモリ
セルアレイと、前記メモリセルアレイの制御ゲート線お
よび、選択ゲート線を選択する行選択手段と、前記メモ
リセルアレイのビット線を選択する列選択手段と、前記
制御ゲート線、および選択ゲート線と制御ゲート信号お
よび選択ゲート信号との間にはトランスファーゲート手
段とを備えた半導体記憶装置において、 消去動作時、選択ゲート信号の電位を外部電源電圧、若
しくは、前記外部電源電圧より、前記トランスファーゲ
ート手段のトランジスタのしきい値電圧分低い電圧を印
加することを特徴とする半導体記憶装置。 - 【請求項２】 メモリセル又はメモリセルを複数個接続
したメモリセルユニットがアレイ状に配列されたメモリ
セルアレイと、前記メモリセルアレイの制御ゲート線お
よび、選択ゲート線を選択する行選択手段と、前記メモ
リセルアレイのビット線を選択する列選択手段と、前記
制御ゲート線および選択ゲート線と制御ゲート信号およ
び選択ゲート信号との間にはトランスファーゲート手段
とを備えた半導体記憶装置において、 消去動作時、前記制御ゲート信号を接地電圧以上の正の
電圧を印加することを特徴とする半導体記憶装置。 - 【請求項３】 メモリセル又はメモリセルを複数個接続
したメモリセルユニットが、アレイ状に配列されたメモ
リセルアレイと前記メモリセルアレイの制御ゲート線お
よび、選択ゲート線を選択する行選択手段と、前記メモ
リセルアレイのビット線を選択する列選択手段と、前記
制御ゲート線および選択ゲート線と制御ゲート信号およ
び選択ゲート信号との間にはトランスファーゲート手段
とを備えた半導体記憶装置において、 消去動作時、非選択ブロックの前記トランスファーゲー
ト手段のゲート電圧を前記トランスファーゲート手段の
トランジスタのしきい値電圧と同電圧の、若しくはそれ
以上の電圧を印加することを特徴とする半導体記憶装
置。
Priority Applications (7)
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|---|---|---|---|
| JP9042095A JP3544743B2 (ja) | 1995-04-17 | 1995-04-17 | 半導体記憶装置 |
| US08/631,049 US5818756A (en) | 1995-04-17 | 1996-04-12 | Non-volatile semiconductor memory device with block erase function |
| DE69614299T DE69614299T2 (de) | 1995-04-17 | 1996-04-16 | Nichtflüchtige Halbleiterspeicheranordnung mit Block-Löschfunktion |
| KR1019960011363A KR100234609B1 (ko) | 1995-04-17 | 1996-04-16 | 반도체 기억 장치 |
| EP96105948A EP0739016B1 (en) | 1995-04-17 | 1996-04-16 | Non-volatile semiconductor memory device with block erase function |
| TW085106518A TW312014B (ja) | 1995-04-17 | 1996-05-31 | |
| US09/055,215 US6240022B1 (en) | 1995-04-17 | 1998-04-06 | Non-volatile semiconductor memory device with block erase function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9042095A JP3544743B2 (ja) | 1995-04-17 | 1995-04-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287696A true JPH08287696A (ja) | 1996-11-01 |
| JP3544743B2 JP3544743B2 (ja) | 2004-07-21 |
Family
ID=13998116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9042095A Expired - Lifetime JP3544743B2 (ja) | 1995-04-17 | 1995-04-17 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5818756A (ja) |
| EP (1) | EP0739016B1 (ja) |
| JP (1) | JP3544743B2 (ja) |
| KR (1) | KR100234609B1 (ja) |
| DE (1) | DE69614299T2 (ja) |
| TW (1) | TW312014B (ja) |
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| JP2005243211A (ja) * | 2004-02-25 | 2005-09-08 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子の消去方法 |
| JP2006252744A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | 半導体メモリ装置およびその動作制御方法 |
| JP2007179647A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008117504A (ja) * | 2006-11-06 | 2008-05-22 | Hynix Semiconductor Inc | フラッシュメモリ装置及びその消去動作制御方法 |
| JP2009117015A (ja) * | 2007-11-01 | 2009-05-28 | Samsung Electronics Co Ltd | フラッシュメモリ装置 |
| JP2010123186A (ja) * | 2008-11-19 | 2010-06-03 | Toshiba Corp | 不揮発性半導体メモリ |
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|---|---|---|---|---|
| JP3544743B2 (ja) * | 1995-04-17 | 2004-07-21 | 株式会社東芝 | 半導体記憶装置 |
| DE19730116C2 (de) * | 1997-07-14 | 2001-12-06 | Infineon Technologies Ag | Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen |
| JP3175665B2 (ja) * | 1997-10-24 | 2001-06-11 | 日本電気株式会社 | 不揮発性半導体記憶装置のデータ消去方法 |
| JPH11177071A (ja) * | 1997-12-11 | 1999-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6359810B1 (en) * | 1998-03-13 | 2002-03-19 | Atmel Corporation | Page mode erase in a flash memory array |
| US7383294B1 (en) | 1998-06-30 | 2008-06-03 | Emc Corporation | System for determining the mapping of logical objects in a data storage system |
| US6883063B2 (en) * | 1998-06-30 | 2005-04-19 | Emc Corporation | Method and apparatus for initializing logical objects in a data storage system |
| US6542909B1 (en) | 1998-06-30 | 2003-04-01 | Emc Corporation | System for determining mapping of logical objects in a computer system |
| US6393540B1 (en) | 1998-06-30 | 2002-05-21 | Emc Corporation | Moving a logical object from a set of source locations to a set of destination locations using a single command |
| JP3853981B2 (ja) | 1998-07-02 | 2006-12-06 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP2001028427A (ja) * | 1999-07-14 | 2001-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3730508B2 (ja) * | 2000-11-13 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置およびその動作方法 |
| JP4203372B2 (ja) * | 2003-08-26 | 2008-12-24 | 富士雄 舛岡 | 不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置 |
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1995
- 1995-04-17 JP JP9042095A patent/JP3544743B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-12 US US08/631,049 patent/US5818756A/en not_active Expired - Lifetime
- 1996-04-16 EP EP96105948A patent/EP0739016B1/en not_active Expired - Lifetime
- 1996-04-16 DE DE69614299T patent/DE69614299T2/de not_active Expired - Lifetime
- 1996-04-16 KR KR1019960011363A patent/KR100234609B1/ko not_active IP Right Cessation
- 1996-05-31 TW TW085106518A patent/TW312014B/zh not_active IP Right Cessation
-
1998
- 1998-04-06 US US09/055,215 patent/US6240022B1/en not_active Expired - Lifetime
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