JP3544743B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特に複数のメモリセルを接続してメモリセルユニット(NANDセル、ANDセル、DINORセル)を構成した半導体記憶装置に関する。
【0002】
【従来の技術】
従来、半導体記憶装置の1つとして、電気的書き替えを可能としたEEPRROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセル・ブロックを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。
【0003】
NANDセル型EEPROMの1つのメモリセルは、半導体基板上に絶縁膜を介して浮游ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルを構成する。このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。
【0004】
メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線(ワード線)、選択ゲート線として共通接続される。
【0005】
図3はEEPROMのNANDセルの基本構成を示す平面図であり、図4(a)(b)はその矢視A−A´、B−B´断面図である。また、図5は図3のNANDセルの等価回路である。この列では、4個のメモリセルM1 〜M4 と2個の選択MOSトランジスタS1 ,S2 を、そのソース、ドレイン拡散層を共用する形で直列接続してNANDセルを構成している。このようなNANDセルがマトリックス配列されてメモリアレイが構成される。
【0006】
NANDセルのドレインは選択トランジスタS1 を介してビット線BLに接続される。また、NANDセルのソースは選択トランジスタS2 を介して接地線に接続される。各メモリセルの制御ゲートCG1 〜CG4 は、ビット線BLと交差するワード線WLに接続される。この実施例は4個のメモリセルで1つのNANDセルを構成しているが、一般に2のn乗(n=1、2…)個のメモリセルで1つのNANDセルを構成できる。
【0007】
具体的なセル構造を、図4により説明する。P型シリコン基板0上にnウェル1、さらに、1´を設ける。このpウェル1´上にメモリセルを形成し、周辺回路はメモリセルと別のpウェル上に設ける。NANDセルは、pウェル1´上の素子分離絶縁膜2で囲まれた一つの領域に、この例では4個のメモリセルとそれを挾む2つの選択トランジスタが形成されている。l
各メモリセルは、pウェル1´上に5〜20nmの熱酸化膜からなる第1ゲート絶縁膜31 を介して、50〜400nmの第1層多結晶シリコン膜により浮游ゲート4(41 、42 、43 、44 )が形成され、この上に15〜40nmの熱酸化膜からなる第3ゲート絶縁膜5を介して、100〜400nmの第2層多結晶シリコン膜により制御ゲート6(61 、62 、63 、64 )が形成されている。制御ゲート6は一方向に連続的に配設されてワード線WLとなる。
【0008】
各メモリセルのソース、ドレイン拡散層となるn型層9は隣接するもの同士で共用する形で、4個のメモリセルが配列接続されている。NANDセルの一端のドレインは、ゲート電極45 により構成される選択MOSトランジスタを介してビット線8に接続され、他端のソースはゲート電極46 により構成されるもう一つの選択トランジスタを介して接地線に接続されている。
【0009】
2つの選択トランジスタは、pウェル1´上に25〜40nmの熱酸化膜からなる第2ゲート絶縁膜32 を介して、第1層多結晶シリコン膜により選択ゲート4(45 、46 )を形成して構成される。この上に第3ゲート絶縁膜5を介して、選択ゲート45 、46 上に第2層多結晶シリコンよりなる配線6(65 、66 )が形成される。ここで、選択ゲート45 、46 と配線65 、66 とは所定間隔のスルーホールで接続され、低抵抗化される。
【0010】
ここで、各メモリセルの浮游ゲート41 〜44 、制御ゲート61 〜64 、選択ゲート45 、46 、選択ゲート上の低抵抗配線65 、66 はそれぞれ、チャンネル長方向については同一エッチング・マスクを用いて同時にパターニングしてエッジを揃えている。ソース、ドレイン拡散層となるn型層9は、これらの制御ゲート61 〜64 及び選択ゲート上の多結晶配線65 、66 をマスクとして、ヒ素又は燐のイオン注入にて形成される。
【0011】
このような構成において、各メモリセルでの浮游ゲート4と基板1間の結合容量C1 は、浮游ゲート4と制御ゲート6間の結合容量C2 に比べて小さく設定されている。これを具体的なセル・パラメータ例を上げて説明すれば、パターン寸法は0.6μmルールに従って、浮游ゲート及び制御ゲート共に幅が0.6μmであり、浮游ゲート4はフィールド領域上に両側0.6μmずつ延在させている。また、第1ゲート絶縁膜3に例えば10nmの熱酸化膜、第2ゲート絶縁膜5は28nmの熱酸化膜である。熱酸化膜のの誘電率をεとすると、
C1 =ε/0.01
であり、
C2 =3ε/0.028
である。即ち、C1 <C2 となっている。
図6に、このNANDセルでの書き込み消去及び読み出しの動作を説明するための回路図を示し、下記の(表7)に各ゲートの電位関係を示す。
【0012】
【表7】
【0013】
まず、NANDセルを構成するメモリセルを一括して消去する。そのためにこの例では、NANDセル内の全てのメモリセルの制御ゲートCG1 〜CG4 を0Vとし、選択MOSトランジスタS1 とS2 のゲートSG1 とSG2 及び、nウェル1 とメモリセルを囲むpウェル1´を“H”レベル(例えば昇圧電位Vpp’=18V)とし、ビット線BL1 、BL2 も同じVpp’電位とする。これにより全メモリセル1の制御ゲートとpウェル1´間に電界がかかり、浮游ゲート4からpウェル1´にトンネル効果により電子が放出される。全メモリセルM1 〜M4 はこれによりしきい値が負(−1〜−5V)の方向に移動し、“1”状態となる。こうして、NANDセルの一括消去が行われる。
【0014】
次に、NANDセルへのデータ書き込みを行う。まず、ビット線BL1 側にあるメモリセルM4 のみを選択的に書き込む場合、前記(表7)に示すようにビット線BL1 側の選択トランジスタS1 のゲートSG1 をVcc(例えば5V)にソース線側の選択トランジスタS2 のゲートSG2 を0Vに、制御ゲートCG4 を“H”レベル(例えば昇圧電位Vpp=12〜20V)に、そして他の制御ゲートCG1 〜CG3 を0Vと“H”レベルの中間電位(例えば1/2 Vpp)とする。
【0015】
このとき、ビット線BL1 を0Vに、ビット線BL2 をVcc(例えば5V)とする。これにより、メモリセルAの制御ゲートとn型拡散層9及びpウェル1´間に高電界がかかる。この結果、pウェル1´及びn型拡散層9より浮游ゲートに電子がトンネル効果により注入され、しきい値が正の方向に移動してしきい値が0V以上の状態“0”になる。この時、選択していないメモリセル列(M5 −M8 )に関しては、そのチャネル電位は最初Vcc−Vth(Vthは選択トランジスタS12のしきい値電圧)であるが制御ゲートCG1 〜CG3 が0Vから1/2 Vppに、CG4 が0VからVppに上がると容量カップリングによって、チャネル電位が例えば、1/2 Vpp程度に上昇する。この時、選択トランジスタS12はカットオフし、選択していないメモリセル列のチャネルはフローティング状態となる。したがって、選択されていないメモリセルのしきい値は変わらない。
【0016】
ビット線BL1 側にあるメモリセルM1 〜M3 は制御ゲートがVpp/2でn型拡散層9及びチャンネル部が0Vなので書き込みモードになるが電界が弱く、浮游ゲートに電子が注入されずメモリセルのしきい値は変わらず、“1”状態であり続ける。また、“1”書き込み又は非選択とされたビット線BL2 側では、メモリセルM5 〜M7 は制御ゲートCG1 〜CG3 が中間電位Vpp/2で、各メモリセルのソース・ドレイン及びチャンネル部の電位も同じほぼVpp/2なので、浮游ゲートと拡散層9及びチャンネル部間の電界は殆どなく、浮游ゲートへの電子の注入、浮遊ゲートからの電子の放出は起こらない。よってメモリセルのしきい値は変わらず、“1”状態であり続ける。また、ビット線BL2 側にあるメモリセルM8 は制御ゲートCG4 は“H”レベル(Vpp) であるが、ソースとドレイン及びチャンネル部の電位はほぼVpp/2となっており書き込みモードになるが電界は弱く、浮游ゲートに電子が注入されずメモリセルのしきい値は変わらず、“1”状態であり続ける。
【0017】
以上のようにしてセルAにのみ選択的に書き込みが行われる。次に、NANDアレイの1つ上段のメモリセルM3 の書き込みに移る。このとき、メモリセルM3 を“H”レベル(Vpp)に上げ、メモリセルM1 、M2 、M4 の制御ゲートCG1 、CG2 、CG4 を中間電位Vpp/2に選択されたメモリセル側のビット線を0Vに他のビット線はVcc(例えば5V)にする。2つの選択ゲートS1 、S2 のゲート電位はメモリセルM4 の選択書き込み時と変らない。すると、メモリセルM4 の書き込みと同様に選択的に1つ上段のメモリセルM3 の書き込みができる。以下同様に、メモリセルM2 、M1 に順次書き込みを行う。
【0018】
以上の書き込み時には“H”レベル(Vpp)と中間電位(Vpp/2)を制御ゲートに印加するが、“H”レベルと中間電位より流れる電流はトンネル電流と拡散層9とpウェル1´間の接合リークのみなので10μA以下である。また、一括消去時には、nウェル1とメモリセルを囲むpウェル1´を“H”レベル(Vpp’)に上げるが、“H”レベルより流れる電流はトンネル電流とVウェル1とP型基板0の間の接合リークのみなので10μA以下である。
【0019】
よって、書き込みと消去時の高電圧はICに外部より与えられる5V程度の低い電圧からも昇圧回路により作ることができる。さらに、選択書き込み時に高電圧より流れる電流が微少なため一つの制御ゲートにつながるメモリセルは一度に全部書き込みが可能である。つまり、ページ・モードでの書き込みができ、その分だけ高速書き込みができる。
【0020】
また、上記した書き込み、消去法では、トンネル電子が流れている時にメモリセルのドレイン部とpウェル間のサーフェイス・破壊を起こさずデータ書き替え回数及びデータ保持の信頼性が向上する。さらに、書き込み時に選択ゲートのゲート電極SGおよび非選択ビット線には高々Vcc(例えば5V)程度の電圧しかかからないので、素子分離が容易で素子分離幅を従来のホットエレクトロン注入型のEEPROMと同程度に縮小できる。
【0021】
読み出し動作は、例えばセルAのデータを読み出す場合について説明すると、2つの選択トランジスタのゲートSG1 とSG2 をVcc(5V)にしトランジスタをオンとし、非選択のメモリセルの制御ゲートCG1 、CG2 及びCG3 には書き込み状態にあるメモリセルがオンする程度の“H”レベル(例えば5V)電位を与え、選択メモリセルAの制御ゲートCG4 を“L”レベル(例えば0V)とする。
【0022】
そして、ビット線を“H”レベル(1〜5V程度)に、そしてソース線は0Vにする。これにより、ビット線BL1 に電流が流れるか否かにより、メモリセルAの“0”、“1”の判定ができる。
【0023】
以上において、EEPROMを構成するNANDセルの基本構成と動作を説明した。
このような従来のNANDセル型EEPROMでは、全メモリセルを一括して消去するモード(チップ消去)以外に、選択ブロックのみを消去するモード(ブロック消去)、少なくとも2つ以上の選択ブロックのみを消去するモード(マルチ・ブロック消去)を機能として許している。
図1は、ブロック消去、若しくはマルチ・ブロック消去の説明のためのコア図であり、下記表6に各ゲートの電位関係を示す。
【0024】
【表6】
【0025】
例えば、消去する(選択する)i 番目のNANDブロックBLKi と消去しない(選択しない)j番目のNANDブロックBLKj を示す。制御ゲート信号CG0 〜CG15は消去のためVss(0V)となり、選択ゲート信号SGD、SGSはVss(0V)フローティング(最初0Vにして、その後フローティングにすること)となる。選択ブロックBLKi のトランスファーゲート信号TGi はVcc(5V)となると、トランジスタT1i〜T18i が導通し、制御ゲートCG0i〜CG15i がVss(0V)となる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ブロックBLKi のメモリセルのデータが消去され、データ“1”となる。
【0026】
一方、非選択ブロックBLKj のトランスファーゲート信号TGj はVss(0V)であるから、トランジスタT1j〜T18j は非導通状態にあり、制御ゲートCG0j〜CG15j および、選択ゲートSGDj 、SGSj はフローティング状態になる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、CGOj 〜CG15j および、SGDj 、SGSj はメモリセル部のPウェルとの容量カップリングにより、ほぼVppに上昇する。その結果、非選択ブロックBLKj のメモリセルのPウェル−浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。
【0027】
以上がブロック消去の説明であるが、このような従来のブロック消去動作において、2つの問題があった。
1つの問題点は、前述の説明で、選択ブロックの選択ゲートSGDi とSGSi の電位である。ブロック消去時に、選択ブロックのトランスファーゲート信号TGi はVcc(5V)であるため、メモリセル部のPウェルが高電圧Vppになると、選択ゲートSGDi とSGSi も非選択ブロックBLKj の選択ゲートSGDj とSGSj と同様にPウェルとの容量カップリングで上昇しようとするが、トランジスタT1iとT18i とが導通状態にあるため、制御ゲートSGDi とSGSi の電荷は、Vss(0V)フローティングである。ゲート信号SGDとSGS側へ流れてしまう。
【0028】
例えば、16M NANDセル型EEPROMで見積もると、選択ゲート信号SGD若しくはSGSの配線容量は7.1 PFあり、選択ゲートSGDi 若しくはSGSi の配線容量は2PFある。消去電圧Vppを20V、トランジスタT1i、若しくはT18i の基板バイアス−Vcc(−5V)の時のしきい値電圧を0.43V(トランスファーゲート用のトランジスタのしきい値電圧は低く、また、基板バイアス効果も弱くなるよう、設計されている)の条件で、選択ゲートSGDi 若しくはSGSi の電位を計算すると、4.4 Vとなる。したがって、16Mでは、選択ゲートの酸化膜厚は320 オングストロームであるから、この酸化膜に加わる電界は4.9 MV/cmとなる。16Mでは、選択ゲートの酸化膜厚が320 オングストロームと比較的厚いため、それ程問題となっていなかったが、選択ゲートの酸化膜厚も高密度化するにしたがって、薄くなり、例えば、32Mで180 オングストローム、64Mで90オングストロームを予定しており、この場合、酸化膜に加わる電界は10MV/cmを越え、酸化膜を破壊する等の信頼性向上の問題となることが自明である。
【0029】
また、一つの問題点は、トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Vppに印加するため、しきい値電圧を低く、また、基板バイアス効果も弱く設計している。例えば、基板バイアス0V、−5V、−18Vの時しきい値電圧をそれぞれ+0.21V、+0.43V、+0.67Vになるよう設計されている。したがって、非選択ブロックBLKj の制御ゲートCGOj 〜CG15j が消去時に、Pウェルとの容量カップリングにより、高電圧Vppに上昇する際に、トランジスタT2j〜T17j が十分にカットオフせず、リーク電流が大きい場合、制御ゲートCG0j〜CG15j の電位が低下し、非選択ブロックで誤消去されてしまう。また、選択ゲートSGDj とSGSj の電位もトランジスタT1jとT18j とのリークにより低下すると、制御ゲートのトランジスタの酸化膜を破壊する等の信頼性上の問題となる。
【0030】
【発明が解決しようとする課題】
このように、従来のNANDセル型EEPROMにおいては、ブロック消去時に、選択ゲート信号をVss=0Vフローティングにしていたため、消去(選択)ブロックの選択ゲートの電位が低下し、選択ゲートのトランジスタの酸化膜に高電圧が加わり酸化膜を破壊する等の信頼性上の問題があった。
【0031】
また、トランスファーゲートのトランジスタは、書き込み時に高電圧を制御ゲートに伝達する目的のため、そのしきい値電圧は低く、また、基板バイアス効果が弱く、設計されていた。このため、非選択ブロックのトランスファーゲート用のトランジスタでチャネルリークが大きい場合、メモリセルの誤消去、選択ゲートの酸化膜を破壊する等の信頼性上の問題があった。
【0032】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止して信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。
【0033】
【課題を解決するための手段】
上記課題を解決するために本発明では、次のような構成を採用している。
(1) まず、問題点1に対しては、消去時に、選択ゲート信号SGDおよびSGSをトランスファーゲート用のトランジスタがカットオフするように、Vcc、若しくは(Vcc−Vth)以上(Vthはトランスファーゲート用トランジスタのしきい値電圧)にする。または、Vcc、若しくは、(Vcc−Vth)以上まで充電して、その後フローティングにする。
【0034】
(2) また、問題点2に対しては、消去時に、制御ゲート信号をVss(0V)以上に例えば、0.7Vにする。その結果、非選択ブロックのトランスファーゲート用トランジスタのカットオフ特性は著しく向上する。それは、制御ゲート信号を例えば0.7 Vにすることにより、トランスファーゲート用トランジスタのソース電位が0.7 Vになったことと同等であり、この場合、ゲートが0V、トランスファゲート用トランジスタのP型基板(メモリセル部のNウェル、Pウェルとは分離されている)は0Vであるため、基板バイアスを−0.7 V、ゲートを−0.7 V印加した状態のトランジスタと同等のカットオフ特性となることによる。
【0035】
(3) また、問題点1と2に対しては、他の手段として、選択ブロックのトランスファーゲートをほぼVthにする。これは、制御ゲートに0Vを伝達できる電圧で、必要以上に上げない。それによって、選択ブロックの選択ゲートの電荷が消去時に、選択ゲート信号側に抜けるのを防止できる。
【0036】
【作用】
本発明によれば、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および、非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止することが可能となる。
【0037】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
(実施例1)
図1は、本発明の第1〜3の実施例に係わる半導体記憶装置のメモリセルアレイ及び選択ゲート信号、制御ゲート信号およびトランスファーゲートの構成を示すブロック図である。下記表1は、図1の主要ノードの実施例1における電位関係を示している。
【0038】
【表1】
例えば、i番目のNANDブロックBLKi を消去(選択)し、j 番目のNANDブロックBLKj を消去(選択)しない場合について、説明する。
【0039】
制御ゲート信号CGo 〜CG15は消去のためVss(0V)とし、選択ゲート信号SGD、SGSはVcc−Vthとする。ここで、Vccは、外部供給電源電圧で5 Vでも、3.3 Vでも、また、さらに低い電圧でも良い。また、Vthはトランスファーゲート用トランジスタのしきい値電圧と同程度の電圧にする。
【0040】
また、選択ブロックBLKi のトランスファゲート信号TGi はVcc(5V)となると、トランジスタT2i〜T17i が導通し、制御ゲートCGoi〜CG15i がVss(0V)となる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ブロックBLKi のメモリセルのデータが消去され、データ“1”となる。一方、選択ゲートSGDi 、SGSi はメモリセル部のPウェル、Nウェルが高電圧Vppになる前のVssの時に、トランジスタT1iとT18i とが導通しているためVcc−Vth(VthはトランジスタT1i、T18i のしきい値電圧)に充電されている。それは、トランジスタT1iとT18i に関して、そのゲートTGi がVccであり、そのドレインはVcc、または、Vcc−Vthであるから、トランジスタT1iとT18i は5極管動作領域(飽和動作領域)で導通し、Vcc−Vth(VthはトランジスタT1i、T18i のしきい値電圧)まで充電されるからである。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ゲートSGDi 、SGSi もPウェルとの容量カップリングで上昇する。
SGDi 、SGSi の電位がVcc−Vthから少しでも上昇すると、トランジスタT1iとT18i はカットオフし、SGDi 、SGSi のノードはフローティングとなる。その結果、メモリセル部のPウェルがVppになると、SGDi 、SGSi の電位もほぼVcc−Vth+Vppになる。したがって、メモリセル部のPウェルの電位がVppで、選択ゲートの電位がVcc−Vth+Vppであるから、選択ゲートの酸化膜にはVcc−Vthしか加わらないため、酸化膜の破壊は起こらない。また、トランジスタT1iとT18i に関しては、そのドレイン、ソース、ゲートの電位は、それぞれ、Vcc−Vth+Vpp、Vcc(または、Vcc−Vth)、Vccであり、後述する非選択ブロックBLKj のトランジスタT1j〜T18j のドレイン、ソース、ゲートの相対的な電位関係は、ほぼ等しい。トランスファーゲートのP型基板はVssであるから、ドレイン−基板間のジャンクション耐圧がVcc−Vth+Vpp以上になるように設計する。
【0041】
一方、非選択ブロックBLKj のトランスファーゲート信号TGj はVss(0V)でるから、トランジスタTij〜T18j は非導通状態にあり、制御ゲートCG0j〜CG15j および、選択ゲートSGDj 、SGSj はフローティング状態になる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、CGoj〜CG15j 、およびSGDj 、SGSj はメモリセル部のPウェルとの容量カップリングにより、ほぼVppに上昇する。その結果、非選択ブロックBLKj のメモリセルのPウェル浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。この時、トランジスタT2j〜T17j のドレイン、ソース、ゲートの電位はそれぞれ、Vpp, Vcc、Vssであり、トランジスタT1jとT18j のドレイン、ソース、ゲートの電位はそれぞれ、Vpp, Vcc(またはVcc−Vth)、Vssである。
(実施例2)
下記表2は、図1の主要ノードの実施例2における電位関係を示している。
【0042】
【表2】
例えば、i 番目のNANDブロックBLKi を消去(選択)し、j 番目のNANDブロックBLKj を消去(選択)しない場合について説明する。制御ゲート信号CGo 〜CG15は0V以上のVL例えば0.7 Vにする。VL電位は、制御ゲート信号発生回路のトランジスタのしきい値電圧を用いて、設定しても良いし、また、VL電位発生器を設けて、そこから発生しても良い。制御ゲート信号を0V以上にしたことにより、非選択ブロックのトランスファゲート用トランジスタT2j〜T17j においては、等価的に負の基板バイアスと負のゲート電圧が印加されたことと同等となり、カットオフ特性が著しく向上する。それは、制御ゲート信号を例えばVL=0.7 Vにすることにより、トランジスタT2j〜T17j のソース電位が0.7 V、ゲート電圧が0V、P型基板が0Vであるから、ソース電位を0V、ゲート電圧を−0.7 V、P型基板を−0.7 Vにした状態のトランジスタと同等のカットオフ特性になるからである。これによって、非選択の制御ゲートCG0j〜CG15j が消去時にPウェルとの容量カップリングにより、Vpp程度まで上昇する際に、CGoj〜CG15j の電荷がトランジスタT2j〜T17j を介して、制御ゲート信号側へ抜けず、効率良くブートストラップが働き、非選択ブロックBLKj のメモリセルでは、消去が起こらない。
また、(実施例2)では、選択ゲート信号SGD、SGSをVcc、またはVcc−Vthとした場合(実施例1)との組み合せで説明したが、下記表3のように、制御ゲート信号のみをVLにした場合においても本発明は有効である。
【0043】
【表3】
(実施例3)
表4は、図1の主要ノードの実施例3における電位関係を示している。
【0044】
【表4】
例えば、i 番目のNANDブロックBLKi を消去(選択)し、j 番目のNANDブロックBLKj を消去(選択)しない場合について説明する。制御ゲート信号CG0 〜CG15は消去のためVss(OV)とし、選択ゲート信号SGD、SGSはVcc、または、Vcc−Vthとする。また、選択ブロックのトランスファーゲート信号TGi はVth以上とする。ここで、Vthは、トランジスタT2i〜T17i のしきい値電圧である。したがって、トランジスタT1i〜T18i が導通し、制御ゲートCG0i〜CG15i がVss(0V)となる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ブロックBLKi のメモリセルのデータが消去され、データ“1”となる。一方選択ゲートSGDi 、SGSi はメモリセル部のPウェル、Nウェルが高電圧Vppになる前のVssの時に、トランジスタT1iとT18i とが導通しているが、そのゲートであるTGi がVthであるため、ほぼVssである。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ゲートSGDi 、SGSi の電位もVppまで上昇する。
(実施例4)
なお、本発明はNANDセル型EEPROMに限らず、他の不揮発性メモリ、例えば、AND構造、DINOR構造のEEPROMに適用することができる。その他、本発明の要旨を逸脱しない範囲で種々変型して実施することができる。
【0045】
ここで、ANDセル型EEPROMに適用した場合のブロック図を図2に示す。図中のWL(WL0i、WL1i〜WL31i 、WL0j、WL1j〜WL31j )は制御ゲート、ST1i、ST2i、ST1j、ST2jは選択ゲート、D(DO、D1〜Dn)は主ビット線、Sはセル・ソース線LBni、LBnjはローカルビット線、LSni、LSnjはローカルソース線、ANDはANDセルブロックを示している。
【0046】
表5は図2の主要ノードの実施例4における電位関係を示している。例えば、i 番目のNANDブロックBLKi を消去(選択)し、j 番目のNANDブロックBLKj を消去(選択)しない場合について説明している。
【0047】
【表5】
【0048】
以上、本発明の各種の実施例を説明したが、本発明は、上記実施例に減退されることはなく、発明の趣旨を逸脱しない限り、各種の変型が可能であることは言うまでもない。
【0049】
【発明の効果】
以上説明したように、本発明によれば、デコーダ部のトランスファーゲートのカットオフ特性が向上し、ゲート酸化膜に高電圧が印加されないため、信頼性が向上する。
【図面の簡単な説明】
【図1】本発明の実施例1ないし実施例3に関わる半導体装置のコア部の回路構成図である。
【図2】本発明の実施例4に関わる半導体装置のコア部の回路構成図である。
【図3】NAND型EEPROMセルの平面図である。
【図4】図3のセルの断面図である。
【図5】図3のセルの等価回路図である。
【図6】図3のセル2個分の等価回路図である。
【符号の説明】
SGD ドレイン側選択ゲート信号線
CG メモリセル選択ゲート信号線
SGS ソース側選択ゲート信号線
TG トランスファーゲート
BL ビット線
BLK メモリセルブロック
Claims (2)
- 制御ゲートを有するメモリセルから構成されるメモリセルユニットと、
第一の電流経路と第一のゲート電極を有し、前記第一の電流経路の一端が前記メモリセルユニットの一端に接続された第一の選択トランジスタと、
前記第一の選択トランジスタの前記第一の電流経路の他端に接続されたビット線と、
第二の電流経路と第二のゲート電極を有し、前記第二の電流経路の一端が前記メモリセルユニットの他端に接続された第二の選択トランジスタと、
前記第二の選択トランジスタの前記第二の電流経路の他端に接続されたソース線と、
前記メモリセルの前記制御ゲートに接続された制御信号線と、
前記第一の選択トランジスタの前記第一のゲート電極に接続された第一の選択ゲート線と、
前記第二の選択トランジスタの前記第二のゲート電極に接続された第二の選択ゲート線と、
電流経路の一端が、前記制御信号線、前記第一及び前記第二の選択ゲート線にそれぞれ接続された第一乃至第三のトランスファーゲートと、
前記メモリセルに記憶されたデータを消去する消去動作開始時に前記第一及び第二の選択ゲート線の両方に電源電位、若しくは、前記電源電位より、前記第二若しくは第三のトランスファゲートのしきい値電圧分低い電圧を供給する電位発生回路を具備する事を特徴とする半導体記憶装置。 - 制御ゲートを有するメモリセルから構成されるメモリセルユニットと、
第一の電流経路と第一のゲート電極を有し、前記第一の電流経路の一端が前記メモリセルユニットの一端に接続された第一の選択トランジスタと、
前記第一の選択トランジスタの前記第一の電流経路の他端に接続されたビット線と、
第二の電流経路と第二のゲート電極を有し、前記第二の電流経路の一端が前記メモリセルユニットの他端に接続された第二の選択トランジスタと、
前記第二の選択トランジスタの前記第二の電流経路の他端に接続されたソース線と、
前記メモリセルの前記制御ゲートに接続された制御信号線と、
前記第一の選択トランジスタの前記第一のゲート電極に接続された第一の選択ゲート線と、
前記第二の選択トランジスタの前記第二のゲート電極に接続された第二の選択ゲート線と、
電流経路の一端が、前記制御信号線、前記第一及び前記第二の選択ゲート線にそれぞれ接続された第一乃至第三のトランスファーゲートと、
前記メモリセルに記憶されたデータを消去する消去動作時に前記制御信号線に接地電圧以上の前記第一のトランスファーゲートのしきい値電圧に略等しい電圧を供給する電位発生回路を具備する事を特徴とする半導体記憶装置。
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