JP4203372B2 - 不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置に関し、より詳しくはＮＡＮＤ型不揮発性メモリセルユニットを配列してなる不揮発性半導体記憶装置における制御ゲートと選択ゲートの配線に関するものである。
【０００２】
【従来の技術】
近年の半導体技術の進歩、特に微細加工技術やメモリセルを半導体基板表面に対して垂直方向に配置してメモリセル数を増加させる三次元化技術の進歩により、不揮発性半導体記憶装置のメモリセルの小型化と大容量化が急速に進んでいる。不揮発性半導体記憶装置には、回路構成及び機能を異にする複数の種類がある。これらのうち一般に広く用いられ、特に大容量の用途に用いられるのがフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）である。フラッシュメモリには大きく分けてＮＯＲ型とＮＡＮＤ型が存在している。ＮＯＲ型は１トランジスタ／１セル構成であるが、ＮＡＮＤ型は複数のメモリセルトランジスタを直列に配列し、その両端に選択トランジスタを配列する構成である。このように、ＮＡＮＤ型は複数のメモリセルトランジスタでビット線コンタクト及びソース線コンタクトを共有出来るので、メモリセル面積が小さくなる。したがって、メモリセル面積が小さいＮＡＮＤ型のほうが大容量化に適している。また、ＮＯＲ型フラッシュメモリの場合は、一般的にチャネルホットエレクトロンによるプログラム、ＦＮトンネリングによる消去を用いる。プログラム時には、制御ゲートに１０Ｖ、ソースに０Ｖ、ドレインに６Ｖ程度の電圧を印加する。消去時には、制御ゲートに−１０Ｖ、ソースとドレインはオープン、Ｐウェルには５Ｖ程度の電圧を印加する。これに対して、ＮＡＮＤ型フラッシュメモリの場合は、一般的にＦＮトンネリングによるプログラム、消去を用いる。プログラム時には、制御ゲートに２０Ｖ、ソースに０Ｖ、ドレインに０Ｖ程度の電圧を印加する。消去時には、制御ゲートに−２０Ｖ、にソース０Ｖ、にドレイン０Ｖ程度の電圧を印加する。上記のようにＮＡＮＤ型フラッシュメモリの場合は、プログラムにＦＮトンネリングを用いるために、ＮＯＲ型に比べて高電圧の印加が必要になる。（例えば、非特許文献１参照）。
【０００３】
図９は従来のＮＡＮＤ型フラッシュメモリのメモリセルユニットから構成されるメモリブロックの一例を示すブロック図である。以下、図を参照しながら従来のＮＡＮＤ型フラッシュメモリのメモリセル選択の動作を説明する。
図９に示すように、フラッシュメモリ１００は４つのメモリブロック１０１、１０２、１０３、１０４を含む。メモリブロックに含まれる全てのメモリセルユニットは、各々が２つのメモリセルを有し、その選択ゲート及び制御ゲートを駆動するために、それぞれがａ〜ｐまでの１６本で構成される選択ゲート線ＳＧ１ａ〜ＳＧ１ｐ（以下、任意の１本を示す場合は単にＳＧ１という）、ＳＧ２ａ〜ＳＧ２ｐ（以下、任意の１本を示す場合は単にＳＧ２という）制御ゲート線ＣＧ１ａ〜ＣＧ１ｐ、（以下、任意の１本を示す場合は単にＣＧ１という）、ＣＧ２ａ〜ＣＧ２ｐ（以下、任意の１本を示す場合は単にＣＧ２という）が設けられる。そして、メモリセルを一意的に選択するために選択ゲート線ＳＧ１ａ〜ＳＧ１ｐのそれぞれに対してＳＧ１デコーダ１０５ａＳＧ１〜１０８ｐＳＧ１、ＳＧ２デコーダ１０５ａＳＧ２〜１０８ｐＳＧ２が１つずつ、制御ゲート線ＣＧ１ａ〜ＣＧ１ｐ、ＣＧ２ａ〜ＣＧ２ｐのそれぞれに対してＣＧ１デコーダ１０５ａＣＧ１〜１０８ｐＣＧ１、ＣＧ２デコーダ１０５ａＣＧ２〜１０８ｐＣＧ２が１つずつ設けられる。また、選択ゲート線及び制御ゲート線に交差して接続されるｎ本のビット線ＢＬａ〜ＢＬｄが設けられ、各ビット線は１つのメモリブロック内で４つのメモリセルユニットのドレインに接続され、全ブロックを貫く。
【０００４】
外部パッドからアドレス信号Ａ［４：１］即ちＡ４〜Ａ１の４本がプリデコーダ１１３に入力されると、プリデコーダ１１３は、Ａ４とＡ３のアドレス２本に基づいてデコーダ２選択信号ＳＳＧＤ２ａ〜ＳＳＧＤ２ｄ、ＳＣＧＤ２ａ〜ＳＣＧＤ２ｄの各４本の何れかを選択し、Ａ２とＡ１のアドレス２本に基づいてデコーダ１選択信号ＳＳＧＤ１ａ〜ＳＳＧＤ１ｄ、ＳＣＧＤ１ａ〜ＳＣＧＤ１ｄの各４本の何れかを選択する。即ち、プリデコーダ１１３はＡ４＝０、Ａ３＝０の場合は、ＳＳＧＤ２ａとＳＣＧＤ２ａを選択し、Ａ４＝０、Ａ３＝１の場合は、ＳＳＧＤ２ｂとＳＣＧＤ２ｂを選択し、Ａ４＝１、Ａ３＝０の場合は、ＳＳＧＤ２ｃとＳＣＧＤ２ｃを選択し、Ａ４＝１、Ａ３＝１の場合は、ＳＳＧＤ２ｄとＳＣＧＤ２ｄを選択する。また、Ａ２＝０、Ａ１＝０の場合は、ＳＳＧＤ１ａとＳＣＧＤ１ａを選択し、Ａ２＝０、Ａ１＝１の場合は、ＳＳＧＤ１ｂとＳＣＧＤ１ｂを選択し、Ａ２＝１、Ａ１＝０の場合は、ＳＳＧＤ１ｃとＳＣＧＤ１ｃを選択し、Ａ２＝１、Ａ１＝１の場合は、ＳＳＧＤ１ｄとＳＣＧＤ１ｄを選択する。
【０００５】
そして、ＳＳＧＤ２ａ信号が選択された場合は、デコーダ群１０９内のＳＧ２デコーダ１０９ＳＧ２とＳＧ１デコーダ１０９ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ａ信号はＣＧ２デコーダ１０９ＣＧ２とＣＧ１デコーダ１０９ＣＧ１の回路をオン状態にする。同様に、ＳＳＧＤ２ｂ信号が選択された場合はデコーダ群１１０のＳＧ２デコーダ１１０ＳＧ２とＳＧ１デコーダ１１０ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ｂ信号はＣＧ２デコーダ１１０ＣＧ２とＣＧ１デコーダ１１０ＣＧ１の回路をオン状態にする。また、ＳＳＧＤ２ｃ信号が選択された場合はデコーダ群１１１内のＳＧ２デコーダ１１１ＳＧ２とＳＧ１デコーダ１１１ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ｃ信号はＣＧ２デコーダ１１１ＣＧ２とＣＧ１デコーダ１１１ＣＧ１回路をオン状態にする。また、ＳＳＧＤ２ｄ信号が選択された場合はデコーダ群１１２内のＳＧ２デコーダ１１２ＳＧ２とＳＧ１デコーダ１１２ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ｄ信号はＣＧ２デコーダ１１２ＣＧ２とＣＧ１デコーダ１１２ＣＧ１の回路をオン状態にする。
【０００６】
またＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号が選択された場合は、デコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２、ＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１をオン状態とする。ＳＳＧＤ１ｂ、ＳＣＧＤ１ａ信号が選択された場合は、デコーダ１群内のＳＧ２デコーダ１０５ｂＳＧ２、ＳＧ１デコーダ１０５ｂＳＧ１、ＣＧ２デコーダ１０５ｂＣＧ２、ＣＧ１デコーダ１０５ｂＣＧ１をオン状態とする。また、ＳＳＧＤ１ｃ、ＳＣＧＤ１ｃ信号が選択された場合は、デコーダ群１０５のＳＧ２デコーダ１０５ｃＳＧ２、ＳＧ１デコーダ１０５ｃＳＧ１、ＣＧ２デコーダ１０５ｃＣＧ２、ＣＧ１デコーダ１０５ｃＣＧ１をオン状態とする。ＳＳＧＤ１ｄ、ＳＣＧＤ１ｄ信号が選択された場合は、デコーダ群１０５内のＳＧ２デコーダ１０５ｄＳＧ２、ＳＧ１デコーダ１０５ｄＳＧ１、ＣＧ２デコーダ１０５ｄＣＧ２、ＣＧ１デコーダ１０５ｄＣＧ１をオン状態とする。
【０００７】
また、アドレス信号Ａ０＝０の場合はＣＧ１デコーダに接続される制御ゲート線が、Ａ０＝１の場合はＣＧ２デコーダに接続される制御ゲート線が選択される。
今、例えばアドレス信号Ａ［４：０］＝０００００が入力された場合の、上記構成のメモリセルの選択動作について説明する。プリデコーダ１１３により、ＳＳＧＤ２ａ、ＳＣＧＤ２ａ、ＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号が選択される。これによって、デコーダ群１０９内のＳＧ２デコーダ１０９ＳＧ２、ＳＧ１デコーダ１０９ＳＧ１、ＣＧ２デコーダ１０９ＣＧ２、ＣＧ１デコーダ１０９ＣＧ１とデコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２、ＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１がオン状態となる。そして、選択ゲート線ＳＧ２ａ、ＳＧ１ａが選択される。またＡ０＝０なので、ＣＧ１デコーダ１０５ａＣＧ１に接続される制御ゲート線ＣＧ１ａが選択される。書き込み動作の場合は、書き込みイネーブル信号ＷＥＮにより書き込み電圧発生回路１１４がオン状態となり、書き込み電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に書き込み時の電圧を印加する。また消去動作の場合は、消去イネーブル信号ＥＥＮにより消去電圧発生回路１１５がオン状態となり、消去電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に消去時の電圧を印加する。表１〜３はアドレス信号Ａ０〜Ａ４の全ての状態について選択される信号を示した表である。表１はデコーダ群１０９〜１１２への選択信号を、表２はデコーダ群１０５〜１０８への選択信号を、表３は選択されるＳＧ２、ＳＧ１及びＣＧを示している。
【０００８】
【表１】
【０００９】
【表２】
【００１０】
【表３】
【００１１】
【非特許文献１】
舛岡富士雄編「フラッシュメモリ技術ハンドブック」株式会社サイエンスフォーラム出版、１９９３年８月
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、メモリセル面積が小さいためにＮＯＲ型フラッシュＥＥＰＲＯＭに比べてワード線を配線するために使用できる領域が狭くなる。さらに、ＮＡＮＤ型ではＮＯＲ型に比べて書き込み／消去の際に高電圧を使用するので、トランジスタ単体のサイズも大きくしなければならない。従って、半導体装置の小型化と大容量化が進むにつれメモリセルとワード線デコーダ間の配線及びデコーダのレイアウトが難しくなる状況にあった。
【００１３】
この発明は、このような事情を考慮してなされたもので、レイアウトが容易な不揮発性半導体記憶装置のワード線デコーダの構成及びメモリセルとワード線デコーダ間の接続構成を有し、これによって装置の小型化が実現可能な半導体装置を提供するものである。
【００１４】
【課題を解決するための手段】
この発明は、電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルを直列に配列し、配列された前記メモリセルの一端に第１選択ゲートを有する第１選択トランジスタを配列し、他端に第２選択ゲートを有する第２選択トランジスタを配列して構成されるＮＡＮＤ型不揮発性メモリセルユニットを１以上配列し、各メモリセルユニットの各制御ゲートに接続される制御ゲート線と、各メモリセルユニットの第１選択ゲートに接続される第１選択ゲート線と、各メモリセルユニットの第２選択ゲートに接続される第２選択ゲート線とを含んでなるメモリセルユニット群を複数備え、異なるメモリセルユニット群の制御ゲート線を複数本共通接続した共通制御ゲート線と、異なるメモリセルユニット群の第１選択ゲート線を複数本共通接続した第１共通選択ゲート線と、異なるメモリセルユニット群の第２選択ゲート線を複数本共通接続した第２共通選択ゲート線とをさらに備え、共通制御ゲート線と第１及び第２選択ゲート線との組合せによって単一のメモリセルを選択可能とすることを特徴とする不揮発性半導体記憶装置を提供するものである。
【００１５】
この発明によれば、共通制御ゲート線と第１及び第２選択ゲート線の組合せによって単一のメモリセルを選択可能とするので、制御ゲート線及び選択ゲート線を駆動するためのワード線デコーダの総数を減らすことができ、従ってワード線デコーダの総面積を削減することができてレイアウトが容易になる。
【００１６】
【発明の実施の形態】
この発明の不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性メモリセルユニットを配置単位として構成される。前記メモリセルユニットは、半導体基板表面にメモリセルを配置する公知のプレーナー技術を用いて製造されるものでもよく、あるいは、メモリセルを半導体基板表面に対して垂直方向に配置する三次元化技術を用いて製造されるものでもよい。
【００１７】
この発明の不揮発性半導体記憶装置は、１以上のＮＡＮＤ型不揮発性メモリセルユニットから構成されるメモリセルユニット群を単位として各メモリセルユニット群の内部に制御ゲート線、選択ゲート線を配線し、さらに複数のメモリセルユニット群から構成されるメモリブロックを単位として各メモリブロックの内部に共通制御ゲート線、共通選択ゲート線を配線してなる。不揮発性半導体記憶装置は、内部に１以上のメモリブロックを備える。
不揮発性半導体記憶装置の内部に配線される共通制御ゲート線及びそれらの先に接続される各制御ゲート線と、共通選択ゲート線及びそれらの先に接続される各選択ゲート線によって、不揮発性半導体装置内の単一のメモリセルが選択される。
制御ゲート線は、メモリセルユニット群内の各メモリセルユニットの制御ゲートに共通接続され、かつ、一つのメモリセルユニット内においては何れか一つの制御ゲートに接続され、共通ゲート線は、複数のメモリセルユニット群から２以上を選択して組とし、各メモリセルユニット群が何れかの組に属する第１の組合せで制御ゲート線を共通接続してなり、第１共通選択ゲート線は、第１の組合せと異なる第２の組合せで第１選択ゲート線を共通接続してなり、第２共通選択ゲート線は、第１及び第２の組合せとは異なる第３の組合せで第２選択ゲート線を共通接続してなり、これによって単一のメモリセルを選択可能としてもよい。
【００１８】
さらに、共通制御ゲート線を構成するために接続される制御ゲート線の本数、第１及び第２共通選択ゲート線を構成するために接続する第１及び第２選択ゲート線の本数が、いずれも２のｋ乗（ただし、ｋ≧１）であってもよい。
ｋが１よりも大きくなるように構成すれば、ワード線デコーダの総数をさらに減らすことができ、従ってワード線デコーダの総面積をさらに削減することができてレイアウトがさらに容易になる。
【００１９】
また、メモリブロック内の共通制御ゲート線及び第１及び第２共通選択ゲート線の配線が、隣接する２つのメモリセルユニット群で左右対称であり、ワード線デコーダをメモリブロックの両側に交互に配置するよう構成にしてもよい。
このように配置すれば、ワード線デコーダ配置がメモリブロックの両側に交互に配置されるので、２メモリセルユニット群のピッチで、余裕を持ってメモリセルとワード線デコーダ間を配線し、デコーダをレイアウトすることができ、これによってワード線デコーダのレイアウトが更に容易になる。
また、この発明の液晶表示装置は前記の半導体記憶装置を備えていてもよい。
【００２０】
【実施の形態】
以下、実施例に示す実施形態に基づいてこの発明を詳述する。なお、この発明は、これによって限定されるものではない。
（実施の形態１）
図１は、この発明の不揮発性半導体記憶装置のメモリブロックの構成例を示すブロック図である。図１において、従来のメモリブロックを示す図９に対応する部分には、同じ符号を付している。以下、図面を参照しながらメモリセル選択の動作を説明する。
【００２１】
図１に示すように、フラッシュメモリ１００は４つのメモリブロック１０１、１０２、１０３、１０４を含む。メモリブロックに含まれる全てのメモリセルユニットは、各々が２つのメモリセルを有し、その選択ゲート及び制御ゲートを駆動するために、それぞれがａ〜ｈまでの８本で構成される共通選択ゲート線（以下、単に選択ゲート線という）ＳＧ１ａ〜ＳＧ１ｈ（以下、任意の１本を示す場合は単にＳＧ１という）、ＳＧ２ａ〜ＳＧ２ｈ（以下、任意の１本を示す場合は単にＳＧ２という）、共通制御ゲート線（以下、単に制御ゲート線という）ＣＧ１ａ〜ＣＧ１ｈ（以下、任意の１本を示す場合は単にＣＧ１という）、ＣＧ２ａ〜ＣＧ２ｈ（以下、任意の１本を示す場合は単にＣＧ２という）が設けられる。そして、メモリセルを一意的に選択するために選択ゲート線ＳＧ１ａ〜ＳＧ１ｈのそれぞれに対してＳＧ１デコーダ１０５ａＳＧ１〜１０８ｈＳＧ１、ＳＧ２デコーダ１０５ａＳＧ２〜１０８ｈＳＧ２が１つずつ、制御ゲート線ＣＧ１ａ〜ＣＧ１ｐ、ＣＧ２ａ〜ＣＧ２ｐのそれぞれに対してＣＧ１デコーダ１０５ａＣＧ１〜１０８ｈＣＧ１、ＣＧ２デコーダ１０５ａＣＧ２〜１０８ｈＣＧ２が１つずつ設けられる。また、選択ゲート線及び制御ゲート線に交差して接続されるｎ本のビット線ＢＬａ〜ＢＬｄが設けられ、各ビット線は各メモリブロック内で４つのメモリセルユニットのドレイン端子に接続され、全てのブロックを貫いて配線される。
【００２２】
制御ゲート線ＣＧ１ａとＣＧ２ａは、それぞれメモリセルユニット群１０１ａのｎ個のメモリセルユニットの各制御ゲートとメモリセルユニット群１０１ｂのｎ個のメモリセルユニットの各制御ゲートに接続される。制御ゲート線ＣＧ１ｂとＣＧ２ｂはメモリブロック１０１内の残り、即ちメモリセルユニット群１０１ｃ、１０１ｄの２ｎ個のメモリセルユニットの各制御ゲートに接続される。これに対して、選択ゲート線ＳＧ１ａは、メモリセルユニット群１０１ａのｎ個のメモリセルユニットの各選択ゲートに接続されると共に、メモリセルユニット群１０１ｃのｎ個のメモリセルユニットの各選択ゲートにも接続される。選択ゲート線ＳＧ１ｂは、メモリブロック１０１内の残り、即ちメモリセルユニット群１０１ｂ、１０１ｄの２ｎ個のメモリセルユニットの各選択ゲートに接続される。また、選択ゲート線ＳＧ２ａはメモリセルユニット群１０１ａのｎ個のメモリセルユニットの各選択ゲートに接続されると共にメモリセルユニット群１０１ｄのｎ個のメモリセルユニットの各選択ゲートに接続される。選択ゲート線ＳＧ２ｂはメモリブロック１０１内の残り、即ちメモリセルユニット群１０１ｂ、１０１ｃの２ｎ個のメモリセルユニットの各選択ゲートに接続される。他のブロックについても、同様である。上記のように、制御ゲート線ＣＧ１、ＣＧ２の共通接続の組合せに対して選択ゲートＳＧ１の共通接続の組合せとＳＧ２の共通接続の組合せが異なる点が実施の形態１に例示するこの発明の特徴である。この発明によれば、図９に示す従来例が１つのメモリブロック当たり８本の選択ゲート線と制御ゲート線を備え、それぞれに対応したデコーダを備えるのに対し、この発明によれば、１ブロック当たり４本の選択ゲート線と制御ゲート線を備え、従ってＣＧ１デコーダ、ＣＧ２デコーダ、ＳＧ１デコーダ及びＳＧ２デコーダの数はそれぞれ半分ですむ。
【００２３】
図１に示すように、一つのメモリブロックは、４つのグループのメモリセルユニット群からなる。例えばメモリブロック１０１は、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの４つのグループからなる。図１に示すフラッシュメモリは、４つのメモリブロック１０１，１０２，１０３，１０４を含むが、必要な容量に応じてメモリブロックの数を増やして配置することができる。１メモリセルユニット群に含まれるメモリセルユニット数、即ちビット線の本数は４本であるが、必要に応じて変更することができる。メモリセル群の中に含まれるメモリセルの数も必要に応じて変更することができる。
【００２４】
なお、プリデコーダ１１３により選択される信号及び選択されるデコーダ群１０９は図９の従来例と同様である。プリデコーダ回路により選択されたＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号はデコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２とＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ２をオン状態とし、ＳＳＧＤ１ｂ、ＳＣＧＤ１ｂ信号はデコーダ群１０５内のＳＧ２デコーダ１０５ｂＳＧ２とＳＧ１デコーダ１０５ｂＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１をオン状態とし、ＳＳＧＤ１ｃ、ＳＣＧＤ１ｃ信号はデコーダ群１０５内のＳＧ２デコーダ１０５ｂＳＧ２とＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ｂＣＧ２、ＣＧ１デコーダ１０５ｂＣＧ１をオン状態とし、ＳＳＧＤ１ｄ、ＳＣＧＤ１ｄ信号はデコーダ１０５群内のＳＧ２デコーダ１０５ａＳＧ２とＳＧ１デコーダ１０５ｂＳＧ１、ＣＧ２デコーダ１０５ｂＣＧ２、ＣＧ１デコーダ１０５ｂＣＧ１をオン状態とする。
【００２５】
今、例えばアドレス信号Ａ［４：０］＝０００００が入力された場合の、メモリセルの選択動作について説明する。プリデコーダ１１３によりＳＳＧＤ２ａ、ＳＣＧＤ２ａ、ＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号が選択さる。これによって、デコーダ群１０９内のＳＧ２デコーダ１０９ＳＧ２、ＳＧ１デコーダ１０９ＳＧ１、ＣＧ２デコーダ１０９ＣＧ２、ＣＧ１デコーダ１０９ＣＧ１とデコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２、ＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１がオン状態となる。そして、選択ゲート線ＳＧ２ａ、ＳＧ１ａが選択される。またＡ０＝０なので、ＣＧ１デコーダ１０５ａＣＧ１に接続される制御ゲート線ＣＧ１ａが選択される。書き込み動作の場合は、書き込みイネーブル信号ＷＥＮにより書き込み電圧発生回路１１４がオン状態となり、書き込み電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に書き込み時の電圧を印加する。また消去動作の場合は、消去イネーブル信号ＥＥＮにより消去電圧発生回路１１５がオン状態となり、消去電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に消去時の電圧を印加する。
本発明を用いて選択ゲート線、制御ゲート線を２本共通接続した場合、従来例に比べて、デコーダ１群内のデコーダ数を半分にすることが可能である。表４は、アドレス信号Ａ０〜Ａ４の全ての状態について選択されるＳＧ２、ＳＧ１及びＣＧを示している。
【００２６】
【表４】
【００２７】
（実施の形態２）
この発明の不揮発性半導体装置が備えるメモリセルユニットの、読み出し動作について説明する。図２は、ＮＡＮＤ型メモリセルユニットの等価回路図である。図１に示すメモリブロックのＮＡＮＤ型メモリセルユニット群Ｐａａ〜Ｐａｄの上段メモリセルＭ１からデータを読み出す場合は、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ２ａを選択し、他の選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ１ｂ、ＣＧ２ｂを非選択にする。そして、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）を接地、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）と選択ゲート線ＳＧ２ａ（図２の選択ゲート５）、ＳＧ１ａ（図２の選択ゲート６）に正電圧Ｖ１、ソース線ＳＬ（図２のソース端子１１）を接地、ビット線ＢＬａ〜ＢＬｄ（図２のドレイン端子７）に正電圧Ｖ２を印加する。これによって、選択ゲート線ＳＧ２ａ、ＳＧ１ａが接続される選択ゲート５、６がＯＮし、また非選択制御ゲート線ＣＧ１ａにより制御ゲート４がＯＮして、ドレイン端子７とソース端子１１間に電流を流すことが出来る経路を形成する。選択メモリセルＭ１のしきい値電圧が負電圧のしきい値分布範囲内（データ“１”とする）であれば、ドレイン端子７とソース端子１１間に電流が流れ、ビット線の電圧レベルは低下する。そしてこのビット線の電圧レベルの低下をセンスアンプでセンスし、データ“１”と判定する。一方、選択メモリセルＭ１のしきい値電圧が正電圧のしきい値分布範囲内（データ“０”とする）であれば、ドレイン端子７とソース端子１１間には電流が流れず、ビット線の電圧レベルは保持されたままとなる。そしてこのビット線の電圧レベルをセンスアンプでセンスし、データ“０”と判定する。
【００２８】
ＮＡＮＤ型メモリセルユニット群Ｐａａ〜Ｐａｄの下段メモリセルＭ２からデータを読み出す場合は、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ａを選択し、その他の選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ２ａ、ＣＧ１ｂ、ＣＧ２ｂを非選択にする。そして、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）を接地、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）と選択ゲート線ＳＧ２ａ（図２の選択ゲート５）、ＳＧ１ａ（図２の選択ゲート６）に正電圧Ｖ１、ソース線ＳＬ（ソース端子１１）を接地、ビット線（ドレイン端子７）に正電圧Ｖ２を印加する。これによって、選択ゲート線ＳＧ２ａ、ＳＧ１ａにより選択された選択ゲート５、６がＯＮし、また非選択制御ゲート線ＣＧ２ａにより制御ゲート２がＯＮして、ドレイン端子７とソース端子１１間に電流を流すことが出来る経路を形成する。データ判定については上段メモリセルＭ１からデータを読み出す場合と同様である。
【００２９】
以上が、メモリセルＭ１、Ｍ２についての読み出し動作であるが、制御ゲート線ＣＧ１ａ、ＣＧ２ａが共通接続されたＮＡＮＤ型メモリセルユニット群１０１ｂ（Ｐｂａ〜Ｐｂｄ）は、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂが非選択であるため、接地されており読み出し動作に全く影響しない。また、選択ゲート線ＳＧ１ａが共通接続されたＮＡＮＤ型メモリセルユニット群１０１ｃ（Ｐｃａ〜Ｐｃｄ）は、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ２ｂが非選択であるために接地されており、これも、読み出し動作に全く影響しない。選択ゲート線ＳＧ２ａが共通接続されたＮＡＮＤ型メモリセルユニット群１０１ｄ（Ｐｄａ〜Ｐｄｄ）も、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ１ｂが非選択であるため接地されており、読み出し動作に全く影響しない。このように、選択ゲート線及び制御ゲート線の共通接続による多重選択は発生しない。
【００３０】
メモリセルユニット群１０１ｂ（Ｐｂａ〜Ｐｂｄ）を読み出す場合は、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａまたはＣＧ２ａを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂを非選択にすればよい。また、メモリセルユニット群１０１ｃ（Ｐｃａ〜Ｐｃｄ）を読み出す場合は、選択ゲート線ＳＧ１ａ、ＳＧ２ｂ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂを選択し、その他の選択ゲート線ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａを非選択にすればよい。メモリセルユニット群１０１ｄ（Ｐｄａ〜Ｐｄｄ）を選択する場合は、選択ゲート線ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂが選択されており、その他の選択ゲート線ＳＧ１ａ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ２ａは非選択とすればよい。
実施の形態２の読み出し動作における各電圧のタイミングチャートを図３に示す。図３のタイミングチャートは、制御ゲート線ＣＧ１ａに接続されたＮＡＮＤ型メモリセルユニット群１０１ａ（Ｐａａ〜Ｐａｄ）を読み出す場合を示す。まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖにする。次に、ビット線ＢＬ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、制御ゲート線ＣＧ２ａに３Ｖを印加する。制御ゲート線ＣＧ１ａは０Ｖのままとする。これによって、メモリセルユニット群１０１ａのデータが読み出される。その後、読み出し動作を終了する場合は、上記と逆の順番で選択ゲート線ＳＧ２ａ、ＳＧ１ａ、制御ゲート線ＣＧ２ａ、ビット線を０Ｖにする。図３では制御ゲート線と選択ゲート線とビット線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
【００３１】
（実施の形態３）
メモリセル群１０１ａ（Ｐａａ〜Ｐａｄ）の上段メモリセルＭ１の電荷蓄積層１へＦＮトンネル電流により電子を注入する（書き込み）場合は、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ２ａを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ１ｂ、ＣＧ２ｂは非選択にする。そしてまず、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）に高電圧ＶＨ１、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート線ＳＧ２ａ（図２の選択ゲート５）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（図２の選択ゲート６）とソース線ＳＬ（ソース端子１１）を接地、電子注入するビット線（図２のドレイン端子７）を接地する。選択セル群の内、電子注入を行わないメモリセルに対しては、そのメモリセルに接続されたビット線に正電圧を印加すれば書き込みが阻止できる。これによって、選択ゲート線ＳＧ２ａにより選択ゲート５、制御ゲート線ＣＧ１ａにより制御ゲート４、制御ゲート線ＣＧ２ａにより制御ゲート２がＯＮし、書き込みビット線（ドレイン端子７）を接地することで、制御ゲート２のチャネルが接地レベルとなり、制御ゲート２とチャネルに高電圧ＶＨ１−接地の電位差が発生する。このときチャネルからトンネル電流によって電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。ただしメモリセルＭ２については、制御ゲート４が書き込み阻止電圧ＶＨ２なので、チャネルが接地レベルであっても、しきい値電圧は変動しない。
【００３２】
メモリセル群１０１ａの下段のメモリセルＭ２の電荷蓄積層３へ電子を注入する場合は、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）に高電圧ＶＨ１、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート線ＳＧ２ａ（図２の選択ゲート５）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（図２の選択ゲート６）とソース線ＳＬ（図２のソース端子１１）を接地、電子注入するビット線（図２のドレイン端子７）を接地する。選択セル群の内、電子注入を行わないメモリセルに対しては、ビット線を正電圧にすることで書き込みを阻止できる。これによって、選択ゲート線ＳＧ２ａにより選択ゲート５、制御ゲート線ＣＧ１ａにより制御ゲート４、制御ゲート線ＣＧ２ａにより制御ゲート２がＯＮし、書き込みビット線（ドレイン端子７）を接地することで、制御ゲート２、４のチャネルが接地レベルとなり、制御ゲート４とチャネルに高電圧ＶＨ１−接地の電位差が発生する。このときチャネルからトンネル電流によって電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。ただしメモリセルＭ１については、制御ゲート２が書き込み阻止電圧ＶＨ２であるため、チャネルが接地レベルであっても、しきい値電圧は変動しない。
【００３３】
制御ゲート線ＣＧ１ａ、ＣＧ２ａが共通接続されたメモリセル群１０１ｂ（Ｐｂａ〜Ｐｂｄ）は、選択ゲート線ＳＧ２ｂが非選択であるため接地されている。制御ゲート線ＣＧ１ａ、ＣＧ２ａの高電圧がＰｂａ〜Ｐｂｄの制御ゲートに印加されるが、選択ゲート線が接地であり、選択トランジスタはカットオフされているので、メモリセルのチャネルは制御ゲートとのカップリング容量により昇圧されてしきい値電圧は変動しない。
【００３４】
また、選択ゲート線ＳＧ１ａが共通接続されたメモリセル群１０１ｃ（Ｐｃａ〜Ｐｃｄ）は、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ２ｂが非選択であるために接地されており、書き込みは行なわれない。選択ゲート線ＳＧ２ａが共通接続されたメモリセル群Ｐｄａ〜Ｐｄｄは、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ１ｂが非選択であるため接地されており、書き込みは行なわれない。
【００３５】
上記のように、選択ゲート線及び制御ゲート線の共通接続による多重選択は発生しない。
ＮＡＮＤ型メモリセル群１０１ｂ（Ｐｂａ〜Ｐｂｄ）に書き込む場合は、選択ゲート線ＳＧ２ｂ、制御ゲート線ＣＧ１ａまたはＣＧ２ａを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂを非選択にする。
ＮＡＮＤ型メモリセル群１０１ｃ（Ｐｃａ〜Ｐｃｄ）に書き込む場合は、選択ゲート線ＳＧ２ｂ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａを非選択にする。
ＮＡＮＤ型メモリセル群１０１ｄ（Ｐｄａ〜Ｐｄｄ）を選択する場合は、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ２ａを非選択にする。
実施の形態３の書き込み動作における各電圧のタイミングチャートを図４に示す。
制御ゲート線ＣＧ１ａに接続されたメモリセル群１０１ａ（Ｐａａ〜Ｐａｄ）に書き込む場合、まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖにする。次に、ビット線ＢＬに０Ｖ、選択ゲート線ＳＧ２ａに１０Ｖ、制御ゲート線ＣＧ２ａ，ＣＧ１ａを１０Ｖにする。選択ゲート線ＳＧ１ａは０Ｖのままにする。その後で制御ゲート線ＣＧ１ａに２０Ｖを印加する。
書き込みを行わないメモリセルに対しては、ビット線に８Ｖを印加して書き込みを阻止する。これによって、選択されたメモリセルにデータが書き込まれる。その後、書き込み動作を終了する場合は、制御ゲート線ＣＧ１ａを１０Ｖにして、その後、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ２ａ、ビット線を０Ｖにする。図４では選択ゲート線とビット線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
【００３６】
（実施の形態４）
選択メモリセル群１０１ａ（Ｐａａ〜Ｐａｄ）のメモリセルＭ１、Ｍ２の電荷蓄積層から電子を放出する（消去）場合は、ビット線ＢＬａ〜ＢＬｄ（図２のドレイン端子７）、ソース線ＳＬ（図２のソース端子１１）を接地、選択ゲート線ＳＧ２ａ（図２の選択ゲート６）とＳＧ１ａ（図２の選択ゲート５）に正電圧ＶＥ１を印加し、制御ゲート線ＣＧ１ａ、ＣＧ２ａを負電圧ＶＮ１へ変化させる。これによって、制御ゲート２、４とチャネル間に負電圧ＶＮ１−接地の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電子が放出される。この電子放出によりメモリセルＭ１、Ｍ２のしきい値電圧は負方向に移動する。また制御ゲートＣＧ１ａ、ＣＧ２ａにより共通接続されたメモリセル群Ｐｂａ〜Ｐｂｄも同時に消去される。
【００３７】
実施の形態４の消去動作における各電圧のタイミングチャートを図５に示す。制御ゲート線ＣＧ１ａ、ＣＧ２ａに接続されたメモリセルを消去する場合、まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖとして、選択ゲート線ＳＧ２ａ、ＳＧ１ａに３Ｖを与える。その後、制御ゲート線ＣＧ１ａ、ＣＧ２ａに−２０Ｖを印加する。
消去を行わないメモリセルに対しては、制御ゲート線に０Ｖを印加して消去を阻止する。これによって、選択されたメモリセルが消去される。その後、消去動作を終了する場合は、制御ゲート線ＣＧ１ａ、ＣＧ２ａを０Ｖにする。その後、選択ゲート線ＳＧ２ａ、ＳＧ１ａを０Ｖにする。
表５は、図１のメモリブロック１０１の各メモリセルについて、上記の実施の形態１〜３で述べた読み出し動作、書き込み動作、消去動作を行うために制御ゲート線ＣＧ１ａ、ＣＧ１ｂ、ＣＧ２ａ、ＣＧ２ｂ及び選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂに印加する電圧を示す。表５の選択セル欄には、いずれの制御ゲート線に接続されるメモリセルが選択されるかを記している。
【００３８】
【表５】
【００３９】
（実施の形態５）
図６は、この発明の不揮発性半導体記憶装置のメモリブロックの構成の異なる実施態様を示すブロック図である。図６において、従来のメモリブロックを示す図９に対応する部分には、同じ符号を付している。この実施態様のメモリブロックを構成するメモリセルユニットＰａａ〜Ｐｄｈは、図２に示すＮＡＮＤ型メモリセルユニットである。この実施態様では、一つのメモリブロック１０１はａｅ〜ｄｅ及びａｏ〜ｄｅの８つのメモリセルユニット群１０１ａｅ〜１０１ｄｅ、１０１ａｏ〜１０１ｄｏから構成される。各々のメモリセルユニットは２つのメモリセルを備える。
【００４０】
図９に示す従来のフラッシュメモリでは、デコーダは左右のどちらか一方に配置されている。しかし通常、ワード線、ビット線はメモリセルの両端のどちらでも配線を取り出せるようになっており、左右のどちらか一方に配置しなければならない制約はない。メモリセルユニットの各選択ゲート及び制御ゲートを駆動するために、選択ゲート線をそれぞれ４本の偶数線（ＳＧ１ａｅ、ＳＧ１ｂｅ、ＳＧ２ａｅ、ＳＧ２ｂｅ）と４本の奇数線（ＳＧ１ａｏ、ＳＧ１ｂｏ、ＳＧ２ａｏ、ＳＧ２ｂｏ、）、制御ゲート線をそれぞれ４本の偶数線（ＣＧ１ａｅ、ＣＧ１ｂｅ、ＣＧ２ａｅ、ＣＧ２ｂｅ）と４本の奇数線（ＣＧ１ａｏ、ＣＧ１ｂｏ、ＣＧ２ａｏ、ＣＧ２ｂｏ）に分けて設ける。この実施態様では、選択ゲート線及び制御ゲート線の偶数線と奇数線の配線経路の形状が完全に左右対称である。従って、偶数線と奇数線のワード線デコーダをメモリブロックの両側に交互に配置すれば、２メモリセルユニット群のピッチで、余裕を持ってメモリセルとワード線デコーダ間を配線し、デコーダをレイアウトすることができ、これによってワード線デコーダのレイアウトが更に容易になる。図６は、この実施態様のメモリブロックの構成を示すブロック図である。図６では、デコーダ群１０５の図示を省略しているが、制御ゲート線（ＣＧ１ａｅ、ＣＧ１ｂｅ、ＣＧ２ａｅ、ＣＧ２ｂｅ、ＣＧ１ａｏ、ＣＧ１ｂｏ、ＣＧ２ａｏ、ＣＧ２ｂｏ）及び選択ゲート線（ＳＧ１ａｅ、ＳＧ１ｂｅ、ＳＧ２ａｅ、ＳＧ２ｂｅ、ＳＧ１ａｏ、ＳＧ１ｂｏ、ＳＧ２ａｏ、ＳＧ２ｂｏ、）の各１本ずつ、合計１６個のデコーダが設けられる。この実施の形態による不揮発性半導体記憶装置は、必要な容量に応じて、この８個のメモリセルユニット群で構成されるメモリブロックを複数配置する。図６に示す例では、１メモリセルユニット群に含まれるメモリセルユニット数、即ちビット線の本数は４本であるが、必要に応じて変更することができる。メモリセル群の中に含まれるメモリセルの数も必要に応じて変更することができる。図６の各メモリセルユニットに対する読み出し、書き込み、消去に必要な印加電圧及びシーケンスは、実施の形態２、３、４に記載と同様である。表６は、図６のメモリブロックの各メモリセルについて、読み出し動作、書き込み動作、消去動作を行うために制御ゲート線及び選択ゲート線に印加する電圧を示す。表６の選択セル欄には、いずれの制御ゲート線に接続されるメモリセルが選択されるかを記している。
【００４１】
【表６】
【００４２】
（実施の形態６）
図７は、この発明の不揮発性半導体記憶装置のメモリブロックの構成のさらに異なる実施態様を示すブロック図である。この実施態様では、互いに接続される制御ゲート線及び選択ゲート線の本数が、いずれも４本である。図７において、従来のメモリブロックを示す図９に対応する部分には、同じ符号を付している。この実施態様のメモリブロックを構成するメモリセルユニットＰａａ〜Ｐｐｄは各々が２つのメモリセルを有する図２に示すＮＡＮＤ型メモリセルユニットである。図７に示すように、このメモリブロック１０１は、ａ〜ｄの４本の選択ゲート線ＳＧ１ａ〜ＳＧ１ｄとＳＧ２ａ〜ＳＧ２ｄと制御ゲート線ＣＧ１ａ〜ＣＧ１ｄ、ＣＧ２ａ〜ＣＧ２ｄがそれぞれ４つのメモリセルユニット群に共通接続されたａ〜ｐの１６のメモリセルユニット群１０１ａ〜１０１ｐで構成される。このうち、例えばメモリセルユニット群１０１ａ（Ｐａａ〜Ｐａｄ）は、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択される。また、メモリセルユニット群１０１ｂ（Ｐｂａ〜Ｐｂｄ）は、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択される。メモリセルユニット群１０１ｃ（Ｐｃａ〜Ｐｃｄ）は、選択ゲート線ＳＧ１ｃ、ＳＧ２ｃ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択される。表６は、アドレス信号Ａ０〜Ａ４の全ての状態について選択されるＳＧ２、ＳＧ１及びＣＧを示している。また、選択ゲート線及び制御ゲート線に交差して接続される４本のビット線ＢＬａ〜ＢＬｄと、共通ソース線ＳＬが設けられる。
【００４３】
この実施の形態による不揮発性半導体記憶装置は、必要な容量に応じて、この１６個のメモリセルユニット群で構成されるメモリブロックを複数配置する。図７に示す例では、１メモリセルユニット群に含まれるメモリセルユニット数、即ちビット線の本数は４本であるが、必要に応じて変更することができる。メモリセル群の中に含まれるメモリセルの数も必要に応じて変更することができる。図７の各メモリセルユニットに対する読み出し、書き込み、消去に必要な印加電圧及びシーケンスは、実施の形態２、３、４に記載と同様である。表７は、図７のメモリブロックの各メモリセルについて、読み出し動作、書き込み動作、消去動作を行うために制御ゲート線及び選択ゲート線に印加する電圧を示す。表７の選択セル欄には、いずれの制御ゲート線に接続されるメモリセルが選択されるかを記している。
【００４４】
【表７】
【００４５】
この実施態様においても、実施の形態５に述べたように、選択ゲート線を偶数線と奇数線に分け、制御ゲート線も偶数線と奇数線に分けて３２個のメモリセルユニット群で１ブロックを構成し、偶数線と奇数線のワード線デコーダーをメモリブロックの両側に交互に配置することが可能である。こうすれば、デコーダレイアウトをさらに容易にすることができる。
【００４６】
（実施の形態７）
上述した半導体記憶装置の応用例として、例えば、図８に示したような液晶表示装置における、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、この発明の不揮発性メモリ素子、より好ましくは実施の形態２に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【００４７】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【００４８】
液晶ドライバ１００２は、図８に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【００４９】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行うことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてこの発明の半導体記憶装置を用いるのが好ましい。この発明の半導体記憶装置を用いれば、半導体装置を小型化することができるので、半導体装置を安価に製造することが可能になる。従って、安価な液晶表示装置を製造することが可能になる。
【００５０】
【発明の効果】
この発明によれば、共通制御ゲート線と第１及び第２選択ゲート線の組合せによって単一のメモリセルを選択可能とするので、制御ゲート線及び選択ゲート線を駆動するためのワード線デコーダの総数を減らすことができ、従ってワード線デコーダの総面積を削減することができてレイアウトが容易になる。
【００５１】
また、共通制御ゲート線を構成するために接続される制御ゲート線の本数、第１及び第２共通選択ゲート線を構成するために接続する第１及び第２選択ゲート線の本数が、いずれも２のｋ乗（ただし、ｋ≧１）であるように構成すれば、ｋが１よりも大きい場合に、ワード線デコーダの総数をさらに減らすことができ、従ってワード線デコーダの総面積をさらに削減することができてレイアウトがさらに容易になる。
【００５２】
メモリブロック内の共通制御ゲート線及び第１及び第２共通選択ゲート線の配線が、隣接する２つのメモリセルユニット群で左右対称であり、ワード線デコーダをメモリブロックの両側に交互に配置するように構成すれば、ワード線デコーダ配置がメモリブロックの両側に交互に配置されるので、２メモリセルユニット群のピッチで、余裕を持ってメモリセルとワード線デコーダ間を配線し、デコーダをレイアウトすることができ、これによってワード線デコーダのレイアウトが更に容易になる。
【００５３】
また、この発明の液晶表示装置が前記の半導体記憶装置を備えるようにすれば、半導体装置を小型化することができるので、半導体装置を安価に製造することが可能になる。従って、安価な液晶表示装置を製造することが可能になる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体記憶装置のメモリブロックの構成例を示すブロック図である。
【図２】この発明に係るＮＡＮＤ型メモリセルユニットの等価回路図である。
【図３】この発明の実施の形態２の読み出し動作における各電圧のタイミングチャートである。
【図４】この発明の実施の形態３の書き込み動作における各電圧のタイミングチャートである。
【図５】実施の形態４の消去動作における各電圧のタイミングチャートである。
【図６】この発明の不揮発性半導体記憶装置のメモリブロックの構成の異なる実施態様を示すブロック図である。
【図７】この発明の不揮発性半導体記憶装置のメモリブロックの構成のさらに異なる実施態様を示すブロック図である。
【図８】この発明の実施の形態７の液晶表示装置の概略構成図である。
【図９】従来のＮＡＮＤ型フラッシュメモリのメモリセルユニットから構成されるメモリブロックの一例を示すブロック図である。
【符号の説明】
１、３ 電荷蓄積層
２、４ 制御ゲート
５、６ 選択ゲート
７ ドレイン端子
８、９、１０ Ｎ型拡散層
１１ ソース端子
１００ フラッシュメモリ
１０１、１０２、１０３ メモリブロック
１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ〜１０１ｐ メモリセルユニット群
１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２ デコーダ群
１０５ａＣＧ１、１０５ｂＣＧ１、１０５ｃＣＧ１、１０５ｄＣＧ１、１０９ＣＧ１ ＣＧ１デコーダ
１０５ａＣＧ２、１０５ｂＣＧ２、１０５ｃＣＧ２、１０５ｄＣＧ２、１０９ＣＧ２ ＣＧ２デコーダ
１０５ａＳＧ１、１０５ｂＳＧ１、１０５ｃＳＧ１、１０５ｄＳＧ１、１０９ＳＧ１ ＳＧ１デコーダ
１０５ａＳＧ２、１０５ｂＳＧ２、１０５ｃＳＧ２、１０５ｄＳＧ２、１０９ＳＧ２ ＳＧ２デコーダ
１１３ プリデコーダ
１１４ 書き込み電圧発生回路
１１５ 消去電圧発生回路
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ０、Ａ[４：１］ アドレス信号
ＢＬａ〜ＢＬｄ ビット線
ＣＧ１、ＣＧ１ａ〜ＣＧ１ｈ、ＣＧ２ａ〜ＣＧ２ｈ 制御ゲート線
ＥＥＮ 消去イネーブル信号
Ｍ１、Ｍ２ メモリセル
Ｎ１、Ｎ２ 選択トランジスタ
Ｐａａ〜Ｐａｄ、Ｐｂａ〜Ｐｂｄ、Ｐｃａ〜Ｐｃｄ、Ｐｄａ〜Ｐｄｄ、Ｐｂａ〜Ｐｐｄ メモリセルユニット
ＳＧ１、ＳＧ１ａ〜ＳＧ１ｈ、ＳＧ２ａ〜ＳＧ２ｈ 選択ゲート線
ＳＬ 共通ソース線
ＳＳＧＤ１ａ〜ＳＳＧＤ１ｄ、ＳＣＧＤ１ａ〜ＳＣＧＤ１ｄ、ＳＳＧＤ２ａ〜ＳＳＧＤ２ｄ、ＳＣＧＤ２ａ〜ＳＣＧＤ２ｄ 選択信号
ＷＥＮ 書き込みイネーブル信号
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置に関し、より詳しくはＮＡＮＤ型不揮発性メモリセルユニットを配列してなる不揮発性半導体記憶装置における制御ゲートと選択ゲートの配線に関するものである。
【０００２】
【従来の技術】
近年の半導体技術の進歩、特に微細加工技術やメモリセルを半導体基板表面に対して垂直方向に配置してメモリセル数を増加させる三次元化技術の進歩により、不揮発性半導体記憶装置のメモリセルの小型化と大容量化が急速に進んでいる。不揮発性半導体記憶装置には、回路構成及び機能を異にする複数の種類がある。これらのうち一般に広く用いられ、特に大容量の用途に用いられるのがフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）である。フラッシュメモリには大きく分けてＮＯＲ型とＮＡＮＤ型が存在している。ＮＯＲ型は１トランジスタ／１セル構成であるが、ＮＡＮＤ型は複数のメモリセルトランジスタを直列に配列し、その両端に選択トランジスタを配列する構成である。このように、ＮＡＮＤ型は複数のメモリセルトランジスタでビット線コンタクト及びソース線コンタクトを共有出来るので、メモリセル面積が小さくなる。したがって、メモリセル面積が小さいＮＡＮＤ型のほうが大容量化に適している。また、ＮＯＲ型フラッシュメモリの場合は、一般的にチャネルホットエレクトロンによるプログラム、ＦＮトンネリングによる消去を用いる。プログラム時には、制御ゲートに１０Ｖ、ソースに０Ｖ、ドレインに６Ｖ程度の電圧を印加する。消去時には、制御ゲートに−１０Ｖ、ソースとドレインはオープン、Ｐウェルには５Ｖ程度の電圧を印加する。これに対して、ＮＡＮＤ型フラッシュメモリの場合は、一般的にＦＮトンネリングによるプログラム、消去を用いる。プログラム時には、制御ゲートに２０Ｖ、ソースに０Ｖ、ドレインに０Ｖ程度の電圧を印加する。消去時には、制御ゲートに−２０Ｖ、にソース０Ｖ、にドレイン０Ｖ程度の電圧を印加する。上記のようにＮＡＮＤ型フラッシュメモリの場合は、プログラムにＦＮトンネリングを用いるために、ＮＯＲ型に比べて高電圧の印加が必要になる。（例えば、非特許文献１参照）。
【０００３】
図９は従来のＮＡＮＤ型フラッシュメモリのメモリセルユニットから構成されるメモリブロックの一例を示すブロック図である。以下、図を参照しながら従来のＮＡＮＤ型フラッシュメモリのメモリセル選択の動作を説明する。
図９に示すように、フラッシュメモリ１００は４つのメモリブロック１０１、１０２、１０３、１０４を含む。メモリブロックに含まれる全てのメモリセルユニットは、各々が２つのメモリセルを有し、その選択ゲート及び制御ゲートを駆動するために、それぞれがａ〜ｐまでの１６本で構成される選択ゲート線ＳＧ１ａ〜ＳＧ１ｐ（以下、任意の１本を示す場合は単にＳＧ１という）、ＳＧ２ａ〜ＳＧ２ｐ（以下、任意の１本を示す場合は単にＳＧ２という）制御ゲート線ＣＧ１ａ〜ＣＧ１ｐ、（以下、任意の１本を示す場合は単にＣＧ１という）、ＣＧ２ａ〜ＣＧ２ｐ（以下、任意の１本を示す場合は単にＣＧ２という）が設けられる。そして、メモリセルを一意的に選択するために選択ゲート線ＳＧ１ａ〜ＳＧ１ｐのそれぞれに対してＳＧ１デコーダ１０５ａＳＧ１〜１０８ｐＳＧ１、ＳＧ２デコーダ１０５ａＳＧ２〜１０８ｐＳＧ２が１つずつ、制御ゲート線ＣＧ１ａ〜ＣＧ１ｐ、ＣＧ２ａ〜ＣＧ２ｐのそれぞれに対してＣＧ１デコーダ１０５ａＣＧ１〜１０８ｐＣＧ１、ＣＧ２デコーダ１０５ａＣＧ２〜１０８ｐＣＧ２が１つずつ設けられる。また、選択ゲート線及び制御ゲート線に交差して接続されるｎ本のビット線ＢＬａ〜ＢＬｄが設けられ、各ビット線は１つのメモリブロック内で４つのメモリセルユニットのドレインに接続され、全ブロックを貫く。
【０００４】
外部パッドからアドレス信号Ａ［４：１］即ちＡ４〜Ａ１の４本がプリデコーダ１１３に入力されると、プリデコーダ１１３は、Ａ４とＡ３のアドレス２本に基づいてデコーダ２選択信号ＳＳＧＤ２ａ〜ＳＳＧＤ２ｄ、ＳＣＧＤ２ａ〜ＳＣＧＤ２ｄの各４本の何れかを選択し、Ａ２とＡ１のアドレス２本に基づいてデコーダ１選択信号ＳＳＧＤ１ａ〜ＳＳＧＤ１ｄ、ＳＣＧＤ１ａ〜ＳＣＧＤ１ｄの各４本の何れかを選択する。即ち、プリデコーダ１１３はＡ４＝０、Ａ３＝０の場合は、ＳＳＧＤ２ａとＳＣＧＤ２ａを選択し、Ａ４＝０、Ａ３＝１の場合は、ＳＳＧＤ２ｂとＳＣＧＤ２ｂを選択し、Ａ４＝１、Ａ３＝０の場合は、ＳＳＧＤ２ｃとＳＣＧＤ２ｃを選択し、Ａ４＝１、Ａ３＝１の場合は、ＳＳＧＤ２ｄとＳＣＧＤ２ｄを選択する。また、Ａ２＝０、Ａ１＝０の場合は、ＳＳＧＤ１ａとＳＣＧＤ１ａを選択し、Ａ２＝０、Ａ１＝１の場合は、ＳＳＧＤ１ｂとＳＣＧＤ１ｂを選択し、Ａ２＝１、Ａ１＝０の場合は、ＳＳＧＤ１ｃとＳＣＧＤ１ｃを選択し、Ａ２＝１、Ａ１＝１の場合は、ＳＳＧＤ１ｄとＳＣＧＤ１ｄを選択する。
【０００５】
そして、ＳＳＧＤ２ａ信号が選択された場合は、デコーダ群１０９内のＳＧ２デコーダ１０９ＳＧ２とＳＧ１デコーダ１０９ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ａ信号はＣＧ２デコーダ１０９ＣＧ２とＣＧ１デコーダ１０９ＣＧ１の回路をオン状態にする。同様に、ＳＳＧＤ２ｂ信号が選択された場合はデコーダ群１１０のＳＧ２デコーダ１１０ＳＧ２とＳＧ１デコーダ１１０ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ｂ信号はＣＧ２デコーダ１１０ＣＧ２とＣＧ１デコーダ１１０ＣＧ１の回路をオン状態にする。また、ＳＳＧＤ２ｃ信号が選択された場合はデコーダ群１１１内のＳＧ２デコーダ１１１ＳＧ２とＳＧ１デコーダ１１１ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ｃ信号はＣＧ２デコーダ１１１ＣＧ２とＣＧ１デコーダ１１１ＣＧ１回路をオン状態にする。また、ＳＳＧＤ２ｄ信号が選択された場合はデコーダ群１１２内のＳＧ２デコーダ１１２ＳＧ２とＳＧ１デコーダ１１２ＳＧ１の回路をオン状態にし、同時にＳＣＧＤ２ｄ信号はＣＧ２デコーダ１１２ＣＧ２とＣＧ１デコーダ１１２ＣＧ１の回路をオン状態にする。
【０００６】
またＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号が選択された場合は、デコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２、ＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１をオン状態とする。ＳＳＧＤ１ｂ、ＳＣＧＤ１ａ信号が選択された場合は、デコーダ１群内のＳＧ２デコーダ１０５ｂＳＧ２、ＳＧ１デコーダ１０５ｂＳＧ１、ＣＧ２デコーダ１０５ｂＣＧ２、ＣＧ１デコーダ１０５ｂＣＧ１をオン状態とする。また、ＳＳＧＤ１ｃ、ＳＣＧＤ１ｃ信号が選択された場合は、デコーダ群１０５のＳＧ２デコーダ１０５ｃＳＧ２、ＳＧ１デコーダ１０５ｃＳＧ１、ＣＧ２デコーダ１０５ｃＣＧ２、ＣＧ１デコーダ１０５ｃＣＧ１をオン状態とする。ＳＳＧＤ１ｄ、ＳＣＧＤ１ｄ信号が選択された場合は、デコーダ群１０５内のＳＧ２デコーダ１０５ｄＳＧ２、ＳＧ１デコーダ１０５ｄＳＧ１、ＣＧ２デコーダ１０５ｄＣＧ２、ＣＧ１デコーダ１０５ｄＣＧ１をオン状態とする。
【０００７】
また、アドレス信号Ａ０＝０の場合はＣＧ１デコーダに接続される制御ゲート線が、Ａ０＝１の場合はＣＧ２デコーダに接続される制御ゲート線が選択される。
今、例えばアドレス信号Ａ［４：０］＝０００００が入力された場合の、上記構成のメモリセルの選択動作について説明する。プリデコーダ１１３により、ＳＳＧＤ２ａ、ＳＣＧＤ２ａ、ＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号が選択される。これによって、デコーダ群１０９内のＳＧ２デコーダ１０９ＳＧ２、ＳＧ１デコーダ１０９ＳＧ１、ＣＧ２デコーダ１０９ＣＧ２、ＣＧ１デコーダ１０９ＣＧ１とデコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２、ＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１がオン状態となる。そして、選択ゲート線ＳＧ２ａ、ＳＧ１ａが選択される。またＡ０＝０なので、ＣＧ１デコーダ１０５ａＣＧ１に接続される制御ゲート線ＣＧ１ａが選択される。書き込み動作の場合は、書き込みイネーブル信号ＷＥＮにより書き込み電圧発生回路１１４がオン状態となり、書き込み電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に書き込み時の電圧を印加する。また消去動作の場合は、消去イネーブル信号ＥＥＮにより消去電圧発生回路１１５がオン状態となり、消去電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に消去時の電圧を印加する。表１〜３はアドレス信号Ａ０〜Ａ４の全ての状態について選択される信号を示した表である。表１はデコーダ群１０９〜１１２への選択信号を、表２はデコーダ群１０５〜１０８への選択信号を、表３は選択されるＳＧ２、ＳＧ１及びＣＧを示している。
【０００８】
【表１】
【表２】
【表３】
【非特許文献１】
舛岡富士雄編「フラッシュメモリ技術ハンドブック」株式会社サイエンスフォーラム出版、１９９３年８月
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、メモリセル面積が小さいためにＮＯＲ型フラッシュＥＥＰＲＯＭに比べてワード線を配線するために使用できる領域が狭くなる。さらに、ＮＡＮＤ型ではＮＯＲ型に比べて書き込み／消去の際に高電圧を使用するので、トランジスタ単体のサイズも大きくしなければならない。従って、半導体装置の小型化と大容量化が進むにつれメモリセルとワード線デコーダ間の配線及びデコーダのレイアウトが難しくなる状況にあった。
【００１３】
この発明は、このような事情を考慮してなされたもので、レイアウトが容易な不揮発性半導体記憶装置のワード線デコーダの構成及びメモリセルとワード線デコーダ間の接続構成を有し、これによって装置の小型化が実現可能な半導体装置を提供するものである。
【００１４】
【課題を解決するための手段】
この発明は、電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルを直列に配列し、配列された前記メモリセルの一端に第１選択ゲートを有する第１選択トランジスタを配列し、他端に第２選択ゲートを有する第２選択トランジスタを配列して構成されるＮＡＮＤ型不揮発性メモリセルユニットを１以上配列し、各メモリセルユニットの各制御ゲートに接続される制御ゲート線と、各メモリセルユニットの第１選択ゲートに接続される第１選択ゲート線と、各メモリセルユニットの第２選択ゲートに接続される第２選択ゲート線とを含んでなるメモリセルユニット群を複数備え、異なるメモリセルユニット群の制御ゲート線を複数本共通接続した共通制御ゲート線と、異なるメモリセルユニット群の第１選択ゲート線を複数本共通接続した第１共通選択ゲート線と、異なるメモリセルユニット群の第２選択ゲート線を複数本共通接続した第２共通選択ゲート線とをさらに備え、共通制御ゲート線と第１及び第２選択ゲート線との組合せによって単一のメモリセルを選択可能とすることを特徴とする不揮発性半導体記憶装置を提供するものである。
【００１５】
この発明によれば、共通制御ゲート線と第１及び第２選択ゲート線の組合せによって単一のメモリセルを選択可能とするので、制御ゲート線及び選択ゲート線を駆動するためのワード線デコーダの総数を減らすことができ、従ってワード線デコーダの総面積を削減することができてレイアウトが容易になる。
【００１６】
【発明の実施の形態】
この発明の不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性メモリセルユニットを配置単位として構成される。前記メモリセルユニットは、半導体基板表面にメモリセルを配置する公知のプレーナー技術を用いて製造されるものでもよく、あるいは、メモリセルを半導体基板表面に対して垂直方向に配置する三次元化技術を用いて製造されるものでもよい。
【００１７】
この発明の不揮発性半導体記憶装置は、１以上のＮＡＮＤ型不揮発性メモリセルユニットから構成されるメモリセルユニット群を単位として各メモリセルユニット群の内部に制御ゲート線、選択ゲート線を配線し、さらに複数のメモリセルユニット群から構成されるメモリブロックを単位として各メモリブロックの内部に共通制御ゲート線、共通選択ゲート線を配線してなる。不揮発性半導体記憶装置は、内部に１以上のメモリブロックを備える。
不揮発性半導体記憶装置の内部に配線される共通制御ゲート線及びそれらの先に接続される各制御ゲート線と、共通選択ゲート線及びそれらの先に接続される各選択ゲート線によって、不揮発性半導体装置内の単一のメモリセルが選択される。
制御ゲート線は、メモリセルユニット群内の各メモリセルユニットの制御ゲートに共通接続され、かつ、一つのメモリセルユニット内においては何れか一つの制御ゲートに接続され、共通ゲート線は、複数のメモリセルユニット群から２以上を選択して組とし、各メモリセルユニット群が何れかの組に属する第１の組合せで制御ゲート線を共通接続してなり、第１共通選択ゲート線は、第１の組合せと異なる第２の組合せで第１選択ゲート線を共通接続してなり、第２共通選択ゲート線は、第１及び第２の組合せとは異なる第３の組合せで第２選択ゲート線を共通接続してなり、これによって単一のメモリセルを選択可能としてもよい。
【００１８】
さらに、共通制御ゲート線を構成するために接続される制御ゲート線の本数、第１及び第２共通選択ゲート線を構成するために接続する第１及び第２選択ゲート線の本数が、いずれも２のｋ乗（ただし、ｋ≧１）であってもよい。
ｋが１よりも大きくなるように構成すれば、ワード線デコーダの総数をさらに減らすことができ、従ってワード線デコーダの総面積をさらに削減することができてレイアウトがさらに容易になる。
【００１９】
また、メモリブロック内の共通制御ゲート線及び第１及び第２共通選択ゲート線の配線が、隣接する２つのメモリセルユニット群で左右対称であり、ワード線デコーダをメモリブロックの両側に交互に配置するよう構成にしてもよい。
このように配置すれば、ワード線デコーダ配置がメモリブロックの両側に交互に配置されるので、２メモリセルユニット群のピッチで、余裕を持ってメモリセルとワード線デコーダ間を配線し、デコーダをレイアウトすることができ、これによってワード線デコーダのレイアウトが更に容易になる。
また、この発明の液晶表示装置は前記の半導体記憶装置を備えていてもよい。
【００２０】
【実施の形態】
以下、実施例に示す実施形態に基づいてこの発明を詳述する。なお、この発明は、これによって限定されるものではない。
（実施の形態１）
図１は、この発明の不揮発性半導体記憶装置のメモリブロックの構成例を示すブロック図である。図１において、従来のメモリブロックを示す図９に対応する部分には、同じ符号を付している。以下、図面を参照しながらメモリセル選択の動作を説明する。
【００２１】
図１に示すように、フラッシュメモリ１００は４つのメモリブロック１０１、１０２、１０３、１０４を含む。メモリブロックに含まれる全てのメモリセルユニットは、各々が２つのメモリセルを有し、その選択ゲート及び制御ゲートを駆動するために、それぞれがａ〜ｈまでの８本で構成される共通選択ゲート線（以下、単に選択ゲート線という）ＳＧ１ａ〜ＳＧ１ｈ（以下、任意の１本を示す場合は単にＳＧ１という）、ＳＧ２ａ〜ＳＧ２ｈ（以下、任意の１本を示す場合は単にＳＧ２という）、共通制御ゲート線（以下、単に制御ゲート線という）ＣＧ１ａ〜ＣＧ１ｈ（以下、任意の１本を示す場合は単にＣＧ１という）、ＣＧ２ａ〜ＣＧ２ｈ（以下、任意の１本を示す場合は単にＣＧ２という）が設けられる。そして、メモリセルを一意的に選択するために選択ゲート線ＳＧ１ａ〜ＳＧ１ｈのそれぞれに対してＳＧ１デコーダ１０５ａＳＧ１〜１０８ｈＳＧ１、ＳＧ２デコーダ１０５ａＳＧ２〜１０８ｈＳＧ２が１つずつ、制御ゲート線ＣＧ１ａ〜ＣＧ１ｐ、ＣＧ２ａ〜ＣＧ２ｐのそれぞれに対してＣＧ１デコーダ１０５ａＣＧ１〜１０８ｈＣＧ１、ＣＧ２デコーダ１０５ａＣＧ２〜１０８ｈＣＧ２が１つずつ設けられる。また、選択ゲート線及び制御ゲート線に交差して接続されるｎ本のビット線ＢＬａ〜ＢＬｄが設けられ、各ビット線は各メモリブロック内で４つのメモリセルユニットのドレイン端子に接続され、全てのブロックを貫いて配線される。
【００２２】
制御ゲート線ＣＧ１ａとＣＧ２ａは、それぞれメモリセルユニット群１０１ａのｎ個のメモリセルユニットの各制御ゲートとメモリセルユニット群１０１ｂのｎ個のメモリセルユニットの各制御ゲートに接続される。制御ゲート線ＣＧ１ｂとＣＧ２ｂはメモリブロック１０１内の残り、即ちメモリセルユニット群１０１ｃ、１０１ｄの２ｎ個のメモリセルユニットの各制御ゲートに接続される。これに対して、選択ゲート線ＳＧ１ａは、メモリセルユニット群１０１ａのｎ個のメモリセルユニットの各選択ゲートに接続されると共に、メモリセルユニット群１０１ｃのｎ個のメモリセルユニットの各選択ゲートにも接続される。選択ゲート線ＳＧ１ｂは、メモリブロック１０１内の残り、即ちメモリセルユニット群１０１ｂ、１０１ｄの２ｎ個のメモリセルユニットの各選択ゲートに接続される。また、選択ゲート線ＳＧ２ａはメモリセルユニット群１０１ａのｎ個のメモリセルユニットの各選択ゲートに接続されると共にメモリセルユニット群１０１ｄのｎ個のメモリセルユニットの各選択ゲートに接続される。選択ゲート線ＳＧ２ｂはメモリブロック１０１内の残り、即ちメモリセルユニット群１０１ｂ、１０１ｃの２ｎ個のメモリセルユニットの各選択ゲートに接続される。他のブロックについても、同様である。上記のように、制御ゲート線ＣＧ１、ＣＧ２の共通接続の組合せに対して選択ゲートＳＧ１の共通接続の組合せとＳＧ２の共通接続の組合せが異なる点が実施の形態１に例示するこの発明の特徴である。この発明によれば、図９に示す従来例が１つのメモリブロック当たり８本の選択ゲート線と制御ゲート線を備え、それぞれに対応したデコーダを備えるのに対し、この発明によれば、１ブロック当たり４本の選択ゲート線と制御ゲート線を備え、従ってＣＧ１デコーダ、ＣＧ２デコーダ、ＳＧ１デコーダ及びＳＧ２デコーダの数はそれぞれ半分ですむ。
【００２３】
図１に示すように、一つのメモリブロックは、４つのグループのメモリセルユニット群からなる。例えばメモリブロック１０１は、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの４つのグループからなる。図１に示すフラッシュメモリは、４つのメモリブロック１０１，１０２，１０３，１０４を含むが、必要な容量に応じてメモリブロックの数を増やして配置することができる。１メモリセルユニット群に含まれるメモリセルユニット数、即ちビット線の本数は４本であるが、必要に応じて変更することができる。メモリセル群の中に含まれるメモリセルの数も必要に応じて変更することができる。
【００２４】
なお、プリデコーダ１１３により選択される信号及び選択されるデコーダ群１０９は図９の従来例と同様である。プリデコーダ回路により選択されたＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号はデコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２とＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ２をオン状態とし、ＳＳＧＤ１ｂ、ＳＣＧＤ１ｂ信号はデコーダ群１０５内のＳＧ２デコーダ１０５ｂＳＧ２とＳＧ１デコーダ１０５ｂＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１をオン状態とし、ＳＳＧＤ１ｃ、ＳＣＧＤ１ｃ信号はデコーダ群１０５内のＳＧ２デコーダ１０５ｂＳＧ２とＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ｂＣＧ２、ＣＧ１デコーダ１０５ｂＣＧ１をオン状態とし、ＳＳＧＤ１ｄ、ＳＣＧＤ１ｄ信号はデコーダ１０５群内のＳＧ２デコーダ１０５ａＳＧ２とＳＧ１デコーダ１０５ｂＳＧ１、ＣＧ２デコーダ１０５ｂＣＧ２、ＣＧ１デコーダ１０５ｂＣＧ１をオン状態とする。
【００２５】
今、例えばアドレス信号Ａ［４：０］＝０００００が入力された場合の、メモリセルの選択動作について説明する。プリデコーダ１１３によりＳＳＧＤ２ａ、ＳＣＧＤ２ａ、ＳＳＧＤ１ａ、ＳＣＧＤ１ａ信号が選択さる。これによって、デコーダ群１０９内のＳＧ２デコーダ１０９ＳＧ２、ＳＧ１デコーダ１０９ＳＧ１、ＣＧ２デコーダ１０９ＣＧ２、ＣＧ１デコーダ１０９ＣＧ１とデコーダ群１０５内のＳＧ２デコーダ１０５ａＳＧ２、ＳＧ１デコーダ１０５ａＳＧ１、ＣＧ２デコーダ１０５ａＣＧ２、ＣＧ１デコーダ１０５ａＣＧ１がオン状態となる。そして、選択ゲート線ＳＧ２ａ、ＳＧ１ａが選択される。またＡ０＝０なので、ＣＧ１デコーダ１０５ａＣＧ１に接続される制御ゲート線ＣＧ１ａが選択される。書き込み動作の場合は、書き込みイネーブル信号ＷＥＮにより書き込み電圧発生回路１１４がオン状態となり、書き込み電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に書き込み時の電圧を印加する。また消去動作の場合は、消去イネーブル信号ＥＥＮにより消去電圧発生回路１１５がオン状態となり、消去電圧をデコーダに与えて、選択された選択ゲート線、制御ゲート線に消去時の電圧を印加する。
本発明を用いて選択ゲート線、制御ゲート線を２本共通接続した場合、従来例に比べて、デコーダ１群内のデコーダ数を半分にすることが可能である。表４は、アドレス信号Ａ０〜Ａ４の全ての状態について選択されるＳＧ２、ＳＧ１及びＣＧを示している。
【００２６】
【表４】
（実施の形態２）
この発明の不揮発性半導体装置が備えるメモリセルユニットの、読み出し動作について説明する。図２は、ＮＡＮＤ型メモリセルユニットの等価回路図である。図１に示すメモリブロックのＮＡＮＤ型メモリセルユニット群Ｐａａ〜Ｐａｄの上段メモリセルＭ１からデータを読み出す場合は、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ２ａを選択し、他の選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ１ｂ、ＣＧ２ｂを非選択にする。そして、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）を接地、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）と選択ゲート線ＳＧ２ａ（図２の選択ゲート５）、ＳＧ１ａ（図２の選択ゲート６）に正電圧Ｖ１、ソース線ＳＬ（図２のソース端子１１）を接地、ビット線ＢＬａ〜ＢＬｄ（図２のドレイン端子７）に正電圧Ｖ２を印加する。これによって、選択ゲート線ＳＧ２ａ、ＳＧ１ａが接続される選択ゲート５、６がＯＮし、また非選択制御ゲート線ＣＧ１ａにより制御ゲート４がＯＮして、ドレイン端子７とソース端子１１間に電流を流すことが出来る経路を形成する。選択メモリセルＭ１のしきい値電圧が負電圧のしきい値分布範囲内（データ“１”とする）であれば、ドレイン端子７とソース端子１１間に電流が流れ、ビット線の電圧レベルは低下する。そしてこのビット線の電圧レベルの低下をセンスアンプでセンスし、データ“１”と判定する。一方、選択メモリセルＭ１のしきい値電圧が正電圧のしきい値分布範囲内（データ“０”とする）であれば、ドレイン端子７とソース端子１１間には電流が流れず、ビット線の電圧レベルは保持されたままとなる。そしてこのビット線の電圧レベルをセンスアンプでセンスし、データ“０”と判定する。
【００２８】
ＮＡＮＤ型メモリセルユニット群Ｐａａ〜Ｐａｄの下段メモリセルＭ２からデータを読み出す場合は、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ａを選択し、その他の選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ２ａ、ＣＧ１ｂ、ＣＧ２ｂを非選択にする。そして、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）を接地、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）と選択ゲート線ＳＧ２ａ（図２の選択ゲート５）、ＳＧ１ａ（図２の選択ゲート６）に正電圧Ｖ１、ソース線ＳＬ（ソース端子１１）を接地、ビット線（ドレイン端子７）に正電圧Ｖ２を印加する。これによって、選択ゲート線ＳＧ２ａ、ＳＧ１ａにより選択された選択ゲート５、６がＯＮし、また非選択制御ゲート線ＣＧ２ａにより制御ゲート２がＯＮして、ドレイン端子７とソース端子１１間に電流を流すことが出来る経路を形成する。データ判定については上段メモリセルＭ１からデータを読み出す場合と同様である。
【００２９】
以上が、メモリセルＭ１、Ｍ２についての読み出し動作であるが、制御ゲート線ＣＧ１ａ、ＣＧ２ａが共通接続されたＮＡＮＤ型メモリセルユニット群１０１ｂ（Ｐｂａ〜Ｐｂｄ）は、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂが非選択であるため、接地されており読み出し動作に全く影響しない。また、選択ゲート線ＳＧ１ａが共通接続されたＮＡＮＤ型メモリセルユニット群１０１ｃ（Ｐｃａ〜Ｐｃｄ）は、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ２ｂが非選択であるために接地されており、これも、読み出し動作に全く影響しない。選択ゲート線ＳＧ２ａが共通接続されたＮＡＮＤ型メモリセルユニット群１０１ｄ（Ｐｄａ〜Ｐｄｄ）も、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ１ｂが非選択であるため接地されており、読み出し動作に全く影響しない。このように、選択ゲート線及び制御ゲート線の共通接続による多重選択は発生しない。
【００３０】
メモリセルユニット群１０１ｂ（Ｐｂａ〜Ｐｂｄ）を読み出す場合は、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａまたはＣＧ２ａを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂを非選択にすればよい。また、メモリセルユニット群１０１ｃ（Ｐｃａ〜Ｐｃｄ）を読み出す場合は、選択ゲート線ＳＧ１ａ、ＳＧ２ｂ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂを選択し、その他の選択ゲート線ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａを非選択にすればよい。メモリセルユニット群１０１ｄ（Ｐｄａ〜Ｐｄｄ）を選択する場合は、選択ゲート線ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂが選択されており、その他の選択ゲート線ＳＧ１ａ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ２ａは非選択とすればよい。
実施の形態２の読み出し動作における各電圧のタイミングチャートを図３に示す。図３のタイミングチャートは、制御ゲート線ＣＧ１ａに接続されたＮＡＮＤ型メモリセルユニット群１０１ａ（Ｐａａ〜Ｐａｄ）を読み出す場合を示す。まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖにする。次に、ビット線ＢＬ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、制御ゲート線ＣＧ２ａに３Ｖを印加する。制御ゲート線ＣＧ１ａは０Ｖのままとする。これによって、メモリセルユニット群１０１ａのデータが読み出される。その後、読み出し動作を終了する場合は、上記と逆の順番で選択ゲート線ＳＧ２ａ、ＳＧ１ａ、制御ゲート線ＣＧ２ａ、ビット線を０Ｖにする。図３では制御ゲート線と選択ゲート線とビット線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
【００３１】
（実施の形態３）
メモリセル群１０１ａ（Ｐａａ〜Ｐａｄ）の上段メモリセルＭ１の電荷蓄積層１へＦＮトンネル電流により電子を注入する（書き込み）場合は、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ２ａを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ１ｂ、ＣＧ２ｂは非選択にする。そしてまず、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）に高電圧ＶＨ１、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート線ＳＧ２ａ（図２の選択ゲート５）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（図２の選択ゲート６）とソース線ＳＬ（ソース端子１１）を接地、電子注入するビット線（図２のドレイン端子７）を接地する。選択セル群の内、電子注入を行わないメモリセルに対しては、そのメモリセルに接続されたビット線に正電圧を印加すれば書き込みが阻止できる。これによって、選択ゲート線ＳＧ２ａにより選択ゲート５、制御ゲート線ＣＧ１ａにより制御ゲート４、制御ゲート線ＣＧ２ａにより制御ゲート２がＯＮし、書き込みビット線（ドレイン端子７）を接地することで、制御ゲート２のチャネルが接地レベルとなり、制御ゲート２とチャネルに高電圧ＶＨ１−接地の電位差が発生する。このときチャネルからトンネル電流によって電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。ただしメモリセルＭ２については、制御ゲート４が書き込み阻止電圧ＶＨ２なので、チャネルが接地レベルであっても、しきい値電圧は変動しない。
【００３２】
メモリセル群１０１ａの下段のメモリセルＭ２の電荷蓄積層３へ電子を注入する場合は、制御ゲート線ＣＧ１ａ（図２の制御ゲート４）に高電圧ＶＨ１、制御ゲート線ＣＧ２ａ（図２の制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート線ＳＧ２ａ（図２の選択ゲート５）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（図２の選択ゲート６）とソース線ＳＬ（図２のソース端子１１）を接地、電子注入するビット線（図２のドレイン端子７）を接地する。選択セル群の内、電子注入を行わないメモリセルに対しては、ビット線を正電圧にすることで書き込みを阻止できる。これによって、選択ゲート線ＳＧ２ａにより選択ゲート５、制御ゲート線ＣＧ１ａにより制御ゲート４、制御ゲート線ＣＧ２ａにより制御ゲート２がＯＮし、書き込みビット線（ドレイン端子７）を接地することで、制御ゲート２、４のチャネルが接地レベルとなり、制御ゲート４とチャネルに高電圧ＶＨ１−接地の電位差が発生する。このときチャネルからトンネル電流によって電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。ただしメモリセルＭ１については、制御ゲート２が書き込み阻止電圧ＶＨ２であるため、チャネルが接地レベルであっても、しきい値電圧は変動しない。
【００３３】
制御ゲート線ＣＧ１ａ、ＣＧ２ａが共通接続されたメモリセル群１０１ｂ（Ｐｂａ〜Ｐｂｄ）は、選択ゲート線ＳＧ２ｂが非選択であるため接地されている。制御ゲート線ＣＧ１ａ、ＣＧ２ａの高電圧がＰｂａ〜Ｐｂｄの制御ゲートに印加されるが、選択ゲート線が接地であり、選択トランジスタはカットオフされているので、メモリセルのチャネルは制御ゲートとのカップリング容量により昇圧されてしきい値電圧は変動しない。
【００３４】
また、選択ゲート線ＳＧ１ａが共通接続されたメモリセル群１０１ｃ（Ｐｃａ〜Ｐｃｄ）は、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ２ｂが非選択であるために接地されており、書き込みは行なわれない。選択ゲート線ＳＧ２ａが共通接続されたメモリセル群Ｐｄａ〜Ｐｄｄは、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂと選択ゲート線ＳＧ１ｂが非選択であるため接地されており、書き込みは行なわれない。
【００３５】
上記のように、選択ゲート線及び制御ゲート線の共通接続による多重選択は発生しない。
ＮＡＮＤ型メモリセル群１０１ｂ（Ｐｂａ〜Ｐｂｄ）に書き込む場合は、選択ゲート線ＳＧ２ｂ、制御ゲート線ＣＧ１ａまたはＣＧ２ａを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂを非選択にする。
ＮＡＮＤ型メモリセル群１０１ｃ（Ｐｃａ〜Ｐｃｄ）に書き込む場合は、選択ゲート線ＳＧ２ｂ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａを非選択にする。
ＮＡＮＤ型メモリセル群１０１ｄ（Ｐｄａ〜Ｐｄｄ）を選択する場合は、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ１ｂまたはＣＧ２ｂを選択し、その他の選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ２ａを非選択にする。
実施の形態３の書き込み動作における各電圧のタイミングチャートを図４に示す。
制御ゲート線ＣＧ１ａに接続されたメモリセル群１０１ａ（Ｐａａ〜Ｐａｄ）に書き込む場合、まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖにする。次に、ビット線ＢＬに０Ｖ、選択ゲート線ＳＧ２ａに１０Ｖ、制御ゲート線ＣＧ２ａ，ＣＧ１ａを１０Ｖにする。選択ゲート線ＳＧ１ａは０Ｖのままにする。その後で制御ゲート線ＣＧ１ａに２０Ｖを印加する。
書き込みを行わないメモリセルに対しては、ビット線に８Ｖを印加して書き込みを阻止する。これによって、選択されたメモリセルにデータが書き込まれる。その後、書き込み動作を終了する場合は、制御ゲート線ＣＧ１ａを１０Ｖにして、その後、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ２ａ、ビット線を０Ｖにする。図４では選択ゲート線とビット線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
【００３６】
（実施の形態４）
選択メモリセル群１０１ａ（Ｐａａ〜Ｐａｄ）のメモリセルＭ１、Ｍ２の電荷蓄積層から電子を放出する（消去）場合は、ビット線ＢＬａ〜ＢＬｄ（図２のドレイン端子７）、ソース線ＳＬ（図２のソース端子１１）を接地、選択ゲート線ＳＧ２ａ（図２の選択ゲート６）とＳＧ１ａ（図２の選択ゲート５）に正電圧ＶＥ１を印加し、制御ゲート線ＣＧ１ａ、ＣＧ２ａを負電圧ＶＮ１へ変化させる。これによって、制御ゲート２、４とチャネル間に負電圧ＶＮ１−接地の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電子が放出される。この電子放出によりメモリセルＭ１、Ｍ２のしきい値電圧は負方向に移動する。また制御ゲートＣＧ１ａ、ＣＧ２ａにより共通接続されたメモリセル群Ｐｂａ〜Ｐｂｄも同時に消去される。
【００３７】
実施の形態４の消去動作における各電圧のタイミングチャートを図５に示す。制御ゲート線ＣＧ１ａ、ＣＧ２ａに接続されたメモリセルを消去する場合、まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖとして、選択ゲート線ＳＧ２ａ、ＳＧ１ａに３Ｖを与える。その後、制御ゲート線ＣＧ１ａ、ＣＧ２ａに−２０Ｖを印加する。
消去を行わないメモリセルに対しては、制御ゲート線に０Ｖを印加して消去を阻止する。これによって、選択されたメモリセルが消去される。その後、消去動作を終了する場合は、制御ゲート線ＣＧ１ａ、ＣＧ２ａを０Ｖにする。その後、選択ゲート線ＳＧ２ａ、ＳＧ１ａを０Ｖにする。
表５は、図１のメモリブロック１０１の各メモリセルについて、上記の実施の形態１〜３で述べた読み出し動作、書き込み動作、消去動作を行うために制御ゲート線ＣＧ１ａ、ＣＧ１ｂ、ＣＧ２ａ、ＣＧ２ｂ及び選択ゲート線ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ａ、ＳＧ２ｂに印加する電圧を示す。表５の選択セル欄には、いずれの制御ゲート線に接続されるメモリセルが選択されるかを記している。
【００３８】
【表５】
（実施の形態５）
図６は、この発明の不揮発性半導体記憶装置のメモリブロックの構成の異なる実施態様を示すブロック図である。図６において、従来のメモリブロックを示す図９に対応する部分には、同じ符号を付している。この実施態様のメモリブロックを構成するメモリセルユニットＰａａ〜Ｐｄｈは、図２に示すＮＡＮＤ型メモリセルユニットである。この実施態様では、一つのメモリブロック１０１はａｅ〜ｄｅ及びａｏ〜ｄｅの８つのメモリセルユニット群１０１ａｅ〜１０１ｄｅ、１０１ａｏ〜１０１ｄｏから構成される。各々のメモリセルユニットは２つのメモリセルを備える。
【００４０】
図９に示す従来のフラッシュメモリでは、デコーダは左右のどちらか一方に配置されている。しかし通常、ワード線、ビット線はメモリセルの両端のどちらでも配線を取り出せるようになっており、左右のどちらか一方に配置しなければならない制約はない。メモリセルユニットの各選択ゲート及び制御ゲートを駆動するために、選択ゲート線をそれぞれ４本の偶数線（ＳＧ１ａｅ、ＳＧ１ｂｅ、ＳＧ２ａｅ、ＳＧ２ｂｅ）と４本の奇数線（ＳＧ１ａｏ、ＳＧ１ｂｏ、ＳＧ２ａｏ、ＳＧ２ｂｏ、）、制御ゲート線をそれぞれ４本の偶数線（ＣＧ１ａｅ、ＣＧ１ｂｅ、ＣＧ２ａｅ、ＣＧ２ｂｅ）と４本の奇数線（ＣＧ１ａｏ、ＣＧ１ｂｏ、ＣＧ２ａｏ、ＣＧ２ｂｏ）に分けて設ける。この実施態様では、選択ゲート線及び制御ゲート線の偶数線と奇数線の配線経路の形状が完全に左右対称である。従って、偶数線と奇数線のワード線デコーダをメモリブロックの両側に交互に配置すれば、２メモリセルユニット群のピッチで、余裕を持ってメモリセルとワード線デコーダ間を配線し、デコーダをレイアウトすることができ、これによってワード線デコーダのレイアウトが更に容易になる。図６は、この実施態様のメモリブロックの構成を示すブロック図である。図６では、デコーダ群１０５の図示を省略しているが、制御ゲート線（ＣＧ１ａｅ、ＣＧ１ｂｅ、ＣＧ２ａｅ、ＣＧ２ｂｅ、ＣＧ１ａｏ、ＣＧ１ｂｏ、ＣＧ２ａｏ、ＣＧ２ｂｏ）及び選択ゲート線（ＳＧ１ａｅ、ＳＧ１ｂｅ、ＳＧ２ａｅ、ＳＧ２ｂｅ、ＳＧ１ａｏ、ＳＧ１ｂｏ、ＳＧ２ａｏ、ＳＧ２ｂｏ、）の各１本ずつ、合計１６個のデコーダが設けられる。この実施の形態による不揮発性半導体記憶装置は、必要な容量に応じて、この８個のメモリセルユニット群で構成されるメモリブロックを複数配置する。図６に示す例では、１メモリセルユニット群に含まれるメモリセルユニット数、即ちビット線の本数は４本であるが、必要に応じて変更することができる。メモリセル群の中に含まれるメモリセルの数も必要に応じて変更することができる。図６の各メモリセルユニットに対する読み出し、書き込み、消去に必要な印加電圧及びシーケンスは、実施の形態２、３、４に記載と同様である。表６は、図６のメモリブロックの各メモリセルについて、読み出し動作、書き込み動作、消去動作を行うために制御ゲート線及び選択ゲート線に印加する電圧を示す。表６の選択セル欄には、いずれの制御ゲート線に接続されるメモリセルが選択されるかを記している。
【００４１】
【表６】
（実施の形態６）
図７は、この発明の不揮発性半導体記憶装置のメモリブロックの構成のさらに異なる実施態様を示すブロック図である。この実施態様では、互いに接続される制御ゲート線及び選択ゲート線の本数が、いずれも４本である。図７において、従来のメモリブロックを示す図９に対応する部分には、同じ符号を付している。この実施態様のメモリブロックを構成するメモリセルユニットＰａａ〜Ｐｐｄは各々が２つのメモリセルを有する図２に示すＮＡＮＤ型メモリセルユニットである。図７に示すように、このメモリブロック１０１は、ａ〜ｄの４本の選択ゲート線ＳＧ１ａ〜ＳＧ１ｄとＳＧ２ａ〜ＳＧ２ｄと制御ゲート線ＣＧ１ａ〜ＣＧ１ｄ、ＣＧ２ａ〜ＣＧ２ｄがそれぞれ４つのメモリセルユニット群に共通接続されたａ〜ｐの１６のメモリセルユニット群１０１ａ〜１０１ｐで構成される。このうち、例えばメモリセルユニット群１０１ａ（Ｐａａ〜Ｐａｄ）は、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択される。また、メモリセルユニット群１０１ｂ（Ｐｂａ〜Ｐｂｄ）は、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択される。メモリセルユニット群１０１ｃ（Ｐｃａ〜Ｐｃｄ）は、選択ゲート線ＳＧ１ｃ、ＳＧ２ｃ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択される。表６は、アドレス信号Ａ０〜Ａ４の全ての状態について選択されるＳＧ２、ＳＧ１及びＣＧを示している。また、選択ゲート線及び制御ゲート線に交差して接続される４本のビット線ＢＬａ〜ＢＬｄと、共通ソース線ＳＬが設けられる。
【００４３】
この実施の形態による不揮発性半導体記憶装置は、必要な容量に応じて、この１６個のメモリセルユニット群で構成されるメモリブロックを複数配置する。図７に示す例では、１メモリセルユニット群に含まれるメモリセルユニット数、即ちビット線の本数は４本であるが、必要に応じて変更することができる。メモリセル群の中に含まれるメモリセルの数も必要に応じて変更することができる。図７の各メモリセルユニットに対する読み出し、書き込み、消去に必要な印加電圧及びシーケンスは、実施の形態２、３、４に記載と同様である。表７は、図７のメモリブロックの各メモリセルについて、読み出し動作、書き込み動作、消去動作を行うために制御ゲート線及び選択ゲート線に印加する電圧を示す。表７の選択セル欄には、いずれの制御ゲート線に接続されるメモリセルが選択されるかを記している。
【００４４】
【表７】
この実施態様においても、実施の形態５に述べたように、選択ゲート線を偶数線と奇数線に分け、制御ゲート線も偶数線と奇数線に分けて３２個のメモリセルユニット群で１ブロックを構成し、偶数線と奇数線のワード線デコーダーをメモリブロックの両側に交互に配置することが可能である。こうすれば、デコーダレイアウトをさらに容易にすることができる。
【００４６】
（実施の形態７）
上述した半導体記憶装置の応用例として、例えば、図８に示したような液晶表示装置における、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、この発明の不揮発性メモリ素子、より好ましくは実施の形態２に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【００４７】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【００４８】
液晶ドライバ１００２は、図８に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【００４９】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行うことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてこの発明の半導体記憶装置を用いるのが好ましい。この発明の半導体記憶装置を用いれば、半導体装置を小型化することができるので、半導体装置を安価に製造することが可能になる。従って、安価な液晶表示装置を製造することが可能になる。
【００５０】
【発明の効果】
この発明によれば、共通制御ゲート線と第１及び第２選択ゲート線の組合せによって単一のメモリセルを選択可能とするので、制御ゲート線及び選択ゲート線を駆動するためのワード線デコーダの総数を減らすことができ、従ってワード線デコーダの総面積を削減することができてレイアウトが容易になる。
【００５１】
また、共通制御ゲート線を構成するために接続される制御ゲート線の本数、第１及び第２共通選択ゲート線を構成するために接続する第１及び第２選択ゲート線の本数が、いずれも２のｋ乗（ただし、ｋ≧１）であるように構成すれば、ｋが１よりも大きい場合に、ワード線デコーダの総数をさらに減らすことができ、従ってワード線デコーダの総面積をさらに削減することができてレイアウトがさらに容易になる。
【００５２】
メモリブロック内の共通制御ゲート線及び第１及び第２共通選択ゲート線の配線が、隣接する２つのメモリセルユニット群で左右対称であり、ワード線デコーダをメモリブロックの両側に交互に配置するように構成すれば、ワード線デコーダ配置がメモリブロックの両側に交互に配置されるので、２メモリセルユニット群のピッチで、余裕を持ってメモリセルとワード線デコーダ間を配線し、デコーダをレイアウトすることができ、これによってワード線デコーダのレイアウトが更に容易になる。
【００５３】
また、この発明の液晶表示装置が前記の半導体記憶装置を備えるようにすれば、半導体装置を小型化することができるので、半導体装置を安価に製造することが可能になる。従って、安価な液晶表示装置を製造することが可能になる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体記憶装置のメモリブロックの構成例を示すブロック図である。
【図２】この発明に係るＮＡＮＤ型メモリセルユニットの等価回路図である。
【図３】この発明の実施の形態２の読み出し動作における各電圧のタイミングチャートである。
【図４】この発明の実施の形態３の書き込み動作における各電圧のタイミングチャートである。
【図５】実施の形態４の消去動作における各電圧のタイミングチャートである。
【図６】この発明の不揮発性半導体記憶装置のメモリブロックの構成の異なる実施態様を示すブロック図である。
【図７】この発明の不揮発性半導体記憶装置のメモリブロックの構成のさらに異なる実施態様を示すブロック図である。
【図８】この発明の実施の形態７の液晶表示装置の概略構成図である。
【図９】従来のＮＡＮＤ型フラッシュメモリのメモリセルユニットから構成されるメモリブロックの一例を示すブロック図である。
【符号の説明】
１、３ 電荷蓄積層
２、４ 制御ゲート
５、６ 選択ゲート
７ ドレイン端子
８、９、１０ Ｎ型拡散層
１１ ソース端子
１００ フラッシュメモリ
１０１、１０２、１０３ メモリブロック
１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ〜１０１ｐ メモリセルユニット群
１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２ デコーダ群
１０５ａＣＧ１、１０５ｂＣＧ１、１０５ｃＣＧ１、１０５ｄＣＧ１、１０９ＣＧ１ ＣＧ１デコーダ
１０５ａＣＧ２、１０５ｂＣＧ２、１０５ｃＣＧ２、１０５ｄＣＧ２、１０９ＣＧ２ ＣＧ２デコーダ
１０５ａＳＧ１、１０５ｂＳＧ１、１０５ｃＳＧ１、１０５ｄＳＧ１、１０９ＳＧ１ ＳＧ１デコーダ
１０５ａＳＧ２、１０５ｂＳＧ２、１０５ｃＳＧ２、１０５ｄＳＧ２、１０９ＳＧ２ ＳＧ２デコーダ
１１３ プリデコーダ
１１４ 書き込み電圧発生回路
１１５ 消去電圧発生回路
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ０、Ａ[４：１］ アドレス信号
ＢＬａ〜ＢＬｄ ビット線
ＣＧ１、ＣＧ１ａ〜ＣＧ１ｈ、ＣＧ２ａ〜ＣＧ２ｈ 制御ゲート線
ＥＥＮ 消去イネーブル信号
Ｍ１、Ｍ２ メモリセル
Ｎ１、Ｎ２ 選択トランジスタ
Ｐａａ〜Ｐａｄ、Ｐｂａ〜Ｐｂｄ、Ｐｃａ〜Ｐｃｄ、Ｐｄａ〜Ｐｄｄ、Ｐｂａ〜Ｐｐｄ メモリセルユニット
ＳＧ１、ＳＧ１ａ〜ＳＧ１ｈ、ＳＧ２ａ〜ＳＧ２ｈ 選択ゲート線
ＳＬ 共通ソース線
ＳＳＧＤ１ａ〜ＳＳＧＤ１ｄ、ＳＣＧＤ１ａ〜ＳＣＧＤ１ｄ、ＳＳＧＤ２ａ〜ＳＳＧＤ２ｄ、ＳＣＧＤ２ａ〜ＳＣＧＤ２ｄ 選択信号
ＷＥＮ 書き込みイネーブル信号
Claims (4)
- 電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルを直列に配列し、配列された前記メモリセルの一端に第１選択ゲートを有する第１選択トランジスタを配列し、他端に第２選択ゲートを有する第２選択トランジスタを配列して構成されるＮＡＮＤ型不揮発性メモリセルユニットを１以上配列し、各メモリセルユニットの各制御ゲートに接続される制御ゲート線と、各メモリセルユニットの第１選択ゲートに接続される第１選択ゲート線と、各メモリセルユニットの第２選択ゲートに接続される第２選択ゲート線とを含んでなるメモリセルユニット群を複数備え、
前記メモリセルユニット群は、共通の制御ゲート線と第１選択ゲート線と第２選択ゲート線とを有するＮＡＮＤ型不揮発性メモリセルユニットを制御ゲートの延在する方向に複数配列してなり、
異なるメモリセルユニット群の制御ゲート線を複数本共通接続した共通制御ゲート線と、異なるメモリセルユニット群の第１選択ゲート線を複数本共通接続した第１共通選択ゲート線と、異なるメモリセルユニット群の第２選択ゲート線を複数本共通接続した第２共通選択ゲート線とをさらに備え、
前記制御ゲート線は、メモリセルユニット群内の各メモリセルユニットの制御ゲートに共通接続され、かつ、一つのメモリセルユニット内においては何れか一つの制御ゲートに接続され、
前記共通制御ゲート線は、複数のメモリセルユニット群から２以上を選択して組とし、各メモリセルユニット群が何れかの組に属する第１の組合せで制御ゲート線を共通接続してなり、
第１共通選択ゲート線は、第１の組合せと異なる第２の組合せで第１選択ゲート線を共通接続してなり、
第２共通選択ゲート線は、第１及び第２の組合せとは異なる第３の組合せで第２選択ゲート線を共通接続してなり、
共通制御ゲート線と第１及び第２選択ゲート線との組合せによって単一のメモリセルを選択可能とすることを特徴とする不揮発性半導体記憶装置。 - 共通制御ゲート線を構成するために接続される制御ゲート線の本数、第１及び第２共通選択ゲート線を構成するために接続する第１及び第２選択ゲート線の本数が、いずれも２のｋ乗（ただし、ｋ≧１）である請求項１記載の不揮発性半導体記憶装置。
- メモリブロック内の共通制御ゲート線及び第１及び第２共通選択ゲート線の配線が、隣接する２つのメモリセルユニット群で左右対称であり、ワード線デコーダをメモリブロックの両側に交互に配置することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 請求項１〜３記載の何れか１つに記載の半導体記憶装置を備えてなる液晶表示装置。
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