WO2015162682A1 - 半導体装置 - Google Patents

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mos transistor
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gates
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舛岡　富士雄
正通 浅野
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
正通 浅野
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 it is necessary to completely separate the N-well region for forming the PMOS and the P-type silicon substrate (or P-well region) for forming the NMOS, In addition, the N-well region and the P-type silicon substrate each need a body terminal for applying a potential, which is a factor of increasing the area.
  • SGT Surrounding Gate Transistor
  • FIG. 15, FIG. 16, and FIG. 17 show circuit diagrams and layout diagrams of inverters using SGTs.
  • FIG. 15 is a circuit diagram of an inverter, where Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor), Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor), IN is an input signal, OUT is an output signal, Vcc Is a power source, and Vss is a reference power source.
  • Qp is a P-channel MOS transistor
  • Qn is an N-channel MOS transistor
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 16 is a plan view of a layout in which the inverter of FIG. FIG. 17 is a cross-sectional view in the cut line AA ′ direction in the plan view of FIG. 16 and 17, planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and the planar silicon layers 2p and 2n are impurity implanted or the like. Thus, a p + diffusion layer and an n + diffusion layer are formed.
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2p, 2n), which connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p and silicide layers connected to the n + diffusion layers 7n
  • 10p and 10n are silicide layers 9p and 9n and metal wiring 13a.
  • 13b, and 11 are contacts for connecting the gate wiring 6a and the metal wiring 13c, respectively.
  • the silicon pillar 4n, the diffusion layer 2p, the diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the silicon pillar 4p, the diffusion layer 2n, the diffusion layer 7n, the gate insulating film 5 and the gate electrode 6 constitute the PMOS transistor Qp.
  • the NMOS transistor Qn is configured. Diffusion layers 7p and 7n serve as sources, and diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal wiring 13a, a reference power supply Vss is supplied to the metal wiring 13b, and an input signal IN is connected to the metal wiring 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, and well isolation is not required unlike the planar transistor. Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • An object of the present invention is to provide a semiconductor device that constitutes a decoder having a minimum area by utilizing the feature of the SGT.
  • a semiconductor device that achieves the above object includes six transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate.
  • a semiconductor device comprising a NAND decoder and an inverter arranged in a column, Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the NAND decoder is A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The inverter is A third P-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and are connected to each other via a silicide region.
  • 1 output terminal (DEC1) The source region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact; Sources of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply line through contacts, The source region of the second N-channel MOS transistor is connected to a reference power line through a silicide region, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other and connected to the first output terminal (DEC1), The drain of the third P-channel MOS transistor and the drain of the third N-channel MOS transistor are connected to each other to become a second
  • the NAND decoder is A first address signal line; A second address signal line; Have The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to the first address signal line, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to the second address signal line,
  • the power supply line, the reference power supply line, the first address signal line, and the second address signal line can be configured to extend in a second direction perpendicular to the first direction. It is characterized by that.
  • the six transistors are the third N channel MOS transistor or the third P channel MOS transistor, the second P channel MOS transistor, and the first P channel MOS transistor.
  • Transistors, the first N-channel MOS transistor, and the second N-channel MOS transistor are arranged in one row in the order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer extending in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder and an inverter, Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder is at least A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The inverter is A third P-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and are connected to each other via a silicide region.
  • 1 output terminal (DEC1) The source region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact; Sources of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply line through contacts, The source region of the second N-channel MOS transistor is connected to a reference power line through a silicide region, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other and connected to the first output terminal (DEC1), The drain of the third P-channel MOS transistor and the drain of the third N-channel MOS transistor are connected to each other to become a second
  • the semiconductor device includes: First j address signal lines; A second k address signal lines; j ⁇ k NAND decoders and inverters; Have Each of the j ⁇ k NAND decoders and inverters is The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to any one of the first j address signal lines, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to any one of the second k address signal lines, The power supply line, the reference power supply line, the first j address signal lines, and the second k address signal lines are arranged to extend in a second direction perpendicular to the first direction. It is characterized by that.
  • the six transistors include the third N-channel MOS transistor or the third P-channel MOS transistor, the second P-channel MOS transistor, and the first P-channel MOS transistor.
  • Transistors, the first N-channel MOS transistor, and the second N-channel MOS transistor are arranged in one row in the order.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer arranged to extend in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder and an inverter, Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the NAND decoder is A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The inverter is A third P-channel MOS transistor; A third N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, The drain region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, The drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other through a contact to become a first output terminal (DEC1), A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a silicide region; Source regions of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply terminal through a silicide region, The source region of the second N-channel MOS transistor is connected to a reference power supply terminal via a contact, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other and connected to the first output terminal (DEC1)
  • the NAND decoder is A first address signal line; A second address signal line; Have The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to the first address signal line, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to the second address signal line,
  • the power supply line, the reference power supply line, the first address signal line, and the second address signal line can be configured to extend in a second direction perpendicular to the first direction. It is characterized by that.
  • the six transistors include the third N-channel MOS transistor or the third P-channel MOS transistor, the second P-channel MOS transistor, and the first P-channel MOS transistor.
  • Transistors, the first N-channel MOS transistor, and the second N-channel MOS transistor are arranged in one row in the order.
  • source regions of the third P-channel MOS transistor and the third N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the six transistors include the third N-channel MOS transistor, the third P-channel MOS transistor, the second P-channel MOS transistor, the first P-channel MOS transistor, and the first N-channel MOS transistor. Are arranged in a row in the order of the second N-channel MOS transistors.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer arranged to extend in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder and an inverter, Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, The drain region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, The drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other through a contact to become a first output terminal (DEC1), A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a silicide region; Source regions of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply terminal through a silicide region, The source region of the second N-channel MOS transistor is connected to a reference power supply terminal via a contact, The gates of the third P-channel MOS transistor and the third N-channel MOS transistor are connected to each other and connected to the first output terminal (DEC1)
  • the semiconductor device includes: First j address signal lines; A second k address signal lines; j ⁇ k NAND decoders and inverters; Have Each of the j ⁇ k NAND decoders and inverters is The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to any one of the first j address signal lines, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor connected to each other are connected to any one of the second k address signal lines, The power supply line, the reference power supply line, the first j address signal lines, and the second k address signal lines are arranged to extend in a second direction perpendicular to the first direction. It is characterized by that.
  • the six transistors include the third N-channel MOS transistor or the third P-channel MOS transistor, the second P-channel MOS transistor, and the first P-channel MOS transistor.
  • Transistors, the first N-channel MOS transistor, and the second N-channel MOS transistor are arranged in one row in the order.
  • source regions of the third P-channel MOS transistor and the third N-channel MOS transistor are disposed closer to the substrate side than the silicon pillar,
  • the six transistors include the third N-channel MOS transistor, the third P-channel MOS transistor, the second P-channel MOS transistor, the first P-channel MOS transistor, and the first N-channel MOS transistor. Are arranged in a row in the order of the second N-channel MOS transistors.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer arranged to extend in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the NAND decoder is A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and are connected to each other via a silicide region.
  • 1 output terminal (DEC1) The source region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact; Sources of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply line through contacts, The source region of the second N-channel MOS transistor is connected to a reference power line through a silicide region,
  • the NAND decoder is A first address signal line; A second address signal line; Have The gates of the first P-channel MOS transistor and the first N-channel MOS transistor connected to each other are connected to the first address signal line, The gates of the second P-channel MOS transistor and the second N
  • the four transistors include the second P-channel MOS transistor, the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS.
  • the transistors are arranged in a row in the order of the transistors.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer arranged to extend in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the NAND decoder is at least: A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and are connected to each other via a silicide region.
  • 1 output terminal (DEC1) The source region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a contact; Sources of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply line through contacts, The source region of the second N-channel MOS transistor is connected to a reference power line through a silicide region,
  • the semiconductor device includes: First j address signal lines; A second k address signal lines; j ⁇ k NAND decoders and inverters; Have Each of the j ⁇ k NAND decoders is The gates of the first P-channel MOS transistor and the first
  • the four transistors are the second P-channel MOS transistor, the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS.
  • the transistors are arranged in a row in the order of the transistors.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer extending in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the NAND decoder is A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, The drain region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar, The drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other through a contact to become a first output terminal (DEC1), A source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a silicide region; Source regions of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply terminal through a silicide region, The source region of the second N-channel MOS transistor is connected to a reference power supply terminal via a contact, The NAND decoder is A first address signal line; A second address signal line; Have The gates of the first P-channel MOS transistor and the first N-
  • the four transistors are the second P-channel MOS transistor, the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS.
  • the transistors are arranged in a row in the order of the transistors.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer arranged to extend in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • a semiconductor device constituting a NAND decoder Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the NAND decoder is at least: A first P-channel MOS transistor; A second P-channel MOS transistor; A first N-channel MOS transistor; A second N-channel MOS transistor; Consists of The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The gates of the second P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • Source regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar,
  • the drain region of the second N-channel MOS transistor is disposed on the substrate side from the silicon pillar,
  • the drain regions of the first P-channel MOS transistor, the second P-channel MOS transistor, and the first N-channel MOS transistor are connected to each other through a contact to become a first output terminal (DEC1)
  • a source region of the first N-channel MOS transistor is connected to a drain region of the second N-channel MOS transistor via a silicide region;
  • Source regions of the first P-channel MOS transistor and the second P-channel MOS transistor are connected to a power supply terminal through a silicide region,
  • the source region of the second N-channel MOS transistor is connected to a reference power supply terminal via a contact
  • the semiconductor device includes: First j address signal lines; A second k address signal lines; j ⁇ k
  • the four transistors are the second P-channel MOS transistor, the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS.
  • the transistors are arranged in a row in the order of the transistors.
  • the source regions of the first P-channel MOS transistor and the second P-channel MOS transistor constituting the j ⁇ k NAND decoders are commonly connected via a silicide layer. Is done.
  • the gates of the first P-channel MOS transistor and the first N-channel MOS transistor are formed by wiring of a first metal wiring layer arranged to extend in the first direction.
  • the second P-channel MOS transistor and the second N-channel MOS transistor are connected to the first address signal line connected by the wiring of the second metal wiring layer that is connected and extended in the second direction.
  • the gate of the channel MOS transistor is connected by the wiring of the first metal wiring layer arranged to extend in the first direction and is constituted by the wiring of the second metal wiring layer arranged to extend in the second direction. And connected to the second address signal line.
  • FIG. 3 is an equivalent circuit diagram illustrating the decoder according to the first embodiment of the present invention. It is a top view of the decoder of Example 1 of this invention. It is a top view of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the decoder of Example 1 of this invention. It is sectional drawing of the
  • FIG. 1 shows an equivalent circuit diagram of a two-input NAND decoder and an inverter constituted by a two-input NAND circuit applied to the present invention.
  • Tp11, Tp12, and Tp13 are PMOS transistors composed of SGT
  • Tn11, Tn12, and Tn13 are NMOS transistors that are also composed of SGT.
  • the sources of the PMOS transistors Tp11 and Tp12 are connected to the power supply Vcc, and the drains are commonly connected to the output terminal DEC1.
  • the drain of the NMOS transistor Tn11 is connected to the output terminal DEC1, the source is connected to the drain of the NMOS transistor Tn12, and the source of the NMOS transistor Tn12 is connected to the reference power supply Vss.
  • the address signal line A1 is connected to the gates of the PMOS transistor Tp11 and NMOS transistor Tn11, and the address signal line A2 is connected to the gates of the PMOS transistor Tp12 and NMOS transistor Tn12.
  • the drains of the PMOS transistor Tp13 and the NMOS transistor Tn13 are connected in common and become the output SEL1, the power supply Vcc is supplied to the source of the PMOS transistor Tp13, and the reference power supply Vss is supplied to the source of the NMOS transistor Tn13.
  • the PMOS transistors Tp11 and Tp12 and the NMOS transistors Tn11 and Tn12 constitute a two-input NAND decoder 101, and the PMOS transistor Tp13 and the NMOS transistor Tn13 constitute an inverter 102.
  • the NAND decoder 101 and the inverter 102 constitute a decoder 100 with a positive logic output (the output of the selected decoder becomes logic “1”).
  • FIGS. 2a, 2b, and 3a to 3h are shown in FIGS. 2a, 2b, and 3a to 3h.
  • FIG. 2a is a plan view of the layout (arrangement) of the 2-input NAND decoder 101 and the inverter 102 of this embodiment
  • FIG. 2b is a plan view showing the transistors and gate wirings in FIG. 2a.
  • 3a is a cross-sectional view along the cut line AA ′ in FIG. 2a
  • FIG. 3b is a cross-sectional view along the cut line BB ′ in FIG. 2a
  • FIG. 3c is a cut line C— in FIG.
  • FIG. 1 is shown in FIGS. 2a, 2b, and 3a to 3h.
  • FIG. 2a is a plan view of the layout (arrangement) of the 2-input NAND decoder 101 and the inverter 102 of this embodiment
  • FIG. 2b is a plan view showing the transistors and gate wirings in FIG. 2
  • FIG. 3d is a cross-sectional view along the cut line DD ′ in FIG. 2a
  • FIG. 3e is a cross-sectional view along the cut line EE ′ in FIG. 2a
  • FIG. 2a is a cross-sectional view along the cut line FF ′ in FIG. 2a
  • FIG. 3g is a cross-sectional view along the cut line GG ′ in FIG. 2a
  • FIG. 3h is along the cut line HH ′ in FIG.
  • a cross-sectional view is shown.
  • FIGS. 2a, 2b, and 3a to 3h portions having the same structure as in FIGS. 15, 16, and 17 are indicated by equivalent symbols in the 100s.
  • FIG. 2a six SGTs, NMOS transistors Tn13, PMOS transistors Tp13, Tp12, Tp11, and NMOS transistors Tn11 and Tn12 constituting the NAND decoder 101 and the inverter 102 of FIG. Is arranged.
  • This is defined as the first direction.
  • wirings 115a, 115b, 115e, 115g, 115h, 115j, and 115k of a second metal wiring layer to be described later are provided.
  • the reference power supply Vss, the power supplies Vcc, Vcc, and Vcc, the address signal line A1, the address signal line A2, and the reference power supply Vss are configured to extend in the vertical direction (second direction).
  • Planar silicon layers 102pa, 102pb, 102na, 102nb and 102nc are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate, and the planar silicon layers 102pa, 102pb, 102na, 102nb and 102 nc is constituted by a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer by impurity implantation or the like.
  • BOX buried oxide film layer
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102pa, 102pb, 102na, 102nb and 102nc), and connects the planar silicon layers 102pa and 102na and the planar silicon layers 102pb and 102nb, respectively.
  • 104n11, 104n12, 104n13 are n-type silicon pillars
  • 104p11, 104p12, 104p13 are p-type silicon pillars
  • 105 is a gate insulating film surrounding the silicon pillars 104n11, 104n12, 104n13, 104p11, 104p12, 104p13
  • 106 is a gate electrode
  • 106a, 106b and 106c are gate wirings.
  • the gate insulating film 105 is also formed under the gate electrode 106 and the gate wirings 106a, 106b, and 106c.
  • P + diffusion layers 107p11, 107p12, and 107p13 are respectively formed on the uppermost portions of the silicon pillars 104n11, 104n12, and 104n13 by impurity implantation or the like, and n + diffusion layers 107n11 and 107n12 are formed on the uppermost parts of the silicon pillars 104p11, 104p12, and 104p13, respectively. And 107n13 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p11, 109p12, 109p13, 109n11, 109n12 and 109n13 are silicides connected to p + diffusion layers 107p11, 107p12 and 107p13 and n + diffusion layers 107n11, 107n12 and 107n13, respectively. Is a layer.
  • 110p11, 110p12, 110p13, 110n11, 110n12, and 110n13 are contacts that connect the silicide layers 109p11, 109p12, 109p13, 109n11, 109n12, and 109n13 and the wirings 113e, 113d, 113b, 113g, 113g, and 113a of the first metal wiring layer, respectively.
  • 111a is a contact connecting the gate wiring 106a and the wiring 113c of the first metal wiring layer
  • 111b is a contact connecting the gate wiring 106b and the wiring 113f of the first metal wiring layer
  • 111c is a contact between the gate wiring 106c and the first metal wiring layer. It is a contact for connecting the wiring 113h.
  • 112a is a contact connecting the silicide layer 103 connected to the p + diffusion layer 102pb and the wiring 113c of the first metal wiring layer
  • 112b is a wiring of the silicide layer 103 connected to the n + diffusion layer 102nc and the first metal wiring layer 113i is a contact for connecting.
  • 114p11 is a contact connecting the wiring 113e of the first metal wiring layer and the wiring 115g of the second metal wiring layer
  • 114p12 is a contact connecting the wiring 113d of the first metal wiring layer and the wiring 115e of the second metal wiring layer
  • 114p13 is A contact connecting the wiring 113b of the first metal wiring layer and the wiring 115b of the second metal wiring layer
  • 114n13 is a contact connecting the wiring 113a of the first metal wiring layer and the wiring 115a of the second metal wiring layer
  • 114a is the first.
  • a contact connecting the wiring 113f of the metal wiring layer and the wiring 115h of the second metal wiring layer 114b is a contact connecting the wiring 113h of the first metal wiring layer and the wiring 115j of the second metal wiring layer, and 114c is the first metal wiring.
  • Layer 113i and second metal wiring layer 115k are connected to each other. It is ECTS.
  • the silicon pillar 104n11, the lower diffusion layer 102pb, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp11.
  • the silicon pillar 104n12, the lower diffusion layer 102pb, the upper diffusion layer 107p12, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp12.
  • the silicon pillar 104n13, the lower diffusion layer 102pa, the upper diffusion layer 107p13, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Tp13.
  • the silicon pillar 104p11, the lower diffusion layer 102nb, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn11
  • the silicon pillar 104p12, the lower diffusion layer 102nc, the upper diffusion layer 107n12, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn12.
  • the silicon pillar 104p13, the lower diffusion layer 102na, the upper diffusion layer 107n13, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Tn13.
  • the gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp11 and the NMOS transistor Tn11
  • the gate wiring 106c is connected to the gate electrodes 106 of the PMOS transistor Tp12 and the NMOS transistor Tn12
  • the PMOS transistor Tp13 and the NMOS transistor Tn13 are connected.
  • the gate electrodes 106 are connected in common and the gate wiring 106a is connected.
  • the lower diffusion layers 102pb and 102nb are connected by the silicide layer 103 to be a common drain of the PMOS transistor Tp11, the PMOS transistor Tp12, and the NMOS transistor Tn11, and are connected to the output DEC1.
  • the upper diffusion layer 107p11 that is the source of the PMOS transistor Tp11 is connected to the wiring 113e of the first metal wiring layer through the silicide 109p11 and the contact 110p11, and the wiring 113e of the first metal wiring layer is connected to the second metal wiring through the contact 114p11.
  • the power supply Vcc is supplied to the wiring 115g of the second metal wiring layer.
  • the upper diffusion layer 107p12 that is the source of the PMOS transistor Tp12 is connected to the wiring 113d of the first metal wiring layer through the silicide 109p12 and the contact 110p12, and the wiring 113d of the first metal wiring layer is connected to the second metal wiring through the contact 114p12.
  • the power supply Vcc is supplied to the wiring 115e of the second metal wiring layer.
  • the upper diffusion layer 107n11 which is the source of the NMOS transistor Tn11 is connected to the wiring 113g of the first metal wiring layer via the silicide 109n11 and the contact 110n11, and the upper diffusion layer 107n12 which is the drain of the NMOS transistor Tn12 is connected to the silicide 109n12 and the contact 110n12.
  • the lower diffusion layer 102nc is a source of the NMOS transistor Tn12, and is connected to the first metal wiring layer wiring 113i through the silicide 103 and the contact 112b.
  • the first metal wiring layer wiring 113i is connected to the first metal wiring layer 113i through the contact 114c.
  • the reference power supply Vss is supplied to the wiring 115k of the second metal wiring layer, which is connected to the wiring 115k of the two metal wiring layer.
  • the lower diffusion layer 102pa which is the drain of the PMOS transistor Tp13
  • the lower diffusion layer 102na which is the drain of the NMOS transistor Tn13
  • the upper diffusion layer 107p13 which is the source of the PMOS transistor Tp13 is connected to the wiring 113b of the first metal wiring layer through the silicide 109p13 and the contact 110p13
  • the wiring 113b of the first metal wiring layer is connected to the second metal wiring through the contact 114p13.
  • the power supply Vcc is supplied to the wiring 115b of the second metal wiring layer.
  • the upper diffusion layer 107n13 which is the source of the NMOS transistor Tn13 is connected to the wiring 113a of the first metal wiring layer through the silicide 109n13 and the contact 110n13, and the wiring 113a of the first metal wiring layer is connected to the second metal wiring through the contact 114n13.
  • the reference power supply Vss is supplied to the wiring 115a of the second metal wiring layer.
  • the common gate wiring 106a of the PMOS transistor Tp13 and the NMOS transistor Tn13 is connected to the silicide layer 103, which is the output DEC1, via the contact 111a, the wiring 113c of the first metal wiring layer, and the contact 112a.
  • An address signal A1 is supplied to the wiring 115h of the second metal wiring layer, and is connected to the gate wiring 106b through the contact 114a, the wiring 113e of the first metal wiring layer, and the contact 111b, and the PMOS transistor Tp11 and the NMOS transistor Tn11 Supplied to the gate electrode.
  • the address signal A2 is supplied to the wiring 115j of the second metal wiring layer and is connected to the gate wiring 106c via the contact 114b, the wiring 113h of the first metal wiring layer, and the contact 111c, and the PMOS transistor Tp12 and the NMOS transistor Tn12 Supplied to the gate electrode.
  • the dimension in the vertical direction is the minimum processing dimension determined by the dimension of the SGT, the margin between the SGT and the lower diffusion layer, and the distance between the diffusion layers, and is defined as Ly. That is, a plurality of decoders 100 can be arranged adjacent to each other with a minimum pitch (minimum interval) Ly in the vertical direction.
  • six SGTs constituting a two-input NAND decoder and inverter are arranged in one column in the first direction, and the power supply Vcc, the reference power supply Vss, and the address signal lines A1 and A2 are connected to the first.
  • FIG. 4 shows an equivalent circuit diagram in which a plurality of 2-input NAND decoders and inverters applied to the present invention are arranged to constitute a decoder.
  • Six address signals A1, A2, A3, A4, A5, and A6 are provided.
  • A1 and A2 are selectively connected to the gates of the PMOS transistor Tp11 and the NMOS transistor Tn11, and A3, A4, A5, and A6 are The gates of the PMOS transistor Tp12 and the NMOS transistor Tn12 are selectively connected.
  • Six address signals A1 to A6 constitute eight decoders 100-1 to 100-8.
  • Address signal lines A1 and A3 are connected to the decoder 100-1, Address signal lines A2 and A3 are connected to the decoder 100-2, Address signal lines A1 and A4 are connected to the decoder 100-3, Address signal lines A2 and A4 are connected to the decoder 100-4, Address signal lines A1 and A5 are connected to the decoder 100-5, Address signal lines A2 and A5 are connected to the decoder 100-6, Address signal lines A1 and A6 are connected to the decoder 100-7, Address signal lines A2 and A6 are connected to the decoder 100-8.
  • a location where the address signal line is connected is indicated by a dotted circle.
  • the address signal line A3 is commonly connected to the decoders 100-1 and 100-2, and the address signal line A4 is commonly connected to the decoders 100-3 and 100-4.
  • the line A5 is commonly connected to the decoders 100-5 and 100-6, and the address signal line A6 is commonly connected to the decoders 100-7 and 100-8.
  • FIG. 5 shows an address map of the eight decoders of FIG. Address signals connected to the decoder outputs DEC1 / SEL1 to DEC8 / SEL8 are indicated by circles. As will be described later, a contact is provided and connected.
  • FIGS. 6a, 6b, c, and 7a to 7r A second embodiment is shown in FIGS. 6a, 6b, c, and 7a to 7r.
  • the equivalent circuit of FIG. 4 is realized, and eight decoders in FIG. 2 are arranged adjacent to each other in the vertical direction (second direction) with a minimum pitch Ly.
  • 6a and 6b are plan views of the layout (arrangement) of the 2-input NAND decoder and inverter of the present invention
  • FIG. 6c is a diagram showing only the transistors and gate wirings in FIG. 6a.
  • 7a is a sectional view taken along the cut line AA ′ in FIG. 6a
  • FIG. 7b is a sectional view taken along the cut line BB ′ in FIG. 6a
  • FIG. 7c is taken along the cut line CC ′ in FIG. 7d is a cross-sectional view taken along the cut line DD ′ in FIG. 6a
  • FIG. 7e is a cross-sectional view taken along the cut line EE ′ in FIG. 6b
  • FIG. 7f is a cut line F— in FIG.
  • FIG. 7g is a cross-sectional view along the cut line GG ′ in FIG. 6a
  • FIG. 7h is a cross-sectional view along the cut line HH ′ in FIG. 6a
  • FIG. 7i is in FIG. 6a.
  • FIG. 7j is a cross-sectional view along the cut line JJ ′ in FIG. 6a
  • FIG. 7k is a cross-sectional view along the cut line KK ′ in FIG. 6a
  • FIG. Is cut line LL ′ in FIG. 7m is a cross-sectional view along the cut line MM ′ in FIG. 6a
  • FIG. 7n is a cross-sectional view along the cut line NN ′ in FIG. 6a
  • FIG. 7p is a cut line P in FIG.
  • FIG. 7q is a cross-sectional view along the cut line QQ ′ in FIG. 6b
  • FIG. 7r is a cross-sectional view along the cut line RR ′ in FIG. 6b
  • 6A corresponds to the decoder block 110a in FIG. 4
  • FIG. 6B corresponds to the decoder block 110b in FIG.
  • FIGS. 6a and 6b are continuous drawings, in order to enlarge the drawings, the drawings are divided into FIGS. 6a and 6b for convenience.
  • the NMOS transistor Tn13, the PMOS transistors Tp13, Tp12, Tp11, and the NMOS transistors Tn11 and Tn12 constituting the decoder 100-1 of FIG. 4 are arranged in one column in the horizontal direction (first direction) from the right in the figure. Arranged in the top row of the figure.
  • the NMOS transistor Tn23, the PMOS transistors Tp23, Tp22, Tp21, and the NMOS transistors Tn21 and Tn22 constituting the decoder 100-2 are arranged in one column in the horizontal direction (first direction) from the right in the drawing, and in the second column from the top in the drawing. Is arranged.
  • the decoder 100-3 and the decoder 100-4 are sequentially arranged from the top of FIG. 6a.
  • the gate lines 106c of the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn11 and Tn12 are provided in common and are arranged in the gap (dead space) between the lower diffusion layers of the decoder 100-1 and the decoder 100-2. (Direction 2) can be minimized, and by using a common gate wiring, the parasitic capacitance of the wiring can be reduced, and high-speed operation is possible.
  • FIG. 1 the gate lines 106c of the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn11 and Tn12 are provided in common and are arranged in the gap (dead space) between the lower diffusion layers of the decoder 100-1 and the decoder 100-2.
  • the NMOS transistor Tn53, the PMOS transistors Tp53, Tp52, Tp51, and the NMOS transistors Tn51 and Tn52 constituting the decoder 100-5 are arranged in one row in the horizontal direction from the right in the drawing in the top row in the drawing.
  • the NMOS transistor Tn63, the PMOS transistors Tp63, Tp62, Tp61, and the NMOS transistors Tn61 and Tn62 constituting the decoder 100-6 are arranged in one column in the horizontal direction from the right side of the drawing and in the second column from the top of the drawing.
  • the decoder 100-7 and the decoder 100-8 are sequentially arranged from the top of FIG. 6b. 6A and 6B, the decoder 100-5 shown in FIG. 6B is disposed immediately adjacent to the decoder 100-4 shown in FIG. 6A in the actual layout.
  • wirings 115a, 115b, 115c, 115d, 115e, 115f, 115g, 115h, 115i, 115j, and 115k in the second metal wiring layer are arranged extending in the vertical direction (second direction).
  • portions having the same structure as those in FIGS. 2 and 3a to 3h are indicated by equivalent symbols in the 100s.
  • the arrangement of these transistors is the same as that of the NMOS transistor Tn13, PMOS transistors Tp13, Tp12, Tp11, and NMOS transistors Tn11 and Tn12 in FIG. 6A and 6B are different from FIG. 2 in the arrangement position and the connection location of the wiring of the second metal wiring layer for supplying the power source Vcc and the wiring of the second metal wiring layer for supplying the address signal.
  • the wiring 115a of the second metal wiring layer that supplies the reference power supply Vss extends in the second direction and is connected to the sources of the NMOS transistors Tn13 and Tn23 to Tn83.
  • the wiring 115b of the second metal wiring layer for supplying the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp13 and Tp23 to Tp83.
  • the wiring 115c of the second metal wiring layer that supplies the address signal A3 extends in the second direction, and is connected to the gate wiring 106c through the contact 114s, the wiring 113s of the first metal wiring layer, and the contact 111s, and is connected to the PMOS.
  • the transistors Tp12 and Tp22 are connected to the gate electrodes of the NMOS transistors Tn12 and Tn22.
  • the wiring 115d of the second metal wiring layer that supplies the address signal A4 extends in the second direction, and is connected to the gate wiring 106c via the contact 114t, the wiring 113t of the first metal wiring layer, and the contact 111t.
  • the transistors Tp32 and Tp42 are connected to the gate electrodes of the NMOS transistors Tn32 and Tn42.
  • the wiring 115e of the second metal wiring layer that supplies the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp12, Tp22 to Tp82.
  • the wiring 115f of the second metal wiring layer that supplies the address signal A1 extends in the second direction, and is connected to the gate wiring 106d through the contact 114j, the wiring 113j of the first metal wiring layer, and the contact 111j. It is connected to the gate electrode of the transistor Tp11, and is connected to the gate electrode of the NMOS transistor Tn11 through the gate wiring 106b. Similarly, the wiring 115f of the second metal wiring layer is connected to the gate wiring 106d through the contact 114l, the wiring 113l of the first metal wiring layer, and the contact 111l, is connected to the gate electrode of the PMOS transistor Tp31, and is connected to the gate.
  • the wiring 115g of the second metal wiring layer for supplying the power supply Vcc extends in the second direction and is connected to the sources of the PMOS transistors Tp11, Tp21 to Tp81.
  • the wiring 115h of the second metal wiring layer for supplying the address signal A2 extends in the second direction, and is connected to the gate wiring 106b via the contact 114k, the wiring 113k of the first metal wiring layer, and the contact 111k.
  • the gate electrodes of the transistor Tp21 and the NMOS transistor Tn21 are connected.
  • the wiring 115h of the second metal wiring layer is connected to the gate wiring 106b via the contact 114m, the wiring 113m of the first metal wiring layer, and the contact 111m, and the gate electrode of the PMOS transistor Tp41 and the gate electrode of the NMOS transistor Tn41.
  • the wiring 115i of the second metal wiring layer that supplies the address signal A5 extends in the second direction, is connected to the gate wiring 106c via the contact 114u, the wiring 113u of the first metal wiring layer, and the contact 111u, and is connected to the PMOS.
  • the transistors Tp52 and Tp62 are connected to the gate electrodes of the NMOS transistors Tn52 and Tn62.
  • the wiring 115j of the second metal wiring layer that supplies the address signal A6 extends in the second direction, is connected to the gate wiring 106c via the contact 114v, the wiring 113v of the first metal wiring layer, and the contact 111v, and is connected to the PMOS.
  • the transistors Tp72 and Tp82 are connected to the gate electrodes of the NMOS transistors Tn72 and Tn82.
  • the wiring 115k of the second metal wiring layer that supplies the reference power supply Vss extends in the second direction and covers the diffusion layer 102nc via the contact 114c, the wiring 113i of the first metal wiring layer, and the contact 112b. And are connected to the sources of NMOS transistors Tn12, Tn22 to Tn82.
  • the contact 114c, the wiring 113i of the first metal wiring layer, and the contact 112b are arranged at a plurality of locations and supply the reference power supply Vss. With such arrangement and connection, eight decoders can be realized with a minimum pitch and a minimum area in both the horizontal and vertical directions.
  • the address signal is set to A1 to A6 and eight decoders are provided. However, it is easy to increase the number of decoders by increasing the address signals.
  • a two-input NAND decoder and a decoder in which six SGTs constituting an inverter are arranged in one column in the first direction are adjacent to each other in a second direction perpendicular to the first direction.
  • FIG. 8 shows another equivalent circuit diagram of a 2-input NAND decoder and inverter applied to the present invention.
  • This embodiment differs from the first and second embodiments described above in that the directions of the sources and drains of the PMOS transistors Tp11, Tp12, and Tp13 and the NMOS transistors Tn11, Tn12, and Tn13 are arranged upside down. As a result, the wiring connecting the drain, source and gate of each transistor is different. In order to clarify the wiring means, the types of wiring are shown in FIG. In FIG.
  • Tp11, Tp12, and Tp13 are PMOS transistors configured by SGT, and Tn11, Tn12, and Tn13 are NMOS transistors also configured by SGT.
  • the sources of the PMOS transistors Tp11 and Tp12 serve as a lower diffusion layer, and are connected to the wiring of the first metal wiring layer through the wiring of the silicide layer, and further connected to the wiring of the second metal wiring layer, and supplied with the power supply Vcc.
  • the drains of the PMOS transistors Tp11 and Tp12 and the NMOS transistor Tn11 are commonly connected to the output line DEC1 formed by the wiring of the first metal wiring layer.
  • the source of the NMOS transistor Tn11 is connected to the drain of the NMOS transistor Tn12 through the lower diffusion layer and the silicide layer, and the source of the NMOS transistor Tn12 is connected to the wiring of the second metal wiring layer to be supplied with the reference power supply Vss.
  • the address signal line A1 is connected to the gates of the PMOS transistor Tp11 and the NMOS transistor Tn11 via the wiring of the second metal wiring layer, the wiring of the first metal wiring layer, and the gate wiring, and the PMOS transistor Tp12 and the NMOS transistor Tn12.
  • An address signal line A2 is connected to the gate through the wiring of the second metal wiring layer.
  • the drains of the PMOS transistor Tp13 and the NMOS transistor Tn13 are connected in common and connected to the wiring of the first metal wiring layer to become the output SEL1, and the lower diffusion layer, which is the source of the PMOS transistor Tp13, is connected to the power supply via the silicide layer.
  • Vcc is supplied, and a reference power supply Vss is supplied to the source, which is the lower diffusion layer of the NMOS transistor Tn13, via the silicide layer.
  • FIG. 9 is a plan view of the layout (arrangement) of the 2-input NAND decoder and inverter of the present invention.
  • 10a is a cross-sectional view along the cut line AA ′ in FIG. 9
  • FIG. 10b is a cross-sectional view along the cut line BB ′ in FIG. 9
  • FIG. 10c is a cut line C— in FIG.
  • FIG. 10d is a cross-sectional view along the cut line DD ′ in FIG. 9
  • FIG. 10e is a cross-sectional view along the cut line EE ′ in FIG. 9, and FIG.
  • FIGS. 9 and 10g to 10j portions having the same structure as those in FIGS. 2 and 3a to 3h are indicated by equivalent symbols in the 200s.
  • the NMOS transistor Tn13, the PMOS transistors Tp13, Tp12, Tp11, and the NMOS transistors Tn11 and Tn12 constituting the NAND decoder 201 and the inverter 202 in FIG. 8 are arranged in a line in the horizontal direction from the right in the drawing. . (This is defined as the first direction.) Further, wirings 215a, 215d, 215h, 215j, and 215k, which will be described later, extend in the vertical direction of the figure (this is defined as a second direction perpendicular to the first direction).
  • the reference power supply Vss, the power supply Vcc, the address signal line A2, the address signal line A1, and the reference power supply Vss are respectively configured.
  • Planar silicon layers 202na, 202pa, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate.
  • the planar silicon layers 202na, 202pa, and 202nb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and an n + diffusion layer.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202na, 202pa, 202nb).
  • 204n11, 204n12, 204n13 are n-type silicon pillars
  • 204p11, 204p12, 204p13 are p-type silicon pillars
  • 205 is a gate insulating film surrounding the silicon pillars 204n11, 204n12, 204n13, 204p11, 204p12, 204p13
  • 206 is a gate electrode
  • 206a, 206b, 206c, 206d and 206e are gate wirings.
  • the gate insulating film 205 is also formed under the gate electrode 206 and the gate wirings 206a, 206b, 206c, 206d and 206e.
  • P + diffusion layers 207p11, 207p12, and 207p13 are formed on the uppermost portions of the silicon pillars 204n11, 204n12, and 204n13, respectively, by impurity implantation or the like. And 207n13 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205, 209p11, 209p12, 209p13, 209n11, 209n12 and 209n13 are silicides connected to the p + diffusion layers 207p11, 207p12 and 207p13 and n + diffusion layers 207n11, 207n12 and 207n13, respectively. Is a layer.
  • 210p11, 210p12, 210p13, 210n11, 210n12 and 210n13 are contacts connecting the silicide layers 209p11, 209p12, 209p13, 209n11, 209n12 and 209n13 and the wirings 213d, 213d, 213b, 213d, 213g and 213b of the first metal wiring layer, respectively. It is.
  • 211a is a contact for connecting the gate wiring 206b and the wiring 213d of the first metal wiring layer
  • 211b is a contact for connecting the gate wiring 206d and the wiring 213e of the first metal wiring layer
  • 211c is a contact of the gate wiring 206e and the first metal wiring layer It is a contact for connecting the wiring 213f.
  • 212a is a contact connecting the silicide layer 203 connected to the n + diffusion layer 202na and the wiring 213a of the first metal wiring layer
  • 212b is a wiring between the silicide layer 203 connected to the p + diffusion layer 202pa and the first metal wiring layer.
  • 213c is a contact for connecting.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a contact connecting the wiring 213c of the first metal wiring layer and the wiring 215d of the second metal wiring layer
  • 214c is A contact connecting the wiring 215e of the first metal wiring layer and the wiring 215j of the second metal wiring layer
  • 214d is a contact connecting the wiring 213f of the first metal wiring layer and the wiring 215h of the second metal wiring layer
  • 214n12 is the first This is a contact for connecting the wiring 213g of the metal wiring layer and the wiring 215k of the second metal wiring layer.
  • the silicon pillar 204n11, the lower diffusion layer 202pa, the upper diffusion layer 207p11, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp11.
  • the silicon pillar 204n12, the lower diffusion layer 202pa, the upper diffusion layer 207p12, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp12.
  • the silicon pillar 204n13, the lower diffusion layer 202pa, the upper diffusion layer 207p13, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp13.
  • the silicon pillar 204p11, the lower diffusion layer 202nb, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn11.
  • the silicon pillar 204p12, the lower diffusion layer 202nb, the upper diffusion layer 207n12, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn12.
  • the silicon pillar 204p13, the lower diffusion layer 202na, the upper diffusion layer 207n13, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Tn13.
  • the gate wiring 206c is connected to the gate electrode 206 of the PMOS transistor Tp11 and the NMOS transistor Tn11, and the gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor Tn11.
  • a gate wiring 206e is connected to the gate electrodes 206 of the PMOS transistor Tp12 and the NMOS transistor Tn12.
  • a gate wiring 206a is connected in common to the gate electrodes 206 of the PMOS transistor Tp13 and the NMOS transistor Tn13 and to the gate electrode 206 of the PMOS transistor Tp13. Is connected to the gate wiring 206b.
  • P + diffusion layer 207p11, n + diffusion layer 207n11 a drain of the p + diffusion layer 207p12 and NMOS transistors Tn11 is the drain of the PMOS transistor Tp12 is the drain of the PMOS transistor Tp11 is via the wire 213d of the first metal wiring layer Are connected in common and become the output line DEC1.
  • the lower diffusion layer 202pa which is the source of the PMOS transistor Tp11, the PMOS transistor Tp12, and the PMOS transistor Tp13, is commonly connected by the silicide layer 203.
  • the silicide layer 203 is connected via the contact 212b, the wiring 213c of the first metal wiring layer, and the contact 214b.
  • the contact 212b, the wiring 213c of the first metal wiring layer, and the contact 214b are arranged at two places on the upper and lower sides in the drawing.
  • the lower diffusion layer 202nb which is the source of the NMOS transistor Tn11 is connected to the drain of the NMOS transistor Tn12 via the silicide layer 203, and the upper diffusion layer 207n12 which is the source of the NMOS transistor Tn12 is the silicide 209n12, the contact 110n12, and the first metal wiring layer.
  • the upper diffusion layer 207p13 which is the drain of the PMOS transistor Tp13
  • the upper diffusion layer 207n13 which is the drain of the NMOS transistor Tn13
  • the lower diffusion layer 202na which is the source of the NMOS transistor Tn13 is connected to the wiring 215a of the second metal wiring layer via the silicide layer 203, the contact 212a, the wiring 213a of the first metal wiring layer, and the contact 214a.
  • the reference power source Vss is supplied to the wiring 215a. Note that the contact 212a, the wiring 213a of the first metal wiring layer, and the contact 214a are arranged at two locations on the upper and lower sides in the drawing.
  • the address signal A1 is supplied to the wiring 215j of the second metal wiring layer, and 215j is connected to the wiring 213e of the first metal wiring layer extended through the contact 214c, and further, the gate wiring 206d through the contact 211b. Are connected to the gate electrode of the NMOS transistor Tn11 and supplied to the gate electrode of the PMOS transistor Tp11 through the gate wiring 206c.
  • the address signal A2 is supplied to the wiring 215h of the second metal wiring layer, and is connected to the gate wiring 206e via the contact 214d, the wiring 213f of the first metal wiring layer, and the contact 211c, and the gates of the PMOS transistor Tp12 and the NMOS transistor Tn12 Supplied to the electrode.
  • the dimension in the vertical direction is the minimum processing dimension determined by the dimension of the SGT, the margin between the SGT and the lower diffusion layer, and the distance between the diffusion layers, and is defined as Ly. That is, the decoder 200 is inverted and arranged in the vertical direction with the minimum pitch (minimum interval) Ly, and a plurality of decoders 200 can be arranged adjacent to each other.
  • six SGTs constituting a two-input NAND circuit and an inverter are arranged in a line in the first direction, and the source regions of the PMOS transistors Tp11, Tp12, and Tp13 are formed as a lower diffusion layer (202pa) and The silicide layers 203 are commonly connected, the source regions and drain regions of the NMOS transistors Tn11 and Tn12 are commonly connected by the lower diffusion layer (202nb) and the silicide layer 203, and the power supply Vcc, the reference power supply Vss, and the address signal lines A1 and A2 are By extending and arranging in the second direction perpendicular to the first direction, it is possible to provide a semiconductor device that constitutes a two-input NAND decoder and inverter with a minimum area without providing unnecessary wiring and contact regions.
  • FIG. 11a and FIG. 11b show equivalent circuit diagrams of a decoder comprising a plurality of 2-input NAND type decoders and inverters applied to the present invention.
  • Eight address signals A1, A2, A3, A4, A5, A6, A7 and A8 are provided.
  • A1 to A4 are selectively connected to the gates of the PMOS transistor Tp11 and the NMOS transistor Tn11, and A5 to A8.
  • Sixteen decoders 200-1 to 200-16 are constituted by eight address signals A1 to A8.
  • Address signal lines A1 and A5 are connected to the decoder 200-1, Address signal lines A2 and A5 are connected to the decoder 200-2, Address signal lines A3 and A5 are connected to the decoder 200-3, Address signal lines A4 and A5 are connected to the decoder 200-4, Address signal lines A1 and A6 are connected to the decoder 200-5, Address signal lines A2 and A6 are connected to the decoder 200-6, Address signal lines A3 and A6 are connected to the decoder 200-7, Address signal lines A4 and A6 are connected to the decoder 200-8, Address signal lines A1 and A7 are connected to the decoder 200-9, Address signal lines A2 and A7 are connected to the decoder 200-10, Address signal lines A3 and A7 are connected to the decoder 200-11, Address signal lines A4 and A7 are connected to the decoder 200-12, Address signal lines A1 and A8 are connected to the decoder 200-13, Address signal lines A2 and A8 are connected to the decoder 200-14, Address signal
  • the address signal A5 is commonly connected to the decoders 200-1 and 200-2, and is further commonly connected to the decoders 200-3 and 200-4.
  • the signal line A6 is commonly connected to the decoders 200-5 and 200-6, and further commonly connected to the decoders 200-7 and 200-8.
  • the address signal A7 is commonly connected to the decoders 200-9 and 200-10, and is further commonly connected to the decoders 200-11 and 200-12.
  • the address signal line A8 is connected to the decoder 200-13. Are connected in common to decoders 200-15 and 200-16.
  • the address signal lines A1 to A4 are temporarily connected to the first metal wiring layer from the wiring of the second metal wiring layer arranged to extend in the vertical direction (second direction). Connected to wiring and connected to gate wiring. Similarly, the address signals A6, A7, and A8 are also connected to the wiring of the first metal wiring layer from the wiring of the second metal wiring layer that is arranged extending in the vertical direction (second direction). Connected to gate wiring.
  • FIG. 12 shows an address map of the 16 decoders shown in FIGS. 11a and 11b. Address signals connected to the decoder outputs DEC1 / SEL1 to DEC16 / SEL16 are indicated by circles. As will be described later, a contact is provided and connected.
  • Example 4 A fourth embodiment is shown in FIGS. 13a to 13f and FIGS. 14a to 14t.
  • This embodiment implements the equivalent circuit shown in FIGS. 11a and 11b.
  • 16 decoders are adjacent to each other with the minimum pitch Ly according to FIGS. 11a and 11b.
  • FIGS. 13a to 13d are plan views of the layout (arrangement) of the 2-input NAND decoder and inverter of the present invention
  • FIGS. 13e and 13f are only the contact and wiring of the first metal wiring layer of FIGS. 13a and 13d, respectively.
  • 14a is a cross-sectional view along the cut line AA ′ in FIG. 13a, FIG.
  • FIG. 14b is a cross-sectional view along the cut line BB ′ in FIG. 13a
  • FIG. 14c is a cut line in FIG. 13a
  • FIG. 14d is a cross-sectional view along cut line DD ′ in FIG. 13a
  • FIG. 14e is a cross-sectional view along cut line EE ′ in FIG. 13a
  • FIG. 14f is a cross-sectional view along CC ′
  • FIG. 14g is a cross-sectional view along the cut line GG ′ in FIG. 13b
  • FIG. 14h is a cross-sectional view along the cut line FF ′ in FIG. 13b
  • FIG. 14i is a cross-sectional view along the cut line II ′ in FIG. 13c, FIG.
  • FIG. 14j is a cross-sectional view along the cut line JJ ′ in FIG. 13d
  • FIG. 13d is a cross-sectional view along the cut line KK ′ in FIG. 13d
  • FIG. 14l is a cross-sectional view along the cut line LL ′ in FIG. 13a
  • FIG. 14m is a cross-sectional view along the cut line MM ′ in FIG. 14n
  • FIG. 14p is a cross-sectional view along the cut line PP ′ in FIG. 13a
  • FIG. 14q is a cross-sectional view along the cut line QQ ′ in FIG.
  • FIG. 14r is a cross-sectional view along the cut line RR ′ in FIG. 13a
  • FIG. 14s is a cross-sectional view along the cut line SS ′ in FIG. 13a
  • FIG. 14t is a cross-sectional view along the cut line RR ′ in FIG. It shows a cross-sectional view along the trine T-T '.
  • 13a corresponds to the decoder block 210a in FIG. 11a
  • FIG. 13b corresponds to the decoder block 210b in FIG. 11a
  • FIG. 13c corresponds to the decoder block 210c in FIG. 11b
  • FIG. 13d corresponds to FIG.
  • FIGS. 13a to 13d are continuous drawings, for the sake of convenience, the drawings are divided into FIGS. 13a to 13d for the sake of convenience.
  • the NMOS transistor Tn13, the PMOS transistors Tp13, Tp12, Tp11, and the NMOS transistors Tn11 and Tn12 constituting the decoder 200-1 of FIG. 11a are arranged in one row in the horizontal direction from the right side of the drawing in the uppermost row of the drawing.
  • the NMOS transistor Tn23, the PMOS transistors Tp23, Tp22, Tp21, and the NMOS transistors Tn21 and Tn22 constituting the decoder 200-2 are arranged in one column in the horizontal direction from the right in the drawing and in the second column from the top in the drawing.
  • the decoder 200-3 and the decoder 200-4 are sequentially arranged from above in FIG. 13a.
  • the decoder 200-2 is arranged by inverting the decoder 200-1 upside down.
  • the gate lines 206e of the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn11 and Tn12 are provided in common, and the decoder 200-1 and the decoder 200-2 Since the vertical diffusion (second direction) can be minimized, the parasitic capacitance of the wiring can be reduced by using a common gate wiring. And high speed operation is possible.
  • the decoder 200-4 has the decoder 200-3 inverted and is provided with a gate wiring 206e in common.
  • FIG. 13b shows decoders 200-5 to 200-8.
  • decoder 200-6 the decoder 200-5 is inverted, and in the decoder 200-8, the decoder 200-7 is inverted.
  • decoders 200-9 to 200-12 and decoders 200-13 to 200-16 are arranged.
  • wirings 215a, 215b, 215c, 215d, 215e, 215f, 215g, 215h, 215i, 215j and 215k in the second metal wiring layer are arranged extending in the vertical direction (second direction).
  • Supply a reference power supply Vss, address signals A8, A7, A6, A5, power supply Vcc, address signal lines A4, A3, A2, A1, and reference power supply Vss respectively. Since the wirings 215a to 215k of the second metal wiring layer are arranged at the minimum pitch (minimum wiring width and minimum wiring interval) of the second metal wiring layer, the horizontal dimension can be arranged at the minimum.
  • FIGS. 13a to 13f and FIGS. 14a to 14t portions having the same structure as those of FIGS. 9 and 10a to 10i are indicated by equivalent symbols in the 200s.
  • NMOS transistor Tn13 Up to NMOS transistor Tn13, PMOS transistors Tp13, Tp12, Tp11 constituting the decoder 200-1, NMOS transistors Tn11 and Tn12, NMOS transistor Tn163 constituting the decoder 200-16, PMOS transistors Tp163, Tp162, Tp161, NMOS transistors Tn161 and Tn162
  • the arrangement of these transistors is the same as the arrangement of the NMOS transistor Tn13, PMOS transistors Tp13, Tp12, Tp11, and NMOS transistors Tn11 and Tn12 in FIG. 9A and 13F differs from FIG. 9 in that in FIG. 13A to FIG.
  • the address signals A1 to A8 are arranged to extend at the minimum pitch of the second metal wiring layer, and the address signals A1 to A4 are selected.
  • the address signals A5 to A8 to the gate wiring 206e they are arranged to extend in the vertical direction (second direction) to which each address signal is supplied.
  • the wiring of the second metal wiring layer is temporarily connected to the gate wiring 206d or 206e via the first metal wiring layer arranged to extend in the lateral direction (first direction).
  • the second metal wiring layer wiring 215a for supplying the reference power source Vss extends in the second direction, and the NMOS transistors Tn13, Tn23 to Tn163 are connected via the contact 214a, the first metal wiring layer wiring 213a, and the contact 212a.
  • the lower diffusion layer 202na which is a source region is connected to a silicide layer 203 which is commonly connected. Note that a plurality of connection locations (214a, 213a, 212a) are provided.
  • the silicide layer 203 covering the lower diffusion layers 202na and 202na is connected and shared by the decoders vertically adjacent to each other.
  • the wiring 215b of the second metal wiring layer for supplying the address signal A8 extends in the vertical direction (second direction), and as shown in FIGS. 13d, 14j, and 14k, the contact 214ee extends in the horizontal direction (first direction).
  • the gate wiring 206e is connected to the gate wiring 206e through the wiring 213ee and the contact 211ee of the first metal wiring layer extending in the direction of the first metal wiring layer, and are connected to the gate electrodes of the PMOS transistors Tp132 and Tp142 and the NMOS transistors Tn132 and Tn142.
  • the contact 214ff, the wiring 213ff of the first metal wiring layer arranged in the lateral direction (first direction), the gate 211e is connected to the gate wiring 206e through the contact 211ff, and the PMOS transistors Tp152 and Tp162 and the NMOS transistor Tn152 are connected. , Tn162 are connected to the gate electrodes.
  • the wiring 215c of the second metal wiring layer that supplies the address signal A7 extends in the vertical direction (second direction), and as shown in FIGS. 13c, 14h, and 14i, the contact 214y has a lateral direction (first direction).
  • the contact 214y has a lateral direction (first direction).
  • the contact 214z, the wiring 213z of the first metal wiring layer arranged extending in the lateral direction (first direction), and the gate wiring 206e through the contact 211z are connected to the PMOS transistors Tp112, Tp122, and the NMOS transistor Tn112. , Tn122 is connected to the gate electrode.
  • the wiring 215d of the second metal wiring layer that supplies the address signal A6 extends in the vertical direction (second direction), and as shown in FIGS. 13b, 14f, and 14g, the contact 214s is formed in the horizontal direction (first direction).
  • the wiring 215e of the second metal wiring layer that supplies the address signal A5 extends in the vertical direction (second direction), and as shown in FIGS. 13a, 14c, and 14e, the contact 214l, the first metal wiring layer Are connected to the gate wiring 206e through the wiring 213l and the contact 211l, and are connected to the gate electrodes of the PMOS transistors Tp12 and Tp22 and the NMOS transistors Tn12 and Tn22. Similarly, it is connected to the gate wiring 206e through the contact 214m, the first metal wiring layer wiring 213m, and the contact 211m, and is connected to the gate electrodes of the PMOS transistors Tp32 and Tp42 and the NMOS transistors Tn32 and Tn42.
  • the second metal wiring layer wiring 215f for supplying the power source Vcc extends in the second direction, and is connected to the PMOS transistors Tp13, Tp12, Tp11 to Tp163 via the contact 214b, the first metal wiring layer wiring 213c, and the contact 212b.
  • Tp162 and Tp161 are connected to the silicide layer 203 that commonly connects the lower diffusion layers 202pa which are the source regions. Note that a plurality of connection locations (214b, 213c, 212b) are provided.
  • the silicide layer 203 covering the lower diffusion layers 202pa and 202pa is shared and connected by the decoders vertically adjacent to each other.
  • the wiring 215g of the second metal wiring layer that supplies the address signal A4 extends in the vertical direction (second direction), and as shown in FIGS. 13a, 14e, and 14q, the contact 214k and the horizontal direction (first direction)
  • the first metal wiring layer 213k extending in the direction of the first metal wiring layer is connected to the gate wiring 206d through the contact 211k, is connected to the gate electrode of the NMOS transistor Tn41, and is connected to the PMOS transistor through the gate wiring 206c. Connected to the gate electrode of Tp41.
  • the wiring 215g of the second metal wiring layer includes a contact 214r, a wiring 213r of the first metal wiring layer extended in the lateral direction (first direction), as shown in FIGS.
  • the wiring 215g of the second metal wiring layer includes the contact 214x, the wiring 213x of the first metal wiring layer arranged in the lateral direction (first direction), and the contact 211x. And is connected to the gate electrode of the NMOS transistor Tn121, and is connected to the gate electrode of the PMOS transistor Tp121 through the gate wiring 206c. Further, as shown in FIGS. 13c and 141, the wiring 215g of the second metal wiring layer includes the contact 214x, the wiring 213x of the first metal wiring layer arranged in the lateral direction (first direction), and the contact 211x. And is connected to the gate electrode of the NMOS transistor Tn121, and is connected to the gate electrode of the PMOS transistor Tp121 through the gate wiring 206c. Further, as shown in FIGS.
  • the wiring 215g of the second metal wiring layer includes the contact 214dd, the wiring 213dd of the first metal wiring layer arranged in the lateral direction (first direction), and the contact 211dd. Is connected to the gate wiring 206d through the gate wiring 206d, is connected to the gate electrode of the NMOS transistor Tn161, and is connected to the gate electrode of the PMOS transistor Tp161 through the gate wiring 206c.
  • the wiring 215h of the second metal wiring layer that supplies the address signal A3 extends in the vertical direction (second direction), and as shown in FIGS. 13a, 14d, and 14p, the contact 214j extends in the horizontal direction (first direction).
  • the first metal wiring layer 213j extending in the direction of the first metal wiring layer is connected to the gate wiring 206d through the contact 211j, is connected to the gate electrode of the PMOS transistor Tp31, and is connected to the PMOS transistor through the gate wiring 206c. Connected to the gate electrode of Tp31.
  • the wiring 215h of the second metal wiring layer includes a contact 214q, a wiring 213q of the first metal wiring layer arranged in the lateral direction (first direction), and a contact 211q as shown in FIG. 13b. And is connected to the gate electrode of the NMOS transistor Tn21 and is connected to the gate electrode of the PMOS transistor Tp21 through the gate wiring 206c. Furthermore, the wiring 215h of the second metal wiring layer is connected via the contact 214w, the wiring 213w of the first metal wiring layer extended in the lateral direction (first direction), and the contact 211w as shown in FIG. 13c.
  • the gate line 206d is connected to the gate electrode of the NMOS transistor Tn111 and is also connected to the gate electrode of the PMOS transistor Tp111 through the gate line 206c. Further, as shown in FIG. 13d, the wiring 215h of the second metal wiring layer is connected via the contact 214cc, the wiring 213cc of the first metal wiring layer arranged to extend in the lateral direction (first direction), and the contact 211cc.
  • the gate line 206d is connected to the gate electrode of the NMOS transistor Tn151 and is also connected to the gate electrode of the PMOS transistor Tp151 through the gate line 206c.
  • the wiring 215i of the second metal wiring layer that supplies the address signal A2 extends in the vertical direction (second direction), and as shown in FIGS. 13a, 14c, and 14n, the contact 214i extends in the horizontal direction (first direction).
  • the first metal wiring layer 213i extending in the direction of the first metal wiring layer is connected to the gate wiring 206d through the contact 211i, is connected to the gate electrode of the NMOS transistor Tn31, and is connected to the PMOS transistor through the gate wiring 206c. Connected to the gate electrode of Tp31.
  • the wiring 215i of the second metal wiring layer includes a contact 214p, a wiring 213p of the first metal wiring layer arranged to extend in the lateral direction (first direction), as shown in FIGS.
  • the wiring 215i of the second metal wiring layer includes the contact 214v, the wiring 213v of the first metal wiring layer arranged in the lateral direction (first direction), and the contact 211v. And is connected to the gate electrode of the NMOS transistor Tn101, and is connected to the gate electrode of the PMOS transistor Tp101 through the gate wiring 206c. Further, as shown in FIG.
  • the wiring 215i of the second metal wiring layer is connected via the contact 214bb, the wiring 213bb of the first metal wiring layer extended in the lateral direction (first direction), and the contact 211bb.
  • the gate line 206d is connected to the gate electrode of the NMOS transistor Tn141, and the gate line 206c is connected to the gate electrode of the PMOS transistor Tp141.
  • the wiring 215j of the second metal wiring layer for supplying the address signal A1 extends in the vertical direction (second direction), and as shown in FIGS. 13a and 14a, the contact 214h is provided in the vertical direction (second direction). Is connected to the gate wiring 206d through the wiring 213h of the first metal wiring layer and the contact 211h, and is connected to the gate electrode of the NMOS transistor Tn11, and is connected to the gate of the PMOS transistor Tp11 through the gate wiring 206c. Connected to the electrode.
  • the second metal wiring layer wiring 215k for supplying the reference power supply Vss extends in the second direction, and is connected to the NMOS transistor Tn12 via the contacts 210n12 to 210n162, the first metal wiring layer wiring 213g, and the contacts 210n12 to 210n162, respectively. , Tn22 to Tn162.
  • the address signal is set to A1 to A8 and 16 decoders are provided.
  • the address signal to be increased is arranged by extending the wiring of the second metal wiring layer in the vertical direction (second direction) and extending in the horizontal direction (first direction). If the gate wiring 206d or 206e is connected by the wiring of the first metal wiring layer, the wiring of the added second metal wiring layer can also be arranged at the minimum pitch determined by processing. Can be provided.
  • a plurality of decoders in which a two-input NAND decoder and six SGTs constituting an inverter are arranged in one column in the first direction are arranged in a second direction perpendicular to the first direction.
  • the power supply Vcc, the reference power supply Vss, and the address signal lines (A1 to A8) are arranged adjacent to each other and extend in the second direction, and any one of the address signal lines (A1 to A8)
  • the number of input address signals is not limited, and wasteful wiring and contact areas are reduced.
  • a semiconductor device can be provided which can be arranged with a minimum pitch in both the first direction and the second direction, and which constitutes a 2-input NAND decoder and an inverter with a minimum area.
  • the arrangement of the six SGTs is the NMOS transistor Tn13, the PMOS transistor Tp13, the PMOS transistor Tp12, the PMOS transistor Tp11, the NMOS transistor Tn11, and the NMOS transistor Tn12 from the right side.
  • Six SGTs constituting a type decoder and an inverter are arranged in a row, and the connection to the lower diffusion layer wiring (silicide layer), the upper metal layer wiring, and the gate wiring is connected to the second metal wiring and the first metal.
  • the present invention is to provide a decoder having a minimum area by effectively using wiring, and in the case of following the arrangement method of the present invention, the arrangement of SGT, the wiring method of gate wiring, the wiring position, the wiring method of metal wiring Wiring positions etc. other than those shown in the drawings of this embodiment can also be used. It belongs to the technical range.
  • a NAND logic decoder composed of 4 SGTs and an inverter composed of 2 SGTs also serving as buffers are combined to provide a positive logic decoder composed of 6 SGTs.
  • the essence of the present invention is composed of 4 SGTs.
  • the 2-input NAND decoder is efficiently arranged with the wiring area being minimized, and includes a layout arrangement of NAND decoders composed of four SGTs. In this case, the decoder has a negative logic output (the output of the selected decoder becomes logic “0”).
  • the present embodiment can be easily realized even with a normal CMOS structure and is not limited to the BOX structure.
  • the silicon column of the PMOS transistor is defined as N-type silicon and the NMOS silicon column is defined as a P-type silicon layer for convenience.
  • the concentration by impurity implantation in a miniaturized process Therefore, both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material.
  • the difference of the work function (Work Function) may be used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials may be used.
  • a generic term for metal compounds is defined as silicide.

Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダを構成する半導体装置を小さい面積で提供する。　１列に配置された６個のＭＯＳトランジスタ用いて構成された２入力ＮＡＮＤ型デコーダおよびインバータによるデコーダにおいて、前記デコーダを構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダを構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
図１５、図１６、図１７に、ＳＧＴを用いたインバータの回路図とレイアウト図を示している。
図１５は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図１６には、図１５のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１７には、図１６の平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図１６、図１７において、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル配線１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、拡散層２ｐ、拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、拡散層２ｎ、拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。拡散層７ｐ、７ｎはソース、拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１５、図１６、図１７で示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
本発明は、このＳＧＴの特徴を利用して、面積が最小になるデコーダを構成する半導体装置を提供することが目的である。
　（１）上記の目的を達成する本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第３のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源線に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインは互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第３のＰチャネルＭＯＳトランジスタのソースおよび前記第３のＮチャネルＭＯＳトランジスタのソースは、それぞれ電源線および基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする。
（２）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（４）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第３のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源線に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインは互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第３のＰチャネルＭＯＳトランジスタのソースおよび前記第３のＮチャネルＭＯＳトランジスタのソースは、それぞれ電源線および基準電源線に接続され、
前記半導体装置は、
第１のｊ本のアドレス信号線と、
第２のｋ本のアドレス信号線と、
ｊ×ｋ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ｊ×ｋ個のＮＡＮＤ型デコーダとインバータの各々は、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（５）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（６）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（７）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第３のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインは互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第３のＰチャネルＭＯＳトランジスタのソースおよび前記第３のＮチャネルＭＯＳトランジスタのソースは、それぞれ電源線および基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする。
（８）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（９）また、別の態様では、前記第３のＰチャネルＭＯＳトランジスタおよび第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１０）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（１１）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第３のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインは互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第３のＰチャネルＭＯＳトランジスタのソースおよび前記第３のＮチャネルＭＯＳトランジスタのソースは、それぞれ電源線および基準電源線に接続され、
前記半導体装置は、
第１のｊ本のアドレス信号線と、
第２のｋ本のアドレス信号線と、
ｊ×ｋ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ｊ×ｋ個のＮＡＮＤ型デコーダとインバータの各々は、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（１２）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１３）また、別の態様では、前記第３のＰチャネルＭＯＳトランジスタおよび第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１４）また、別の態様では、前記ｊ×ｋ個のＮＡＮＤデコーダおよびインバータを構成する第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続される。
（１５）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（１６）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源線に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする。
（１７）本発明の好ましい態様では、前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１８）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（１９）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源線に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
前記半導体装置は、
第１のｊ本のアドレス信号線と、
第２のｋ本のアドレス信号線と、
ｊ×ｋ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ｊ×ｋ個のＮＡＮＤ型デコーダの各々は、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（２０）本発明の好ましい態様では、前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２１）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（２２）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする。
（２３）本発明の好ましい態様では、前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２４）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
（２５）本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ＮＡＮＤ型デコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
前記半導体装置は、
第１のｊ本のアドレス信号線と、
第２のｋ本のアドレス信号線と、
ｊ×ｋ個の前記ＮＡＮＤ型デコーダと、
を有し、
前記ｊ×ｋ個のＮＡＮＤ型デコーダの各々は、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（２６）本発明の好ましい態様では、前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２７）また、別の態様では、前記ｊ×ｋ個のＮＡＮＤデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続される。
（２８）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続される。
本発明の実施例１のデコーダを示す等価回路図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例２のデコーダを示す等価回路図である。 本発明の実施例２のデコーダのアドレスマップである。 本発明の実施例２のデコーダの平面図である。 本発明の実施例２のデコーダの平面図である。 本発明の実施例２のデコーダの平面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例３のデコーダを示す等価回路図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例４のデコーダを示す等価回路図である。 本発明の実施例４のデコーダを示す等価回路図である。 本発明の実施例４のデコーダのアドレスマップである。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 従来例を示すインバータの等価回路である。 ＳＧＴで構成した従来のインバータの平面図である。 ＳＧＴで構成した従来のインバータの断面図である。
（本発明の実施例に適用する等価回路）
図１に本発明に適用する２入力ＮＡＮＤ回路により構成された２入力ＮＡＮＤデコーダおよびインバータの等価回路図を示す。Ｔｐ１１、Ｔｐ１２およびＴｐ１３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１１、Ｔｎ１２およびＴｎ１３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１１およびＴｐ１２のソースは電源Ｖｃｃに接続され、ドレインは共通に出力端子ＤＥＣ１に接続される。ＮＭＯＳトランジスタＴｎ１１のドレインは前記出力端子ＤＥＣ１に接続され、ソースはＮＭＯＳトランジスタＴｎ１２のドレインに接続され、ＮＭＯＳトランジスタＴｎ１２のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１のゲートにはアドレス信号線Ａ１が接続され、ＰＭＯＳトランジスタＴｐ１２、ＮＭＯＳトランジスタＴｎ１２のゲートにはアドレス信号線Ａ２が接続される。
また、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のドレインは共通に接続されて出力ＳＥＬ１となり、ＰＭＯＳトランジスタＴｐ１３のソースには電源Ｖｃｃが供給され、ＮＭＯＳトランジスタＴｎ１３のソースには基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２により２入力ＮＡＮＤ型デコーダ１０１が構成され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３によりインバータ１０２が構成される。ＮＡＮＤ型デコーダ１０１とインバータ１０２により、正論理出力（選択されたデコーダの出力が論理“１”となる）のデコーダ１００が構成される。
（実施例１）
図１の等価回路を本発明に適用した実施例として、図２ａ、図２ｂ、図３ａ～図３ｈに、実施例１を示す。図２ａは、本実施例の２入力ＮＡＮＤ型デコーダ１０１およびインバータ１０２のレイアウト（配置）の平面図、図２ｂは、図２ａにおいて、トランジスタおよびゲート配線を示した平面図である。また図３ａは、図２ａにおけるカットラインＡ－Ａ’に沿った断面図、図３ｂは、図２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図３ｃは、図２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図３ｄは、図２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図３ｅは、図２ａにおけるカットラインＥ－Ｅ’に沿った断面図、図３ｆは、図２ａにおけるカットラインＦ－Ｆ’に沿った断面図、図３ｇは、図２ａにおけるカットラインＧ－Ｇ’に沿った断面図、図３ｈは、図２ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
なお、図２ａ、図２ｂ、図３ａ～図３ｈにおいて、図１５、図１６および図１７と同じ構造の箇所については、１００番台の同等の記号で示してある。
図２ａにおいて、図１のＮＡＮＤ型デコーダ１０１およびインバータ１０２を構成する６個のＳＧＴ、ＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２が、図の右側より横方向に１列に配置されている。（これを第１の方向と定義する。）
また、図の縦方向（これを第１の方向と垂直の第２の方向と定義する）に、後述する第２メタル配線層の配線１１５ａ、１１５ｂ、１１５ｅ、１１５ｇ、１１５ｈ、１１５ｊおよび１１５ｋが、縦方向（第２の方向）に延在配置され、それぞれ基準電源Ｖｓｓ、電源Ｖｃｃ、Ｖｃｃ、Ｖｃｃ、アドレス信号線Ａ１、アドレス信号線Ａ２、基準電源Ｖｓｓを構成する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂおよび１０２ｎｃが形成され、この平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂおよび１０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂおよび１０２ｎｃ）の表面に形成されるシリサイド層であり、それぞれ平面状シリコン層１０２ｐａと１０２ｎａ、平面状シリコン層１０２ｐｂと１０２ｎｂを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ１３はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ１３、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃはゲート配線である。ゲート絶縁膜１０５は、ゲート電極１０６、ゲート配線１０６ａ、１０６ｂ、１０６ｃの下にも形成される。
シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ１３の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２および１０７ｐ１３が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ１３の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２および１０７ｎ１３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｎ１１、１０９ｎ１２および１０９ｎ１３はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２および１０７ｐ１３、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２および１０７ｎ１３に接続されるシリサイド層である。
１１０ｐ１１、１１０ｐ１２、１１０ｐ１３、１１０ｎ１１、１１０ｎ１２および１１０ｎ１３は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｎ１１、１０９ｎ１２および１０９ｎ１３と第１メタル配線層の配線１１３ｅ、１１３ｄ、１１３ｂ、１１３ｇ、１１３ｇおよび１１３ａをそれぞれ接続するコンタクトである。１１１ａはゲート配線１０６ａと第１メタル配線層の配線１１３ｃを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線層の配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線層の配線１１３ｈを接続するコンタクトである。１１２ａはｐ＋拡散層１０２ｐｂと接続しているシリサイド層１０３と第１メタル配線層の配線１１３ｃを接続するコンタクト、１１２ｂはｎ＋拡散層１０２ｎｃと接続しているシリサイド層１０３と第１メタル配線層の配線１１３ｉを接続するコンタクトである。
１１４ｐ１１は第１メタル配線層の配線１１３ｅと第２メタル配線層の配線１１５ｇを接続するコンタクト、１１４ｐ１２は第１メタル配線層の配線１１３ｄと第２メタル配線層の配線１１５ｅを接続するコンタクト、１１４ｐ１３は第１メタル配線層の配線１１３ｂと第２メタル配線層の配線１１５ｂを接続するコンタクト、１１４ｎ１３は第１メタル配線層の配線１１３ａと第２メタル配線層の配線１１５ａを接続するコンタクト、１１４ａは第１メタル配線層の配線１１３ｆと第２メタル配線層の配線１１５ｈを接続するコンタクト、１１４ｂは第１メタル配線層の配線１１３ｈと第２メタル配線層の配線１１５ｊを接続するコンタクト、１１４ｃは第１メタル配線層の配線１１３ｉと第２メタル配線層の配線１１５ｋを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱１０４ｎ１２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱１０４ｎ１３、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱１０４ｐ１１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱１０４ｐ１２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱１０４ｐ１３、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極１０６は共通接続されてゲート配線１０６ａが接続される。
下部拡散層１０２ｐｂおよび１０２ｎｂはシリサイド層１０３により接続されてＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１１の共通ドレインとなり、出力ＤＥＣ１に接続される。ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線層の配線１１３ｅに接続され、第１メタル配線層の配線１１３ｅはコンタクト１１４ｐ１１を介して第２メタル配線層の配線１１５ｇに接続され、第２メタル配線層の配線１１５ｇには電源Ｖｃｃが供給される。
　ＰＭＯＳトランジスタＴｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線層の配線１１３ｄに接続され、第１メタル配線層の配線１１３ｄはコンタクト１１４ｐ１２を介して第２メタル配線層の配線１１５ｅに接続され、第２メタル配線層の配線１１５ｅには電源Ｖｃｃが供給される。
　ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線層の配線１１３ｇに接続され、ＮＭＯＳトランジスタＴｎ１２のドレインである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線層の配線１１３ｇに接続される。
　ここで、ＮＭＯＳトランジスタＴｎ１１のソースとＮＭＯＳトランジスタＴｎ１２のドレインは、第１メタル配線層の配線１１３ｇを介して接続される。また、下部拡散層１０２ｎｃはＮＭＯＳトランジスタＴｎ１２のソースとなり、シリサイド１０３、コンタクト１１２ｂを介して第１メタル配線層の配線１１３ｉに接続され、第１メタル配線層の配線１１３ｉは、コンタクト１１４ｃを介して第２メタル配線層の配線１１５ｋに接続され、第２メタル配線層の配線１１５ｋには基準電源Ｖｓｓが供給される。
ＰＭＯＳトランジスタＴｐ１３のドレインである下部拡散層１０２ｐａとＮＭＯＳトランジスタＴｎ１３のドレインである下部拡散層１０２ｎａは、シリサイド層１０３を介して共通に接続され、出力ＳＥＬ１となる。
　ＰＭＯＳトランジスタＴｐ１３のソースである上部拡散層１０７ｐ１３はシリサイド１０９ｐ１３、コンタクト１１０ｐ１３を介して第１メタル配線層の配線１１３ｂに接続され、第１メタル配線層の配線１１３ｂはコンタクト１１４ｐ１３を介して第２メタル配線層の配線１１５ｂに接続され、第２メタル配線層の配線１１５ｂには電源Ｖｃｃが供給される。
　ＮＭＯＳトランジスタＴｎ１３のソースである上部拡散層１０７ｎ１３はシリサイド１０９ｎ１３、コンタクト１１０ｎ１３を介して第１メタル配線層の配線１１３ａに接続され、第１メタル配線層の配線１１３ａはコンタクト１１４ｎ１３を介して第２メタル配線層の配線１１５ａに接続され、第２メタル配線層の配線１１５ａには基準電源Ｖｓｓが供給される。また、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３の共通のゲート配線１０６ａは、コンタクト１１１ａ、第１メタル配線層の配線１１３ｃおよびコンタクト１１２ａを介して出力ＤＥＣ１であるシリサイド層１０３に接続される。
第２メタル配線層の配線１１５ｈには、アドレス信号Ａ１が供給され、コンタクト１１４ａ、第１メタル配線層の配線１１３ｅおよびコンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極に供給される。
第２メタル配線層の配線１１５ｊには、アドレス信号Ａ２が供給され、コンタクト１１４ｂ、第１メタル配線層の配線１１３ｈおよびコンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
なお、図２ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、デコーダ１００は、上下方向に、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
本実施例によれば、２入力ＮＡＮＤ型デコーダとインバータを構成する６個のＳＧＴを第１の方向に１列に配置し、電源Ｖｃｃ、基準電源Ｖｓｓ、アドレス信号線Ａ１およびＡ２を、第１の方向と直角の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、面積が縮小された２入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
（本発明の実施例に適用する等価回路）
図４に、本発明に適用する２入力ＮＡＮＤ型デコーダおよびインバータを複数個配置して、デコーダを構成する等価回路図を示す。
アドレス信号は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の６本設けられ、Ａ１およびＡ２は、ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲートに選択的に接続され、Ａ３、Ａ４、Ａ５およびＡ６は、ＰＭＯＳトランジスタＴｐ１２とＮＭＯＳトランジスタＴｎ１２のゲートに選択的に接続される。アドレス信号Ａ１～Ａ６の６本によりデコーダ１００－１～１００－８の８個が構成される。
デコーダ１００－１には、アドレス信号線Ａ１およびＡ３が接続され、
デコーダ１００－２には、アドレス信号線Ａ２およびＡ３が接続され、
デコーダ１００－３には、アドレス信号線Ａ１およびＡ４が接続され、
デコーダ１００－４には、アドレス信号線Ａ２およびＡ４が接続され、
デコーダ１００－５には、アドレス信号線Ａ１およびＡ５が接続され、
デコーダ１００－６には、アドレス信号線Ａ２およびＡ５が接続され、
デコーダ１００－７には、アドレス信号線Ａ１およびＡ６が接続され、
デコーダ１００－８には、アドレス信号線Ａ２およびＡ６が接続される。
アドレス信号線が接続される箇所は、破線の丸印で示してある。
後述の実施例２にて示すとおり、アドレス信号線Ａ３はデコーダ１００－１と１００－２に共通に接続され、アドレス信号線Ａ４はデコーダ１００－３と１００－４に共通に接続され、アドレス信号線Ａ５はデコーダ１００－５と１００－６に共通に接続され、アドレス信号線Ａ６はデコーダ１００－７と１００－８に共通に接続される。
図５に、図４の８個のデコーダのアドレスマップを示す。デコーダ出力のＤＥＣ１／ＳＥＬ１～ＤＥＣ８／ＳＥＬ８に接続されるアドレス信号が丸印で示してある。後述の通り、コンタクトを設けて接続する。
（実施例２）
図６ａ、図６ｂ、図ｃ、図７ａ～図７ｒに、実施例２を示す。本実施例は、図４の等価回路を実現したものであり、図２におけるデコーダを８個、最小ピッチＬｙにて図の上下（第２の方向）に隣接して配置したものである。図６ａ、図６ｂは、本発明の２入力ＮＡＮＤ型デコーダとインバータのレイアウト（配置）の平面図、図６ｃは図６ａにおいて、トランジスタおよびゲート配線のみを示した図である。図７ａは図６ａにおけるカットラインＡ－Ａ’に沿った断面図、図７ｂは図６ａにおけるカットラインＢ－Ｂ’に沿った断面図、図７ｃは図６ａにおけるカットラインＣ－Ｃ’に沿った断面図、図７ｄは図６ａにおけるカットラインＤ－Ｄ’に沿った断面図、図７ｅは図６ｂにおけるカットラインＥ－Ｅ’に沿った断面図、図７ｆは図６ｂにおけるカットラインＦ－Ｆ’に沿った断面図、図７ｇは図６ａにおけるカットラインＧ－Ｇ’に沿った断面図、図７ｈは図６ａにおけるカットラインＨ－Ｈ’に沿った断面図、図７ｉは図６ａにおけるカットラインＩ－Ｉ’に沿った断面図、図７ｊは図６ａにおけるカットラインＪ－Ｊ’に沿った断面図、図７ｋは図６ａにおけるカットラインＫ－Ｋ’に沿った断面図、図７ｌは図６ａにおけるカットラインＬ－Ｌ’に沿った断面図、図７ｍは図６ａにおけるカットラインＭ－Ｍ’に沿った断面図、図７ｎは図６ａにおけるカットラインＮ－Ｎ’に沿った断面図、図７ｐは図６ａにおけるカットラインＰ－Ｐ’に沿った断面図、図７ｑは図６ｂにおけるカットラインＱ－Ｑ’に沿った断面図、図７ｒは図６ｂにおけるカットラインＲ－Ｒ’に沿った断面図を示す。
なお、図６ａは、図４におけるデコーダブロック１１０ａに対応し、図６ｂは、図４におけるデコーダブロック１１０ｂに対応する。図６ａと図６ｂは連続した図面であるが、図面を拡大表示するために、便宜上図６ａと図６ｂに分けて示す。
図６ａにおいて、図４のデコーダ１００－１を構成するＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２が、図の右より横方向（第１の方向）に１列に、図の最上位列に配置されている。
デコーダ１００－２を構成するＮＭＯＳトランジスタＴｎ２３、ＰＭＯＳトランジスタＴｐ２３、Ｔｐ２２、Ｔｐ２１、ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２が、図の右より横方向（第１の方向）に１列に、図の上から２列目に配置されている。同様にして、デコーダ１００－３、デコーダ１００－４が、順次図６ａの上から配置される。
ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２のゲート配線１０６ｃは共通に設けられ、デコーダ１００－１とデコーダ１００－２の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
同様に、図６ｂにおいて、デコーダ１００－５を構成するＮＭＯＳトランジスタＴｎ５３、ＰＭＯＳトランジスタＴｐ５３、Ｔｐ５２、Ｔｐ５１、ＮＭＯＳトランジスタＴｎ５１およびＴｎ５２が、図の右より横方向に１列に図の最上位列に配置されている。デコーダ１００－６を構成するＮＭＯＳトランジスタＴｎ６３、ＰＭＯＳトランジスタＴｐ６３、Ｔｐ６２、Ｔｐ６１、ＮＭＯＳトランジスタＴｎ６１およびＴｎ６２が、図の右より横方向に１列に図の上から２列目に配置されている。同様にして、デコーダ１００－７、デコーダ１００－８が、順次図６ｂの上から配置される。図面では便宜上、図６ａと図６ｂに分けて表示してあるが、実際のレイアウトでは、図６ａのデコーダ１００－４の直下に隣接して図６ｂのデコーダ１００－５が配置される。
図６ａおよび図６ｂにおいて、第２メタル配線層の配線１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊおよび１１５ｋが、縦方向（第２の方向）に延在配置され、それぞれ基準電源Ｖｓｓ、電源Ｖｃｃ、アドレス信号線Ａ３、Ａ４、電源Ｖｃｃ、アドレス信号線Ａ１、電源Ｖｃｃ、アドレス信号線Ａ２、Ａ５、Ａ６、基準電源Ｖｓｓを構成する。上記第２メタル配線層の配線１１５ａ～１１５ｋは、第２メタル配線層の最小ピッチ（最小配線幅および最小配線間隔）にて配置されるので、横方向の寸法は最小にて配置できる。
なお、図６ａ、図６ｂ、図７ａ～図７ｒにおいて、図２、図３ａ～図３ｈと同じ構造の箇所については、１００番台の同等の記号で示してある。
デコーダ１１０－１を構成するＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２およびデコーダ１１０－８を構成するＮＭＯＳトランジスタＴｎ８３、ＰＭＯＳトランジスタＴｐ８３、Ｔｐ８２、Ｔｐ８１、ＮＭＯＳトランジスタＴｎ８１およびＴｎ８２までの各トランジスタの配置は、図２におけるＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２の配置と同じである。図６ａ、図６ｂと図２と異なるところは、電源Ｖｃｃを供給する第２メタル配線層の配線、アドレス信号を供給する第２メタル配線層の配線の配置位置と接続箇所である。
図６ａおよび図６ｂにおいて、
基準電源Ｖｓｓを供給する第２メタル配線層の配線１１５ａは第２の方向に延在配置され、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３～Ｔｎ８３のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｂは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３～Ｔｐ８３のソースに接続される。
アドレス信号Ａ３を供給する第２メタル配線層の配線１１５ｃは第２の方向に延在配置され、コンタクト１１４ｓ、第１メタル配線層の配線１１３ｓ、コンタクト１１１ｓを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２のゲート電極に接続される。
アドレス信号Ａ４を供給する第２メタル配線層の配線１１５ｄは第２の方向に延在配置され、コンタクト１１４ｔ、第１メタル配線層の配線１１３ｔ、コンタクト１１１ｔを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２、Ｔｎ４２のゲート電極に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｅは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２～Ｔｐ８２のソースに接続される。
アドレス信号Ａ１を供給する第２メタル配線層の配線１１５ｆは第２の方向に延在配置され、コンタクト１１４ｊ、第１メタル配線層の配線１１３ｊ、コンタクト１１１ｊを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ１１のゲート電極に接続されるとともに、ゲート配線１０６ｂを介してＮＭＯＳトランジスタＴｎ１１のゲート電極に接続される。同様に、第２メタル配線層の配線１１５ｆは、コンタクト１１４ｌ、第１メタル配線層の配線１１３ｌ、コンタクト１１１ｌを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ３１のゲート電極に接続されるとともに、ゲート配線１０６ｂを介してＮＭＯＳトランジスタＴｎ３１のゲート電極に接続され、また、コンタクト１１４ｎ、第１メタル配線層の配線１１３ｎ、コンタクト１１１ｎを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ５１のゲート電極に接続されるとともに、ゲート配線１０６ｂを介してＮＭＯＳトランジスタＴｎ５１のゲート電極に接続され、また、コンタクト１１４ｑ、第１メタル配線層の配線１１３ｑ、コンタクト１１１ｑを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ７１のゲート電極に接続されるとともに、ゲート配線１０６ｂを介してＮＭＯＳトランジスタＴｎ７１のゲート電極に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｇは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ２１～Ｔｐ８１のソースに接続される。
アドレス信号Ａ２を供給する第２メタル配線層の配線１１５ｈは第２の方向に延在配置され、コンタクト１１４ｋ、第１メタル配線層の配線１１３ｋ、コンタクト１１１ｋを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２１のゲート電極に接続される。同様に、第２メタル配線層の配線１１５ｈは、コンタクト１１４ｍ、第１メタル配線層の配線１１３ｍ、コンタクト１１１ｍを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ４１のゲート電極およびＮＭＯＳトランジスタＴｎ４１のゲート電極に接続され、また、コンタクト１１４ｐ、第１メタル配線層の配線１１３ｐ、コンタクト１１１ｐを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ６１のゲート電極およびＮＭＯＳトランジスタＴｎ６１のゲート電極に接続され、また、コンタクト１１４ｒ、第１メタル配線層の配線１１３ｒ、コンタクト１１１ｒを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ８１のゲート電極およびＮＭＯＳトランジスタＴｎ８１のゲート電極に接続される。
アドレス信号Ａ５を供給する第２メタル配線層の配線１１５ｉは第２の方向に延在配置され、コンタクト１１４ｕ、第１メタル配線層の配線１１３ｕ、コンタクト１１１ｕを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２、Ｔｎ６２のゲート電極に接続される。
アドレス信号Ａ６を供給する第２メタル配線層の配線１１５ｊは第２の方向に延在配置され、コンタクト１１４ｖ、第１メタル配線層の配線１１３ｖ、コンタクト１１１ｖを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２、Ｔｎ８２のゲート電極に接続される。
基準電源Ｖｓｓを供給する第２メタル配線層の配線１１５ｋは第２の方向に延在配置され、コンタクト１１４ｃ、第１メタル配線層の配線１１３ｉ、コンタクト１１２ｂを介して拡散層１０２ｎｃを覆うシリサイド層１０３に接続され、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２～Ｔｎ８２のソースに接続される。なお、コンタクト１１４ｃ、第１メタル配線層の配線１１３ｉ、コンタクト１１２ｂは、複数個所に配置されて、基準電源Ｖｓｓを供給する。
このような配置と接続により、８個のデコーダが横方向、縦方向ともに最小ピッチ、最小面積で実現できる。
なお、本実施例では、アドレス信号をＡ１～Ａ６に設定して、８個のデコーダを設けたが、アドレス信号を増やして、デコーダの数を増加させることは容易である。
本実施例によれば、２入力ＮＡＮＤ型デコーダとインバータを構成する６個のＳＧＴを第１の方向に１列に配置したデコーダを、第１の方向と垂直の第２の方向に複数個隣接して配置し、電源Ｖｃｃ、基準電源Ｖｓｓ、アドレス信号線（Ａ１～Ａ６）を、第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、第１の方向、第２の方向ともに最小ピッチで配置ができ、最小面積にて２入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
（本発明の実施例に適用する等価回路）
図８に本発明に適用する２入力ＮＡＮＤ型デコーダおよびインバータの別な等価回路図を示す。本実施例において、上述した実施例１、実施例２と異なるところは、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３のソースとドレインの向きを上下逆に配置したことである。そのことにより、各トランジスタのドレイン、ソースおよびゲートを接続する配線が異なる。配線手段を明確にするために、図８に配線の種類を記載する。
図８において、Ｔｐ１１、Ｔｐ１２およびＴｐ１３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１１、Ｔｎ１２およびＴｎ１３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１１およびＴｐ１２のソースは下部拡散層となり、シリサイド層の配線を介して第１メタル配線層の配線に接続され、さらに、第２メタル配線層の配線に接続され、電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＮＭＯＳトランジスタＴｎ１１のドレインは共通に第１メタル配線層の配線による出力線ＤＥＣ１に接続される。ＮＭＯＳトランジスタＴｎ１１のソースは下部拡散層およびシリサイド層を介してＮＭＯＳトランジスタＴｎ１２のドレインに接続され、ＮＭＯＳトランジスタＴｎ１２のソースは第２メタル配線層の配線に接続されて基準電源Ｖｓｓが供給される。また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１のゲートには第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ１が接続され、ＰＭＯＳトランジスタＴｐ１２、ＮＭＯＳトランジスタＴｎ１２のゲートには、第２メタル配線層の配線を介してアドレス信号線Ａ２が接続される。
また、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のドレインは共通に接続されて第１メタル配線層の配線に接続されて出力ＳＥＬ１となり、ＰＭＯＳトランジスタＴｐ１３のソースである下部拡散層にはシリサイド層を介して電源Ｖｃｃが供給され、ＮＭＯＳトランジスタＴｎ１３の下部拡散層であるソースにはシリサイド層を介して基準電源Ｖｓｓが供給される。
（実施例３）
図８の等価回路を本発明に適用した実施例として、図９、図１０ａ～図１０ｊに、実施例３を示す。図９は、本発明の２入力ＮＡＮＤ型デコーダおよびインバータのレイアウト（配置）の平面図である。また図１０ａは、図９におけるカットラインＡ－Ａ’に沿った断面図、図１０ｂは、図９におけるカットラインＢ－Ｂ’に沿った断面図、図１０ｃは、図９におけるカットラインＣ－Ｃ’に沿った断面図、図１０ｄは、図９におけるカットラインＤ－Ｄ’に沿った断面図、図１０ｅは、図９におけるカットラインＥ－Ｅ’に沿った断面図、図１０ｆは、図９におけるカットラインＦ－Ｆ’に沿った断面図、図１０ｇは、図９におけるカットラインＧ－Ｇ’に沿った断面図、図１０ｈは、図９におけるカットラインＨ－Ｈ’に沿った断面図、図１０ｉは、図９におけるカットラインＩ－Ｉ’に沿った断面図、図１０ｊは、図９におけるカットラインＪ－Ｊ’に沿った断面図を示す。
なお、図９、図１０ａ～図１０ｊにおいて、図２、図３ａ～図３ｈ同じ構造の箇所については、２００番台の同等の記号で示してある。
図９において、図８のＮＡＮＤ型デコーダ２０１およびインバータ２０２を構成するＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２が、図の右より横方向に１列に配置されている。（これを第１の方向と定義する。）
また、図の縦方向（これを第１の方向と垂直の第２の方向と定義する）に、後述する第２メタル配線層の配線２１５ａ、２１５ｄ、２１５ｈ、２１５ｊおよび２１５ｋが、延在配置され、それぞれ基準電源Ｖｓｓ、電源Ｖｃｃ、アドレス信号線Ａ２、アドレス信号線Ａ１、基準電源Ｖｓｓを構成する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｐａ、１０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｐａおよび２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｐａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄおよび２０６ｅはゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａ、２０６ｂ、２０６ｃ、２０６ｄおよび２０６ｅの下にも形成される。
シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２および２０７ｐ１３が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２および２０７ｎ１３が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｎ１１、２０９ｎ１２および２０９ｎ１３はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２および２０７ｐ１３、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２および２０７ｎ１３に接続されるシリサイド層である。
２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｎ１１、２１０ｎ１２および２１０ｎ１３は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｎ１１、２０９ｎ１２および２０９ｎ１３と第１メタル配線層の配線２１３ｄ、２１３ｄ、２１３ｂ、２１３ｄ、２１３ｇおよび２１３ｂをそれぞれ接続するコンタクトである。２１１ａはゲート配線２０６ｂと第１メタル配線層の配線２１３ｄを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線層の配線２１３ｅを接続するコンタクト、２１１ｃはゲート配線２０６ｅと第１メタル配線層の配線２１３ｆを接続するコンタクトである。２１２ａはｎ＋拡散層２０２ｎａと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ａを接続するコンタクト、２１２ｂはｐ＋拡散層２０２ｐａと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｃを接続するコンタクトである。
２１４ａは第１メタル配線層の配線２１３ａと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１メタル配線層の配線２１３ｃと第２メタル配線層の配線２１５ｄを接続するコンタクト、２１４ｃは第１メタル配線層の配線２１３ｅと第２メタル配線層の配線２１５ｊを接続するコンタクト、２１４ｄは第１メタル配線層の配線２１３ｆと第２メタル配線層の配線２１５ｈを接続するコンタクト、２１４ｎ１２は第１メタル配線層の配線２１３ｇと第２メタル配線層の配線２１５ｋを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱２０４ｎ１３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱２０４ｐ１１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱２０４ｐ１２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱２０４ｐ１３、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｃが接続されるとともにＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｄが接続される。ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６にはゲート配線２０６ｅが接続され、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極２０６にはゲート配線２０６ａが共通接続されるとともにＰＭＯＳトランジスタＴｐ１３のゲート電極２０６にはゲート配線２０６ｂが接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインであるｐ+拡散層２０７ｐ１１、ＰＭＯＳトランジスタＴｐ１２のドレインであるｐ+拡散層２０７ｐ１２およびＮＭＯＳトランジスタＴｎ１１のドレインであるｎ+拡散層２０７ｎ１１は、第１メタル配線層の配線２１３ｄを介して共通接続され、出力線ＤＥＣ１となる。ＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２およびＰＭＯＳトランジスタＴｐ１３のソースである下部拡散層２０２ｐａはシリサイド層２０３により共通接続されて、このシリサイド層２０３はコンタクト２１２ｂ、第１メタル配線層の配線２１３ｃおよびコンタクト２１４ｂを介して第２メタル配線層の配線２１５ｄに接続され、第２メタル配線層の配線２１５ｄには電源Ｖｃｃが供給される。なお、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｃおよびコンタクト２１４ｂは、図では、上下の２箇所に配置される。
　ＮＭＯＳトランジスタＴｎ１１のソースである下部拡散層２０２ｎｂはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ１２のドレインと接続され、ＮＭＯＳトランジスタＴｎ１２のソースである上部拡散層２０７ｎ１２はシリサイド２０９ｎ１２、コンタクト１１０ｎ１２、第１メタル配線層の配線２１３ｇおよびコンタクト２１４ｎ１２を介して第２メタル配線層の配線２１５ｋに接続され、第２メタル配線層の配線２１５ｋには基準電源Ｖｓｓが供給される。
ＰＭＯＳトランジスタＴｐ１３のドレインである上部拡散層２０７ｐ１３とＮＭＯＳトランジスタＴｎ１３のドレインである上部拡散層２０７ｎ１３は、それぞれコンタクト２１０ｐ１３、２１０ｎ１３を介して第１メタル配線層の配線２１３ｂに共通に接続され、出力ＳＥＬ１となる。
　ＮＭＯＳトランジスタＴｎ１３のソースである下部拡散層２０２ｎａはシリサイド層２０３、コンタクト２１２ａ、第１メタル配線層の配線２１３ａ、コンタクト２１４ａを介して第２メタル配線層の配線２１５ａに接続され、第２メタル配線層の配線２１５ａには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ａ、第１メタル配線層の配線２１３ａ、コンタクト２１４ａは、図において、上下の２箇所に配置される。
第２メタル配線層の配線２１５ｊにはアドレス信号Ａ１が供給され、２１５ｊはコンタクト２１４ｃを介して延在配置された第１メタル配線層の配線２１３ｅに接続され、さらにコンタクト２１１ｂを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１１のゲート電極に供給される。
第２メタル配線層の配線２１５ｈにはアドレス信号Ａ２が供給され、コンタクト２１４ｄ、第１メタル配線層の配線２１３ｆおよびコンタクト２１１ｃを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
なお、図９において、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、デコーダ２００は、上下方向に、最小ピッチ（最小間隔）Ｌｙにて、反転配置され、複数個を隣接して配置できる。
本実施例によれば、２入力ＮＡＮＤ回路とインバータを構成する６個のＳＧＴを第１の方向に１列に配置し、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソース領域を下部拡散層（２０２ｐａ）およびシリサイド層２０３により共通接続し、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２のソース領域およびドレイン領域を下部拡散層（２０２ｎｂ）およびシリサイド層２０３により共通接続し、電源Ｖｃｃ、基準電源Ｖｓｓ、アドレス信号線Ａ１およびＡ２を、第１の方向と直角の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、最小の面積で２入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
（本発明の実施例に適用する等価回路）
図１１ａおよび図１１ｂに、本発明に適用する２入力ＮＡＮＤ型デコーダおよびインバータを複数個配置して、デコーダを構成する等価回路図を示す。
アドレス信号は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７およびＡ８の８本が設けられ、Ａ１～Ａ４は、ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲートに選択的に接続され、Ａ５～Ａ８は、ＰＭＯＳトランジスタＴｐ１２とＮＭＯＳトランジスタＴｎ１２のゲートに選択的に接続される。アドレス信号Ａ１～Ａ８の８本によりデコーダ２００－１～２００－１６の１６個が構成される。
デコーダ２００－１には、アドレス信号線Ａ１およびＡ５が接続され、
デコーダ２００－２には、アドレス信号線Ａ２およびＡ５が接続され、
デコーダ２００－３には、アドレス信号線Ａ３およびＡ５が接続され、
デコーダ２００－４には、アドレス信号線Ａ４およびＡ５が接続され、
デコーダ２００－５には、アドレス信号線Ａ１およびＡ６が接続され、
デコーダ２００－６には、アドレス信号線Ａ２およびＡ６が接続され、
デコーダ２００－７には、アドレス信号線Ａ３およびＡ６が接続され、
デコーダ２００－８には、アドレス信号線Ａ４およびＡ６が接続され、
デコーダ２００－９には、アドレス信号線Ａ１およびＡ７が接続され、
デコーダ２００－１０には、アドレス信号線Ａ２およびＡ７が接続され、
デコーダ２００－１１には、アドレス信号線Ａ３およびＡ７が接続され、
デコーダ２００－１２には、アドレス信号線Ａ４およびＡ７が接続され、
デコーダ２００－１３には、アドレス信号線Ａ１およびＡ８が接続され、
デコーダ２００－１４には、アドレス信号線Ａ２およびＡ８が接続され、
デコーダ２００－１５には、アドレス信号線Ａ３およびＡ８が接続され、
デコーダ２００－１６には、アドレス信号線Ａ４およびＡ８が接続される。
アドレス信号線が接続される箇所は、破線の丸印で示してある。
後述の実施例４にて示すとおり、図１１ａにおいて、アドレス信号Ａ５は、デコーダ２００－１と２００－２に共通に接続され、さらに、デコーダ２００－３と２００－４に共通に接続され、アドレス信号線Ａ６はデコーダ２００－５と２００－６に共通に接続され、さらに、デコーダ２００－７と２００－８に共通に接続される。また、図１１ｂにおいて、アドレス信号Ａ７は、デコーダ２００－９と２００－１０に共通に接続され、さらに、デコーダ２００－１１と２００－１２に共通に接続され、アドレス信号線Ａ８はデコーダ２００－１３と２００－１４に共通に接続され、さらに、デコーダ２００－１５と２００－１６に共通に接続される。
図１１ａおよび図１１ｂにおいて、詳細は後述するが、アドレス信号線Ａ１～Ａ４は縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦第１メタル配線層の配線に接続されて、ゲート配線に接続される。また、アドレス信号Ａ６、Ａ７、Ａ８も、同様に、縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦第１メタル配線層の配線に接続されて、ゲート配線に接続される。
図１２に、図１１ａおよび図１１ｂに示す１６個のデコーダのアドレスマップを示す。デコーダ出力のＤＥＣ１／ＳＥＬ１～ＤＥＣ１６／ＳＥＬ１６に接続されるアドレス信号が丸印で示してある。後述の通り、コンタクトを設けて接続する。
（実施例４）
図１３ａ～図１３ｆ、図１４ａ～図１４ｔに、実施例４を示す。本実施例は、図１１ａおよび図１１ｂの等価回路を実現したものであり、実施例３（図９）のデコーダをベースに、図１１ａおよび図１１ｂに従って、デコーダ１６個を最小ピッチＬｙにて隣接して配置したものである。図１３ａ～図１３ｄは、本発明の２入力ＮＡＮＤ型デコーダとインバータのレイアウト（配置）の平面図、図１３ｅおよび図１３ｆは、それぞれ図１３ａおよび図１３ｄのコンタクトおよび第１メタル配線層の配線のみを示した平面図、図１４ａは図１３ａにおけるカットラインＡ－Ａ’に沿った断面図、図１４ｂは図１３ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１４ｃは図１３ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１４ｄは図１３ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１４ｅは図１３ａにおけるカットラインＥ－Ｅ’に沿った断面図、図１４ｆは図１３ｂにおけるカットラインＦ－Ｆ’に沿った断面図、図１４ｇは図１３ｂにおけるカットラインＧ－Ｇ’に沿った断面図、図１４ｈは図１３ｃにおけるカットラインＨ－Ｈ’に沿った断面図、図１４ｉは図１３ｃにおけるカットラインＩ－Ｉ’に沿った断面図、図１４ｊは図１３ｄにおけるカットラインＪ－Ｊ’に沿った断面図、図１４ｋは図１３ｄにおけるカットラインＫ－Ｋ’に沿った断面図、図１４ｌは図１３ａにおけるカットラインＬ－Ｌ’に沿った断面図、図１４ｍは図１３ａにおけるカットラインＭ－Ｍ’に沿った断面図、図１４ｎは図１３ａにおけるカットラインＮ－Ｎ’に沿った断面図、図１４ｐは図１３ａにおけるカットラインＰ－Ｐ’に沿った断面図、図１４ｑは図１３ａにおけるカットラインＱ－Ｑ’に沿った断面図、図１４ｒは図１３ａにおけるカットラインＲ－Ｒ’に沿った断面図、図１４ｓは図１３ａにおけるカットラインＳ－Ｓ’に沿った断面図、図１４ｔは図１３ａにおけるカットラインＴ－Ｔ’に沿った断面図を示す。
なお、図１３ａは、図１１ａにおけるデコーダブロック２１０ａに対応し、図１３ｂは、図１１ａにおけるデコーダブロック２１０ｂに対応し、図１３ｃは、図１１ｂにおけるデコーダブロック２１０ｃに対応し、図１３ｄは、図１１ｂにおけるデコーダブロック２１０ｄに対応する。図１３ａ～図１３ｄは連続した図面であるが、図面を拡大表示するために、便宜上、図１３ａ～図１３ｄに分けて示す。
図１３ａにおいて、図１１ａのデコーダ２００－１を構成するＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２が、図の右より横方向に１列に図の最上位列に配置されている。
デコーダ２００－２を構成するＮＭＯＳトランジスタＴｎ２３、ＰＭＯＳトランジスタＴｐ２３、Ｔｐ２２、Ｔｐ２１、ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２が、図の右より横方向に１列に図の上から２列目に配置されている。同様にして、デコーダ２００－３、デコーダ２００－４が、順次図１３ａの上方から配置される。
デコーダ２００－２は、デコーダ２００－１を上下反転させて配置しており、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２のゲート配線２０６ｅは共通に設けられ、デコーダ２００－１とデコーダ２００－２の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。同様に、デコーダ２００－４も、デコーダ２００－３を反転配置させており、ゲート配線２０６ｅが共通に設けられる。
図１３ｂには、デコーダ２００－５～２００－８が示されており、デコーダ２００－６はデコーダ２００－５が反転配置され、デコーダ２００－８はデコーダ２００－７が反転配置される。図１３ｃおよび図１３ｄにおいても同様に、デコーダ２００－９～２００－１２およびデコーダ２００－１３～２００－１６が配置される。
図１３ａ～図１３ｄにおいて、第２メタル配線層の配線２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊおよび２１５ｋが、縦方向（第２の方向）に延在配置され、それぞれ基準電源Ｖｓｓ、アドレス信号Ａ８、Ａ７、Ａ６、Ａ５、電源Ｖｃｃ、アドレス信号線Ａ４、Ａ３、Ａ２、Ａ１、基準電源Ｖｓｓを供給する。上記第２メタル配線層の配線２１５ａ～２１５ｋは、第２メタル配線層の最小ピッチ（最小配線幅および最小配線間隔）にて配置されるので、横方向の寸法は最小にて配置できる。
なお、図１３ａ～図１３ｆ、図１４ａ～図１４ｔにおいて、図９、図１０ａ～図１０ｉと同じ構造の箇所については、２００番台の同等の記号で示してある。
デコーダ２００－１を構成するＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２およびデコーダ２００－１６を構成するＮＭＯＳトランジスタＴｎ１６３、ＰＭＯＳトランジスタＴｐ１６３、Ｔｐ１６２、Ｔｐ１６１、ＮＭＯＳトランジスタＴｎ１６１およびＴｎ１６２までの各トランジスタの配置は、図９におけるＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２の配置と同じである。図１３ａ～図１３ｆと図９が異なるところは、図１３ａ～図１３ｆにおいて、アドレス信号Ａ１～Ａ８を、第２メタル配線層の配線の最小ピッチで延在配置し、アドレス信号Ａ１～Ａ４を選択的にゲート配線２０６ｄに接続し、且つ、アドレス信号Ａ５～Ａ８を選択的にゲート配線２０６ｅに接続するために、各アドレス信号が供給される縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦、横方向（第１の方向）に延在配置された第１メタル配線層を介して、ゲート配線２０６ｄあるいは２０６ｅに接続されることである。
図１３ａ～図１３ｆ、図１４ａ～図１４ｔにおいて、
基準電源Ｖｓｓを供給する第２メタル配線層の配線２１５ａは第２の方向に延在配置され、コンタクト２１４ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１２ａを介してＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３～Ｔｎ１６３のソース領域である下部拡散層２０２ｎａを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ａ、２１３ａ、２１２ａ）は、複数個所設けられる。また、下部拡散層２０２ｎａおよび２０２ｎａを覆うシリサイド層２０３は、上下に隣接するデコーダで共有して接続される。
アドレス信号Ａ８を供給する第２メタル配線層の配線２１５ｂは縦方向（第２の方向）に延在配置され、図１３ｄ、図１４ｊおよび図１４ｋに示すように、コンタクト２１４ｅｅ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｅｅ、コンタクト２１１ｅｅを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１３２、Ｔｐ１４２、ＮＭＯＳトランジスタＴｎ１３２、Ｔｎ１４２のゲート電極に接続される。同様に、コンタクト２１４ｆｆ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｆｆ、コンタクト２１１ｆｆを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１５２、Ｔｐ１６２、ＮＭＯＳトランジスタＴｎ１５２、Ｔｎ１６２のゲート電極に接続される。
アドレス信号Ａ７を供給する第２メタル配線層の配線２１５ｃは縦方向（第２の方向）に延在配置され、図１３ｃ、図１４ｈおよび図１４ｉに示すように、コンタクト２１４ｙ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｙ、コンタクト２１１ｙを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ９２、Ｔｐ１０２、ＮＭＯＳトランジスタＴｎ９２、Ｔｎ１０２のゲート電極に接続される。同様に、コンタクト２１４ｚ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｚ、コンタクト２１１ｚを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１１２、Ｔｐ１２２、ＮＭＯＳトランジスタＴｎ１１２、Ｔｎ１２２のゲート電極に接続される。
アドレス信号Ａ６を供給する第２メタル配線層の配線２１５ｄは縦方向（第２の方向）に延在配置され、図１３ｂ、図１４ｆおよび図１４ｇに示すように、コンタクト２１４ｓ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｓ、コンタクト２１１ｓを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２、Ｔｎ６２のゲート電極に接続される。同様に、コンタクト２１４ｔ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｔ、コンタクト２１１ｔを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２、Ｔｎ８２のゲート電極に接続される。
アドレス信号Ａ５を供給する第２メタル配線層の配線２１５ｅは縦方向（第２の方向）に延在配置され、図１３ａ、図１４ｃおよび図１４ｅに示すように、コンタクト２１４ｌ、第１メタル配線層の配線２１３ｌ、コンタクト２１１ｌを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２のゲート電極に接続される。同様に、コンタクト２１４ｍ、第１メタル配線層の配線２１３ｍ、コンタクト２１１ｍを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２、Ｔｎ４２のゲート電極に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線２１５ｆは第２の方向に延在配置され、コンタクト２１４ｂ、第１メタル配線層の配線２１３ｃおよびコンタクト２１２ｂを介してＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１～Ｔｐ１６３、Ｔｐ１６２、Ｔｐ１６１のソース領域である下部拡散層２０２ｐａを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ｂ、２１３ｃ、２１２ｂ）は、複数個所設けられる。また、下部拡散層２０２ｐａおよび２０２ｐａを覆うシリサイド層２０３は、上下に隣接するデコーダで共有して接続される。
アドレス信号Ａ４を供給する第２メタル配線層の配線２１５ｇは縦方向（第２の方向）に延在配置され、図１３ａ、図１４ｅ、図１４ｑに示すように、コンタクト２１４ｋ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ、コンタクト２１１ｋを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ４１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ４１のゲート電極に接続される。同様にして、第２メタル配線層の配線２１５ｇは、図１３ｂ、図１４ｇに示すように、コンタクト２１４ｒ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｒ、コンタクト２１１ｒを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ８１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ８１のゲート電極に接続される。さらに、第２メタル配線層の配線２１５ｇは、図１３ｃ、図１４ｌに示すように、コンタクト２１４ｘ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｘ、コンタクト２１１ｘを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１２１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１２１のゲート電極に接続される。さらに、第２メタル配線層の配線２１５ｇは、図１３ｄ、図１４ｋに示すように、コンタクト２１４ｄｄ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｄｄ、コンタクト２１１ｄｄを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１６１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１６１のゲート電極に接続される。
アドレス信号Ａ３を供給する第２メタル配線層の配線２１５ｈは縦方向（第２の方向）に延在配置され、図１３ａ、図１４ｄ、図１４ｐに示すように、コンタクト２１４ｊ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＴｐ３１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ３１のゲート電極に接続される。同様にして、第２メタル配線層の配線２１５ｈは、図１３ｂに示すように、コンタクト２１４ｑ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｑ、コンタクト２１１ｑを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ２１のゲート電極に接続される。さらに、第２メタル配線層の配線２１５ｈは、図１３ｃに示すように、コンタクト２１４ｗ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｗ、コンタクト２１１ｗを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１１１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１１１のゲート電極に接続される。さらに、第２メタル配線層の配線２１５ｈは、図１３ｄに示すように、コンタクト２１４ｃｃ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｃｃ、コンタクト２１１ｃｃを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１５１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１５１のゲート電極に接続される。
アドレス信号Ａ２を供給する第２メタル配線層の配線２１５ｉは縦方向（第２の方向）に延在配置され、図１３ａ、図１４ｃ、図１４ｎに示すように、コンタクト２１４ｉ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ３１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ３１のゲート電極に接続される。同様にして、第２メタル配線層の配線２１５ｉは、図１３ｂおよび図１４ｆに示すように、コンタクト２１４ｐ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｐ、コンタクト２１１ｐを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ６１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ６１のゲート電極に接続される。さらに、第２メタル配線層の配線２１５ｉは、図１３ｃおよび図１４ｈに示すように、コンタクト２１４ｖ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｖ、コンタクト２１１ｖを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１０１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１０１のゲート電極に接続される。さらに、第２メタル配線層の配線２１５ｉは、図１３ｄに示すように、コンタクト２１４ｂｂ、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｂｂ、コンタクト２１１ｂｂを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１４１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１４１のゲート電極に接続される。
アドレス信号Ａ１を供給する第２メタル配線層の配線２１５ｊは縦方向（第２の方向）に延在配置され、図１３ａおよび図１４ａに示すように、コンタクト２１４ｈ、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極に接続されるとともに、ゲート配線２０６ｃを介してＰＭＯＳトランジスタＴｐ１１のゲート電極に接続される。
基準電源Ｖｓｓを供給する第２メタル配線層の配線２１５ｋは第２の方向に延在配置され、それぞれコンタクト２１０ｎ１２～２１０ｎ１６２、第１メタル配線層の配線２１３ｇ、コンタクト２１０ｎ１２～２１０ｎ１６２を介してＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２～Ｔｎ１６２のソースに接続される。
このような配置と接続により、１６個のデコーダが横方向、縦方向ともに最小ピッチ、最小面積で実現できる。
なお、本実施例では、アドレス信号をＡ１～Ａ８に設定して、１６個のデコーダを設けたが、アドレス信号を増やして、デコーダの数を増加させることは容易である。増加させるアドレス信号は、アドレス信号Ａ１～Ａ８と同様に、第２メタル配線層の配線を縦方向（第２の方向）に延在配置させ、横方向（第１の方向）に延在配置された第１メタル配線層の配線によりゲート配線２０６ｄあるいは２０６ｅと接続させるようにすれば、追加した第２メタル配線層の配線も、加工によって決まる最小ピッチにより配置できるので、最小面積にて、大規模のデコーダが提供できる。
本実施例によれば、２入力ＮＡＮＤ型デコーダとインバータを構成する６個のＳＧＴを第１の方向に１列に配置したデコーダを、第１の方向と垂直な第２の方向に、複数個隣接して配置し、電源Ｖｃｃ、基準電源Ｖｓｓ、アドレス信号線（Ａ１～Ａ８）を、第２の方向に延在配置し、且つ上記アドレス信号線（Ａ１～Ａ８）のいずれかにおいて、第１の方向に延在配置された第１メタル配線層の配線を介して２入力ＮＡＮＤ型デコーダのゲート配線に接続することにより、入力アドレス信号の本数に制限されずに、無駄な配線やコンタクト領域を設けずに、第１の方向、第２の方向ともに最小ピッチで配置ができ、最小面積にて２入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
本実施例では、ＳＧＴ６個の配置を、右側から、ＮＭＯＳトランジスタＴｎ１３、ＰＭＯＳトランジスタＴｐ１３、ＰＭＯＳトランジスタＴｐ１２、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＮＭＯＳトランジスタＴｎ１２としたが、本発明の本質は、２入力ＮＡＮＤ型デコーダとインバータを構成する６個のＳＧＴを１列に配置して、下部拡散層の配線（シリサイド層）、上部メタル層の配線、ゲート配線への接続を、第２メタル配線および第１メタル配線を有効に用いて、面積が最小になるデコーダを提供することであり、この発明の配置方法に従った場合において、ＳＧＴの配置、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
本実施例では、ＳＧＴ４個で構成するＮＡＮＤ型デコーダとバッファを兼ねるＳＧＴ２個で構成されるインバータを組み合わせてＳＧＴ６個構成による正論理のデコーダを提供したが、本発明の本質は、ＳＧＴ４個で構成される２入力のＮＡＮＤデコーダを、配線の面積を最小にして効率よく配置することであり、ＳＧＴ４個で構成されるＮＡＮＤ型デコーダのレイアウト配置を含む。この場合は負論理出力（選択されたデコーダの出力が論理“０”となる）のデコーダとなる。
なお、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はＮ型シリコン、ＮＭＯＳシリコン柱はＰ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
Ｔｐ１１、Ｔｐ１２，Ｔｐ１３、～Ｔｐ１６１、Ｔｐ１６２，Ｔｐ１６３：ＰＭＯＳトランジスタ
Ｔｎ１１、Ｔｎ１２，Ｔｎ１３、～Ｔｎ１６１、Ｔｎ１６２，Ｔｎ１６３：ＮＭＯＳトランジスタ
１０１、２０１：埋め込み酸化膜層
１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、２０２ｐａ、２０２ｎａ、２０２ｎｂ：平面状シリコン層
１０３、２０３：シリサイド層
１０４ｐ、２０４ｐ：ｐ型シリコン柱
１０４ｎ、２０４ｎ：ｎ型シリコン柱
１０５、２０５：ゲート絶縁膜
１０６、２０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ：ゲート配線
１０７ｐ、２０７ｐ：ｐ＋拡散層
１０７ｎ、２０７ｎ：ｎ＋拡散層
１０８、２０８：シリコン窒化膜
１０９ｐ、１０９ｎ、２０９ｐ、２０９ｎ：シリサイド層
１１０ｐ、１１０ｎ、２１０ｐ、２１０ｎ：コンタクト
１１１、２１１：コンタクト
１１２、２１２：コンタクト
１１３、２１３：第１メタル配線層の配線
１１４、２１４：コンタクト
１１５、２１５：第２メタル配線層の配線

Claims (28)

  1. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第３のＰチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第３のＰチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする半導体装置。
  2. 　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第３のＰチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第３のＰチャネルＭＯＳトランジスタのドレイン領域と前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第３のＰチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記半導体装置は、
    第１のｊ本のアドレス信号線と、
    第２のｋ本のアドレス信号線と、
    ｊ×ｋ個の前記ＮＡＮＤ型デコーダとインバータと、
    を有し、
    前記ｊ×ｋ個のＮＡＮＤ型デコーダとインバータの各々は、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  5. 　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項４あるいは請求項５に記載の半導体装置。
  7. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第３のＰチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第３のＰチャネルＭＯＳトランジスタのドレイン領域と前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第３のＰチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする半導体装置。
  8. 　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項７に記載の半導体装置。
  9. 　前記第３のＰチャネルＭＯＳトランジスタおよび第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
    　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項８に記載の半導体装置。
  10. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項７～請求項９のいずれか１項に記載の半導体装置。
  11. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第３のＰチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第３のＰチャネルＭＯＳトランジスタのドレイン領域と前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第３のＰチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記半導体装置は、
    第１のｊ本のアドレス信号線と、
    第２のｋ本のアドレス信号線と、
    ｊ×ｋ個の前記ＮＡＮＤ型デコーダとインバータと、
    を有し、
    前記ｊ×ｋ個のＮＡＮＤ型デコーダとインバータの各々は、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  12. 　前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記第３のＰチャネルＭＯＳトランジスタおよび第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
    前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１２に記載の半導体装置。
    　
  14. 　前記ｊ×ｋ個のＮＡＮＤデコーダおよびインバータを構成する第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続されることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項１１～請求項１４のいずれか１項に記載の半導体装置。
  16. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型のデコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
    前記デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    を有し、　　　　　
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする半導体装置。
  17. 　前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１６に記載の半導体装置。
  18. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項１６あるいは請求項１７に記載の半導体装置。
  19. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源線に接続されており、
    前記半導体装置は、
    第１のｊ本のアドレス信号線と、
    第２のｋ本のアドレス信号線と、
    ｊ×ｋ個の前記ＮＡＮＤ型デコーダと、
    を有し、
    前記ｊ×ｋ個のＮＡＮＤ型デコーダの各々は、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  20. 　前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１９に記載の半導体装置。
  21. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項１９あるいは請求項２０に記載の半導体装置。
  22. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線および前記第２のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置するように構成可能であることを特徴とする半導体装置。
  23. 　前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項２２に記載の半導体装置。
  24. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項２２あるいは請求項２３のいずれか１項に記載の半導体装置。
  25. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ＮＡＮＤ型デコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続され、
    前記半導体装置は、
    第１のｊ本のアドレス信号線と、
    第２のｋ本のアドレス信号線と、
    ｊ×ｋ個の前記ＮＡＮＤ型デコーダと、
    を有し、
    前記ｊ×ｋ個のＮＡＮＤ型デコーダの各々は、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のｊ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｋ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のｊ本のアドレス信号線および前記第２のｋ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  26. 　前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２５に記載の半導体装置。
  27. 前記ｊ×ｋ個のＮＡＮＤ型デコーダを構成する前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続されることを特徴とする請求項２５あるいは２６に記載の半導体装置。
  28. 　前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１のアドレス信号線に接続され、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第１の方向に延在配置された第１メタル配線層の配線により接続されるとともに第２の方向に延在配置された第２メタル配線層の配線により構成された前記第２のアドレス信号線に接続されることを特徴とする請求項２５～請求項２７のいずれか１項に記載の半導体装置。
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