WO2015071966A1 - 半導体装置 - Google Patents

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WO2015071966A1
WO2015071966A1 PCT/JP2013/080599 JP2013080599W WO2015071966A1 WO 2015071966 A1 WO2015071966 A1 WO 2015071966A1 JP 2013080599 W JP2013080599 W JP 2013080599W WO 2015071966 A1 WO2015071966 A1 WO 2015071966A1
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mos transistor
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transistors
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舛岡　富士雄
正通 浅野
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
正通 浅野
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Definitions

  • the present invention relates to a semiconductor device.
  • MPU Micro-processing Unit
  • CMOS planar type process CMOS planar type process
  • SGT Surrounding Gate Transistor
  • FIG. 18 is a circuit diagram of an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 19a shows a plan view of a layout in which the inverter of FIG. FIG. 19b shows a cross-sectional view along the cut line AA ′ in the plan view of FIG. 19a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and the planar silicon layers 2p and 2n are used for impurity implantation or the like.
  • a p + diffusion layer and an n + diffusion layer are formed.
  • 3 is a silicide layer formed on the surface of the planar silicon layer (2p, 2n), and connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p
  • 10p and 10n are silicide layers 9p and 9n and a metal 13a
  • Reference numerals 11b and 13b respectively denote contacts for connecting the gate wiring 6a and the metal wiring 13c.
  • the silicon pillar 4n, the lower diffusion layer 2p, the upper diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the gate electrode 6 constitutes an NMOS transistor Qn.
  • the upper diffusion layers 7p and 7n serve as sources, and the lower diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal 13a, a reference power supply Vss is supplied to the metal 13b, and an input signal IN is connected to the metal 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, and well isolation is not required unlike the planar transistor. Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • 20a, 20b, 20c, 20d and 20e show the layout (arrangement) of the memory array of the mask ROM cell proposed by the inventors using SGT.
  • 20a is a plan view
  • FIG. 20b is a cross-sectional view along the cut line AA ′ in FIG. 20a
  • FIG. 20c is a cross-sectional view along the cut line BB ′ in FIG. 20a
  • FIG. 20e shows a cross-sectional view along the cut line DD ′ in FIG. 20a.
  • memory cells M (0,0) to M (0, n) are arranged in the first row (upper row in the figure), and M (1,0) to M (1, n) are 2 Similarly, M (m, 0) to M (m, n) are arranged in the lowest row.
  • the feature of this embodiment is that a reduced area can be realized by arranging the transistors constituting the mask ROM cell in a matrix at a minimum pitch (interval).
  • a planar silicon layer 2Mn is formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on a substrate, and the planar silicon layer 2Mn Is composed of an n + diffusion layer by impurity implantation or the like.
  • 3M is a silicide layer formed on the surface of the planar silicon layer 2Mn.
  • 4Mp is a p-type silicon pillar, 5M is a gate insulating film surrounding the silicon pillar 4Mp, 6M is a gate electrode, 6-0, 6-1, 6-2,..., 6-m are gate wirings.
  • an n + diffusion layer 7M is formed by impurity implantation or the like.
  • 8M is a silicon nitride film for protecting the gate insulating film 5M
  • 9M is a silicide layer connected to the n + diffusion layer 7M
  • 10M is a contact for connecting the silicide layer 9M and the first metal wiring 13M.
  • 11a0 to 11am are contacts for connecting the gate wirings 6-0 to 6-m and the first metal wirings 13a0 to 13am, respectively.
  • the gate wiring 6-0 connects the gate electrodes 6M of the memory cells M (0,0) to M (0, n) arranged in the row direction.
  • the gate wiring 6-m connects the gate electrodes 6M of the memory cells M (m, 0) to M (m, n) arranged in the row direction.
  • 12a (9 arrangements in the figure) is a contact for connecting the silicide 3M covering the lower diffusion layer 2Mn and the first metal wiring 13b.
  • 12b (nine in the figure) is a contact connecting the silicide layer 3M covering the lower diffusion layer 2Mn and the first metal wiring 13c
  • 12c (six arrangement in the figure) is a silicide 3M covering the lower diffusion layer 2Mn.
  • a contact for connecting the first metal wiring 13d. 14a is a contact connecting the first metal wiring 13b and the second metal wiring 15a
  • 14b is a contact connecting the first metal wiring 13b and the second metal wiring 15b
  • 14c is a connection between the first metal wiring 13c and the second metal wiring 15a.
  • a contact 14d is a contact for connecting the first metal wiring 13c and the second metal wiring 15b.
  • Reference numeral 14e denotes a contact for connecting the first metal wiring 13d and the second metal wiring 15b.
  • Row selection signals WL0 to WLm are input to the first metal wirings 13a0 to 13am, respectively, and supply the row selection signals to the memory cells arranged in the row direction.
  • the reference power supply Vss is supplied to the second metal wiring 15a, and the lower diffusion layer 2Mn, that is, the memory cell, is connected to the contact 14a, the first metal 13b, the contact 12a, or the contact 14c, the first metal wiring 13c, and the contact 12b, respectively. Supplied to the source.
  • the reference power supply Vss is supplied to the second metal wiring 15b, and the lower diffusion layer 2Mn is connected via the contact 14b, the first metal 13b, the contact 12a, or the contact 14d, the first metal wiring 13c, and the contact 12b, respectively. That is, it is supplied to the source of the memory cell.
  • the second metal wiring 15b is connected to the lower diffusion layer 2Mn through the contact 14e, the first metal 13d, and the contact 12c.
  • First metal interconnections 13M of memory cells M (0,0) to M (m, 0) arranged in the column direction are connected to bits via contacts 14 (0,0) to M (m, 0), respectively.
  • the first metal wiring 13M of the memory cells M (0, n) to M (m, n) is connected to the second metal wiring 15M0 serving as the line BL0, and contacts 14 (0, n) to M ( m, n) and connected to the second metal wiring 15Mn serving as the bit line BLn.
  • memory cells M (1, 0),..., M (m, 0), M (0, 1), M (2, 1),. 1, 2), ..., M (m, 2), M (0, n), M (2, n), ... have contacts 14 (1, 0), ..., 14 ( m, 0), 14 (0, 1), 14 (2, 1), ..., 14 (1, 2), ..., 14 (m, 2), 14 (0, n), 14 ( 2, n),...
  • data “0” is programmed in these cells.
  • the feature of this mask ROM is that the reference power source Vss of the memory cell is supplied by the lower diffusion layer and no wiring area is required. As a result, all the memory cells can be arranged using the dimension which is the minimum processing interval, and a memory with a reduced area can be provided. As described above, in response to the memory cell being reduced using SGT, the decoder for selecting the memory cell also needs to be reduced.
  • the present invention uses a feature of SGT to arrange a memory decoder in a configuration of a main decoder and a local decoder, thereby enabling a compact arrangement corresponding to a miniaturized memory cell and a low-cost memory chip. It is an object to provide a semiconductor device that constitutes
  • FIGS. 21 and 22 show an example in which the SRAM cell is configured by SGT.
  • FIG. 21 is an equivalent circuit diagram of an SRAM cell.
  • Qp1 and Qp2 are P-channel MOS transistors (hereinafter referred to as PMOS transistors)
  • Qn1, Qn2, Qn3 and Qn4 are N-channel MOS transistors (hereinafter referred to as NMOS transistors)
  • BL Bit lines
  • BLB are inverted bit lines
  • WL is a word line (row line)
  • Vcc is a power source
  • Vss is a reference power source.
  • 22A, 22B, 22C, and 22D show the layout (arrangement) of the SRAM cell configured by using SGT. 22a is a plan view, FIG.
  • FIG. 22b is a cross-sectional view along the cut line AA ′ in FIG. 22a
  • FIG. 22c is a cross-sectional view along the cut line BB ′ in FIG. 22a
  • FIG. 22d is a cut line C in FIG. -C 'shows a cross-sectional view. Details are described in International Publication WO2009 / 096465 of Patent Document 4. 22a, the NMOS transistor Qn2, the PMOS transistor Qp2 and the NMOS transistor Qn4 of the SRAM cell of FIG. 21 are in the first row (upper row in the figure), and the NMOS transistor Qn3, the PMOS transistor Qp1 and the NMOS transistor Qn1 are in the second row (see FIG. Are arranged in order from the left side of the figure.
  • Planar silicon layers 2pa, 2pb, 2na, 2nb, 2nc, and 2nd are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and 2pa and 2pb are p + by impurity implantation or the like, respectively.
  • the diffusion layers, 2na, 2nb, 2nc, and 2nd are each composed of an n + diffusion layer.
  • 3 is a silicide layer formed on the surface of the planar silicon layer (2pa, 2pb, 2na, 2nb, 2nc, 2nd), which connects the planar silicon layers 2nc, 2pb, 2nd, and 2nb, 2pa, 2na is connected.
  • 4n1, 4n2 are n-type silicon pillars
  • 4p1, 4p2, 4p3, 4p4 are p-type silicon pillars
  • 5 is a gate insulating film surrounding the silicon pillars
  • 4n1, 4n2, 4p1, 4p2, 4p3, 4p4 6 is a gate electrode
  • 6a Reference numerals 6b, 6c, and 6d denote gate wirings.
  • P + diffusion layers 7p1, 7p2 are formed on the uppermost portions of the silicon pillars 4n1, 4n2, respectively by impurity implantation
  • n + diffusion layers 7n1, 7n2, 7n3 are formed on the uppermost portions of the silicon pillars 4p1, 4p2, 4p3, 4p4, respectively.
  • 7n4 are formed by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5
  • 9p1, 9p2, 9n1, 9n2, 9n3, and 9n4 are silicides connected to p + diffusion layers 7p1, 7p2, n + diffusion layers 7n1, 7n2, 7n3, and 7n4, respectively.
  • the layers 10p1, 10p2, 10n1, 10n2, 10n3, and 10n4 are contacts that connect the silicide layers 9p1, 9p2, 9n1, 9n2, 9n3, and 9n4 and the first metal wirings 13c, 13g, 13a, 13f, 13e, and 13h, respectively.
  • 11a is a contact connecting the gate wiring 6a and the first metal wiring 13b
  • 11b is a contact connecting the gate wiring 6b and the first metal wiring 13d
  • 11c is a contact connecting the gate wiring 6c and the first metal wiring 13i
  • 11d Is a gate connecting the gate wiring 6d and the first metal wiring 13j. It is tact.
  • 12a is a contact connecting the silicide 3 connecting the lower diffusion layers 2nb, 2pa and 2na and the first metal wiring 13d
  • 12b is a contact connecting the silicide 3 and the first metal wiring connecting the lower diffusion layers 2nd, 2pb and 2nc.
  • 13b is a contact for connecting 13b.
  • the silicon pillar 4n1, the lower diffusion layer 2pa, the upper diffusion layer 7p1, the gate insulating film 5, and the gate electrode 6 constitute the PMOS transistor Qp1, and the silicon pillar 4n2, the lower diffusion layer 2pb, the upper diffusion layer 7p2, the gate insulating film 5,
  • the gate electrode 6 constitutes the PMOS transistor Qp2, and the silicon pillar 4p1, the lower diffusion layer 2na, the upper diffusion layer 7n1, the gate insulating film 5, and the gate electrode 6 constitute the NMOS transistor Qn1, and the silicon pillar 4p2 and the lower diffusion layer 2nb, the upper diffusion layer 7n2, the gate insulating film 5 and the gate electrode 6 constitute an NMOS transistor Qn2, and the silicon pillar 4p3, the lower diffusion layer 2nc, the upper diffusion layer 7n3, the gate insulating film 5 and the gate electrode 6 form an NMOS transistor.
  • Qn3, silicon pillar 4p4, lower diffusion layer 2nd, Part diffusion layer 7N4, the gate insulating film 5, the gate electrode 6 constitute
  • the gate wiring 6a is connected to the gate electrode 6 of the PMOS transistor Qp1 and the NMOS transistor Qn1
  • the gate wiring 6b is connected to the gate electrode 6 of the PMOS transistor Qp2 and the gate electrode 6 of the NMOS transistor Qn2
  • the NMOS transistor Qnn3 A gate line 6c is connected to the gate electrode 6, and a gate line 6d is connected to the gate electrode 6 of the NMOS transistor Qn4.
  • the lower diffusion layers 2pa, 2na, and 2nb serve as a common drain of the PMOS transistors Qp1, Qn1, and Qn3 through the silicide 3, are connected to the first metal wiring 13d through the contact 12a, and are further connected to the gate electrode 6b through the contact 11b. Connected to. Similarly, the lower diffusion layers 2pb, 2nc, and 2nd become common drains of the PMOS transistors Qp2, Qn2, and Qn4 through the silicide 3, are connected to the first metal wiring 13b through the contact 12b, and are further connected through the contact 11a. Connected to the gate electrode 6a.
  • the upper diffusion layers 7p1 and 7p2 that are the sources of the PMOS transistors Qp1 and Qp2 are connected to the first metal wirings 13c and 13g, respectively, via the silicide layers 9p1 and 9p2 and the contacts 10p1 and 10p2, respectively. Further, the contacts 14p1 and 14p2
  • the second metal wiring 15a is connected to the second metal wiring 15a, and the power supply Vcc is supplied to the second metal wiring 15a.
  • Upper diffusion layers 7n1 and 7n2 which are sources of NMOS transistors Qn1 and Qn2 are connected to first metal wirings 13a and 13f via silicide layers 9n1 and 9n2 and contacts 10n1 and 10n2, respectively. Is supplied with a reference power supply Vss.
  • the upper diffusion layer 7n3 which is the source of the NMOS transistor Qn3 is connected to the first metal wiring 13e via the silicide layer 9n3 and the contact 10n3, and further connected to the second metal wiring 15b via the contact 14n3.
  • 15b is a bit line BL
  • the upper diffusion layer 7n4 which is the source of the NMOS transistor Qn4 is connected to the first metal wiring 13h via the silicide layer 9n4 and the contact 10n4, and further to the second metal via the contact 14n4.
  • the second metal wiring 15c is connected to the wiring 15c and becomes the inverted bit line BLB.
  • the gate electrodes 6 of the NMOS transistors Qn3 and Qn4 are connected to gate wirings 6c and 6d, respectively. As shown in FIG.
  • the gate wiring 6d is connected to the third metal wiring 17 via the contact 11d, the first metal wiring 13j, the contact 14b, the second metal wiring 15e, and the contact 16b.
  • the word line (row selection signal) WL is connected to the third metal wiring 17 through the contact 11c, the first metal wiring 13i, the contact 14a, the second metal wiring 15d, and the contact 16a.
  • the SRAM cell of FIG. 22 can be provided with PMOS transistors Qp1, Qp2 and NMOS transistors Qn1, Qn2, Qn3, Qn4 having a minimum dimension of 2 rows and 3 columns.
  • the block SRAM surrounded by the thin line frame is a unit cell unit, and the vertical dimension of the frame of the SRAM cell extending over two rows is Ly1.
  • the feature of this example is that an SRAM having six transistors can be realized in a reduced area of 2 rows and 3 columns.
  • the decoder for selecting this memory cell also needs to be reduced.
  • the present invention uses a feature of SGT to arrange a memory decoder in a configuration of a main decoder and a local decoder, so that it can be compactly arranged corresponding to a miniaturized memory cell and is a low-cost memory chip. It is an object to provide a semiconductor device that constitutes
  • a semiconductor device that constitutes a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit includes: A plurality of local decoders for receiving a first selection signal and a second selection signal and performing a selection operation; Each local decoder is at least A first N-channel MOS transistor, a first P-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • the source region of the first N-channel MOS transistor, the drain region of the first P-channel MOS transistor and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first N-channel MOS transistor
  • the source region of the MOS transistor, the drain region of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other via a silicide layer,
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are connected via a contact, and the first selection signal is supplied.
  • the second selection signal is supplied to the gate of the first N-channel MOS transistor, An inverted signal of the second selection signal is supplied to the gates of the first P-channel MOS transistor and the second N-channel transistor, A semiconductor device is provided in which a source region of the second N-channel MOS transistor is connected to a reference power supply.
  • the first N-channel MOS transistor, the first P-channel MOS transistor, and the second N-channel MOS transistor that constitute the local decoder are arranged in one row.
  • each of the first N-channel MOS transistor, the first P-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder is at each vertex of the triangle. Be placed.
  • the plurality of local decoders are arranged along a column direction, and supply a signal line for supplying the second selection signal and an inverted signal of the second selection signal.
  • the reference power supply line for supplying the signal line and the reference power supply extends along the column direction.
  • a semiconductor which constitutes a decoder circuit by arranging, on the substrate, a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate A device,
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit includes: A plurality of local decoders for receiving a first selection signal and a second selection signal and performing a selection operation; Each local decoder is at least A first N-channel MOS transistor, a first P-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • the drain region of the first N-channel MOS transistor, the source region of the first P-channel MOS transistor and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first N-channel MOS transistor
  • the source region of the MOS transistor, the drain region of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other through a contact
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are connected via a silicide layer, and the first selection signal is supplied.
  • the second selection signal is supplied to the gate of the first N-channel MOS transistor, An inverted signal of the second selection signal is supplied to the gates of the first P-channel MOS transistor and the second N-channel MOS transistor, The source region of the second N-channel MOS transistor is connected to a reference power source.
  • the first N-channel MOS transistor, the first P-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder are arranged in one row.
  • each of the first N-channel MOS transistor, the first P-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder is at each vertex of the triangle. Be placed.
  • the plurality of local decoders are arranged along a column direction, and supply a signal line for supplying the second selection signal and an inverted signal of the second selection signal.
  • the reference power supply line for supplying the signal line and the reference power supply extends along the column direction.
  • a semiconductor device that constitutes a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit receives a plurality of main decoders to which a plurality of address selection signals are input, a first selection signal that is an output of each main decoder, and a second selection signal, and a plurality of local decoders that perform a selection operation.
  • Each local decoder is at least A first N-channel MOS transistor, a first P-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • the source region of the first N-channel MOS transistor, the drain region of the first P-channel MOS transistor and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first N-channel MOS transistor
  • the source region of the MOS transistor, the drain region of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other via a silicide layer,
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are connected via a contact, and the first selection signal is supplied.
  • the second selection signal is supplied to the gate of the first N-channel MOS transistor, An inverted signal of the second selection signal is supplied to the gates of the first P-channel MOS transistor and the second N-channel transistor, A semiconductor device is provided in which a source region of the second N-channel MOS transistor is connected to a reference power supply.
  • each of the main decoders is at least a decoder unit comprising n P-channel MOS transistors and n N-channel MOS transistors; A first inverter that outputs the first selection signal of the main decoder with the output of the decoder unit as an input;
  • the drain regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via a silicide region;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of n sets of transistor pairs in which the gates are connected to each other are connected to address selection signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, a second address selection signal line for supplying the second selection signal, and an inverted signal line for supplying an inverted signal of the second selection signal are: Extend in the same direction.
  • each of the main decoders is at least a decoder unit comprising n P-channel MOS transistors and n N-channel MOS transistors; A first inverter that outputs the first selection signal of the main decoder with the output of the decoder unit as an input;
  • Source regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via contacts;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of the n transistor pairs in which the gates are connected to each other are connected to signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, a second address selection signal line for supplying the second selection signal, and an inverted signal line for supplying an inverted signal of the second selection signal are: Extend in
  • the plurality of main decoders and the plurality of local decoders are arranged in a column direction, and the power supply line, the reference power supply line, the address selection signal line, and the second selection signal line And the inverted signal line of the second selection signal is supplied by a second metal wiring extending in the column direction,
  • the gates of the n pairs of transistors are connected to the second metal wiring via a first metal wiring extending in the row direction.
  • a semiconductor device constituting a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit receives a plurality of main decoders to which a plurality of address selection signals are input, a first selection signal that is an output of each main decoder, and a second selection signal, and a plurality of local decoders that perform a selection operation.
  • Each local decoder is at least A first N-channel MOS transistor, a first P-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other.
  • the drain region of the first N-channel MOS transistor, the source region of the first P-channel MOS transistor and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first N-channel MOS transistor
  • the source region of the MOS transistor, the drain region of the first P-channel MOS transistor and the second N-channel MOS transistor are connected to each other through a contact
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are connected via a silicide layer, and the first selection signal is supplied.
  • the second selection signal is supplied to the gate of the first N-channel MOS transistor, An inverted signal of the second selection signal is supplied to the gates of the first P-channel MOS transistor and the second N-channel transistor, The source region of the second N-channel MOS transistor is connected to a reference power source.
  • each of the main decoders is at least a decoder unit comprising n P-channel MOS transistors and n N-channel MOS transistors; A first inverter that outputs the first selection signal of the main decoder with the output of the decoder unit as an input;
  • the drain regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via a silicide region;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of n sets of transistor pairs in which the gates are connected to each other are connected to address selection signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, a second address selection signal line for supplying the second selection signal, and an inverted signal line for supplying an inverted signal of the second selection signal are: Extend in the same direction.
  • each of the main decoders is at least a decoder unit comprising n P-channel MOS transistors and n N-channel MOS transistors; A first inverter that outputs the first selection signal of the main decoder with the output of the decoder unit as an input;
  • Source regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via contacts;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of the n transistor pairs in which the gates are connected to each other are connected to signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, the second selection signal line for supplying the second selection signal, and the inverted signal line for supplying an inverted signal of the second selection signal are the same. Extend in
  • the plurality of main decoders and the plurality of local decoders are arranged in a column direction, and the power supply line, the reference power supply line, the address selection signal line, and the second selection signal line And the inverted signal line of the second selection signal is supplied by a second metal wiring extending in the column direction,
  • the gates of the n pairs of transistors are connected to the second metal wiring via a first metal wiring extending in the row direction.
  • the semiconductor device further includes a plurality of memory cells arranged in a matrix.
  • the plurality of memory cells include A non-volatile semiconductor memory device that constitutes a memory array by arranging a plurality of transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, in a matrix form on the substrate,
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed under the silicon pillar; Comprising a drain region disposed on top of the silicon pillar;
  • Each transistor arranged in the matrix is The gates of the plurality of transistors arranged for each row in the row direction are commonly connected to a row selection line,
  • the drains of the plurality of transistors arranged in the column direction are commonly connected to the bit lines via the storage means,
  • the source regions of the plurality of transistors constituting the matrix are commonly connected to the source line via a si
  • the semiconductor device further includes a plurality of memory cells arranged in a matrix.
  • the plurality of memory cells include A semiconductor device that constitutes a static memory by arranging a plurality of transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, on the substrate, A plurality of static memory cells in which at least six MOS transistors are arranged in two rows and three columns on an insulating film formed on a substrate are arranged in a matrix,
  • the six MOS transistors constituting the static memory cell are: Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar; A bit line extending in the column direction, an inverted bit line, and a row selection line extending in the row direction;
  • FIG. 12 It is a block diagram which shows the structure of the row selection decoder of the 12th Example of this invention. It is a top view of the local decoder of 13th Example of this invention. It is sectional drawing of the local decoder of 13th Example of this invention. It is sectional drawing of the local decoder of 13th Example of this invention. It is sectional drawing of the local decoder of 13th Example of this invention. It is sectional drawing of the local decoder of 13th Example of this invention. It is an equivalent circuit diagram of an inverter. It is a top view of the inverter using SGT. It is sectional drawing of the inverter using SGT. It is a top view of mask ROM comprised by SGT. It is sectional drawing of the mask ROM comprised by SGT. It is sectional drawing of the mask ROM comprised by SGT.
  • FIG. 1 shows a semiconductor memory device including a decoder circuit for a memory applied to the present invention.
  • the memory cell As an example of the memory cell, the mask ROM cell described with reference to FIG. 20 which is a contact program method for programming data “1” and “0” with or without a contact between a transistor drain and a bit line is used. Adopted.
  • Reference numeral 100 denotes a memory array in which mask ROM cells of the above-mentioned one-transistor / cell system (the smallest cell in which one memory cell is constituted by one transistor) are arranged in a matrix. In FIG. 1, a memory array of 256 rows and 16 columns, that is, 4096 bits is formed.
  • Reference numeral 200 denotes a row selection decoder.
  • the row selection decoder 200 includes a main decoder including a NAND decoder 201 and an inverter 202, and local decoders 203-1 and 203-2.
  • the NAND decoder 201 receives address selection signals XA0 to 3, XB0 to 3, and XC0 to 7, which will be described later, and selects one of the NAND decoders 201 based on the input address selection signal.
  • the inverter 202 serves as a buffer for amplifying the output current of the NAND decoder.
  • the local decoders 203-1 and 203-2 use the output of the main decoder, which is the output of the inverter 202, as a first selection signal, and select a row selection signal WL0 using a selection signal F0 and its inverted signal F0B, which will be described later, as a second selection signal. Any one of ⁇ WL255 is output.
  • Reference numeral 300 denotes a first predecoder that receives an address signal and outputs address selection signals XA0 to 3, XB0 to 3, and XC0 to 7 for selecting a NAND decoder 201.
  • 300A which receives the address signals A1 to A2 and outputs the address selection signals XA0 to 3A
  • 300B which receives the address signals A3 to A4 and outputs the address selection signals XB0 to 3 and the address signals A5 to A7 which receive the address It is composed of 300C that outputs selection signals XC0 to XC7.
  • the main decoder (201 and 202) receives the address selection signals XA0, XB0, and XC0, selects DECOUT0, receives the address selection signals XA1, XB0, and XC0, selects DECOUT1, and similarly, In response to the selection signals XA3, XB3, and XC7, DECOUT127 is selected.
  • a second predecoder 350 receives the address signal A0 and outputs an address selection signal F0 for selecting the local decoder 203-1 or 203-2 and its inverted signal F0B.
  • Reference numeral 400 denotes a column selection gate
  • reference numeral 500 denotes a column selection decoder that selects the column selection gate 400.
  • the source of the column selection gate transistor CGn is connected to the bit line BLn of the mask ROM cell, and the drain is commonly connected to the data line DL.
  • Reference numeral 600 denotes a sense amplifier that receives and amplifies and outputs a minute read signal read from the memory cell via the bit line to the data line.
  • Reference numeral 700 receives a signal from the sense amplifier 600 and outputs the read signal DOUT output to the outside Is an output circuit.
  • FIG. 2 shows a row selection decoder 200 of the present invention. It consists of a main decoder MDEC composed of a NAND decoder 201 and an inverter 202, and a local decoder LDEC.
  • the PMOS transistor Tp1, Tp2, Tp3 made of SGT and the NMOS transistors Tn1, Tn2, Tn3 made of SGT constitute a NAND decoder 201, and the PMOS transistor Tp4 made of SGT and the NMOS transistor Tn4 make up an inverter 202.
  • the NAND decoder 201 and the inverter 202 constitute a main decoder MDEC.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3 are connected to the power supply Vcc, and the drains are commonly connected to the node N1.
  • the drain of the NMOS transistor Tn1 is connected to the node N1, the source is connected to the drain of the NMOS transistor Tn2 through the node N2, and the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the node N3.
  • the source of Tn3 is connected to the reference power supply Vss.
  • the drains of the PMOS transistor Tp4 and the NMOS transistor Tn4 are commonly connected to the node N4 and become the output DECOUTk.
  • the source of the PMOS transistor Tp4 is connected to the power supply Vcc, and the source of the NMOS transistor is connected to the reference power supply Vss.
  • the gates of the PMOS transistor Tp4 and the NMOS transistor Tn4 are commonly connected to the node N1 that is the output of the NAND decoder 201.
  • the PMOS transistor Tp11 and the NMOS transistors Tn11 and Tn12 constitute a local decoder 203-1, and the PMOS transistor Tp21 and the NMOS transistors Tn21 and Tn22 constitute a local decoder 203-2.
  • the source of the PMOS transistor Tp11 and the drain of the NMOS transistor Tn11 are connected in common to the node N4, that is, the output DECOUTk of the main decoder MDEC serving as the first selection signal.
  • the drain of the PMOS transistor Tp11, the source of the NMOS transistor Tn11, and the NMOS transistor Tn12 Are commonly connected to the node N5 and serve as a row selection signal WL (2k).
  • the reference power supply Vss is supplied to the source of the NMOS transistor Tn12.
  • the source of the PMOS transistor Tp21 and the drain of the NMOS transistor Tn21 constituting the local decoder 203-2 are connected to the node N4, the drain of the PMOS transistor Tp21, the source of the NMOS transistor Tn21 and the drain of the NMOS transistor Tn22 are connected to the node N6. They are connected in common and serve as a row selection signal WL (2k + 1).
  • the reference power supply Vss is supplied to the source of the NMOS transistor Tn22.
  • the transfer switch constituted by the NMOS transistor Tn11 and the PMOS transistor Tp11 or the NMOS transistor Tn21 and the PMOS transistor Tp21, current flows in both directions, so that the drain and the source may be reversed depending on the operating state.
  • a current is supplied from the output of the main decoder to the row selection line, and when the drain of the NMOS transistor is connected to the output terminal side of the main decoder and the source of the PMOS is connected.
  • the definition of reverse connection is also included in the present invention.
  • FIG. 3 shows a selection operation table of the row selection decoder 200.
  • the circled address selection signal is input to the main decoder MDEC and the local decoders 203-1, 203-2, one of the row selection signals WL, which is the output of the corresponding row selection decoder, is selected.
  • the address selection signals F0B, XA2, XB1, and XC0 are input, WL13 is selected. That is, the address selection signal for selecting the row selection decoder is supplied to the row selection decoder 200 as two address selection signals F0 and F0B, four XA, four XB, and eight XC. To do.
  • a decoder constituting the first predecoder 300 When the address signals A0 to A2 are allocated to 300A, the address signals A3 to A4 are allocated to 300B, and the address signals A5 to A7 are allocated to 300C, XA is 8, XB is 4, XC is 8, total 20
  • the address selection signal is required, and the address selection signal can be reduced by adopting the local decoder system.
  • FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g and 4h show a first embodiment.
  • FIG. 4a is a plan view of the layout (arrangement) of 203A-1-k and 203A-2-k in the local decoder LDEC of the present invention
  • FIG. 4b is a cross-sectional view along the cut line AA ′ in FIG. 4c is a cross-sectional view along the cut line BB ′ in FIG. 4a
  • FIG. 4d is a cross-sectional view along the cut line CC ′ in FIG. 4a
  • FIG. 4e is a cut line DD in FIG.
  • FIG. 4f is a cross-sectional view along the cut line EE ′ in FIG. 4a
  • FIG. 4g is a cross-sectional view along the cut line FF ′ in FIG. 4a
  • FIG. Sectional drawing along the cut line GG 'in 4a is shown.
  • the NMOS transistor Tn11, the PMOS transistor Tp11, and the NMOS transistor Tn12 of the local decoder 203-1 in FIG. 2 are arranged in order from the left side of the figure as 203A-1-k in the first row (upper row in the figure).
  • NMOS transistor Tn21, the PMOS transistor Tp21, and the NMOS transistor Tn22 of the local decoder 203-2 are arranged in order from the left side of the drawing as 203A-2-k in the second row (the lower row in the drawing). 4a, FIG. 4b, FIG. 4c, FIG. 4d, FIG. 4e, FIG. 4f, FIG. 4g, and FIG. 4h, portions having the same structure as those of FIG. .
  • Planar silicon layers 302pa, 302pb, 302na, 302nb, 302nc, and 302nd are formed on an insulating film such as a buried oxide film layer (BOX) 301 formed on the substrate.
  • the planar silicon layers 302pa and 302pb are implanted with impurities.
  • the planar silicon layers 302na, 302nb, 302nc, and 302nd are each composed of an n + diffusion layer by impurity implantation or the like.
  • 303 is a silicide layer formed on the surface of the planar silicon layer (302pa, 302pb, 302na, 302nb, 302nc, 302pb), and connects the planar silicon layers 302na, 302pa, and 302nb, and 302nc, 302pb, and 302nb 302nd is connected.
  • 304n11 and 304n21 are n-type silicon pillars
  • 304p11, 304p12, 304p21 and 304p22 are p-type silicon pillars
  • 305 is a gate insulating film surrounding the silicon pillars 304n11, 304n21, 304p11, 304p12, 304p21 and 304p22
  • 306 is a gate electrode
  • 306a, 306b, 306c, 306d, and 306e are gate wirings, respectively.
  • P + diffusion layers 307p11 and 307p21 are formed on the uppermost portions of the silicon pillars 304n11 and 304n21 by impurity implantation or the like, respectively, and n + diffusion layers 307n11, 307n12 and 307n21 are formed on the uppermost portions of the silicon pillars 304p11, 304p12, 304p21, and 304p22, respectively. , 307n22 are formed by impurity implantation or the like.
  • 308 is a silicon nitride film for protecting the gate insulating film 305, and 309p11, 309p21, 309n11, 309n12, 309n21, and 309n22 are connected to p + diffusion layers 307p11, 307p21, n + diffusion layers 307n11, 307n12, 307n21, and 307n22, respectively. It is a silicide layer.
  • 310p11, 310p21, 310n11, 310n12, 310n21, and 310n22 are contacts that connect the silicide layers 309p11, 309p21, 309n11, 309n12, 309n21, and 309n22 and the first metal wires 313a, 313a, 313a, 313d, 313a, and 313g, respectively.
  • 311b is a contact connecting the gate wiring 306b and the first metal wiring 313b
  • 311c is a contact connecting the gate wiring 106c and the first metal wiring 313f
  • 311d is This is a contact for connecting the gate wiring 306d and the first metal wiring 313c
  • 312a is a contact connecting the silicide layer 303 connecting the lower diffusion layers 302na, 302pa, and 302nb and the first metal wiring 313e
  • 312b is a contact connecting the silicide layer 303 connecting the lower diffusion layers 302nc, 302pb, and 302nd and the first metal. This is a contact for connecting the wiring 313h.
  • 314a is a contact connecting the first metal wiring 313c and the second metal wiring 315a
  • 314b is a contact connecting the first metal wiring 313b and the second metal wiring 315b.
  • the silicon pillar 304n11, the lower diffusion layer 302pa, the upper diffusion layer 307p11, the gate insulating film 305, and the gate electrode 306 constitute the PMOS transistor Tp11.
  • the gate electrode 306 constitutes the PMOS transistor Tp21, and the silicon pillar 304p11, the lower diffusion layer 302na, the upper diffusion layer 307n11, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Tn11, and the silicon pillar 304p12, the lower diffusion layer.
  • the silicon pillar 304p21, the lower diffusion layer 302nc, and the upper diffusion layer 30 n21, the gate insulating film 305, the gate electrode 306 constitute an NMOS transistor Tn21, silicon pillar 304P22, lower diffusion layer 302Nd, the upper diffusion layer 307N22, a gate insulating film 305, the gate electrode 306, constituting the NMOS transistor Tn22.
  • the gate wiring 306a is connected to the gate electrode 306 of the NMOS transistor Tn11.
  • a gate wiring 306b is connected to the gate electrodes 306 of the PMOS transistor Tp11 and the NMOS transistor Tn12.
  • a gate wiring 306c is connected to the gate electrode 306 of the NMOS transistor Tn21.
  • a gate wiring 306d is connected to the gate electrodes 306 of the PMOS transistor Tp21 and the NMOS transistor Tn22.
  • the lower diffusion layer 302na serving as the source of the NMOS transistor Tn11, the lower diffusion layer 302pa serving as the drain of the PMOS transistor Tp11, and the lower diffusion layer 302nb serving as the drain of the NMOS transistor Tn12 include the first metal wiring 313e via the silicide 303 and the contact 312a.
  • To the row selection signal WL (2k) (k 0 to 127).
  • the upper diffusion layer 307n11 which is the drain of the NMOS transistor Tn11 is connected to the first metal wiring 313a via the silicide 309n11 and the contact 310n11, and the output DECOUTk of the main decoder MDEC is connected to the first metal wiring 313a.
  • the upper diffusion layer 307p11 that is the source of the PMOS transistor Tp11 is connected to the first metal wiring 313a via the silicide 309p11 and the contact 310p11.
  • the upper diffusion layer 307n12 that is the source of the NMOS transistor Tn12 is connected to the first metal wiring 313d through the silicide 309n12 and the contact 310n12, and the first metal wiring 313d is further connected to the second metal wiring 315c through the contact 314n12.
  • Reference power source Vss is supplied to 315c.
  • the second selection signal F0 is supplied to the second metal wiring 315a, the second metal wiring 315a is connected to the first metal wiring 313c through the contact 314a, and 313c is further connected to the gate wiring 306a through the contact 311a. And input to the gate electrode 306 of the NMOS transistor Tn11.
  • F0B which is an inverted selection signal of the second selection signal, is supplied to the second metal wiring 315b, connected to the first metal wiring 313b through the contact 314b, and further connected to the gate wiring 306b through the contact 311b.
  • the lower diffusion layer 302nc serving as the source of the NMOS transistor Tn21, the lower diffusion layer 302pb serving as the drain of the PMOS transistor Tp21, and the lower diffusion layer 302nd serving as the drain of the NMOS transistor Tn22 are connected to the first through the silicide 303 and the contact 312b.
  • the upper diffusion layer 307n21 which is the drain of the NMOS transistor Tn21 is connected to the first metal wiring 313a via the silicide 309n21 and the contact 310n21.
  • the upper diffusion layer 307p21 which is the source of the PMOS transistor Tp21 is connected to the first metal wiring 313a via the silicide 309p21 and the contact 310p21.
  • the upper diffusion layer 307n22 which is the source of the NMOS transistor Tn22 is connected to the first metal wiring 313g via the silicide 309n22 and the contact 310n22, and the first metal wiring 313g is further connected to the second metal wiring 315c via the contact 314n22.
  • the second metal wiring 315a to which the second selection signal F0 is supplied is connected to the first metal wiring 313c via the contact 314a, and 313c is further connected to the gate wiring 306d via the contact 311d.
  • the signal is input to the gate electrode 306 of the PMOS transistor Tp21 and the gate electrode 306 of the NMOS transistor Tn22.
  • the second metal wiring 315b to which F0B which is the inverted selection signal of the second selection signal is supplied is connected to the first metal wiring 313f via a contact equivalent to the contact 314b (not shown) located below the figure. Further, it is connected to the gate wiring 306c through the contact 311c, and is connected to the gate electrode of the NMOS transistor Tn21.
  • the reference power supply line Vss supplied by the inverted selection signal lines F0B and 315c of the second selection signal supplied by the second selection signal lines F0 and 315b supplied by the second metal wiring 315a is in the row direction.
  • the local decoder LDECA in this embodiment is an area surrounded by a frame in the figure, and the vertical dimension of the frame is 203A-1-k, 203A as the pitch (row interval) of the decoders arranged in the row direction. It is Ly1 in two lines of -2-k. There are two diffusion intervals in the pitch Ly1, which are factors for increasing the area.
  • the second selection signal line, the inverted signal line of the second selection signal, and the reference power supply line are formed of the second metal wiring in the direction perpendicular to the row direction in which the transistors constituting the local decoder are arranged.
  • FIG. 5a, FIG. 5b, FIG. 5c, FIG. 5d, FIG. 5e, FIG. 5g, FIG. 5h and FIG. 5i show a second embodiment as an embodiment in which the equivalent circuit of FIG. . 5a is a plan view of the layout (arrangement) of the NAND decoder 201 of the present invention
  • FIG. 5b is a cross-sectional view along the cut line AA ′ in FIG. 5a
  • FIG. 5e is a cross-sectional view along the cut line DD ′ in FIG. 5a
  • FIG. 5a, FIG. 5b, FIG. 5c, FIG. 5d, FIG. 5e, FIG. 5g, FIG. 5h and FIG. 5i show a second embodiment as an embodiment in which the equivalent circuit of FIG. . 5a is a plan view of the layout (arrangement) of
  • FIG. 5a is a cross-sectional view taken along the cut line EE ′
  • FIG. 5g is a cross-sectional view taken along the cut line FF ′ in FIG. 5a
  • FIG. 5h is a cross-sectional view taken along the cut line GG ′ in FIG.
  • FIG. 5i shows a cross-sectional view along the cut line HH ′ in FIG. 5a.
  • the PMOS transistors Tp1, Tp2 and Tp3 of the NAND decoder of FIG. 2 are in the first row (upper row in the figure)
  • the NMOS transistors Tn1, Tn2 and Tn3 are in the second row (lower row in the figure), respectively. They are arranged in order from the right side of the figure. 5a, FIG. 5b, FIG. 5c, FIG. 5d, FIG. 5e, FIG. 5f, FIG. 5g, FIG. 5h, and FIG. It is shown.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102p, 102na, 102nb), and connects the planar silicon layers 102p, 102na.
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, Reference numerals 106b, 106c, and 106d denote gate wirings.
  • P + diffusion layers 107p1, 107p2, and 107p3 are respectively formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation or the like, and n + diffusion layers 107n1 and 107n2 are formed on the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively. Is a layer.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts 111a that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 to the first metal wirings 113a, 113a, 113a, 113d, 113d, and 113c, respectively.
  • 111b is a contact connecting the gate wiring 106c and the first metal wiring 113f
  • 111c is a contact connecting the gate wiring 106d and the first metal wiring 113g.
  • Reference numeral 112a denotes a contact connecting the silicide layer 103 that connects the lower diffusion layer 102p and the lower diffusion layer 102na and the first metal wiring 113b.
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104p1 and the lower diffusion layer 102na, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102nb, the upper diffusion layer 107n2, the gate insulating film 105, the gate electrode
  • the electrode 106 constitute an NMOS transistor Tn2, silicon pillar 104
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp1 and the NMOS transistor Tn1.
  • a gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 106c is connected to the gate electrode 106 of the NMOS transistor Tn2.
  • a gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp3 and the NMOS transistor Tn3.
  • the lower diffusion layers 102p and 102na become common drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 through the silicide 103, and are connected to the first metal wiring 113b through the contact 112a to become the output node N1.
  • the upper diffusion layer 107p1 which is the source of the PMOS transistor Tp1 is connected to the first metal wiring 113a via the silicide 109p1 and the contact 110p1, and the first metal wiring 113a is further connected to the second metal wiring 115c via the contact 114p1.
  • 115c is supplied with power Vcc.
  • the second metal wiring extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 107p2 which is the source of the PMOS transistor Tp2 is connected to the first metal wiring 113a extending in the row direction via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the source of the PMOS transistor Tp3, is connected to the first metal wiring 113a via the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Tn1 is connected to the first metal wiring 113d through the silicide 109n1 and the contact 110n1.
  • the upper diffusion layer 107n2 which is the drain of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the source of the NMOS transistor Tn1 and the drain of the NMOS transistor Tn2 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the lower diffusion layer 102nb and the silicide region 103, and the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the contact 110n3.
  • the first metal wiring 113c is further connected to the second metal wiring 115g via the contact 114n3, and the reference power source Vss is supplied to 115g.
  • the second metal wiring 115g extends in a direction perpendicular to the row direction.
  • the gate wiring 106a to which any of the address selection signals XA0 to XA3 supplied by the second metal wiring is input is connected to the first metal wiring 113e via the contact 111a.
  • the first metal wiring 113e extends in a parallel direction (right side of the drawing) along the row.
  • the address selection signals XA0 to XA3 extend in the direction perpendicular to the row direction, and the first metal wiring 113e extending in parallel to the row direction and the address extending in the direction perpendicular to the row direction.
  • a contact 114a is provided at the intersection of the second metal wiring 115a of the address selection signal XA1 and the first metal wiring 113e. That is, the address selection signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the NAND decoder 201.
  • the address selection signal lines XA2 to XA3 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the right side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the address selection signal XA0 (second metal wiring 115b) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the address selection signal XA0 (second metal wiring 115b), an imaginary contact location is shown in which a contact is provided at this location. Hereinafter, the same is true for the other portions.
  • the gate wiring 106c to which any of the address selection signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115d of the address selection signal XB0 and the first metal wiring 113f. That is, the address selection signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the NAND decoder. It should be noted that the address selection signal XB1 (second metal wiring 115e), the address selection signal XB2 (second metal wiring 115f), and the intersection of the address selection signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, but as described above, there is no contact here, and the location of the fictitious contact is shown.
  • the gate wiring 106d to which any one of the address selection signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111c.
  • the first metal wiring 113g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114c is provided at the intersection of the second metal wiring 115i of the address selection signal XC0 and the first metal wiring 113g. That is, the address selection signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the NAND decoder 201. Note that a contact 114z is drawn by a broken line at the intersection of the address selection signal XC1 (second metal wiring 115j) and the first metal wiring 113g. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • address selection signals XC2 to XC7 are omitted for the convenience of the drawing, but are arranged further on the left side in the direction perpendicular to the row direction, like XC0 and XC1.
  • address selection signals XA1, XB0, and XC0 are input to this NAND decoder, and the output is node N1 according to FIG.
  • the NAND decoder 201A is a region surrounded by a frame in the figure, and the vertical dimension of the frame is Ly1 which is the same as the local decoder LDECA in FIG. 4a.
  • the power supply line, the reference power supply line, and the address selection signal line are arranged in the second metal so as to extend in a direction perpendicular to the row direction in which the NAND decoder is arranged in 2 rows and 3 columns.
  • An arbitrary address selection signal can be supplied to the input of the NAND decoder by connecting the input gate of the NAND decoder and the second metal wiring through the first metal wiring arranged in parallel.
  • a NAND decoder having a small area and the same pitch as the local decoder, which can be arranged with a minimum pitch of two metals, can be realized.
  • Example 3 A third embodiment is shown in FIGS. 6a, 6b, 6c, 6d and 6e.
  • 6a is a plan view of the layout (arrangement) of the main decoder MDEC in FIG. 3
  • FIG. 6b is a cross-sectional view along the cut line AA ′ in FIG. 6a
  • FIG. 6c is a cut line BB in FIG. 6d is a cross-sectional view along the cut line CC ′ in FIG. 6a
  • FIG. 6e is a cross-sectional view along the cut line DD ′ in FIG. 6a.
  • an inverter 202 is arranged in the NAND decoder of FIG. 5 to constitute a main decoder MDEC. Furthermore, three sets are arrange
  • the drains of the PMOS transistor Tp4 and the NMOS transistor Tn4 constituting the inverter are connected to the lower diffusion layers 102pb and 102nc, connected in common by the silicide layer 103, and connected to the first metal 113j via the contact 112b.
  • the upper diffusion layer 107p4 serving as the source of the PMOS transistor Tp4 is connected to the first metal 113h via the silicide layer 109p4 and the contact 110p4, and 113h extends to the side and extends to the second metal wiring 115n via the contact 114h.
  • the power supply Vcc is supplied to 115n.
  • the second metal wiring 115n to which power is supplied extends in the direction perpendicular to the row direction.
  • the upper diffusion layer 107n4 serving as the source of the NMOS transistor Tn4 is connected to the first metal 113i via the silicide layer 109n4 and the contact 110n4, and the 113i is further connected to the second metal wiring 115m via the contact 114n4. Is supplied with a reference power supply Vss.
  • the second metal wiring 115m to which the reference power is supplied extends in the direction perpendicular to the row direction.
  • the gate electrodes of the PMOS transistor Tp4 and the NMOS transistor Tn4 are commonly connected to the gate wiring 106f, and the gate wiring 106e is connected to the gate electrode of the PMOS transistor Tp4.
  • the gate wiring 106e is connected to the first metal wiring 113b, the contact 111e, That is, it is connected to the output of the NAND decoder 201.
  • the NAND decoder 201A-3 to which the address selection signals XA3, XB0, and XC0 are input has the output N1-3 input to the inverter 202A-3, and the inverter 202A-3 outputs DECOUT3.
  • the output N1-4 is input to the inverter 202A-4, and the inverter 202A-4 outputs DECOUT4.
  • the output N1-5 is input to the inverter 202A-5, and the inverter 202A-5 outputs DECOUT5.
  • the NAND decoder 201A-3 and the inverter 202A-3 constitute a main decoder MDECA-3
  • the NAND decoder 201A-4 and the inverter 202A-4 constitute a main decoder MDECA-4
  • the NAND decoder 201A-5 and the inverter 202A-5 The main decoder MDECA-5 is composed of MDECA-3, MDECA-4, and MDECA-5 which are arranged adjacent to each other at a pitch (interval) Ly1 and are commonly used to supply the power source Vcc.
  • the wirings 115c and 115n and the second metal wirings 115g and 115m for supplying the reference power supply Vss are arranged, and the address selection signals XA0 to 3, XB0 to 3, and XC0 to 7 are all arranged with the minimum pitch of the second metal wiring.
  • 1 metal wiring 113e, 113f, 113g, respectively Any address selection signal is connected to the input gate of the NAND decoder.
  • a main decoder composed of a NAND decoder and an inverter is wired with a minimum pitch of the second metal, and a main decoder having a minimum area can be provided.
  • FIG. 7 shows a fourth embodiment.
  • FIG. 7 shows a row selection decoder 200A in which a plurality of local decoders LDECA of the first embodiment (FIG. 4) and a main decoder MDECA of the third embodiment (FIG. 6) are arranged at the same pitch.
  • the row selection decoder arranges three sets of 200A-3, 200A-4, and 200A-5 at a pitch Ly1.
  • the row selection decoder 200A-3 includes main decoders MDECA-3 and LDECA-3.
  • the address selection signals XA3, XB0, and XC0 are input to the MDECA-3, and the first metal wiring 113j-3 (output DECOUT3 ) Is input to LDECA-3.
  • LDECA-3 includes 203A-1-3 and 203A-2-3, and outputs row selection signals WL6 and WL7, respectively.
  • address selection signals XA0, XB1, and XC0 are input to the row selection decoder 200A-4, and row selection signals WL8 and WL9 are output from 203A-1-4 and 203A-2-4, respectively.
  • the row selection decoder 200A-5 receives address selection signals XA1, XB1, and XC0, and outputs row selection signals WL10 and WL11 from 203A-1-5 and 203A-2-5, respectively.
  • the second metal wiring is used for the power supply line, the reference power supply line, and the address selection signal line, and is common to the direction perpendicular to the row direction in which the row selection decoder constituted by the main decoder and the local decoder is arranged. And by supplying an arbitrary address selection signal to the input of the main decoder, the arrangement pitch of the row selection decoder is set every two rows (pitch Ly1 in the embodiment), and the row selection signal is set every 1201 rows. A reduced row selection decoder that can output at the minimum pitch can be provided.
  • the row selection decoder of the present invention is connected to the memory array of the mask ROM shown in FIG. 20, and row selection signals WL0, WL1,... That are the outputs of the local decoder LDECA are shown in FIG. By connecting to the row selection line of the mask ROM, a row selection decoder optimal for the mask ROM can be provided.
  • 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i and 8j show a fifth embodiment.
  • 8a is a plan view of the layout (arrangement) of 203B-1-k and 203B-2-k in the local decoder LDECB of the present invention
  • FIG. 8b is a cross-sectional view taken along the cut line AA ′ in FIG. 88a
  • 8c is a cross-sectional view along the cut line BB ′ in FIG. 8a
  • FIG. 8d is a cross-sectional view along the cut line CC ′ in FIG. 8a
  • FIG. 8e is a cut line DD in FIG.
  • FIG. 8f is a cross-sectional view along the cut line EE ′ in FIG. 8a
  • FIG. 8g is a cross-sectional view along the cut line FF ′ in FIG. 8a
  • FIG. 8a is a cross-sectional view taken along the cut line GG ′ in FIG. 8a
  • FIG. 8i is a cross-sectional view taken along the cut line HH ′ in FIG. 8a
  • FIG. The figure is shown.
  • an NMOS transistor Tn11, a PMOS transistor Tp11, and an NMOS transistor Tn12 which receive the output DECOUTk of the main decoder and become the local decoder 203B-1-k, are arranged.
  • the difference from FIG. 4 is that the arrangement of the drain and source is reversed with respect to the transistor of FIG.
  • the lower diffusion layers of the four transistors, NMOS transistors Tn11 and Tn21, PMOS transistors Tp11 and Tp21, which are transfer transistors that receive the output DECOUTk of the main decoder, are shared, and further, the NMOS
  • the lower diffusion layer of the transistors Tn12 and Tn22 is shared to reduce the vertical pitch. 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i, and 8j, FIGS. 4a, 4b, 4c, 4d, 4e, and 4f.
  • the parts having the same structure as in FIGS. 4g and 4h are indicated by equivalent symbols in the 300s.
  • Planar silicon layers 302p, 302na, and 302nb are formed on an insulating film such as a buried oxide film layer (BOX) 301 formed on the substrate, and these planar silicon layers 302p, 302na, and 302nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 303 denotes a silicide layer formed on the surface of the planar silicon layer (302p, 302na, 302nb).
  • 304n11 and 304n21 are n-type silicon pillars
  • 304p11, 304p12, 304p21 and 304p22 are p-type silicon pillars
  • 305 is a gate insulating film surrounding the silicon pillars 304n11, 304n21, 304p11, 304p12, 304p21 and 304p22
  • 306 is a gate electrode
  • 306a, 306b, 306c, and 306d are gate wirings, respectively.
  • P + diffusion layers 307p11 and 307p21 are formed on the uppermost portions of the silicon pillars 304n11 and 304n21 by impurity implantation or the like, respectively, and n + diffusion layers 307n11, 307n12 and 307n21 are formed on the uppermost portions of the silicon pillars 304p11, 304p12, 304p21, and 304p22, respectively. , 307n22 are formed by impurity implantation or the like.
  • 308 is a silicon nitride film for protecting the gate insulating film 305, and 309p11, 309p21, 309n11, 309n12, 309n21, and 309n22 are connected to p + diffusion layers 307p11, 307p21, n + diffusion layers 307n11, 307n12, 307n21, and 307n22, respectively. It is a silicide layer.
  • 310p11, 310p21, 310n11, 310n12, 310n21, 310n22 are contacts that connect the silicide layers 309p11, 309p21, 309n11, 309n12, 309n21, 309n22 and the first metal wires 313d, 313h, 313d, 313d, 313h, 313h, respectively.
  • a contact connecting the gate wiring 306a and the first metal wiring 313b, 311b is a contact connecting the gate wiring 306b and the first metal wiring 313c
  • 311c is a contact connecting the gate wiring 306c and the first metal wiring 313f
  • 311d is a gate wiring.
  • 312a (two in the figure) is a contact connecting the silicide layer 303 covering the lower diffusion layers 302na and 302p and the first metal wiring 313a
  • 312b is a silicide layer 303 covering the lower diffusion layer 302nb and the first metal wiring 313e.
  • 314a is a contact connecting the first metal wiring 313b and the second metal wiring 315a
  • 314b is a contact connecting the first metal wiring 313c and the second metal wiring 315b
  • 314c is a contact connecting the first metal wiring 313g and the first metal wiring 313g.
  • a contact connecting the two metal wirings 315a, 314d is a contact connecting the first metal wiring 313f and the second metal wiring 315b
  • 314e is a contact connecting the first metal wiring 313e and the second metal wiring 315c.
  • the silicon pillar 304n11, the lower diffusion layer 302p, the upper diffusion layer 307p11, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor Tp11.
  • the gate electrode 306 constitutes the PMOS transistor Tp21
  • the silicon pillar 304p11, the lower diffusion layer 302na, the upper diffusion layer 307n11, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Tn11, and the silicon pillar 304p12, the lower diffusion layer.
  • the gate electrode 306 constitute the NMOS transistor Tn12.
  • the silicon pillar 304p21, the lower diffusion layer 302na, and the upper diffusion layer 307n 1, the gate insulating film 305, the gate electrode 306 constitute an NMOS transistor Tn21, silicon pillar 304P22, lower diffusion layer 302Nb, the upper diffusion layer 307N22, a gate insulating film 305, the gate electrode 306, constituting the NMOS transistor Tn22.
  • a gate wiring 306a is connected to the gate electrode 306 of the NMOS transistor Tn11, and a gate wiring 306c is connected to the gate electrode 306 of the NMOS transistor Tn21.
  • the gate wiring 306b is connected to the gate electrodes 306 of the PMOS transistor Tp11 and NMOS transistor Tn12, and the gate wiring 306d is connected to the gate electrodes 306 of the PMOS transistor Tp21 and NMOS transistor Tn22.
  • the upper diffusion layer 307n11 which is the source of the NMOS transistor Tn11 is connected to the first metal wiring 313d via the silicide layer 309n11 and the contact 310n11, and 313d is a row selection signal WL (2k) which is an output of the local decoder.
  • the upper diffusion layer 307p11 which is the drain of the PMOS transistor Tp11 is connected to the first metal wiring 313d via the silicide layer 309p11 and the contact 310p11.
  • the upper diffusion layer 307n12 that is the drain of the NMOS transistor Tn12 is connected to the first metal wiring 313d through the silicide 309n12 and the contact 310n12.
  • the source of the NMOS transistor Tn11, the drain of the PMOS transistor Tp11, and the drain of the NMOS transistor Tn12 are commonly connected through the contact, and output the row selection signal WL (2k).
  • the upper diffusion layer 307n21 which is the source of the NMOS transistor Tn21 is connected to the first metal wiring 313h via the silicide layer 309n21 and the contact 310n21, and 313h is a row selection signal WL (2k + 1) which is an output of the local decoder. It becomes.
  • the upper diffusion layer 307p21 which is the drain of the PMOS transistor Tp21 is connected to the first metal wiring 313h via the silicide layer 309p21 and the contact 310p21.
  • the upper diffusion layer 307n22 which is the drain of the NMOS transistor Tn22 is connected to the first metal wiring 313h via the silicide 309n22 and the contact 310n22. That is, the source of the NMOS transistor Tn21, the drain of the PMOS transistor Tp21, and the drain of the NMOS transistor Tn22 are connected in common through the contact, and output the row selection signal WL (2k + 1).
  • the lower diffusion layer 302na serving as the drains of the NMOS transistors Tn11 and Tn21, and the lower diffusion layer 302p serving as the sources of the PMOS transistors Tp11 and Tp21 are commonly connected by the silicide layer 303, and further via contacts 312a (disposed in two locations in the figure). Connected to the first metal wiring 313a.
  • the first metal wiring 313a is supplied with DECOUTk which is the output of the main decoder.
  • the drains of the NMOS transistors Tn11 and Tn21 and the sources of the PMOS transistors Tp11 and Tp21 are all commonly connected by the lower diffusion layer, so that the arrangement area can be reduced.
  • the sources of the NMOS transistors Tn12 and Tn22 share the lower diffusion layer 302nb, and are connected to the second metal wiring 315c through the silicide layer 303 through the contact 312b, the first metal wiring 313e, and the contact 314e.
  • the reference power supply Vss is supplied.
  • the sources of the NMOS transistors Tn12 and Tn22 can be shared by the lower diffusion layer, the arrangement area can be reduced.
  • a gate line 306a is connected to the gate electrode 306 of the NMOS transistor Tn11, and the line 306a is connected to the second metal line 315a via the contact 311a, the first metal line 313b, and the contact 314a.
  • Signal F0 is supplied.
  • the gate electrode 306 of the PMOS transistor Tp11 and the NMOS transistor Tn12 is connected to the gate wiring 306b in common, and 306b is connected to the second metal wiring 315b via the contact 311b, the first metal wiring 313c, and the contact 314b. Is supplied with an inverted signal F0B of the second selection signal.
  • a gate wiring 306c is connected to the gate electrode 306 of the NMOS transistor Tn21, and the 306c is connected to the second metal wiring 315b through the contact 311c, the first metal wiring 313f, and the contact 314d.
  • the gate electrode 306 of the PMOS transistor Tp21 and the NMOS transistor Tn22 is connected to the gate wiring 306d in common, and the 306d is connected to the second metal wiring 315a through the contact 311d, the first metal wiring 313g, and the contact 314c.
  • Second selection signal line F0 supplied by the second metal wiring 315a, reference power supply line Vss supplied by the second metal wiring 315b, and inverted selection signal line of the second selection signal supplied by the second metal wiring 315c F0B extends in the vertical direction from the PMOS transistor Tp11, NMOS transistors Tn11, Tn12 arranged side by side in the row direction, and from the PMOS transistor Tp21, NMOS transistors Tn21, Tn22 arranged in the row direction.
  • the local decoder LDECB in the present embodiment by sharing the lower diffusion layer, the number of diffusion intervals that cause an increase in area can be reduced to one by one decoder, and the vertical pitch (arrangement interval) is reduced. Can be reduced.
  • the pitch (interval) of the decoders arranged in the vertical direction the two rows 203B-1-k and 203B-2-k are combined to be Ly2 (Ly2 ⁇ Ly1).
  • the second selection signal line, its inverted signal line, and the reference power supply line are arranged in the second metal so as to extend in a direction perpendicular to the direction in which the local decoder is arranged in the row direction.
  • a row selection signal can be output for each row, which is the minimum pitch of the transistors, and by sharing the lower diffusion layer, a local decoder with a further reduced area can be provided.
  • 9a, 9b, 9c, 9d, 9e, 9f, 9g, 9h, 9i and 9j show a sixth embodiment.
  • 9a is a plan view of the layout (arrangement) of the main decoder of the present invention
  • FIG. 9b is a sectional view taken along the cut line AA ′ in FIG. 9a
  • FIG. 9c is a cut line BB ′ in FIG. 9a
  • 9d is a cross-sectional view along the cut line CC ′ in FIG. 9a
  • FIG. 9e is a cross-sectional view along the cut line DD ′ in FIG. 9a
  • FIG. 9f is a cross-sectional view along the cut line CC ′ in FIG.
  • 9g is a cross-sectional view along the cut line FF ′ in FIG. 9a
  • FIG. 9h is a cross-sectional view along the cut line GG ′ in FIG. 9a
  • 9i is a sectional view taken along the cut line HH ′ in FIG. 9a
  • FIG. 9j is a sectional view taken along the cut line II ′ in FIG. 9a.
  • FIG. 5a (embodiment 2) is that PMOS transistors Tp1, Tp2, Tp3, NMOS transistors Tn1, Tn2, and Tn3 are arranged with their sources and drains turned upside down, and PMOS transistors Tp1, Tp2 , Tp3, and the drains of the NMOS transistor Tn1 are commonly connected through contacts.
  • the NAND decoder 201 and the PMOS transistor Tp4 and NMOS transistor Tn4 constituting the inverter 202 are integrated and arranged as a main decoder MDECB. By sharing the lower diffusion layer for power supply and the lower diffusion layer for reference power supply with the NAND decoder, the useless area is reduced and the area is further reduced.
  • FIG. 10 shows an address distribution table. 9a, 9b, 9c, 9d, 9e, 9f, 9g, 9h, 9i, and 9j, FIGS. 5a, 5b, 5c, 5d, 5e, and 5f. The parts having the same structure as in FIGS. 5g, 5h and 5i are indicated by equivalent symbols in the 100s.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102p, 102na, 102nb).
  • 104n1, 104n2, 104n3, 104n4 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p4 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n4, 104p1, 104p2, 104p3, 104p4.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d and 106e are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p4 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n4 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p4 are respectively formed N + diffusion layers 107n1, 107n2, 107n3, and 107n4 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, 109n4 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p4, 110n1, 110n2, 110n3, and 110n4 connected to the 107n3 and 107n4 include the silicide layers 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, and 109n4 and the first metal wiring 113b.
  • 111b is a contact connecting the gate wiring 106c and the first metal wiring 113f
  • 111c is a contact connecting the gate wiring 106d and the first metal wiring 113e
  • 111d is a gate wiring 106f and the first metal wiring.
  • 113b is a contact for connecting 113b.
  • 112a (seven in the figure) is a contact that connects the first metal wiring 113a and the silicide layer 103 that covers and connects the lower diffusion layer 102p
  • 112b (four is shown in the figure) connects the lower diffusion layer 102nb. This is a contact for connecting the silicide layer 103 to be connected and the first metal wiring 113c (two places).
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104n4, the lower diffusion layer.
  • 102p, the upper diffusion layer 107p4, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp4.
  • the electrode 106 constitutes the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102na, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn2, and the silicon pillar 104p3 and the lower diffusion layer 102nb.
  • the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn3.
  • the silicon pillar 104p4, the lower diffusion layer 102nb, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn4. Configure.
  • the gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp1 and the NMOS transistor Tn1
  • the gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and the NMOS transistor Tn2
  • the gate electrode 106 of the NMOS transistor Tn2 Is connected to a gate wiring 106c
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp3 and NMOS transistor Tn3
  • a gate wiring 106e is connected to the gate electrodes 106 of the PMOS transistor Tp4 and NMOS transistor Tn4
  • a gate wiring 106f is connected to the gate electrode 106 of the PMOS transistor Tp4.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are the lower diffusion layer 102p, which is connected to the first metal wiring 113a via the silicide 103 and the contacts 112a (seven in the figure), and the first metal wiring 113a is a contact.
  • 114d is connected to the second metal wiring 115d, and the power supply Vcc is supplied to 115d.
  • the second metal wiring 115d extends in a direction perpendicular to the row direction.
  • the first metal wiring 113a extends in the row direction and supplies the power source Vcc to the lower diffusion layer and the silicide 103, and the resistance of the silicide layer is almost negligible.
  • the upper diffusion layer 107p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 113b via the silicide 109p1 and the contact 110p1, and the first metal wiring 113b becomes the output node N1 in FIG.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 113b via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 113b through the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 113b via the silicide 109n1 and the contact 110n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 113b through the contacts.
  • the lower diffusion layer 102na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 103.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 113d via the silicide 109n3 and the contact 110n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the lower diffusion layer 102nb, the silicide region 103, and the contacts 112b (four are arranged in the figure), and the first metal wiring 113c is further connected through the contact 114e.
  • the reference power supply Vss is supplied to the second metal wiring 115b.
  • the second metal wiring 115b extends in a direction perpendicular to the row direction.
  • the source of the PMOS transistor Tp4 is the lower diffusion layer 102p, which is shared with the PMOS transistors Tp1, Tp2, and Tp3 through the silicide 103, and is connected to the second metal wiring 115d through the contact 112a and the first metal wiring 113a.
  • Power supply Vcc is supplied.
  • the upper diffusion layer 107p4 serving as the drain of the PMOS transistor Tp4 is connected to the first metal wiring 113k through the silicide layer 109p4 and the contact 110p4, and 113k serves as the output DECOUT1 of the main decoder.
  • the source of the NMOS transistor Tn4 is the lower diffusion layer 102nb, which is shared with the NMOS transistor Tn3 through the silicide 103 and is connected to the second metal wiring 115b through the contact 112b and the first metal wiring 113c. Supplied.
  • the upper diffusion layer 107n4 serving as the drain of the NMOS transistor Tn4 is connected to the first metal wiring 113k through the silicide layer 109n4 and the contact 110n4.
  • the gate wiring 106d to which any of the address selection signals XA0 to XA7 supplied by the second metal wiring is input is connected to the first metal wiring 113e through the contact 111c.
  • the first metal wiring 113e extends in a parallel direction (left side in the drawing) along the row.
  • Address selection signals XA0 to XA7 extend in a direction perpendicular to the row direction, and address extending in a direction perpendicular to the row direction and first metal interconnection 113e extending in parallel to the row direction.
  • a contact 114c is provided at the intersection of the second metal wiring 115j of the address selection signal XA1 and the first metal wiring 113e. That is, the address selection signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the main decoder.
  • the address selection signal lines XA2 to XA7 are omitted, but are arranged in the same manner as XA0 and XA1 and further on the left side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the address selection signal XA0 (second metal wiring 115i) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the address selection signal XA0 (second metal wiring 115i), a fictitious contact location is shown in which a contact is provided at this location.
  • the gate wiring 106c to which any of the address selection signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115e of the selection address signal XB0 and the first metal wiring 113f. That is, the address selection signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the main decoder. It should be noted that the address selection signal XB1 (second metal wiring 115f), the address selection signal XB2 (second metal wiring 115g), and the intersection of the address selection signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, as described above, there is no contact here, and an imaginary contact location is shown.
  • the gate wiring 106a to which any of the address selection signals XC0 to XC3 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111a.
  • the first metal wiring 113g extends in a parallel direction (right side in the drawing) along the row.
  • a contact 114a is provided at the intersection of the second metal wiring 115c of the address selection signal XC0 and the first metal wiring 113g. That is, the address selection signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the main decoder.
  • a contact 114z is indicated by a broken line at the intersection of the address selection signal XC1 (second metal wiring 115a), XC2 (second metal wiring 115p), XC3 (second metal wiring 115q) and the first metal wiring 113g.
  • address selection signals XA1, XB0, and XC0 are input, and the output of the decoder is DECOUT1.
  • the main decoder MDECB is an area surrounded by a frame in the figure, and the vertical dimension of the frame is Ly3 different from FIGS. 4 and 8 because the diffusion interval is 1.5 in the pitch, and Ly2 ⁇ Ly3 ⁇ Ly1. It becomes the relationship.
  • the power supply wiring, the reference power supply wiring, and the address selection signal line are extended by the second metal in a direction perpendicular to the row direction in which the NAND decoder and the inverter are integrated and arranged in 2 rows and 4 columns. Then, an arbitrary address selection signal is supplied to the input of the NAND decoder by connecting the input gate of the NAND decoder and the second metal via the first metal wiring arranged in parallel along the row direction. Therefore, a selection decoder which can be arranged with the minimum pitch of the second metal and has a reduced area is provided.
  • FIG. 11 shows a seventh embodiment.
  • FIG. 11 shows a row selection decoder 200B in which a plurality of local decoders LDECB of the fifth embodiment (FIG. 8) and a plurality of main decoders MDECB of the sixth embodiment (FIG. 9) are arranged at the same pitch.
  • the row selection decoder arranges three sets of 200B-0, 200B-1, and 200B-2 with a pitch Ly3.
  • the wiring of the address selection signal follows the address distribution table of FIG.
  • selection address signals XA0, XB0, and XC0 are input to the main decoder MDECB-0 of the row selection decoder 200B-0, and DECOUT0 is output by the first metal wiring 113k.
  • the first metal wiring 113k serves as an input signal for the local decoder LDECB-0.
  • the local decoder LDECB-0 includes 203B-1-0 configured by an NMOS transistor Tn11, a PMOS transistor Tp11, and an NMOS transistor Tn12, and 203B-2-0 configured by an NMOS transistor Tn21, a PMOS transistor Tp21, and an NMOS transistor Tn22. Consists of.
  • the output of the local decoder 203B-1-0 is the row selection signal WL0
  • the output of the local decoder 203B-2-0 is the row selection signal WL1.
  • address selection signals XA1, XB0, and XC0 are input to row selection decoder 200B-1, and row selection signals WL2 and WL3 are output.
  • the row selection decoder 200B-2 receives address selection signals XA2, XB0, and XC0 and outputs row selection signals WL4 and WL5.
  • adjacent local decoders LDECB are arranged in an inverted manner, and row selection signals are output in the order of WL1, WL0, WL2, WL3, WL5, WL4,. It is not necessary to select in order from the top. The reduction of the area is the most important issue, and there is no problem if the one-to-one correspondence between the designated address and the physical position of the memory cell can be obtained.
  • the power supply line, the reference power supply line, and the address selection signal line are the second metal wiring and extend in the direction perpendicular to the row direction in which the row selection decoder configured by the main decoder and the local decoder is arranged.
  • a reduced row selection decoder that can output a row selection signal at a minimum pitch for each row can be provided by providing an arbitrary address selection signal to the input of the main decoder.
  • the row selection decoder of the present invention is connected to the memory array of the mask ROM shown in FIG. 20, and row selection signals WL0, WL1,. By connecting to the row selection line of the mask ROM, a row selection decoder optimal for the mask ROM can be provided. Note that the arrangement pitch of the main decoder 200B is Ly3 in accordance with the MDECB in FIG.
  • FIGS. 12a, 12b, 12c, 12d, 12e, 12f, 12g and 12h show an eighth embodiment.
  • 12a is a plan view of the layout (arrangement) of 203C-1 and 203C-2 in the local decoder LDECC of the present invention
  • FIG. 12b is a cross-sectional view taken along the cut line AA ′ in FIG. 12a
  • FIG. 12a is a cross-sectional view along the cut line BB ′ in FIG. 12a
  • FIG. 12d is a cross-sectional view along the cut line CC ′ in FIG. 12a
  • FIG. 12e is along the cut line DD ′ in FIG.
  • FIG. 12f is a cross-sectional view along the cut line EE ′ in FIG. 12a
  • FIG. 12g is a cross-sectional view along the cut line FF ′ in FIG. 12a
  • FIG. 12h is a cut line in FIG.
  • a cross-sectional view along GG ′ is shown.
  • the pitch of the local decoder in the row direction is doubled. This is to provide a row selection decoder adapted to the SRAM cell using the SGT shown in FIG. 22, as will be described later.
  • the NMOS transistor Tn11, the PMOS transistor Tp11, and the NMOS transistor Tn12 of the local decoder 203-1 (referred to as 203C-1 in this embodiment) in FIG. It is arranged at a pitch of rows, and in the horizontal direction, the arrangement is reduced by a width (pitch) of two columns. The reason why the regular triangle is used is that all the intervals between the three transistors are minimized. The reduction ratio in the horizontal direction for an equilateral triangle is reduced to ( ⁇ 3 / 2) ⁇ 0.87.
  • the NMOS transistor Tn21, the PMOS transistor Tp21, and the NMOS transistor Tn22 of the local decoder 203-2 are arranged at the vertices of an equilateral triangle. 12a, 12b, 12c, 12d, 12e, 12f, 12g, and 12h, FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g, and 4h.
  • Planar silicon layers 402pa, 402pb, 402na, and 402nb are formed on an insulating film such as a buried oxide film layer (BOX) 401 formed on the substrate.
  • the planar silicon layers 402pa, 402pb, 402na, and 402nb are impurity-implanted.
  • the p + diffusion layer, the p + diffusion layer, the n + diffusion layer, and the n + diffusion layer are respectively formed.
  • Reference numeral 403 denotes a silicide layer formed on the surface of the planar silicon layer (402pa, 402pb, 402na, 402nb), which connects the planar silicon layers 402pa and 402na, and 402pb and 402nb, respectively.
  • 404n11 and 404n21 are n-type silicon pillars
  • 404p11, 404p12, 404p21 and 404p22 are p-type silicon pillars
  • 405 is a gate insulating film surrounding the silicon pillars 404n11, 404n21, 404p11, 404p12, 404p21 and 404p22
  • 406 is a gate electrode
  • 406a, 406b, 406c, 406d, 406e, and 406f are gate wirings, respectively.
  • P + diffusion layers 407p11 and 407p21 are formed on the uppermost portions of the silicon pillars 404n11 and 404n21 by impurity implantation, respectively, and n + diffusion layers 407n11, 407n12 and 407n21 are formed on the uppermost portions of the silicon pillars 404p11, 404p12, 404p21 and 404p22, respectively. 407n22 are formed by impurity implantation or the like.
  • Reference numeral 408 denotes a silicon nitride film for protecting the gate insulating film 405, and 409p11, 409p21, 409n11, 409n12, 409n21, and 409n22 are connected to p + diffusion layers 407p11, 407p21, n + diffusion layers 407n11, 407n12, 407n21, and 407n22, respectively. It is a silicide layer.
  • 410p11, 410p21, 410n11, 410n12, 410n21, 410n22 are contacts that connect the silicide layers 409p11, 409p21, 409n11, 409n12, 409n21, 409n22 and the first metal wires 413c, 413c, 413c, 413d, 413c, 413h, respectively.
  • 411b is a contact connecting the gate wiring 406b and the first metal wiring 413b
  • 411c is a contact connecting the gate wiring 406e and the first metal wiring 413g
  • 411d is a gate A contact connecting the wiring 406d and the first metal wiring 413f.
  • 412a is a contact connecting the first metal wiring 413e and the silicide 403 connecting the lower diffusion layer 402pa and the lower diffusion layer 402na
  • 412b is a contact connecting the silicide 403 connecting the lower diffusion layer 402pb and the lower diffusion layer 402nb.
  • This is a contact for connecting one metal wiring 413i.
  • 414a is a contact connecting the first metal wiring 413a and the second metal wiring 415a
  • 414b is a contact connecting the first metal wiring 413b and the second metal wiring 415b
  • 414c is a contact connecting the first metal wiring 413g and the first metal wiring 413g.
  • a contact 414d connecting the two metal wirings 415a is a contact connecting the first metal wiring 413f and the second metal wiring 415b.
  • the silicon pillar 404n11, the lower diffusion layer 402pa, the upper diffusion layer 407p11, the gate insulating film 405, and the gate electrode 406 constitute a PMOS transistor Tp11.
  • the gate electrode 406 constitutes the PMOS transistor Tp21
  • the silicon pillar 404p11, the lower diffusion layer 402na, the upper diffusion layer 407n11, the gate insulating film 405, and the gate electrode 406 constitute the NMOS transistor Tn11, and the silicon pillar 404p12, the lower diffusion layer.
  • the gate electrode 406 constitute an NMOS transistor Tn12.
  • the silicon pillar 404p21, the lower diffusion layer 402nb, and the upper diffusion layer 4 7N21, the gate insulating film 405, the gate electrode 406 constitute an NMOS transistor Tn21, silicon pillar 404P22, lower diffusion layer 402Nb, the upper diffusion layer 407N22, a gate insulating film 405, the gate electrode 406, constituting the NMOS transistor Tn22.
  • a gate wiring 406a is connected to the gate electrode 406 of the NMOS transistor Tn11, and a gate wiring 406d is connected to the gate electrode 406 of the NMOS transistor Tn21.
  • the gate wiring 406c is connected to the gate electrodes 406 of the PMOS transistor Tp11 and NMOS transistor Tn12, and the gate wiring 406b is connected to the gate electrode of the PMOS transistor Tp11.
  • a gate wiring 406f is connected to the gate electrode 406 of the PMOS transistor Tp21 and the NMOS transistor Tn22, and a gate wiring 406e is connected to the gate electrode of the PMOS transistor Tp21.
  • the lower diffusion layer 402pa that is the drain of the PMOS transistor Tp11, the lower diffusion layer 402na that is the source of the NMOS transistor Tn11, and the lower diffusion layer 402na that is also the drain of the NMOS transistor Tn12 are connected in common via the silicide layer 403.
  • the silicide layer 403 is connected to the first metal wiring 413e via the contact 412a and becomes the row selection signal WL0.
  • the upper diffusion layer 407p11 that is the source of the PMOS transistor Tp11 is connected to the first metal wiring 413c via the silicide 409p11 and the contact 410p11, and the output DECOUT1 of the main decoder is input to the first metal wiring 413c.
  • the upper diffusion layer 407n11 which is the drain of the NMOS transistor Tn11 is connected to the first metal wiring 413c via the silicide 409n11 and the contact 410n11.
  • the upper diffusion layer 407n12 which is the source of the NMOS transistor Tn12 is connected to the first metal wiring 413d via the silicide 409n12 and the contact 410n12, and the first metal wiring 413d is further connected to the second metal wiring 415c via the contact 414n12.
  • Reference power source Vss is supplied to 415c.
  • the second selection signal F0 is supplied to the second metal wiring 415a, and 415a is connected to the gate electrode 406 of the NMOS transistor Tn11 through the contact 414a, the first metal wiring 413a, the contact 411a, and the gate wiring 406a.
  • An inverted signal F0B of the second selection signal is supplied to the second metal wiring 415b, and 415b is connected to the gate electrode 406 of the PMOS transistor Tp11 via the contact 414b, the first metal wiring 413b, the contact 411b, and the gate wiring 406b. In addition, it is connected to the gate electrode 406 of the NMOS transistor Tn12 through the gate wiring 406c.
  • the lower diffusion layer 402pb that is the drain of the PMOS transistor Tp21, the lower diffusion layer 402nb that is the source of the NMOS transistor Tn21, and the lower diffusion layer 402nb that is also the drain of the NMOS transistor Tn22 are commonly connected via the silicide layer 403.
  • the silicide layer 403 is connected to the first metal wiring 413i through the contact 412b and becomes the row selection signal WL1.
  • the upper diffusion layer 407p21 which is the source of the PMOS transistor Tp21 is connected to the first metal wiring 413c via the silicide 409p21 and the contact 410p21, and the output DECOUT1 of the main decoder is input to the first metal wiring 413c.
  • the upper diffusion layer 407n21 which is the drain of the NMOS transistor Tn21 is connected to the first metal wiring 413c via the silicide 409n21 and the contact 410n21.
  • the upper diffusion layer 407n22 which is the source of the NMOS transistor Tn22 is connected to the first metal wiring 413h via the silicide 409n22 and the contact 410n22, and the first metal wiring 413h is further connected to the second metal wiring 415c via the contact 414n22.
  • Reference power source Vss is supplied to 415c.
  • the second metal wiring 415b to which the inverted signal F0B of the second selection signal is supplied is connected to the gate electrode 406 of the NMOS transistor Tn21 through the contact 414d, the first metal wiring 413f, the contact 411d, and the gate wiring 406d.
  • the second metal wiring 415a to which the second selection signal F0 is supplied is connected to the gate electrode 406 of the PMOS transistor Tp21 via the contact 414c, the first metal wiring 413g, the contact 411c, and the gate wiring 406e, and the gate wiring. It is connected to the gate electrode 406 of the NMOS transistor Tn22 via 406f.
  • the second selection signal F0 supplied by the second metal wiring 415a, the inverted signal F0B of the second selection signal supplied by the second metal wiring 415b, and the second metal wiring 415c are supplied.
  • the reference power supply line Vss extends in a direction perpendicular to the row direction.
  • the local decoder LDECC in this embodiment is an area surrounded by a frame in the figure, and the vertical dimension of the frame is the pitch of decoders arranged in the row direction, and 203C-1 and 203C-2 are each Ly2. Become. This is because the pitch of one SRAM cell shown in FIG. 22 is Ly1 for two rows of transistors, so that each local decoder 203C-1 and 203C-2 has one SRAM cell.
  • the use of the decoder of this embodiment can provide an optimum row selection decoder as the decoder of the SRAM cell.
  • the arrangement area can be minimized by arranging the PMOS transistor Tp11 and the NMOS transistors Tn11 and Tn12 at the vertices of an equilateral triangle.
  • the NMOS transistor Tn11 can be provided with a margin in the space between the PMOS transistor Tp11 and the NMOS transistor Tn11.
  • the position of the transistor Tn12 can be shifted to the left in the figure, and if the PMOS transistor Tp11, NMOS transistors Tn11 and Tn12 are arranged at the vertices of an isosceles triangle having the NMOS transistor Tn12 as the middle vertex, the horizontal direction of the figure It is possible to reduce the dimensions.
  • the case where the position of the NMOS transistor Tp12 is shifted upward to approach the PMOS transistor Tp11 and the equilateral triangle is broken is also within the technical scope of the present invention. The same applies to the PMOS transistor Tp21 and the NMOS transistors Tn21 and Tn22.
  • FIGS. 13a, 13b, 13c, 13d and 13e A ninth embodiment is shown in FIGS. 13a, 13b, 13c, 13d and 13e.
  • This embodiment is an embodiment of a row selection decoder in which the equivalent circuit of the main decoder shown in FIG. 2 is applied to the present invention.
  • FIG. 13a is a plan view of the layout (arrangement) of the main decoder of the present invention
  • FIG. 13a is a cross-sectional view along the cut line AA ′ in FIG. 13a
  • FIG. 13c is a cross-sectional view along the cut line BB ′ in FIG. 13a
  • FIG. 13d is along the cut line CC ′ in FIG.
  • a cross-sectional view, FIG. 13e shows a cross-sectional view along the cut line DD ′ in FIG. 13a.
  • This embodiment differs greatly from the other embodiments in this embodiment in that the PMOS transistors Tp1, Tp2, Tp3, Tp4 constituting the main decoder MDEC are arranged in one column vertically (right side in the vertical direction in the figure). Similarly, NMOS transistors Tn1, Tn2, Tn3, and Tn4 are arranged in one row (left side in the vertical direction in the figure).
  • the definition of the row and the column is the same when rotated by 90 degrees, but here is an embodiment that constitutes a row selection decoder according to the memory cells arranged in a matrix, where the horizontal direction is the row, the vertical direction Is defined as a column. That is, in FIG.
  • the PMOS transistor Tp1 and the NMOS transistor Tn1 are arranged from the right side in the first row, the PMOS transistor Tp2 and the NMOS transistor Tn2 are arranged in the second row, and the PMOS transistor Tp3 and the NMOS transistor Tn3 are arranged in the third row.
  • the PMOS transistor Tp4 and the NMOS transistor Tn4 are arranged in the fourth row. Further, in this embodiment, as in the sixth embodiment (FIG. 9), the directions of the source and drain of the PMOS transistors Tp1, Tp2, Tp3, Tp4, NMOS transistors Tn1, Tn2, Tn3, Tn4 are arranged upside down.
  • FIGS. 13a, 13b, 13c, 13d, and 13e portions having the same structure as in FIG.
  • Planar silicon layers 202p, 202na, 202nb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate. These planar silicon layers 202p, 202na, 202nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer. 203 is a silicide layer formed on the surface of the planar silicon layer (202p, 202na, 202nb).
  • 204n1, 204n2, 204n3 and 204n4 are n-type silicon pillars
  • 204p1, 204p2, 204p3 and 204p4 are p-type silicon pillars
  • 205 is a silicon pillar 204n1, 204n2, 204n3, 204n4, 204p1, 204p2, 204p3 and 204p4.
  • 206 are gate electrodes
  • 206a, 206b, 206c, 206d, 206e, 206f and 206g are gate wirings, respectively.
  • P + diffusion layers 207p1, 207p2, 207p3, and 207p4 are formed by impurity implantation or the like on the uppermost portions of the silicon pillars 204n1, 204n2, 204n3, and 204n4, respectively.
  • N + diffusion layers 207n1, 207n2, 207n3, and 207n4 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209p1, 209p2, 209p3, 209p4, 209n1, 209n2, 209n3, 209n4 are p + diffusion layers 207p1, 207p2, 207p3, 207p4, n + diffusion layers 207n1, 207n2,
  • the silicide layers 210p1, 210p2, 210p3, 210p4, 210n1, 210n2, 210n3, and 210n4 connected to 207n3 and 207n4 are silicide layers 209p1, 209p2, 209p3, 209p4, 209n1, 209n2, 209n3, and 209n4 and the first metal wiring 213b.
  • 211b is a contact connecting the gate wiring 206d and the first metal wiring 213h
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring 213f
  • 211d is the gate wiring 206e and the first metal wiring
  • 213g is a contact for connecting 213g
  • 211e is a contact for connecting the gate wiring 206g and the first metal wiring 213b.
  • 212a (two arranged in the upper and lower sides in the figure) is a contact connecting the silicide layer 203 and the first metal wiring 213a that covers and connects the lower diffusion layer 202p
  • 212b (two arranged in the figure) is the lower diffusion layer. This is a contact that connects the silicide layer 203 and the first metal wiring 213c (two places) that are connected to cover 202nb.
  • the silicon pillar 204n1, the lower diffusion layer 202p, the upper diffusion layer 207p1, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp1, and the silicon pillar 204n2, the lower diffusion layer 202p, the upper diffusion layer 207p2, the gate insulating film 205, The gate electrode 206 constitutes the PMOS transistor Tp2, and the silicon pillar 204n3, the lower diffusion layer 202p, the upper diffusion layer 207p3, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Tp3, and the silicon pillar 204n4, the lower diffusion layer.
  • the upper diffusion layer 207n3, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn3.
  • the silicon pillar 204p4, the lower diffusion layer 202nb, the upper diffusion layer 207n4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn4. Configure.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor Tp1 and the NMOS transistor Tn1, and the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Tn1.
  • a gate wiring 206d is connected to the gate electrodes 206 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor Tn2.
  • a gate wiring 206f is connected to the gate electrodes 206 of the PMOS transistor Tp3 and NMOS transistor Tn3, and a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor Tn3.
  • a gate wiring 206g is connected to the gate electrodes 206 of the PMOS transistor Tp4 and the NMOS transistor Tn4.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are the lower diffusion layer 202p, which is connected to the first metal wiring 213a via the silicide 203 and the contacts 212a (upper and lower two arrangements in the figure), and further, the first metal wiring 213a is connected to the second metal wiring 215a via a contact 214d, and the power source Vcc is supplied to 215a.
  • the second metal wiring 215a extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 207p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 213b via the silicide 209p1 and the contact 210p1, and the first metal wiring 213b has an output N1-0.
  • the upper diffusion layer 207p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 213b via the silicide 209p2 and the contact 210p2.
  • the upper diffusion layer 207p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 213b via the silicide 209p3 and the contact 210p3.
  • the upper diffusion layer 207n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 213b through the contacts.
  • the lower diffusion layer 202na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 203.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 213d through the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 213d via the silicide 209n3 and the contact 210n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 213d.
  • the source of the NMOS transistor Tn3 is connected to the first metal wiring 213c through the lower diffusion layer 202nb, the silicide region 203, and contacts 212b (two are arranged in the figure), and the first metal wiring 213c is further connected through the contact 214e.
  • the reference power source Vss is supplied to the second metal wiring 215c.
  • the second metal wiring 215c extends in a direction perpendicular to the row direction.
  • the source of the PMOS transistor Tp4 is the lower diffusion layer 202p, which is shared with the PMOS transistors Tp1, Tp2, and Tp3 through the silicide 203, and is connected to the second metal wiring 215a through the contact 212a and the first metal wiring 213a.
  • the upper diffusion layer 207p4 serving as the drain of the PMOS transistor Tp4 is connected to the first metal wiring 213k via the silicide layer 209p4 and the contact 210p4, and becomes the output DECOUT0.
  • the upper diffusion layer 207n4 serving as the drain of the NMOS transistor Tn4 is connected to the first metal wiring 213k via the silicide layer 209n4 and the contact 210n4.
  • the gate wiring 206a to which any of the address selection signals XA0 to XA3 supplied by the second metal wiring is input is connected to the first metal wiring 213e through the contact 211a.
  • the first metal wiring 213e extends in a parallel direction (left side in the drawing) along the row.
  • the address selection signals XA0 to XA3 extend in a direction perpendicular to the row direction, and address extending in a direction perpendicular to the row direction and the first metal wiring 213e extending in parallel to the row direction.
  • a contact 214a is provided at the intersection of the second metal wiring 215d and the first metal wiring 213e of the address selection signal XA0. That is, the address selection signal XA0 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the main decoder.
  • the address selection signal lines XA2 to XA3 are omitted, but are arranged in the same manner as XA0 and XA1 and further on the left side in a form perpendicular to the row direction.
  • a contact 214z is drawn by a broken line at the intersection of the address selection signal XA1 (second metal wiring 215e) and the first metal wiring 213e, but in this figure, there is no contact here. If it is desired to input the address selection signal XA1 (second metal wiring 115e), a fictitious contact location where a contact is provided here is shown.
  • the gate wiring 206d to which the address selection signal XB0 supplied by the second metal wiring is selectively input is connected to the first metal wiring 213h through the contact 211b, and any one of the address selection signals XB1 to XB3 is input.
  • the gate wiring 206c is connected to the first metal wiring 213f through the contact 211c.
  • the first metal wiring 213f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214b is provided at the intersection of the second metal wiring 215b and the first metal wiring 213h of the address selection signal XB0. That is, the address selection signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the main decoder.
  • a contact 214z is drawn by a broken line at the intersection of the address selection signal XB1 (second metal wiring 215f) and the first metal wiring 213f. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • the gate wiring 206e to which any of the address selection signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 213g through the contact 211d.
  • the first metal wiring 213g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214c is provided at the intersection of the second metal wiring 215g and the first metal wiring 213g of the address selection signal XC0. That is, the address selection signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the main decoder. Note that, at the intersection of the address selection signal XC1 (second metal wiring 215h) and the first metal wiring 213g, a contact 214z is drawn by a broken line, but as described above, there is no contact here, The location of a fictitious contact is shown.
  • address selection signals XC2 to XC7 are omitted for the convenience of the drawing, but are arranged further on the left side in the direction perpendicular to the row direction, like XC0 and XC1.
  • address selection signals XA0, XB0, and XC0 are input to the main row selection decoder, and the output is DECOUT0 according to FIG.
  • the main decoder MDECC is an area surrounded by a frame in the figure, and the vertical dimension Ly4 of the frame is the smallest because the diffusion interval which is a dead space is 1.5 with respect to the vertical 4 rows, The relationship is Ly4 ⁇ 2Ly2 ⁇ 2Ly3 ⁇ 2Ly1.
  • the power supply wiring, the reference power supply wiring, and the address selection signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the code selection decoder is arranged in 4 rows and 2 columns.
  • FIG. 14 shows a tenth embodiment.
  • FIG. 14 shows a row selection decoder 200C in which the local decoder LDECC of the eighth embodiment (FIG. 12) and the main decoder MDECC of the ninth embodiment (FIG. 13) are arranged at the same pitch.
  • the first metal wiring 213k serving as the output of the main decoder MDECC can be directly connected to the first metal wiring (413c in FIG. 12) serving as the input of the local decoder LDECC.
  • the connection is possible under the second metal wiring 415a that supplies the second selection signal F0, so that a useless area required for connection is not required, and the lateral dimension (area) can be reduced.
  • Address selection signals XA0, XB0, and XC0 are input to the main decoder MDECC, and the output is DECOUT0.
  • 203C-1 constituting the local decoder LDECC outputs a row selection signal WL0, and 203C-2 outputs a row selection signal WL1.
  • the vertical pitch of the local decoder LDECC is 2Ly2, and here, the pitch of the main decoder MDECC is 2Ly2.
  • the power supply line, the reference power supply line, and the address selection signal line are shared in the direction perpendicular to the row direction in which the row selection decoder configured by the main decoder and the local decoder is arranged using the second metal wiring.
  • a reduced row selection decoder that can output row selection signals at a pitch of every two rows according to the SRAM cell by supplying an arbitrary selection address signal to the input of the main decoder. it can.
  • FIG. 15 shows an eleventh embodiment.
  • This is an embodiment in which the row selection decoder 200C of the tenth embodiment is connected to the SRAM of the two rows and three columns arrangement shown in FIG.
  • the row selection decoder is composed of a main decoder MDECC and a local decoder LDECC.
  • a region BLC (Block Connection) connecting the row selection decoder and the SRAM cell and an SRAM cell array are arranged.
  • the SRAM cells are arranged in two rows and one column for convenience of drawing, and are M (0,0) and M (1,0) from the top.
  • the first metal wiring 413f that is the output of the local decoder is connected to the second metal wiring 415f through the contact 414f, and further connected to the third metal wiring 17a through the contact 416f.
  • the third metal arrangement 17a becomes the row selection line WL0 of the SRAM cell M (0, 0).
  • the first metal wiring 413j, which is the output of the local decoder is connected to the second metal wiring 415j through the contact 414j, and further connected to the third metal wiring 17b through the contact 416j.
  • the third metal arrangement 17b becomes the row selection line WL1 of the SRAM cell M (1, 0).
  • the vertical pitch of the SRAM cell is Ly1
  • the pitch of the unit 203C of the local decoder LDECC is Ly1 in accordance with the SRAM
  • the vertical pitch of the main decoder MDECC is 2Ly1.
  • address selection signals XA0, XB0, and XC0 are input to the main decoder MDECC.
  • a plurality of the decoders are arranged vertically. According to the circuit of FIG. 1, 128 main decoders MDECC and 256 local decoder units 203 are arranged, and arbitrary decoders designated by the address signal are arranged. An SRAM cell is selected.
  • a row selection decoder having an SGT transistor 2-row pitch which is most suitable for a memory such as an SRAM arranged in 2 rows and 3 columns, and to provide a row selection decoder that is reduced in the horizontal direction.
  • FIG. 16 shows a twelfth embodiment.
  • An arrangement configuration of a main decoder MDEC, a local decoder LDEC, and a memory array is shown.
  • LDEC2,... Are provided to constitute a plurality of memory blocks MEMBL0, MEMBL1, MEMBL2,.
  • the output DECOUTk of the main decoder MDEC is wired in common to each of LDEC0, LDEC1, LDEC2,..., But if a high speed operation is desired, a buffer may be inserted. It doesn't matter.
  • a plurality of local decoders LDEC0, LDEC1, KDEC2,... are arranged in the horizontal direction. That is, in the entire circuit of FIG.
  • the address allocated to the local decoder is A0 supplied to the predecoder 350, and F0 and its inverted signal F0B are used as the second selection signal. If assigned, four selection signals F0 / F0B, F1 / F1B, F2 / F2B, and F3 / F3B are assigned to the local decoder as the second selection signal, and there are four local decoders in one main decoder. become. If such a configuration is used, one main decoder is provided corresponding to a plurality of memory blocks, the number of main decoders can be reduced, and the area of the decoder can be further reduced.
  • FIG. 17 shows a thirteenth embodiment in which the embodiment of FIG. 4 is arranged by a bulk CMOS process.
  • 17a is a plan view of the layout (arrangement) of the local decoder of the present invention
  • FIG. 17b is a sectional view taken along the cut line AA ′ in FIG. 17a
  • FIG. 17c is a cut line BB ′ in FIG. FIG.
  • FIG. 17d shows a cross-sectional view along the cut line CC ′ in FIG. 17a.
  • FIGS. 17a, 17b, 17c, and 17d portions having the same structure as in FIGS. 4a, 4b, 4e, and 4g are denoted by the same symbols in the same 300 series.
  • FIGS. 17b, 17c, and 17d there is no difference between the BOX process of FIG. 4 and the bulk CMOS process of FIG. 17 in the plan view of FIG. 17a.
  • FIGS. 17b, 17c, and 17d there are differences in the cross-sectional views of FIGS. 17b, 17c, and 17d.
  • 350 is a p-type silicon substrate.
  • Reference numeral 360 denotes an insulator for element isolation (isolation).
  • Reference numeral 370 denotes an n ⁇ region that serves as a separation layer for preventing leakage. Except for this p-type silicon substrate 350, the element isolation insulator 360, and the leak prevention isolation layer 370, the processes and structures above the lower diffusion layer are exactly the same. Can be realized by a process.
  • This embodiment can be applied to a fine memory arranged at a pitch of one row other than the mask ROM shown in FIG.
  • data “0” and data “1” are stored by changing a resistance value between a bit line and a drain of a transistor via a resistance element, so-called (1 transistor + 1 resistance) / cell type resistance.
  • It is also suitable as a changeable nonvolatile memory or a decoder such as a (1 transistor + 1 capacitor) / cell DRAM (Dynamic Random Access Memory).
  • the resistance change type memory includes an MRAM (Magnetic resistance RAM), a ReRAM (Resistance RAM), and a PRAM (Phase Change RAM).
  • the number of transistors constituting the decoder is set to a minimum in order to minimize the area of the decoder.
  • Changes such as arranging multiple transistors in parallel or adding buffer inverters for the purpose of increasing the operating speed of the main decoder or increasing the drive capacity (current amount) of the inverter are merely a design matter.
  • providing a reset transistor for resetting the decoder or adding a standby (current cut) function belongs to the technical scope of the present invention as a mere design matter.
  • the main decoder of this embodiment a decoder in which an inverter is combined with an NAND circuit is used, but logically, it is replaced with a NOR circuit.
  • the NOR circuit has poor current driving capability, and driving the row selection line with only the NOR circuit is not preferable because the operation becomes slow.
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as a p-type silicon layer.
  • both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material.
  • the difference in work function (Work Function) is used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials may be used.
  • a generic term for metal compounds is defined as silicide.
  • the essence of the present invention is to reduce the area by commonly connecting the drains of the transistors connected to the output terminal via the lower diffusion layer, which is a feature of the SGT, in accordance with the pitch of the memory cells, or
  • the area of the transistor connected to the output terminal is reduced by commonly connecting the drains of the transistors via the upper diffusion layer and the contact, and the power supply line, the reference power supply line, and the plurality of address selection signal lines input to the decoder
  • a decoder having a reduced area including the wiring region is provided.
  • Tp1, Tp2, Tp3, Tp4, Tp11, Tp21 P channel MOS transistors Tn1, Tn2, Tn3, Tn4, Tn11, Tn12, Tn21, Tn22: N channel MOS transistors 101, 201, 301, 401: buried oxide film layer 102p, 102pa, 102na, 102nb, 202p, 202pa, 202na, 202nb: 302pa, 302pb, 302na, 302nb, 402pa, 402pb, 402na, 402nb: planar silicon layers 103, 203, 303, 403: silicide layers 104p1, 104p2, 104p3 204p1, 204p2, 204p3, 204p4, 304p11, 304p12, 304p21, 304p22, 404p11, 404p12, 404p21, 404 22: p-type silicon pillars 104n1, 104

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダ回路を構成する半導体装置を小さい面積で提供する。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたデコーダ回路において、前記デコーダ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダ回路を構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されている。一般に、このＭＰＵでは、プロトコル制御用に固定データの内蔵メモリとして、マスクＲＯＭ（Ｍａｓｋ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）が用いられ、また、データ記憶用として、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が主要メモリとして採用されている。
これらの最先端ＭＰＵおよびメモリは、非特許文献１に示すように、従来技術である平面形成トランジスタ、いわゆるＣＭＯＳプレーナー型プロセスを用いて製造されている。ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。このように、従来の平面状の微細化だけでは大容量化、低価格化に限界が見えてきている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
図１８、図１９ａ、図１９ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。図１８は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図１９ａには、一例として、図１８のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１９ｂには、図１９ａの平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図１９ａ、図１９ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面上シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１８、図１９ａ、図１９ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
図２０ａ、図２０ｂ、図２０ｃ、図２０ｄおよび図２０ｅに、ＳＧＴを用いて、発明者らが提案したマスクＲＯＭセルのメモリアレイのレイアウト（配置）を示す。図２０ａは平面図、図２０ｂは、図２０ａにおけるカットラインＡ－Ａ’に沿った断面図、図２０ｃは、図２０ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２０ｄは、図２０ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２０ｅは、図２０ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図２０ａにおいて、メモリセルＭ（０，０）～Ｍ（０，ｎ）が、１行目（図の上の行）に配置され、Ｍ（１，０）～Ｍ（１，ｎ）が２行目に配置され、同様にして、Ｍ（ｍ，０）～Ｍ（ｍ，ｎ）が最下位の行に配置されている。
本実施例の特徴は、マスクＲＯＭセルを構成するトランジスタを、マトリックス状に最小ピッチ（間隔）で配置することにより縮小された面積が実現できている。
これらのメモリセルがマトリックス状に配置されたメモリアレイは、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２Ｍｎが形成され、この平面状シリコン層２Ｍｎは不純物注入等により、ｎ＋拡散層から構成される。３Ｍは、平面状シリコン層２Ｍｎの表面に形成されるシリサイド層である。４Ｍｐはｐ型シリコン柱、５Ｍはシリコン柱４Ｍｐを取り巻くゲート絶縁膜、６Ｍはゲート電極、６－０、６－１、６－２、・・・、６－ｍは、それぞれゲート配線である。４Ｍｐの最上部には、ｎ＋拡散層７Ｍが不純物注入等により形成される。８Ｍはゲート絶縁膜５Ｍを保護するためのシリコン窒化膜、９Ｍは、ｎ＋拡散層７Ｍに接続されるシリサイド層、１０Ｍは、シリサイド層９Ｍと第１メタル配線１３Ｍを接続するコンタクトである。
シリコン柱４Ｍｐ、下部拡散層２Ｍｎ、上部拡散層７Ｍ、ゲート絶縁膜５Ｍ、ゲート電極６Ｍにより、メモリセルの選択トランジスタＭ（ｊ，ｋ）（ｊ＝０～ｍ、ｋ＝０～ｎ）を構成する。
１１ａ０～１１ａｍは、それぞれゲート配線６－０～６－ｍと第１メタル配線１３ａ０～１３ａｍを接続するコンタクトである。また、ゲート配線６－０は、行方向に配置されるメモリセルＭ（０，０）～Ｍ（０，ｎ）のゲート電極６Ｍを接続する。同様に、ゲート配線６－ｍは、行方向に配置されるメモリセルＭ（ｍ，０）～Ｍ（ｍ，ｎ）のゲート電極６Ｍを接続する。
１２ａ（図では９個配置）は、下部拡散層２Ｍｎを覆うシリサイド３Ｍと第１メタル配線１３ｂを接続するコンタクトである。１２ｂ（図では９個配置）は、下部拡散層２Ｍｎを覆うシリサイド層３Ｍと第１メタル配線１３ｃを接続するコンタクト、１２ｃ（図では６個配置）は、下部部拡散層２Ｍｎを覆うシリサイド３Ｍと第１メタル配線１３ｄを接続するコンタクトである。
１４ａは第１メタル配線１３ｂと第２メタル配線１５ａを接続するコンタクト、１４ｂは第１メタル配線１３ｂと第２メタル配線１５ｂを接続するコンタクト、１４ｃは第１メタル配線１３ｃと第２メタル配線１５ａを接続するコンタクト、１４ｄは第１メタル配線１３ｃと第２メタル配線１５ｂを接続するコンタクトである。また、１４ｅは、第１メタル配線１３ｄと第２メタル配線１５ｂを接続するコンタクトである。
行選択信号ＷＬ０～ＷＬｍが、それぞれ第１メタル配線１３ａ０～１３ａｍに入力され、それぞれ行方向に配置されたメモリセルに行選択信号を供給する。
基準電源Ｖｓｓが第２メタル配線１５ａに供給され、それぞれ、コンタクト１４ａ、第１メタル１３ｂ、コンタクト１２ａ、あるいはコンタクト１４ｃ、第１メタル配線１３ｃ、コンタクト１２ｂを介して下部拡散層２Ｍｎ、すなわち、メモリセルのソースに供給される。同様にして、基準電源Ｖｓｓが第２メタル配線１５ｂに供給され、それぞれ、コンタクト１４ｂ、第１メタル１３ｂ、コンタクト１２ａ、あるいはコンタクト１４ｄ、第１メタル配線１３ｃ、コンタクト１２ｂを介して下部拡散層２Ｍｎ、すなわちメモリセルのソースに供給される。さらに、第２メタル配線１５ｂは、コンタクト１４ｅ、第１メタル１３ｄ、コンタクト１２ｃを介して下部拡散層２Ｍｎに接続される。
列方向に配置されるメモリセルＭ（０，０）～Ｍ（ｍ，０）の第１メタル配線１３Ｍは、それぞれ、コンタクト１４（０，０）～Ｍ（ｍ，０）を介して、ビット線ＢＬ０となる第２メタル配線１５Ｍ０に接続され、同様に、メモリセルＭ（０，ｎ）～Ｍ（ｍ，ｎ）の第１メタル配線１３Ｍは、それぞれコンタクト１４（０、ｎ）～Ｍ（ｍ、ｎ）を介して、ビット線ＢＬｎとなる第２メタル配線１５Ｍｎに接続される。
ここで、マトリックス状に配置されたメモリセルＭ（ｊ、ｋ）（ｊ＝０～ｍ、ｋ＝０～ｎ）は、行方向にゲート配線により接続され、列方向に、ビット線により接続される。
ここで、図２０ａに示すように、メモリセルＭ（１，０）、・・・、Ｍ（ｍ，０）、Ｍ（０，１）、Ｍ（２，１）、・・・、Ｍ（１，２）、・・・、Ｍ（ｍ，２）、Ｍ（０，ｎ）、Ｍ（２，ｎ）、・・・には、コンタクト１４（１，０）、・・・、１４（ｍ，０）、１４（０，１）、１４（２，１）、・・・、１４（１、２）、・・・、１４（ｍ，２）、１４（０，ｎ）、１４（２，ｎ）、・・・は配置されていない。すなわち、これらのセルには、データ“０”がプログラムされている。
本マスクＲＯＭの特徴は、メモリセルの基準電源Ｖｓｓが下部拡散層により供給されており、配線領域が必要ないことである。このことにより、全てのメモリセルは、加工上の最小間隔である寸法を用いて配置が可能となり、面積の縮小されたメモリが提供できる。
上述したように、メモリセルがＳＧＴを用いて縮小されているのに対応して、このメモリセルを選択するデコーダも縮小する必要が生じる。
本発明は、ＳＧＴの特徴を利用して、メモリ用デコーダをメインデコーダとローカルデコーダの構成で配置することにより、微細化されたメモリセルに対応して、コンパクトに配置でき、低価格なメモリチップを構成する半導体装置を提供することが目的である。
さらに、図２１、図２２には、ＳＲＡＭセルをＳＧＴで構成した例を示す。
図２１は、ＳＲＡＭセルの等価回路図であり、Ｑｐ１、Ｑｐ２はＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）Ｑｎ１，Ｑｎ２、Ｑｎ３、Ｑｎ４はＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＢＬはビット線、ＢＬＢは反転ビット線、ＷＬはワード線（行線）、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２２ａ、図２２ｂ、図２２ｃおよび図２２ｄに、ＳＧＴを用いて構成したＳＲＡＭセルのレイアウト（配置）を示す。図２２ａは平面図、図２２ｂは、図２２ａにおけるカットラインＡ－Ａ’に沿った断面図、図２２ｃは図２２ａにおけるカットラインＢ－Ｂ’の断面図、図２２ｄは図２２ａにおけるカットラインＣ－Ｃ’の断面図を示す。詳細は特許文献４の国際公開ＷＯ２００９／０９６４６５号公報に記載されている。
図２２ａにおいて、図２１のＳＲＡＭセルのＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ４が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ１及びＮＭＯＳトランジスタＱｎ１が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄが形成され、不純物注入等により、２ｐａ、２ｐｂはそれぞれｐ＋拡散層、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄはそれぞれｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層２ｎｃ、２ｐｂ、２ｎｄを接続し、また、２ｎｂ、２ｐａ、２ｎａを接続する。
４ｎ１、４ｎ２はｎ型シリコン柱、４ｐ１、４ｐ２、４ｐ３、４ｐ４はｐ型シリコン柱、５はシリコン柱４ｎ１、４ｎ２、４ｐ１、４ｐ２、４ｐ３、４ｐ４を取り巻くゲート絶縁膜、６はゲート電極、６ａ、６ｂ、６ｃ、６ｄは、それぞれゲート配線である。シリコン柱４ｎ１、４ｎ２の最上部には、それぞれｐ＋拡散層７ｐ１、７ｐ２が不純物注入等により形成され、シリコン柱４ｐ１、４ｐ２、４ｐ３、４ｐ４の最上部には、それぞれｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４が不純物注入等により形成される。８はゲート絶縁膜５を保護するためのシリコン窒化膜、９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４はそれぞれｐ＋拡散層７ｐ１、７ｐ２、ｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４に接続されるシリサイド層、１０ｐ１、１０ｐ２、１０ｎ１、１０ｎ２、１０ｎ３、１０ｎ４は、シリサイド層９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４と第１メタル配線１３ｃ、１３ｇ、１３ａ、１３ｆ、１３ｅ、１３ｈとをそれぞれ接続するコンタクト、１１ａはゲート配線６ａと第１メタル配線１３ｂを接続するコンタクト、１１ｂはゲート配線６ｂと第１メタル配線１３ｄを接続するコンタクト、１１ｃはゲート配線６ｃと第１メタル配線１３ｉを接続するコンタクト、１１ｄはゲート配線６ｄと第１メタル配線１３ｊを接続するコンタクトである。
また、１２ａは、下部拡散層２ｎｂ、２ｐａおよび２ｎａを接続するシリサイド３と第１メタル配線１３ｄを接続するコンタクト、１２ｂは、下部拡散層２ｎｄ、２ｐｂおよび２ｎｃを接続するシリサイド３と第１メタル配線１３ｂを接続するコンタクトである。
シリコン柱４ｎ１、下部拡散層２ｐａ、上部拡散層７ｐ１、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱４ｎ２、下部拡散層２ｐｂ、上部拡散層７ｐ２、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱４ｐ１、下部拡散層２ｎａ、上部拡散層７ｎ１、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱４ｐ２、下部拡散層２ｎｂ、上部拡散層７ｎ２、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱４ｐ３、下部拡散層２ｎｃ、上部拡散層７ｎ３、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱４ｐ４、下部拡散層２ｎｄ、上部拡散層７ｎ４、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ４を構成する。
また、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極６にはゲート配線６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極６とＮＭＯＳトランジスタＱｎ２のゲート電極６にはゲート配線６ｂが接続され、ＮＭＯＳトランジスタＱｎｎ３のゲート電極６にはゲート配線６ｃが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極６にはゲート配線６ｄが接続される。
下部拡散層２ｐａ、２ｎａ、２ｎｂはシリサイド３を介してＰＭＯＳトランジスタＱｐ１、Ｑｎ１、Ｑｎ３の共通ドレインとなり、コンタクト１２ａを介して第１メタル配線１３ｄに接続され、さらに、コンタクト１１ｂを介してゲート電極６ｂに接続される。同様に、下部拡散層２ｐｂ、２ｎｃ、２ｎｄはシリサイド３を介してＰＭＯＳトランジスタＱｐ２、Ｑｎ２、Ｑｎ４の共通ドレインとなり、コンタクト１２ｂを介して第１メタル配線１３ｂに接続され、さらに、コンタクト１１ａを介してゲート電極６ａに接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソースである上部拡散層７ｐ１、７ｐ２は、それぞれシリサイド層９ｐ１、９ｐ２およびコンタクト１０ｐ１、１０ｐ２を介して、それぞれ第１メタル配線１３ｃ、１３ｇに接続され、さらに、コンタクト１４ｐ１、１４ｐ２を介して第２メタル配線１５ａに接続され、第２メタル配線１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＱｎ１およびＱｎ２のソースである上部拡散層７ｎ１および７ｎ２は、それぞれシリサイド層９ｎ１、９ｎ２、コンタクト１０ｎ１、１０ｎ２を介して第１メタル配線１３ａ、１３ｆに接続され、第１メタル配線１３ａ、１３ｆには基準電源Ｖｓｓが供給される。
ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層７ｎ３は、シリサイド層９ｎ３、コンタクト１０ｎ３を介して第１メタル配線１３ｅに接続され、さらにコンタクト１４ｎ３を介して第２メタル配線１５ｂに接続され、第２メタル配線１５ｂはビット線ＢＬとなる、また、ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層７ｎ４は、シリサイド層９ｎ４、コンタクト１０ｎ４を介して第１メタル配線１３ｈに接続され、さらにコンタクト１４ｎ４を介して第２メタル配線１５ｃに接続され、第２メタル配線１５ｃは反転ビット線ＢＬＢとなる。また、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のゲート電極６は、それぞれゲート配線６ｃ、６ｄに接続される。ゲート配線６ｄは、図１９ｄに示すように、コンタク１１ｄ、第１メタル配線１３ｊ、コンタクト１４ｂ、第２メタル配線１５ｅ、コンタクト１６ｂを介して第３メタル配線１７に接続され、第３メタル配線１７は、ワード線（行選択信号）ＷＬとなる。同様に、ゲート配線６ｃは、コンタク１１ｃ、第１メタル配線１３ｉ、コンタクト１４ａ、第２メタル配線１５ｄ、コンタクト１６ａを介して第３メタル配線１７に接続される。
以上により、図２２ａに示すように、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を２行３列の最小寸法で図２２のＳＲＡＭセルが提供できる。
なお、細線枠で囲まれたブロックＳＲＡＭがユニットセルの単位であり、２行にわたるＳＲＡＭセルの枠の縦方向の寸法はＬｙ１となる。
この例の特徴は、６つのトランジスタを有するＳＲＡＭが２行３列の縮小された面積に実現できることである。このように、メモリセルがＳＧＴを用いて２行のピッチに縮小されているのに対応して、このメモリセルを選択するデコーダも縮小する必要が生じる。
本発明は、ＳＧＴの特徴を利用して、メモリ用デコーダをメインデコーダとローカルデコーダの構成で配置することにより、微細化されたメモリセルに対応して、コンパクトに配置でき、低価格なメモリチップを構成する半導体装置を提供することが目的である。
（１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、
第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
前記各ローカルデコーダは、少なくとも、
第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はコンタクトを介して接続されて、前記第１の選択信号が供給され、
前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続されることを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記ローカルデコーダを構成する、前記第１のNチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置される。
（３）また、別の態様では、前記ローカルデコーダを構成する、前記第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置される。
（４）また、別の態様では、前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在する。
　（５）本発明の、別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、
第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
前記各ローカルデコーダは、少なくとも、
第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はシリサイド層を介して接続されて、前記第１の選択信号が供給され、
前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続される。
（６）また、別の態様では、前記ローカルデコーダを構成する、前記第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置される。
（７）また、別の態様では、前記ローカルデコーダを構成する、前記第１のNチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置される。
（８）また、別の態様では、前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在する。
（９）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
により構成され、
前記各ローカルデコーダは、少なくとも、
第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はコンタクトを介して接続されて、前記第１の選択信号が供給され、
前記第１のNチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のNチャネルトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続されることを特徴とする半導体装置が提供される。
（１０）本発明の別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１１）また、別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１２）また、別の態様では、前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（１３）また、別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
により構成され、
前記各ローカルデコーダは、少なくとも、
第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はシリサイド層を介して接続されて、前記第１の選択信号が供給され、
前記第１のNチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のNチャネルトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続される。
（１４）また、別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１５）また、別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２の選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１６）また、別の態様では、前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（１７）また、別の態様では、前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
前記複数のメモリセルは、
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、行列状に基板上に配列することによりメモリアレイを構成する不揮発性半導体記憶装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の下部に配置されるソース領域と、
前記シリコン柱の上部に配置されるドレイン領域を備え、
前記行列状に配置されたそれぞれのトランジスタは、
行方向に１行毎に配置された複数の前記トランジスタのゲートが行選択線に共通接続され、
列方向に配置された複数の前記トランジスタのドレインが記憶手段を介してビット線に共通接続され、
行列を構成する前記複数のトランジスタのソース領域がシリコン柱より基板側に配置されたシリサイド層を介してソース線に共通接続されており、
前記複数のトランジスタのドレイン領域をビット線に接続する前記抵抗手段は低抵抗状態あるいは高抵抗状態に設定することで、データの記憶を行うメモリセルであり、
前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置され、その出力が前記行列状に配置されたメモリの前記行選択線に供給される。
（１８）また、別の態様では、前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
前記複数のメモリセルは、
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に２行３列に配置されたスタティック型メモリセルが行列状に複数配置され、
前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
列方向に延在したビット線、反転ビット線および行方向に延在した行選択線を有し、
前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、２行に配置され、その出力が前記行列状に配置されたスタティック型メモリセルの前記行選択線に供給される。
本発明の実施例の半導体装置の回路図である。 本発明の行選択デコーダ回路の等価回路図である。 本発明の行選択デコーダの選択動作図である。 本発明の第１の実施例のローカルデコーダの平面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの平面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第２の実施例のＮＡＮＤデコーダの断面図である。 本発明の第３の実施例のメインデコーダの平面図である。 本発明の第３の実施例のメインデコーダの断面図である。 本発明の第３の実施例のメインデコーダの断面図である。 本発明の第３の実施例のメインデコーダの断面図である。 本発明の第３の実施例のメインデコーダの断面図である。 本発明の第４の実施例の行選択デコーダの平面図である。 本発明の第５の実施例のローカルデコーダの平面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のローカルデコーダの断面図である。 本発明の第６の実施例のメインデコーダの平面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の第６の実施例のメインデコーダの断面図である。 本発明の行選択デコーダの選択動作図である。 本発明の第７の実施例の行選択デコーダの平面図である。 本発明の第８の実施例のローカルデコーダの平面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第９の実施例のメインデコーダの平面図である。 本発明の第９の実施例のメインデコーダの断面図である。 本発明の第９の実施例のメインデコーダの断面図である。 本発明の第９の実施例のメインデコーダの断面図である。 本発明の第９の実施例のメインデコーダの断面図である。 本発明の第１０の実施例の行選択デコーダの平面図である。 本発明の第１１の実施例の行選択デコーダの平面図である。 本発明の第１２の実施例の行選択デコーダの構成を示すブロック図である。 本発明の第１３の実施例のローカルデコーダの平面図である。 本発明の第１３の実施例のローカルデコーダの断面図である。 本発明の第１３の実施例のローカルデコーダの断面図である。 本発明の第１３の実施例のローカルデコーダの断面図である。 インバータの等価回路図である。 ＳＧＴを用いたインバータの平面図である。 ＳＧＴを用いたインバータの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの平面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＲＡＭの等価回路である。 ＳＧＴを用いて構成されたＳＲＡＭの平面図である。 ＳＧＴを用いて構成されたＳＲＡＭの断面図である。 ＳＧＴを用いて構成されたＳＲＡＭの断面図である。 ＳＧＴを用いて構成されたＳＲＡＭの断面図である。
（本発明に適用する等価回路）
図１に本発明に適用するメモリ用のデコーダ回路を含む、半導体記憶装置を示す。メモリセルの一例として、トランジスタのドレインとビット線間にコンタクトを設けるか設けないかで、データの“１”、“０”をプログラムするコンタクトプログラム方式である、図２０で説明したマスクＲＯＭセルを採用している。
１００は、上記、１トランジスタ／セル方式（ひとつのメモリセルがひとつのトランジスタで構成された最小のセル）のマスクＲＯＭセルをマトリックス状に配置したメモリアレイである。図１では、２５６行、１６列、すなわち４０９６ビットのメモリアレイを構成する。
これらのマスクＲＯＭセルは、行方向に配置された１６個のメモリセルのゲートを共通接続してワード線ＷＬｍ（ｍ＝０～２５５）に配置し、列方向に配置された２５６個のメモリセルのビット線ＢＬｎ(ｎ＝０～１５)を共通接続して縦方向に配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、ＮＡＮＤデコーダ２０１とインバータ２０２で構成されたメインデコーダと、ローカルデコーダ２０３－１、２０３－２により構成される。ローカルデコーダ２０３―１、２０３－２の出力が行選択信号ＷＬｍ（ｍ＝０～２５５）となる。
ＮＡＮＤデコーダ２０１には、後述するアドレス選択信号ＸＡ０～３、ＸＢ０～３、ＸＣ０～７が入力され、入力されたアドレス選択信号によりＮＡＮＤデコーダ２０１のいずれかひとつを選択する。インバータ２０２は、ＮＡＮＤデコーダの出力電流を増幅するためのバッファの役割をしている。ローカルデコーダ２０３－１、２０３－２は、インバータ２０２の出力であるメインデコーダの出力を第１の選択信号とし、後述する選択信号Ｆ０とその反転信号Ｆ０Ｂを第２の選択信号として行選択信号ＷＬ０～ＷＬ２５５のいずれかひとつを出力する。
３００は、アドレス信号を受けて、ＮＡＮＤデコーダである２０１を選択するアドレス選択信号ＸＡ０～３、ＸＢ０～３、ＸＣ０～７を出力する、第１のプリデコーダである。ここでは、アドレス信号Ａ１～Ａ２を受けてアドレス選択信号ＸＡ０～３を出力する３００Ａ、アドレス信号Ａ３～Ａ４を受けてアドレス選択信号ＸＢ０～３を出力する３００Ｂ、アドレス信号Ａ５～Ａ７を受けてアドレス選択信号ＸＣ０～７を出力する３００Ｃにより構成される。
例えば、メインデコーダ（２０１と２０２）は、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０を受けて、ＤＥＣＯＵＴ０を選択し、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０を受けて、ＤＥＣＯＵＴ１を選択し、同様にして、アドレス選択信号ＸＡ３、ＸＢ３、ＸＣ７を受けて、ＤＥＣＯＵＴ１２７を選択する。
３５０は、アドレス信号Ａ０を受けて、ローカルデコーダ２０３－１あるいは２０３－２を選択するアドレス選択信号Ｆ０およびその反転信号Ｆ０Ｂを出力する、第２のプリデコーダである。
４００は列選択ゲート、５００は列選択ゲート４００を選択する列選択デコーダである。列選択デコーダ５００は、列アドレス信号Ａ８～Ａ１１を受けて、列選択信号ＣＬｎ（ｎ＝０～１５）を出力し、列選択信号ＣＬｎは、列選択ゲートに入力され、列選択ゲートトランジスタＣＧｎ（ｎ＝０～１５）のゲートに接続される。列選択ゲートトランジスタＣＧｎのソースは、それぞれマスクＲＯＭセルのビット線ＢＬｎに接続され、ドレインは共通にデータ線ＤＬに接続される。
６００は、メモリセルからビット線を介してデータ線に読み出される微小な読み出し信号を受けて、増幅して出力するセンスアンプ、７００はセンスアンプ６００の信号を受けて、外部に出力する読み出し信号ＤＯＵＴを作成する出力回路である。
図１に示すように、マスクＲＯＭセルは、アドレス信号を受けて、行選択デコーダを介してｍ行ｎ列の最小ピッチで配置される行選択線ＷＬｍ（ｍ＝０～２５５）のいずれかひとつを選択するため、行選択デコーダも、メモリセルのピッチに合わせて１行配置の最小単位で配置を行う必要がある。
図２に本発明の行選択デコーダ２００を示す。ＮＡＮＤデコーダ２０１とインバータ２０２で構成されたメインデコーダＭＤＥＣと、ローカルデコーダＬＤＥＣとで構成される。
ＳＧＴからなるＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、同じくＳＧＴよりなるＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３により、ＮＡＮＤデコーダ２０１を構成し、同じくＳＧＴからなるＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４によりインバータ２０２を構成し、このＮＡＮＤデコーダ２０１とインバータ２０２によりメインデコーダＭＤＥＣを構成する。ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートにはアドレス選択信号ＸＡｈ（ｈ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートにはアドレス選択信号ＸＢｉ（ｉ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートにはアドレス選択信号ＸＣｊ（ｊ＝０～７）が接続される。ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のドレインは共通にノードＮ４に接続され、出力ＤＥＣＯＵＴｋとなる。ＰＭＯＳトランジスタＴｐ４のソースは電源Ｖｃｃに接続され、ＮＭＯＳトランジスタのソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲートは共通に、ＮＡＮＤデコーダ２０１の出力であるノードＮ１に接続される。
ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２によりローカルデコーダ２０３－１が構成され、ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２によりローカルデコーダ２０３－２が構成される。
ＰＭＯＳトランジスタＴｐ１１のソースおよびＮＭＯＳトランジスタＴｎ１１のドレインはノードＮ４、すなわち第１の選択信号となるメインデコーダＭＤＥＣの出力ＤＥＣＯＵＴｋに共通に接続され、ＰＭＯＳトランジスタＴｐ１１のドレイン、ＮＭＯＳトランジスタＴｎ１１のソースおよびＮＭＯＳトランジスタＴｎ１２のドレインはノードＮ５に共通接続され、行選択信号ＷＬ（２ｋ）となる。また、ＮＭＯＳトランジスタＴｎ１２のソースには、基準電源Ｖｓｓが供給される。
同様に、ローカルデコーダ２０３－２を構成するＰＭＯＳトランジスタＴｐ２１のソースおよびＮＭＯＳトランジスタＴｎ２１のドレインはノードＮ４に接続され、ＰＭＯＳトランジスタＴｐ２１のドレイン、ＮＭＯＳトランジスタＴｎ２１のソースおよびＮＭＯＳトランジスタＴｎ２２のドレインはノードＮ６に共通接続され、行選択信号ＷＬ（２ｋ＋１）となる。また、ＮＭＯＳトランジスタＴｎ２２のソースには、基準電源Ｖｓｓが供給される。
なお、ＮＭＯＳトランジスタＴｎ１１とＰＭＯＳトランジスタＴｐ１１、あるいはＮＭＯＳトランジスタＴｎ２１とＰＭＯＳトランジスタＴｐ２１で構成されるトランスファースイッチは、双方向に電流が流れるので、ドレインとソースは動作状態により逆になることがある。本説明では、メインデコーダの出力から行選択線に電流が供給される状態を基本と考え、メインデコーダの出力端子側に、ＮＭＯＳトランジスタのドレインが接続され、且つ、ＰＭＯＳのソースが接続されると定義する。当然、逆の接続に定義することも、本発明に含まれる。
図３には、行選択デコーダ２００の選択動作表を示す。丸印のアドレス選択信号がメインデコーダＭＤＥＣおよびローカルデコーダ２０３－１、２０３－２に入力されると、対応した行選択デコーダの出力である行選択信号ＷＬのいずれかひとつが選択される。例えば、アドレス選択信号Ｆ０Ｂ、ＸＡ２、ＸＢ１、ＸＣ０が入力されると、ＷＬ１３が選択される。すなわち、この行選択デコーダを選択するアドレス選択信号は、Ｆ０、Ｆ０Ｂで２本、ＸＡが４本、ＸＢが４本、ＸＣが８本、合計１８本のアドレス選択信号を行選択デコーダ２００に供給する。
なお、図示しないが、ローカルデコーダ２０３－１、２０３－２を用いずに、アドレス信号Ａ０～Ａ７の全てをメインデコーダ２０１に供給した場合には、例えば、第１のプリデコーダ３００を構成するデコーダ３００Ａにアドレス信号Ａ０～Ａ２を配分し、３００Ｂにアドレス信号Ａ３～Ａ４を配分し、３００Ｃにアドレス信号Ａ５～Ａ７を配分すると、ＸＡが８本、ＸＢが４本、ＸＣが８本、合計２０本のアドレス選択信号が必要となり、ローカルデコーダ方式を採用することで、アドレス選択信号を削減できる。
（実施例１）
本発明に図２の等価回路を適用した実施例として、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈに、第１の実施例を示す。図４ａは、本発明のローカルデコーダＬＤＥＣにおける２０３Ａ－１－ｋ、２０３Ａ－２－ｋのレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＥ－Ｅ’に沿った断面図、図４ｇは、図４ａにおけるカットラインＦ－Ｆ’に沿った断面図、図４ｈは、図４ａにおけるカットラインＧ－Ｇ’に沿った断面図を示す。
図４ａにおいて、図２のローカルデコーダ２０３－１のＮＭＯＳトランジスタＴｎ１１、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１２が１行目（図の上の行）に２０３Ａ－１－ｋとして図の左側より順番に配置され、また、ローカルデコーダ２０３－２のＮＭＯＳトランジスタＴｎ２１、ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２２が２行目（図の下の行）に２０３Ａ－２－ｋとして図の左側より順番に配置されている。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈにおいて、図１９ａ、図１９ｂと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄが形成され、この平面状シリコン層３０２ｐａ、３０２ｐｂは不純物注入等により、それぞれｐ＋拡散層から構成され、平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄは不純物注入等によりそれぞれｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層３０２ｎａ、３０２ｐａおよび３０２ｎｂを接続し、また、３０２ｎｃ、３０２ｐｂおよび３０２ｎｄを接続する。３０４ｎ１１、３０４ｎ２１はｎ型シリコン柱、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１１、３０４ｎ２１、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ及び３０６ｅは、それぞれゲート配線である。シリコン柱３０４ｎ１１、３０４ｎ２１の最上部には、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１が不純物注入等により形成され、シリコン柱３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２の最上部には、それぞれｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２は、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１、ｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２に接続されるシリサイド層である。
３１０ｐ１１、３１０ｐ２１、３１０ｎ１１、３１０ｎ１２、３１０ｎ２１、３１０ｎ２２は、シリサイド層３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２と第１メタル配線３１３ａ、３１３ａ、３１３ａ、３１３ｄ、３１３ａ、３１３ｇとをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｃを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｂを接続するコンタクト、３１１ｃはゲート配線１０６ｃと第１メタル配線３１３ｆを接続するコンタクト、３１１ｄは、ゲート配線３０６ｄと第１メタル配線３１３ｃを接続するコンタクトである。
また、３１２ａは、下部拡散層３０２ｎａ、３０２ｐａ、３０２ｎｂを接続するシリサイド層３０３と第１メタル配線３１３ｅを接続するコンタクト、３１２ｂは、下部拡散層３０２ｎｃ、３０２ｐｂ、３０２ｎｄを接続するシリサイド３０３と第１メタル配線３１３ｈを接続するコンタクトである。
また、３１４ａは、第１メタル配線３１３ｃと第２メタル配線３１５ａを接続するコンタクト、３１４ｂは、第１メタル配線３１３ｂと第２メタル配線３１５ｂを接続するコンタクトである。
シリコン柱３０４ｎ１１、下部拡散層３０２ｐａ、上部拡散層３０７ｐ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱３０４ｎ２１、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスＴｐ２１を構成し、シリコン柱３０４ｐ１１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱３０４ｐ１２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ１２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱３０４ｐ２１、下部拡散層３０２ｎｃ、上部拡散層３０７ｎ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱３０４ｐ２２、下部拡散層３０２ｎｄ、上部拡散層３０７ｎ２２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２２を構成する。
また、ＮＭＯＳトランジスタＴｎ１１のゲート電極３０６には、ゲート配線３０６ａが接続される。ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１２のゲート電極３０６にはゲート配線３０６ｂが接続される。ＮＭＯＳトランジスタＴｎ２１のゲート電極３０６には、ゲート配線３０６ｃが接続される。ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２２のゲート電極３０６にはゲート配線３０６ｄが接続される。
ＮＭＯＳトランジスタＴｎ１１のソースとなる下部拡散層３０２ｎａ、ＰＭＯＳトランジスタＴｐ１１のドレインとなる下部拡散層３０２ｐａおよびＮＭＯＳトランジスタＴｎ１２のドレインとなる下部拡散層３０２ｎｂは、シリサイド３０３およびコンタクト３１２ａを介して第１メタル配線３１３ｅに接続され、行選択信号ＷＬ（２ｋ）（ｋ＝０～１２７）となる。ＮＭＯＳトランジスタＴｎ１１のドレインである上部拡散層３０７ｎ１１はシリサイド３０９ｎ１１、コンタクト３１０ｎ１１を介して第１メタル配線３１３ａに接続され、第１メタル配線３１３ａには、メインデコーダＭＤＥＣの出力ＤＥＣＯＵＴｋが接続される。ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層３０７ｐ１１はシリサイド３０９ｐ１１、コンタクト３１０ｐ１１を介して第１メタル配線３１３ａに接続される。ＮＭＯＳトランジスタＴｎ１２のソースである上部拡散層３０７ｎ１２はシリサイド３０９ｎ１２、コンタクト３１０ｎ１２を介して第１メタル配線３１３ｄに接続され、第１メタル配線３１３ｄはさらに、コンタクト３１４ｎ１２を介して第２メタル配線３１５ｃに接続され、３１５ｃには基準電源Ｖｓｓが供給される。
第２の選択信号Ｆ０は、第２メタル配線３１５ａに供給され、第２メタル配線３１５ａはコンタクト３１４ａを介して第１メタル配線３１３ｃに接続され、３１３ｃはさらにコンタクト３１１ａを介してゲート配線３０６ａに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極３０６に入力される。第２の選択信号の反転選択信号であるＦ０Ｂは、第２メタル配線３１５ｂに供給され、コンタクト３１４ｂを介して第１メタル配線３１３ｂに接続され、さらに、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１２のゲート電極とＮＭＯＳトランジスタＴｎ１２のゲート電極３０６に供給される。
同様に、ＮＭＯＳトランジスタＴｎ２１のソースとなる下部拡散層３０２ｎｃ、ＰＭＯＳトランジスタＴｐ２１のドレインとなる下部拡散層３０２ｐｂおよびＮＭＯＳトランジスタＴｎ２２のドレインとなる下部拡散層３０２ｎｄは、シリサイド３０３およびコンタクト３１２ｂを介して第１メタル配線３１３ｈに接続され、行選択信号ＷＬ（２ｋ＋１）（ｋ＝０～１２７）となる。ＮＭＯＳトランジスタＴｎ２１のドレインである上部拡散層３０７ｎ２１はシリサイド３０９ｎ２１、コンタクト３１０ｎ２１を介して第１メタル配線３１３ａに接続される。ＰＭＯＳトランジスタＴｐ２１のソースである上部拡散層３０７ｐ２１はシリサイド３０９ｐ２１、コンタクト３１０ｐ２１を介して第１メタル配線３１３ａに接続される。ＮＭＯＳトランジスタＴｎ２２のソースである上部拡散層３０７ｎ２２はシリサイド３０９ｎ２２、コンタクト３１０ｎ２２を介して第１メタル配線３１３ｇに接続され、第１メタル配線３１３ｇはさらに、コンタクト３１４ｎ２２を介して第２メタル配線３１５ｃに接続される。
第２の選択信号Ｆ０が供給される第２メタル配線３１５ａは前述したように、コンタクト３１４ａを介して第１メタル配線３１３ｃに接続され、３１３ｃはさらにコンタクト３１１ｄを介してゲート配線３０６ｄに接続され、ＰＭＯＳトランジスタＴｐ２１のゲート電極３０６およびＮＭＯＳトランジスタＴｎ２２のゲート電極３０６に入力される。第２の選択信号の反転選択信号であるＦ０Ｂが供給される第２メタル配線３１５ｂは、本図の下方に位置して図示しない、コンタクト３１４ｂと同等のコンタクトを介して第１メタル配線３１３ｆに接続され、さらに、コンタクト３１１ｃを介してゲート配線３０６ｃに接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極に接続される。
ここで、第２メタル配線３１５ａにより供給される第２の選択信号線Ｆ０、３１５ｂにより供給される第２の選択信号の反転選択信号線Ｆ０Ｂおよび３１５ｃにより供給される基準電源線Ｖｓｓは、行方向に並んで配置されているＮＭＯＳトランジスタＴｎ１１、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１２の配列方向、および、同じく行方向に並んで配置されているＮＭＯＳトランジスタＴｎ２１、ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２２の配列方向に対して、垂直な方向すなわち列に沿った方向に延在して配置される。
また、本実施例におけるローカルデコーダＬＤＥＣＡは、図の枠で囲った領域となり、枠の縦方向の寸法は、行方向に配列されたデコーダのピッチ（行間隔）として、２０３Ａ－１－ｋ、２０３Ａ－２－ｋの２行分でＬｙ１である。面積増の要因である拡散間隔の数が、ピッチＬｙ１の中に２箇所存在する。
本発明によれば、第２の選択信号線、第２の選択信号の反転信号線、基準電源線を第２メタル配線で、ローカルデコーダを構成するトランジスタが配置される行方向と垂直な方向に延在配置することにより、トランジスタの最小ピッチである１行毎に行選択信号を出力可能である、面積が縮小されたローカルデコーダが提供できる。
（実施例２）
本発明に図２の等価回路を適用した実施例として、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅ、図５ｆ、図５ｇ、図５ｈおよび図５ｉに、第２の実施例を示す。図５ａは、本発明のＮＡＮＤデコーダ２０１のレイアウト（配置）の平面図、図５ｂは、図５ａにおけるカットラインＡ－Ａ’に沿った断面図、図５ｃは、図５ａにおけるカットラインＢ－Ｂ’に沿った断面図、図５ｄは、図５ａにおけるカットラインＣ－Ｃ’に沿った断面図、図５ｅは、図５ａにおけるカットラインＤ－Ｄ’に沿った断面図、図５ｆは、図５ａにおけるカットラインＥ－Ｅ’に沿った断面図、図５ｇは、図５ａにおけるカットラインＦ－Ｆ’に沿った断面図、図５ｈは、図５ａにおけるカットラインＧ－Ｇ’に沿った断面図、図５ｉは、図５ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
図５ａにおいて、図２のＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
なお、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅ、図５ｆ、図５ｇ、図５ｈおよび図５ｉにおいて、図１９ａ、図１９ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層である。
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｄ、１１３ｄ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｇを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド層１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ｄが接続される。
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３及びＮＭＯＳトランジスタＴｎ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、出力ノードＮ１となる。ＰＭＯＳトランジスタＴｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｐ１を介して第２メタル配線１１５ｃに接続され、１１５ｃには電源Ｖｃｃが供給される。ここで、第２メタル配線は、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して、行方向に沿って延在している第１メタル配線１１３ａに接続される。また、ＰＭＯＳトランジスタＴｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＴｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｄに接続される。ＮＭＯＳトランジスタＴｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１のソースとＮＭＯＳトランジスタＴｎ２のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＴｎ３のドレインと接続され、ＮＭＯＳトランジスタＴｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃは、さらにコンタクト１１４ｎ３を介して第２メタル配線１１５ｇに接続され、１１５ｇには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｇは、行方向と垂直な方向に延在する。
第２メタル配線により供給されるアドレス選択信号ＸＡ０～ＸＡ３のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の右側）へ延在する。アドレス選択信号ＸＡ０～ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在しているアドレス選択信号ＸＡ０～ＸＡ３のいずれかひとつの交点に、コンタクト１１４ａを配置して、アドレス選択信号ＸＡｈ（ｈ＝０～３）をゲート配線１０６ａに接続する。図では、アドレス選択信号ＸＡ１の第２メタル配線１１５ａと第１メタル配線１１３ｅの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダ２０１のＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、アドレス選択信号ＸＡ１が入力される。
本図では、アドレス選択信号線ＸＡ２～ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに右側に、行方向に対して垂直な形で配置される。
なお、アドレス選択信号ＸＡ０（第２メタル配線１１５ｂ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、アドレス選択信号ＸＡ０（第２メタル配線１１５ｂ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給されるアドレス選択信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、アドレス選択信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、アドレス選択信号ＸＢ０の第２メタル配線１１５ｄと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、アドレス選択信号ＸＢ０が入力される。
なお、アドレス選択信号ＸＢ１（第２メタル配線１１５ｅ）、アドレス選択信号ＸＢ２（第２メタル配線１１５ｆ）およびアドレス選択信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ｃを配置して、アドレス選択信号ＸＣｊ（ｉ＝０～７）をゲート配線１０６ｄに接続する。図では、アドレス選択信号ＸＣ０の第２メタル配線１１５ｉと第１メタル配線１１３ｇの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダ２０１のＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、アドレス選択信号ＸＣ０が入力される。
なお、アドレス選択信号ＸＣ１（第２メタル配線１１５ｊ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本図に従えば、本ＮＡＮＤデコーダにはアドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力されており、図３により、出力はノードＮ１となる。
また、本ＮＡＮＤデコーダ２０１Ａは図の枠で囲った領域となり、枠の縦方向の寸法は図４ａのローカルデコーダＬＤＥＣＡと同一のＬｙ１となる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタルでＮＡＮＤデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタル配線を接続することで、任意のアドレス選択信号をＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が小さく、ローカルデコーダと同一ピッチのＮＡＮＤデコーダが実現できる。
（実施例３）
図６ａ、図６ｂ、図６ｃ、図６ｄ及び図６ｅに、第３の実施例を示す。図６ａは、図３のメインデコーダＭＤＥＣのレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ－Ａ’に沿った断面図、図６ｃは、図６ａにおけるカットラインＢ－Ｂ’に沿った断面図、図６ｄは、図６ａにおけるカットラインＣ－Ｃ’に沿った断面図、図６ｅは、図６ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
本実施例は、図５のＮＡＮＤデコーダにインバータ２０２を配置し、メインデコーダＭＤＥＣを構成する。さらに、上下に３組がピッチＬｙ１にて配置されている。
インバータを構成するＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のドレインはそれぞれ下部拡散層１０２ｐｂおよび１０２ｎｃに接続され、シリサイド層１０３により共通接続されて、コンタクト１１２ｂを介して第１メタル１１３ｊと接続され、第１メタル配線１１３ｊが本メインデコーダ出力ＤＥＣＯＵＴｋ（ｋ＝０～１２７）となる。
ＰＭＯＳトランジスタＴｐ４のソースとなる上部拡散層１０７ｐ４は、シリサイド層１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル１１３ｈに接続され、さらに１１３ｈは、横に延在してコンタクト１１４ｈを介して第２メタル配線１１５ｎに接続され、１１５ｎには、電源Ｖｃｃが供給される。ここで、電源が供給される第２メタル配線１１５ｎは、行方向と垂直方向に延在配置される。
ＮＭＯＳトランジスタＴｎ４のソースとなる上部拡散層１０７ｎ４は、シリサイド層１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル１１３ｉに接続され、さらに１１３ｉは、コンタクト１１４ｎ４を介して第２メタル配線１１５ｍに接続され、１１５ｍには、基準電源Ｖｓｓが供給される。ここで、基準電源が供給される第２メタル配線１１５ｍは、行方向と垂直方向に延在配置される。
ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲート電極はゲート配線１０６ｆに共通接続され、さらにゲート配線１０６ｅがＰＭＯＳトランジスタＴｐ４のゲート電極に接続され、ゲート配線１０６ｅは、コンタクト１１１ｅを介して第１メタル配線１１３ｂ、すなわちＮＡＮＤデコーダ２０１の出力と接続される。
図６ａにおいて、アドレス選択信号ＸＡ３、ＸＢ０、ＸＣ０が入力されるＮＡＮＤデコーダ２０１Ａ－３は出力Ｎ１－３がインバータ２０２Ａ－３に入力され、インバータ２０２Ａ－３はＤＥＣＯＵＴ３を出力する。アドレス選択信号ＸＡ０、ＸＢ１、ＸＣ０が入力されるＮＡＮＤデコーダ２０１Ａ－４は出力Ｎ１－４がインバータ２０２Ａ－４に入力され、インバータ２０２Ａ－４はＤＥＣＯＵＴ４を出力する。アドレス選択信号ＸＡ１、ＸＢ１、ＸＣ０が入力されるＮＡＮＤデコーダ２０１Ａ－５は出力Ｎ１－５がインバータ２０２Ａ－５に入力され、インバータ２０２Ａ－５はＤＥＣＯＵＴ５を出力する。ＮＡＮＤデコーダ２０１Ａ－３とインバータ２０２Ａ－３でメインデコーダＭＤＥＣＡ－３を構成し、ＮＡＮＤデコーダ２０１Ａ－４とインバータ２０２Ａ－４でメインデコーダＭＤＥＣＡ－４を構成し、ＮＡＮＤデコーダ２０１Ａ－５とインバータ２０２Ａ－５でメインデコーダＭＤＥＣＡ－５を構成し、これらのＭＤＥＣＡ－３、ＭＤＥＣＡ－４、ＭＤＥＣＡ－５は隣接してピッチ（間隔）Ｌｙ１にて配置されており、共通に、電源Ｖｃｃを供給する第２メタル配線１１５ｃ、１１５ｎ、基準電源Ｖｓｓを供給する第２メタル配線１１５ｇ、１１５ｍが配置され、アドレス選択信号ＸＡ０～３、ＸＢ０～３、ＸＣ０～７が全て第２メタル配線の最小ピッチにより配置され、第１メタル配線１１３ｅ、１１３ｆ、１１３ｇを介して、それぞれ任意のアドレス選択信号がＮＡＮＤデコーダの入力ゲートに接続される。
本発明によれば、ＮＡＮＤデコーダとインバータにより構成されたメインデコーダが、第２メタルの最小ピッチにより配線され、面積が最小となるメインデコーダが提供できる。
（実施例４）
図７に、第４の実施例を示す。図７は、実施例１（図４）のローカルデコーダＬＤＥＣＡと、実施例３（図６）のメインデコーダＭＤＥＣＡを、ピッチを合わせて複数個配置し、行選択デコーダ２００Ａを構成したものである。本実施例では、行選択デコーダは、２００Ａ－３、２００Ａ－４、２００Ａ－５の３組を、ピッチＬｙ１にて配置する。
行選択デコーダ２００Ａ－３は、メインデコーダＭＤＥＣＡ－３とＬＤＥＣＡ－３で構成され、ＭＤＥＣＡ－３にはアドレス選択信号ＸＡ３、ＸＢ０、ＸＣ０が入力されており、第１メタル配線１１３ｊ－３（出力ＤＥＣＯＵＴ３）がＬＤＥＣＡ－３に入力される。ＬＤＥＣＡ－３は図４に示すように、２０３Ａ－１－３と２０３Ａ－２－３を含み、それぞれ行選択信号ＷＬ６、ＷＬ７を出力する。
同様に、行選択デコーダ２００Ａ－４には、アドレス選択信号ＸＡ０、ＸＢ１、ＸＣ０が入力されており、２０３Ａ－１－４と２０３Ａ－２－４から、それぞれ行選択信号ＷＬ８、ＷＬ９を出力する。また、行選択デコーダ２００Ａ－５には、アドレス選択信号ＸＡ１、ＸＢ１、ＸＣ０が入力されており、２０３Ａ－１－５と２０３Ａ－２－５から、それぞれ行選択信号ＷＬ１０、ＷＬ１１を出力する。
このように配置された複数の行選択デコーダには、電源線Ｖｃｃ，基準電源線Ｖｓｓ、第２の選択信号線Ｆ０およびその反転信号線Ｆ０Ｂ、アドレス選択信号線ＸＡｈ（ｈ＝０～３）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～７）が、第２メタル配線により、行と垂直方向に共通に、最小ピッチにて延在配置されていることにより、配線の無駄な領域が削減された、縮小された行選択デコーダが実現できる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線に第２メタル配線を用いて、メインデコーダとローカルデコーダにより構成する行選択デコーダが配置される行方向と垂直な方向に共通に延在配置させ、任意のアドレス選択信号をメインデコーダの入力に供給することにより、行選択デコーダの配置ピッチを２行毎（実施例ではピッチＬｙ１）にして、行選択信号を１２０１行毎の最小ピッチにて出力できる、縮小された行選択デコーダが提供できる。
なお、図示しないが、本発明の行選択デコーダを、図２０に提示したマスクＲＯＭのメモリアレイに接続し、上記ローカルデコーダＬＤＥＣＡの出力である行選択信号ＷＬ０、ＷＬ１、・・・、を図２０のマスクＲＯＭの行選択線と接続すれば、マスクＲＯＭに最適な行選択デコーダが提供できる。
（実施例５）
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊに、第５の実施例を示す。図８ａは、本発明のローカルデコーダＬＤＥＣＢにおける２０３Ｂ－１－ｋ、２０３Ｂ－２－ｋのレイアウト（配置）の平面図、図８ｂは、図８８ａにおけるカットラインＡ－Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ－Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ－Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ－Ｅ’に沿った断面図、図８ｇは、図８ａにおけるカットラインＦ－Ｆ’に沿った断面図、図８ｈは、図８ａにおけるカットラインＧ－Ｇ’に沿った断面図、図８ｉは、図８ａにおけるカットラインＨ－Ｈ’に沿った断面図、図８ｊは、図８ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
図８ａの１行目（上の行）には、メインデコーダの出力ＤＥＣＯＵＴｋを受けて、ローカルデコーダ２０３Ｂ－１－ｋとなるＮＭＯＳトランジスタＴｎ１１、ＰＭＯＳトランジスタＴｐ１１及びＮＭＯＳトランジスタＴｎ１２が配置され、２行目には、同じくＤＥＣＯＵＴｋを受けて、ローカルデコーダ２０３Ｂ－２－ｋとなるＮＭＯＳトランジスタＴｎ２１、ＰＭＯＳトランジスタＴｐ２１及びＮＭＯＳトランジスタＴｎ２２が配置される。
図４と異なるところは、図４のトランジスタに対して、ドレインとソースの配置を逆にしたことである。
本実施例の特徴は、詳細後述するが、メインデコーダの出力ＤＥＣＯＵＴｋを受けるトランスファートランジスタである、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ２１、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ２１の４つのトランジスタの下部拡散層を共有化し、さらに、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２の下部拡散層を共有化して、縦方向のピッチを縮小化したことにある。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐ、３０２ｎａ、３０２ｎｂが形成され、この平面状シリコン層３０２ｐ、３０２ｎａ、３０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐ、３０２ｎａ、３０２ｎｂ）の表面に形成されるシリサイド層である。３０４ｎ１１、３０４ｎ２１はｎ型シリコン柱、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１１、３０４ｎ２１、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、および３０６ｄは、それぞれゲート配線である。シリコン柱３０４ｎ１１、３０４ｎ２１の最上部には、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１が不純物注入等により形成され、シリコン柱３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２の最上部には、それぞれｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２は、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１、ｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２に接続されるシリサイド層である。
３１０ｐ１１、３１０ｐ２１、３１０ｎ１１、３１０ｎ１２、３１０ｎ２１、３１０ｎ２２は、シリサイド層３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２と第１メタル配線３１３ｄ、３１３ｈ、３１３ｄ、３１３ｄ、３１３ｈ、３１３ｈをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｂを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｃを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線３１３ｆを接続するコンタクト、３１１ｄはゲート配線３０６ｄと第１メタル配線３１３ｇを接続するコンタクトである。
３１２ａ（図では２個配置）は、下部拡散層３０２ｎａ、３０２ｐを覆うシリサイド層３０３と第１メタル配線３１３ａを接続するコンタクト、３１２ｂは、下部拡散層３０２ｎｂを覆うシリサイド層３０３と第１メタル配線３１３ｅを接続するコンタクトである。
また、３１４ａは、第１メタル配線３１３ｂと第２メタル配線３１５ａを接続するコンタクト、３１４ｂは、第１メタル配線３１３ｃと第２メタル配線３１５ｂを接続するコンタクト、３１４ｃは、第１メタル配線３１３ｇと第２メタル配線３１５ａを接続するコンタクト、３１４ｄは、第１メタル配線３１３ｆと第２メタル配線３１５ｂを接続するコンタクト、３１４ｅは、第１メタル配線３１３ｅと第２メタル配線３１５ｃを接続するコンタクトである。
シリコン柱３０４ｎ１１、下部拡散層３０２ｐ、上部拡散層３０７ｐ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱３０４ｎ２１、下部拡散層３０２ｐ、上部拡散層３０７ｐ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスＴｐ２１を構成し、シリコン柱３０４ｐ１１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱３０４ｐ１２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ１２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱３０４ｐ２１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱３０４ｐ２２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２２を構成する。
ＮＭＯＳトランジスタＴｎ１１のゲート電極３０６にはゲート配線３０６ａが接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極３０６にはゲート配線３０６ｃが接続される。また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１２のゲート電極３０６にはゲート配線３０６ｂが接続され、ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２２のゲート電極３０６にはゲート配線３０６ｄが接続される。
ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層３０７ｎ１１は、シリサイド層３０９ｎ１１、コンタクト３１０ｎ１１を介して第１メタル配線３１３ｄに接続され、３１３ｄは、ローカルデコーダの出力である行選択信号ＷＬ（２ｋ）となる。ＰＭＯＳトランジスタＴｐ１１のドレインである上部拡散層３０７ｐ１１は、シリサイド層３０９ｐ１１、コンタクト３１０ｐ１１を介して第１メタル配線３１３ｄに接続される。ＮＭＯＳトランジスタＴｎ１２のドレインである上部拡散層３０７ｎ１２はシリサイド３０９ｎ１２、コンタクト３１０ｎ１２を介して第１メタル配線３１３ｄに接続される。すなわち、ＮＭＯＳトランジスタＴｎ１１のソース、ＰＭＯＳトランジスタＴｐ１１のドレインおよびＮＭＯＳトランジスタＴｎ１２のドレインは、コンタクトを介して共通接続されて、行選択信号ＷＬ（２ｋ）を出力する。
同様に、ＮＭＯＳトランジスタＴｎ２１のソースである上部拡散層３０７ｎ２１は、シリサイド層３０９ｎ２１、コンタクト３１０ｎ２１を介して第１メタル配線３１３ｈに接続され、３１３ｈは、ローカルデコーダの出力である行選択信号ＷＬ（２ｋ＋１）となる。ＰＭＯＳトランジスタＴｐ２１のドレインである上部拡散層３０７ｐ２１は、シリサイド層３０９ｐ２１、コンタクト３１０ｐ２１を介して第１メタル配線３１３ｈに接続される。ＮＭＯＳトランジスタＴｎ２２のドレインである上部拡散層３０７ｎ２２はシリサイド３０９ｎ２２、コンタクト３１０ｎ２２を介して第１メタル配線３１３ｈに接続される。すなわち、ＮＭＯＳトランジスタＴｎ２１のソース、ＰＭＯＳトランジスタＴｐ２１のドレインおよびＮＭＯＳトランジスタＴｎ２２のドレインは、コンタクトを介して共通接続されて、行選択信号ＷＬ（２ｋ＋１）を出力する。
ＮＭＯＳトランジスタＴｎ１１とＴｎ２１のドレインとなる下部拡散層３０２ｎａ、ＰＭＯＳトランジスタＴｐ１１とＴｐ２１のソースとなる下部拡散層３０２ｐは、シリサイド層３０３により共通接続され、さらに、コンタクト３１２ａ（図では２箇所配置）を介して第１メタル配線３１３ａに接続される。第１メタル配線３１３ａには、メインデコーダの出力であるＤＥＣＯＵＴｋが供給される。ここで、ＮＭＯＳトランジスタＴｎ１１とＴｎ２１のドレイン、ＰＭＯＳトランジスタＴｐ１１とＴｐ２１のソースが全て下部拡散層により共通接続されており、配置面積を縮小できる。
さらに、ＮＭＯＳトランジスタＴｎ１２およびＴｎ２２のソースは下部拡散層３０２ｎｂを共有し、シリサイド層３０３を介してコンタクト３１２ｂ、第１メタル配線３１３ｅ、コンタクト３１４ｅを介して第２メタル配線３１５ｃに接続され、３１５ｃには、基準電源Ｖｓｓが供給される。ここで、ＮＭＯＳトランジスタＴｎ１２およびＴｎ２２のソースが下部拡散層により共有化できるので、配置面積が縮小できる。
ＮＭＯＳトランジスタＴｎ１１のゲート電極３０６にはゲート配線３０６ａが接続され、３０６ａは、コンタクト３１１ａ、第１メタル配線３１３ｂ、コンタクト３１４ａを介して第２メタル配線３１５ａに接続され、３１５ａには、第２の選択信号Ｆ０が供給される。ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１２のゲート電極３０６には、ゲート配線３０６ｂが共通に接続され、３０６ｂは、コンタクト３１１ｂ、第１メタル配線３１３ｃ、コンタクト３１４ｂを介して第２メタル配線３１５ｂに接続され、３１５ｂには、第２の選択信号の反転信号Ｆ０Ｂが供給される。
同様に、ＮＭＯＳトランジスタＴｎ２１のゲート電極３０６にはゲート配線３０６ｃが接続され、３０６ｃは、コンタクト３１１ｃ、第１メタル配線３１３ｆ、コンタクト３１４ｄを介して第２メタル配線３１５ｂに接続される。ＰＭＯＳトランジスタＴｐ２１とＮＭＯＳトランジスタＴｎ２２のゲート電極３０６には、ゲート配線３０６ｄが共通に接続され、３０６ｄは、コンタクト３１１ｄ、第１メタル配線３１３ｇ、コンタクト３１４ｃを介して第２メタル配線３１５ａに接続される。
第２メタル配線３１５ａにより供給される第２の選択信号線Ｆ０、第２メタル配線３１５ｂにより供給される基準電源線Ｖｓｓ，第２メタル配線３１５ｃにより供給される第２の選択信号の反転選択信号線Ｆ０Ｂが、行方向に並んで配置されているＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２および、同じく行方向に並んで配置されているＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２とは、垂直方向に延在して配置される。
本実施例におけるローカルデコーダＬＤＥＣＢは、下部拡散層を共通化することにより、面積増の要因となる拡散間隔の数をデコーダ１個分で１箇所に削減でき、縦方向のピッチ（配置間隔）が縮小できる。縦方向に配列されたデコーダのピッチ（間隔）として、２０３Ｂ－１―ｋ、２０３Ｂ－２―ｋの２行分を合わせてＬｙ２（Ｌｙ２＜Ｌｙ１）とする。
本発明によれば、第２の選択信号線およびその反転信号線、基準電源線を第２メタルで、ローカルデコーダが行方向に配置されている方向と垂直な方向に延在配置することにより、トランジスタの最小ピッチである１行毎に行選択信号を出力可能であり、さらに、下部拡散層を共有化することにより、より面積が縮小されたローカルデコーダが提供できる。
（実施例６）
図９ａ、図９ｂ、図９ｃ、図９ｄ、図９ｅ、図９ｆ、図９ｇ、図９ｈ、図９ｉおよび図９ｊに、第６の実施例を示す。図９ａは、本発明のメインデコーダのレイアウト（配置）の平面図、図９ｂは、図９ａにおけるカットラインＡ－Ａ’に沿った断面図、図９ｃは、図９ａにおけるカットラインＢ－Ｂ’に沿った断面図、図９ｄは、図９ａにおけるカットラインＣ－Ｃ’に沿った断面図、図９ｅは、図９ａにおけるカットラインＤ－Ｄ’に沿った断面図、図９ｆは、図９ａにおけるカットラインＥ－Ｅ’に沿った断面図、図９ｇは、図９ａにおけるカットラインＦ－Ｆ’に沿った断面図、図９ｈは、図９ａにおけるカットラインＧ－Ｇ’に沿った断面図、図９ｉは、図９ａにおけるカットラインＨ－Ｈ’に沿った断面図、図９ｊは、図９ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
本実施例において、図５ａ（実施例２）と異なるところはＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
また、図２における、ＮＡＮＤデコーダ２０１とインバータ２０２を構成するＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４を一体化して、メインデコーダＭＤＥＣＢとして配置してあることである。電源供給用の下部拡散層、基準電源供給用の下部拡散層を、ＮＡＮＤデコーダと共有化することにより、無駄な領域を削減し、さらに面積を縮小したことにある。
本実施例では、アドレス選択信号の配線の都合上、図１に示すアドレス信号の配分を変えている。すなわち、プリデコーダ３００Ａにアドレス信号Ａ１～Ａ３、３００ＢにＡ４～Ａ５、３００ＣにＡ６～Ａ７を割り当てて、ＸＡｈ（ｈ＝０～７）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～３）とすることにより、ＸＣの選択アドレス信号を４本に変更している。図１０に、アドレス配分表を示す。
なお、図９ａ、図９ｂ、図９ｃ、図９ｄ、図９ｅ、図９ｆ、図９ｇ、図９ｈ、図９ｉおよび図９ｊにおいて、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅ、図５ｆ、図５ｇ、図５ｈおよび図５ｉと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄおよび１０６ｅは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｋ、１１３ｂ、１１３ｄ、１１３ｄ、１１３ｋをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｇを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクト、１１１ｄはゲート配線１０６ｆと第１メタル配線１１３ｂを接続するコンタクトである。
また、１１２ａ（図では７個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂ（図では４個配置）は、下部拡散層１０２ｎｂを覆って接続するシリサイド層１０３と第１メタル配線１１３ｃ（２箇所）を接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらにＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極１０６にはゲート配線１０６ｅが接続され、さらにＰＭＯＳトランジスタＴｐ４のゲート電極１０６にはゲート配線１０６ｆが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では７個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは図２における出力ノードＮ１となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂ（図では４個配置）を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｅを介して第２メタル配線１１５ｂに接続され、１１５ｂには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｂは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ４のソースは下部拡散層１０２ｐとなり、シリサイド１０３を介してＰＭＯＳトランジスタＴｐ１，Ｔｐ２、Ｔｐ３と共通化されて、コンタクト１１２ａ、第１メタル配線１１３ａを介して第２メタル配線１１５ｄに接続され、電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＴｐ４のドレインとなる上部拡散層１０７ｐ４はシリサイド層１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ｋに接続され、１１３ｋは、メインデコーダの出力ＤＥＣＯＵＴ１となる。
ＮＭＯＳトランジスタＴｎ４のソースは下部拡散層１０２ｎｂとなり、シリサイド１０３を介してＮＭＯＳトランジスタＴｎ３と共通化されて、コンタクト１１２ｂ、第１メタル配線１１３ｃを介して第２メタル配線１１５ｂに接続され、基準電源Ｖｓｓが供給される。また、ＮＭＯＳトランジスタＴｎ４のドレインとなる上部拡散層１０７ｎ４はシリサイド層１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル配線１１３ｋに接続される。
第２メタル配線により供給されるアドレス選択信号ＸＡ０～ＸＡ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＡ０～ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在しているアドレス選択信号ＸＡ０～ＸＡ７のいずれかひとつの交点に、コンタクト１１４ｃを配置して、アドレス選択信号ＸＡｈ（ｈ＝０～７）をゲート配線１０６ｄに接続する。図では、アドレス選択信号ＸＡ１の第２メタル配線１１５ｊと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、アドレス選択信号ＸＡ１が入力される。
本図では、アドレス選択信号線ＸＡ２～ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、アドレス選択信号ＸＡ０（第２メタル配線１１５ｉ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、アドレス選択信号ＸＡ０（第２メタル配線１１５ｉ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｅとの交点のいずれかひとつにコンタクト１１４ｂを配置して、アドレス選択信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｅと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、アドレス選択信号ＸＢ０が入力される。
なお、アドレス選択信号ＸＢ１（第２メタル配線１１５ｆ）、アドレス選択信号ＸＢ２（第２メタル配線１１５ｇ）およびアドレス選択信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＣ０～ＸＣ３のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。アドレス選択信号ＸＣ０～ＸＣ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、アドレス選択信号ＸＣｊ（ｉ＝０～３）をゲート配線１０６ａに接続する。図では、アドレス選択信号ＸＣ０の第２メタル配線１１５ｃと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、アドレス選択信号ＸＣ０が入力される。
なお、アドレス選択信号ＸＣ１（第２メタル配線１１５ａ）、ＸＣ２（第２メタル配線１１５ｐ）、ＸＣ３（第２メタル配線１１５ｑ）と第１メタル配線１１３ｇとの交点には、それぞれ破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
本実施例では、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力されており、デコーダの出力はＤＥＣＯＵＴ１となる。
メインデコーダＭＤＥＣＢは、図の枠で囲った領域となり、枠の縦方向の寸法は、拡散間隔がピッチに１．５箇所となるので、図４、図８とも異なるＬｙ３となり、Ｌｙ２＜Ｌｙ３＜Ｌｙ１の関係となる。
本発明によれば、ＮＡＮＤデコーダとインバータが一体化して２行４列に配置される行方向と垂直な方向に、電源配線、基準電源配線、およびアドレス選択信号線を第２メタルで延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意のアドレス選択信号をＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された選択デコーダが提供される。
（実施例７）
図１１に、第７の実施例を示す。図１１は、実施例５（図８）のローカルデコーダＬＤＥＣＢと、実施例６（図９）のメインデコーダＭＤＥＣＢを、ピッチを合わせて複数個配置し、行選択デコーダ２００Ｂを構成したものである。本実施例では、行選択デコーダは、２００Ｂ－０、２００Ｂ－１、２００Ｂ－２の３組を、ピッチＬｙ３にて配置する。本実施例では、アドレス選択信号の配線は実施例６（図９）と同じ、図１０のアドレス配分表に従う。
図１１において、行選択デコーダ２００Ｂ－０のメインデコーダＭＤＥＣＢ－０には、選択アドレス信号ＸＡ０、ＸＢ０、ＸＣ０が入力されており、第１メタル配線１１３ｋにより、ＤＥＣＯＵＴ０が出力される。第１メタル配線１１３ｋは、ローカルデコーダＬＤＥＣＢ－０の入力信号となる。
ローカルデコーダＬＤＥＣＢ－０は、ＮＭＯＳトランジスタＴｎ１１，ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１２により構成される２０３Ｂ－１－０と、同じくＮＭＯＳトランジスタＴｎ２１，ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２２により構成される２０３Ｂ－２－０で構成される。ローカルデコーダ２０３Ｂ－１－０の出力は行選択信号ＷＬ０となり、ローカルデコーダ２０３Ｂ－２－０の出力は、行選択信号ＷＬ１となる。
同様にして、行選択デコーダ２００Ｂ－１には、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力され、行選択信号ＷＬ２およびＷＬ３が出力される。
また、行選択デコーダ２００Ｂ－２には、アドレス選択信号ＸＡ２、ＸＢ０、ＸＣ０が入力され、行選択信号ＷＬ４およびＷＬ５が出力される。
ここで、本実施例では、隣接するローカルデコーダＬＤＥＣＢは、反転配置されており、行選択信号は、ＷＬ１、ＷＬ０、ＷＬ２、ＷＬ３、ＷＬ５、ＷＬ４、・・・、の順番で出力されるが、上から順番に選択される必要はない。面積の縮小が最重要課題であり、指定されたアドレスと、メモリセルの物理な位置の一対一対応が取れていれば問題はない。
このように配置された複数の行選択デコーダには、電源線Ｖｃｃ，基準電源線Ｖｓｓ、第２の選択信号線Ｆ０およびその反転信号線Ｆ０Ｂ、アドレス選択信号線ＸＡｈ（ｈ＝０～７）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～３）が、第２メタル配線により、行と垂直方向に共通に配置されていることにより、配線の無駄がなく、面積が縮小された配置ができる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタル配線で、メインデコーダとローカルデコーダにより構成する行選択デコーダが配置される行方向と垂直な方向に共通に延在配置させ、任意のアドレス選択信号をメインデコーダの入力に供給することにより、行選択信号を、１行毎の最小ピッチにて出力できる、縮小された行選択デコーダが提供できる。
なお、図示しないが、本発明の行選択デコーダを、図２０に提示したマスクＲＯＭのメモリアレイに接続し、上記ローカルデコーダＬＤＥＣＢの出力である行選択信号ＷＬ０、ＷＬ１、・・・、を図２１のマスクＲＯＭの行選択線と接続すれば、マスクＲＯＭに最適な行選択デコーダが提供できる。
なお、本メインデコーダ２００Ｂの配置ピッチは、図９のＭＤＥＣＢに合わせて、Ｌｙ３となる。
（実施例８）
図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、図１２ｅ、図１２ｆ、図１２ｇおよび図１２ｈに、第８の実施例を示す。図１２ａは、本発明のローカルデコーダＬＤＥＣＣにおける２０３Ｃ－１、２０３Ｃ－２のレイアウト（配置）の平面図、図１２ｂは、図１２ａにおけるカットラインＡ－Ａ’に沿った断面図、図１２ｃは、図１２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１２ｄは、図１２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１２ｅは、図１２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１２ｆは、図１２ａにおけるカットラインＥ－Ｅ’に沿った断面図、図１２ｇは、図１２ａにおけるカットラインＦ－Ｆ’に沿った断面図、図１２ｈは、図１２ａにおけるカットラインＧ－Ｇ’に沿った断面図を示す。
本実施例は、ローカルデコーダの行方向のピッチが２倍になっている。これは、後述するように、図２２に示すＳＧＴを用いたＳＲＡＭセルに合わせた、行選択デコーダを提供する目的である。
図１２ａにおいて、図２のローカルデコーダ２０３－１（本実施例では２０３Ｃ－１とする）のＮＭＯＳトランジスタＴｎ１１、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１２が正三角形の頂点の位置に配置され、縦方向に２行のピッチで配置され、横方向には２列の幅（ピッチ）より縮小された配置となる。正三角形としたのは、３つのトランジスタの間隔が全て最小になる配置にしたことによる。正三角形のときの横方向の縮小率は、（√３／２）≒０．８７に縮小される。
同じく、ローカルデコーダ２０３－２（本実施例では２０３Ｃ－２）のＮＭＯＳトランジスタＴｎ２１、ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２２が正三角形の頂点に配置されている。
なお、図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、図１２ｅ、図１２ｆ、図１２ｇおよび図１２ｈにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈと同じ構造の箇所については、４００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）４０１などの絶縁膜上に平面状シリコン層４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂが形成され、この平面状シリコン層４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。４０３は、平面状シリコン層（４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層４０２ｐａと４０２ｎａ、また、４０２ｐｂと４０２ｎｂをそれぞれ接続する。４０４ｎ１１、４０４ｎ２１はｎ型シリコン柱、４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２はｐ型シリコン柱、４０５はシリコン柱４０４ｎ１１、４０４ｎ２１、４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２を取り巻くゲート絶縁膜、４０６はゲート電極、４０６ａ、４０６ｂ、４０６ｃ、４０６ｄ、４０６ｅ及び４０６ｆは、それぞれゲート配線である。
シリコン柱４０４ｎ１１、４０４ｎ２１の最上部には、それぞれｐ＋拡散層４０７ｐ１１、４０７ｐ２１が不純物注入等により形成され、シリコン柱４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２の最上部には、それぞれｎ＋拡散層４０７ｎ１１、４０７ｎ１２、４０７ｎ２１、４０７ｎ２２が不純物注入等により形成される。４０８はゲート絶縁膜４０５を保護するためのシリコン窒化膜、４０９ｐ１１、４０９ｐ２１、４０９ｎ１１、４０９ｎ１２、４０９ｎ２１、４０９ｎ２２は、それぞれｐ＋拡散層４０７ｐ１１、４０７ｐ２１、ｎ＋拡散層４０７ｎ１１、４０７ｎ１２、４０７ｎ２１、４０７ｎ２２に接続されるシリサイド層である。
４１０ｐ１１、４１０ｐ２１、４１０ｎ１１、４１０ｎ１２、４１０ｎ２１、４１０ｎ２２は、シリサイド層４０９ｐ１１、４０９ｐ２１、４０９ｎ１１、４０９ｎ１２、４０９ｎ２１、４０９ｎ２２と第１メタル配線４１３ｃ、４１３ｃ、４１３ｃ、４１３ｄ、４１３ｃ、４１３ｈとをそれぞれ接続するコンタクト、４１１ａはゲート配線４０６ａと第１メタル配線４１３ａを接続するコンタクト、４１１ｂはゲート配線４０６ｂと第１メタル配線４１３ｂを接続するコンタクト、４１１ｃはゲート配線４０６ｅと第１メタル配線４１３ｇを接続するコンタクト、４１１ｄはゲート配線４０６ｄと第１メタル配線４１３ｆを接続するコンタクトである。
また、４１２ａは、下部拡散層４０２ｐａと下部拡散層４０２ｎａとを接続するシリサイド４０３と第１メタル配線４１３ｅを接続するコンタクト、４１２ｂは、下部拡散層４０２ｐｂと下部拡散層４０２ｎｂを接続するシリサイド４０３と第１メタル配線４１３ｉを接続するコンタクトである。
また、４１４ａは、第１メタル配線４１３ａと第２メタル配線４１５ａを接続するコンタクト、４１４ｂは、第１メタル配線４１３ｂと第２メタル配線４１５ｂを接続するコンタクト、４１４ｃは、第１メタル配線４１３ｇと第２メタル配線４１５ａを接続するコンタクト、４１４ｄは、第１メタル配線４１３ｆと第２メタル配線４１５ｂを接続するコンタクトである。
シリコン柱４０４ｎ１１、下部拡散層４０２ｐａ、上部拡散層４０７ｐ１１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱４０４ｎ２１、下部拡散層４０２ｐｂ、上部拡散層４０７ｐ２１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＴｐ２１を構成し、シリコン柱４０４ｐ１１、下部拡散層４０２ｎａ、上部拡散層４０７ｎ１１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱４０４ｐ１２、下部拡散層４０２ｎａ、上部拡散層４０７ｎ１２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱４０４ｐ２１、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ２１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱４０４ｐ２２、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ２２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ２２を構成する。
ＮＭＯＳトランジスタＴｎ１１のゲート電極４０６にはゲート配線４０６ａが接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極４０６にはゲート配線４０６ｄが接続される。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１２のゲート電極４０６にはゲート配線４０６ｃが接続され、さらにＰＭＯＳトランジスタＴｐ１１のゲート電極には、ゲート配線４０６ｂが接続される。ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２２のゲート電極４０６にはゲート配線４０６ｆが接続され、さらにＰＭＯＳトランジスタＴｐ２１のゲート電極には、ゲート配線４０６ｅが接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインである下部拡散層４０２ｐａ、ＮＭＯＳトランジスタＴｎ１１のソースである下部拡散層４０２ｎａおよび同じくＮＭＯＳトランジスタＴｎ１２のドレインである下部拡散層４０２ｎａは、シリサイド層４０３を介して共通に接続され、このシリサイド層４０３はコンタクト４１２ａを介して第１メタル配線４１３ｅに接続され、行選択信号ＷＬ０となる。
ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層４０７ｐ１１はシリサイド４０９ｐ１１、コンタクト４１０ｐ１１を介して第１メタル配線４１３ｃに接続され、第１メタル配線４１３ｃには、メインデコーダの出力ＤＥＣＯＵＴ１が入力される。
ＮＭＯＳトランジスタＴｎ１１のドレインである上部拡散層４０７ｎ１１はシリサイド４０９ｎ１１、コンタクト４１０ｎ１１を介して第１メタル配線４１３ｃに接続される。
ＮＭＯＳトランジスタＴｎ１２のソースである上部拡散層４０７ｎ１２はシリサイド４０９ｎ１２、コンタクト４１０ｎ１２を介して第１メタル配線４１３ｄに接続され、第１メタル配線４１３ｄはさらに、コンタクト４１４ｎ１２を介して第２メタル配線４１５ｃに接続され、４１５ｃには基準電源Ｖｓｓが供給される。
第２の選択信号Ｆ０が第２メタル配線４１５ａに供給され、４１５ａは、コンタクト４１４ａ、第１メタル配線４１３ａ、コンタクト４１１ａ、ゲート配線４０６ａを介してＮＭＯＳトランジスタＴｎ１１のゲート電極４０６に接続される。
第２の選択信号の反転信号Ｆ０Ｂが第２メタル配線４１５ｂに供給され、４１５ｂは、コンタクト４１４ｂ、第１メタル配線４１３ｂ、コンタクト４１１ｂ、ゲート配線４０６ｂを介してＰＭＯＳトランジスタＴｐ１１のゲート電極４０６に接続されるとともに、ゲート配線４０６ｃを介してＮＭＯＳトランジスタＴｎ１２のゲート電極４０６に接続される。
同様に、ＰＭＯＳトランジスタＴｐ２１のドレインである下部拡散層４０２ｐｂ、ＮＭＯＳトランジスタＴｎ２１のソースである下部拡散層４０２ｎｂおよび同じくＮＭＯＳトランジスタＴｎ２２のドレインである下部拡散層４０２ｎｂは、シリサイド層４０３を介して共通に接続され、このシリサイド層４０３はコンタクト４１２ｂを介して第１メタル配線４１３ｉに接続され、行選択信号ＷＬ１となる。
ＰＭＯＳトランジスタＴｐ２１のソースである上部拡散層４０７ｐ２１はシリサイド４０９ｐ２１、コンタクト４１０ｐ２１を介して第１メタル配線４１３ｃに接続され、第１メタル配線４１３ｃには、メインデコーダの出力ＤＥＣＯＵＴ１が入力される。
ＮＭＯＳトランジスタＴｎ２１のドレインである上部拡散層４０７ｎ２１はシリサイド４０９ｎ２１、コンタクト４１０ｎ２１を介して第１メタル配線４１３ｃに接続される。
ＮＭＯＳトランジスタＴｎ２２のソースである上部拡散層４０７ｎ２２はシリサイド４０９ｎ２２、コンタクト４１０ｎ２２を介して第１メタル配線４１３ｈに接続され、第１メタル配線４１３ｈはさらに、コンタクト４１４ｎ２２を介して第２メタル配線４１５ｃに接続され、４１５ｃには基準電源Ｖｓｓが供給される。
第２の選択信号の反転信号Ｆ０Ｂが供給される第２メタル配線４１５ｂは、コンタクト４１４ｄ、第１メタル配線４１３ｆ、コンタクト４１１ｄ、ゲート配線４０６ｄを介してＮＭＯＳトランジスタＴｎ２１のゲート電極４０６に接続される。
第２の選択信号Ｆ０が供給される第２メタル配線４１５ａは、コンタクト４１４ｃ、第１メタル配線４１３ｇ、コンタクト４１１ｃ、ゲート配線４０６ｅを介してＰＭＯＳトランジスタＴｐ２１のゲート電極４０６に接続されるとともに、ゲート配線４０６ｆを介してＮＭＯＳトランジスタＴｎ２２のゲート電極４０６に接続される。
本実施例に拠れば、第２メタル配線４１５ａにより供給される第２の選択信号Ｆ０、第２メタル配線４１５ｂにより供給される第２の選択信号の反転信号Ｆ０Ｂ、第２メタル配線４１５ｃにより供給される基準電源線Ｖｓｓは、行方向とは、垂直方向に延在して配置される。
また、本実施例におけるローカルデコーダＬＤＥＣＣは、図の枠で囲った領域となり、枠の縦方向の寸法は、行方向に配列されたデコーダのピッチとして、２０３Ｃ－１、２０３Ｃ－２それぞれがＬｙ２となる。これは、図２２に示したＳＲＡＭセル１つのピッチがトランジスタ２行分のＬｙ１となるため、ローカルデコーダ２０３Ｃ－１、２０３Ｃ－２それぞれに１つのＳＲＡＭセルを受け持つローカルデコーダになる。ここで、ＳＲＡＭセルのピッチはＬｙ１であり、Ｌｙ２＜Ｌｙ１なので、本実施例のデコーダを用いれば、ＳＲＡＭセルのデコーダとして最適な行選択デコーダが提供できる。
なお、本実施例においては、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２を正三角形の頂点に配置することにより、配置面積を最小にすることができる。ここで、右に配置されるメモリセルの縦方向のピッチが本実施例のピッチであるＬｙ２より大きい場合（例えばＬｙ１）に、ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１の間隔に余裕をとることで、ＮＭＯＳトランジスタＴｎ１２の位置を図において左側にずらすことが可能となり、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２は、ＮＭＯＳトランジスタＴｎ１２を真ん中の頂点とする２等辺三角形の各頂点に配置すれば、図の横方向の寸法を縮小することが可能である。また、ゲート配線４０６ｃの寄生容量を削減する目的で、ＮＭＯＳトランジスタＴｐ１２の位置を上側にずらしてＰＭＯＳトランジスタＴｐ１１に近づけて、正三角形を崩す場合も、本発明の技術的範囲に属するものである。ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２においても同様である。
（実施例９）
図１３ａ、図１３ｂ、図１３ｃ、図１３ｄおよび図１３ｅに、第９の実施例を示す。本実施例は図２に示すメインデコーダの等価回路を本発明に適用した行選択デコーダの実施例であり、図１３ａは、本発明のメインデコーダのレイアウト（配置）の平面図、図１３ｂは、図１３ａにおけるカットラインＡ－Ａ’に沿った断面図、図１３ｃは、図１３ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１３ｄは、図１３ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１３ｅは、図１３ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
本実施例と他の実施例と大きく異なるところは、本実施例は、メインデコーダＭＤＥＣを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４が縦に１列に配置（図の縦方向右側）され、同じくＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４が１列に配置（図の縦方向左側）されていることである。
行と列の定義は、９０度回転させれば同一であるが、ここでは、マトリックス状に配置されたメモリセルに合わせた行選択デコーダを構成する実施例であり、横方向を行、縦方向を列と定義する。
すなわち、図１３ａにおいて、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が配置され、４行目にＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４が配置される。
さらに、本実施例では、実施例６（図９）と同じく、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続され、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のドレインがコンタクトを介して共通に接続されていることである。
なお、図１３ａ、図１３ｂ、図１３ｃ、図１３ｄおよび図１３ｅにおいて、図９と同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ及び２０６ｇは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｋ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｈを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｆを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇを接続するコンタクト、２１１ｅはゲート配線２０６ｇと第１メタル配線２１３ｂを接続するコンタクトである。
また、２１２ａ（図では上下に２個配置）は、下部拡散層２０２ｐを覆って接続するシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｂ（図では２個配置）は、下部拡散層２０２ｎｂを覆って接続するシリサイド層２０３と第１メタル配線２１３ｃ（２箇所）を接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ４、下部拡散層２０２ｐ、上部拡散層２０７ｐ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｇが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層２０２ｐとなり、シリサイド２０３及びコンタクト２１２ａ（図では上下２個配置）を介して第１メタル配線２１３ａに接続され、さらに、第１メタル配線２１３ａはコンタクト２１４ｄを介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線２１５ａは、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂは出力Ｎ１－０となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線２１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層２０７ｎ３はシリサイド２０９ｎ３、コンタクト２１０ｎ３を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層２０２ｎｂとシリサイド領域２０３とコンタクト２１２ｂ（図では２個配置）を介して第１メタル配線２１３ｃに接続され、第１メタル配線２１３ｃはさらにコンタクト２１４ｅを介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ４のソースは下部拡散層２０２ｐとなり、シリサイド２０３を介してＰＭＯＳトランジスタＴｐ１，Ｔｐ２、Ｔｐ３と共通化されて、コンタクト２１２ａ、第１メタル配線２１３ａを介して第２メタル配線２１５ａに接続され、電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＴｐ４のドレインとなる上部拡散層２０７ｐ４はシリサイド層２０９ｐ４、コンタクト２１０ｐ４を介して第１メタル配線２１３ｋに接続され、出力ＤＥＣＯＵＴ０となる。また、ＮＭＯＳトランジスタＴｎ４のドレインとなる上部拡散層２０７ｎ４はシリサイド層２０９ｎ４、コンタクト２１０ｎ４を介して第１メタル配線２１３ｋに接続される。
第２メタル配線により供給されるアドレス選択信号ＸＡ０～ＸＡ３のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＡ０～ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在しているアドレス選択信号ＸＡ０～ＸＡ３のいずれかひとつの交点に、コンタクト２１４ａを配置して、アドレス選択信号ＸＡｈ（ｈ＝０～３）をゲート配線２０６ａに接続する。図では、アドレス選択信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、アドレス選択信号ＸＡ０が入力される。
本図では、アドレス選択信号線ＸＡ２～ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、アドレス選択信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、アドレス選択信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＢ０が選択的に入力されるゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｈに接続され、アドレス選択信号ＸＢ１～ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｆに接続される。第１メタル配線２１３ｆは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｈの交点のいずれかひとつにコンタクト２１４ｂを配置して、アドレス選択信号ＸＢｉ（ｉ＝０～３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、アドレス選択信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｈの交点にコンタクト２１４ｂを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、アドレス選択信号ＸＢ０が入力される。
なお、アドレス選択信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｆとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｇとの交点のいずれかひとつにコンタクト２１４ｃを配置して、アドレス選択信号ＸＣｊ（ｉ＝０～７）をゲート配線２０６ｅに接続する。図では、アドレス選択信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｇの交点にコンタクト２１４ｃを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、アドレス選択信号ＸＣ０が入力される。
なお、アドレス選択信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｇの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダにはアドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＤＥＣＯＵＴ０となる。
また、メインデコーダＭＤＥＣＣは図の枠で囲った領域となり、枠の縦方向の寸法Ｌｙ４は、縦４行に対して、デッドスペースである拡散間隔が１．５個となるので、もっとも小さくなり、Ｌｙ４＜２Ｌｙ２＜２Ｌｙ３＜２Ｌｙ１　の関係となる。
本発明によれば、電源配線、基準電源配線、およびアドレス選択信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、メインデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意のアドレス選択信号をメインデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。さらに、８個のＭＯＳトランジスタを４行２列に配置して、拡散間隔の箇所を削減することにより、横方向を縮小することができ、さらに面積が削減される。
（実施例１０）
図１４に、第１０の実施例を示す。図１４は、実施例８（図１２）のローカルデコーダＬＤＥＣＣと、実施例９（図１３）のメインデコーダＭＤＥＣＣを、ピッチを合わせて配置し、行選択デコーダ２００Ｃを構成したものである。
メインデコーダＭＤＥＣＣの出力となる第１メタル配線２１３ｋは、ローカルデコーダＬＤＥＣＣの入力となる第１メタル配線（図１２における４１３ｃ）と、そのまま接続可能である。本図から明らかなように、第２の選択信号Ｆ０を供給する第２メタル配線４１５ａの下で接続可能となり、接続に要する無駄な領域が必要なく、横方向の寸法（面積）が縮小できる。
メインデコーダＭＤＥＣＣには、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０が入力されており、出力はＤＥＣＯＵＴ０となる。ローカルデコーダＬＤＥＣＣを構成する２０３Ｃ－１は行選択信号ＷＬ０を出力し、２０３Ｃ－２は行選択信号ＷＬ１を出力する。
ローカルデコーダＬＤＥＣＣの縦方向ピッチは２Ｌｙ２であり、ここでは、メインデコーダＭＤＥＣＣのピッチは２Ｌｙ２となる。
図示しないが、この行選択デコーダ２００Ｃが縦に複数個配列され、電源線Ｖｃｃ，基準電源線Ｖｓｓ、第２の選択信号線Ｆ０およびその反転信号線Ｆ０Ｂ、アドレス選択信号線ＸＡｈ（ｈ＝０～３）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～７）が、第２メタル配線により、行と垂直方向に共通に配置されていることにより、配線の無駄な領域がなく、縮小された行選択デコーダが提供される。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタル配線を用いて、メインデコーダとローカルデコーダにより構成する行選択デコーダが配置される行方向と垂直な方向に共通に延在配置させ、任意の選択アドレス信号をメインデコーダの入力に供給することにより、行選択信号を、ＳＲＡＭセルに合わせた２行毎のピッチにて出力できる、縮小された行選択デコーダが提供できる。
（実施例１１）
図１５には、第１１の実施例を示す。実施例１０の行選択デコーダ２００Ｃと、図２２に示す２行３列配置のＳＲＡＭを接続した実施例である。
行選択デコーダはメインデコーダＭＤＥＣＣとローカルデコーダＬＤＥＣＣにより構成されている。行選択デコーダとＳＲＡＭセルを接続する領域ＢＬＣ（Ｂｌｏｃｋ　Ｃｏｎｎｅｃｔｉｏｎ）およびＳＲＡＭセルアレイが配置される。ここで、ＳＲＡＭセルは、図面の都合上、２行１列に配置され、上から、Ｍ（０，０）、Ｍ（１，０）とする。
領域ＢＬＣでは、ローカルデコーダの出力である第１メタル配線４１３ｆが、コンタクト４１４ｆを介して第２メタル配線４１５ｆに接続され、さらに、コンタクト４１６ｆを介して第３メタル配線１７ａに接続される。第３メタル配１７ａは、ＳＲＡＭセルＭ（０，０）の行選択線ＷＬ０となる。また、ローカルデコーダの出力である第１メタル配線４１３ｊが、コンタクト４１４ｊを介して第２メタル配線４１５ｊに接続され、さらに、コンタクト４１６ｊを介して第３メタル配線１７ｂに接続される。第３メタル配１７ｂは、ＳＲＡＭセルＭ（１，０）の行選択線ＷＬ１となる。
ＳＲＡＭセルの縦方向のピッチは、Ｌｙ１であり、ローカルデコーダＬＤＥＣＣのユニット２０３ＣのピッチはＳＲＡＭに合わせてＬｙ１となり、メインデコーダＭＤＥＣＣの縦方向ピッチは２Ｌｙ１となる。
実施例では、メインデコーダＭＤＥＣＣには、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０が入力されている。実際には、このデコーダが複数個、縦に配置されており、図１の回路に従えば、メインデコーダＭＤＥＣＣが１２８個、ローカルデコーダユニット２０３が２５６個配置され、アドレス信号により指定された任意のＳＲＡＭセルが選択される。
本発明によれば、２行３列配置のＳＲＡＭ等のメモリに最適な、ＳＧＴトランジスタ２行ピッチの行選択デコーダが実現でき、さらに、横方向にも縮小された行選択デコーダが提供できる。
（実施例１２）
図１６に、第１２の実施例を示す。
メインデコーダＭＤＥＣとローカルデコーダＬＤＥＣとメモリアレイの配置構成を示す。
メモリセルを複数のメモリアレイ１００－０、１００－１、１００－２、・・・。に分割し、1つのメインデコーダＭＤＥＣに対して、複数の第２の選択線とその反転信号Ｆ０／Ｆ０Ｂ，Ｆ１／Ｆ１Ｂ、Ｂ２／Ｆ２Ｂ、・・・、および複数のローカルデコーダのセットＬＤＥＣ０、ＬＤＥＣ１、ＬＤＥＣ２、・・・、を設けて、複数のメモリブロックＭＥＭＢＬ０、ＭＥＭＢＬ１、ＭＥＭＢＬ２、・・・、を構成する。ＤＥＣＯＵＴｋの配線は、各メモリブロックの上を交差して配線されるので、第３メタル配線あるいは第４メタル配線等の、上層のメタル配線を用いれば、配線が容易である。
なお、本実施例では、メインデコーダＭＤＥＣの出力ＤＥＣＯＵＴｋを、各ＬＤＥＣ０，ＬＤＥＣ１、ＬＤＥＣ２、・・・、に共通に配線しているが、高速動作をさせたい場合には、バッファを挿入してもかまわない。また、本実施例では、複数のローカルデコーダＬＤＥＣ０，ＬＤＥＣ１、ＫＤＥＣ２、・・・、を横方向に配置しているが、縦方向に配置しても同等である。
すなわち、図１の全体回路では、ローカルデコーダに配分するアドレスは、プリデコーダ３５０に供給されるＡ０とし、第２の選択信号として、Ｆ０およびその反転信号Ｆ０Ｂとしたが、例えば、Ａ０，Ａ１を割り付ければ、第２の選択信号として、Ｆ０／Ｆ０Ｂ、Ｆ１／Ｆ１Ｂ、Ｆ２／Ｆ２Ｂ、Ｆ３／Ｆ３Ｂの４つの選択信号がローカルデコーダに割り付けられ、メインデコーダ１個にローカルデコーダが４つという構成になる。
このような構成を用いれば、複数のメモリブロックに対応して、1つのメインデコーダとなり、メインデコーダの数を削減でき、さらにデコーダの面積を縮小できる。
（実施例１３）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１７に、図４の実施例をバルクＣＭＯＳプロセスにて配置した第１３の実施例を示す。
図１７ａは、本発明のローカルデコーダのレイアウト（配置）の平面図、図１７ｂは、図１７ａにおけるカットラインＡ－Ａ’に沿った断面図、図１７ｃは、図１７ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１７ｄは、図１７ａにおけるカットラインＣ－Ｃ’に沿った断面図を示す。
図１７ａ、図１７ｂ、図１７ｃ、図１７ｄにおいて、図４ａ、図４ｂ、図４ｅ、図４ｇと同じ構造の箇所については、同じ３００番台の同等の記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図４のＢＯＸプロセスと図１７のバルクＣＭＯＳプロセスでは、図１７ａの平面図では違いがない。図１７ｂ、図１７ｃ、図１７ｄの断面図において、異なる点がある。図１７ｂにおいて、３５０は、ｐ型シリコン基板である。３６０は、素子分離（アイソレーション）用の絶縁体である。また、３７０は、リーク防止の分離層となるｎ－領域である。このｐ型シリコン基板３５０、素子分離用の絶縁体３６０、リーク防止分離層３７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１～１２までをバルクＣＭＯＳプロセスで実現できる。
なお、本実施例は、図１に示したマスクＲＯＭ以外にも、１行ピッチで配置される微細なメモリに適用できる。例えば、ビット線とトランジスタのドレインとの間に抵抗素子を介して、抵抗値を変化させることによりデータ“０”、データ“１”を記憶する、いわゆる（１トランジスタ＋１抵抗）／セル型の抵抗変化型不揮発性メモリ、あるいは、（１トランジスタ＋１キャパシタ）／セルのＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のデコーダとしても最適である。ここで、抵抗変化型メモリとは、ＭＲＡＭ（Ｍａｇｎｔｏｒｅｓｉｓｔａｎｃｅ　ＲＡＭ：磁気抵抗変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ　ＲＡＭ：抵抗変化型メモリ）およびＰＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　ＲＡＭ：相変化メモリ）を含む。
以上、実施例１から実施例１３まで説明したが、本実施例では、デコーダの面積を最小にするために、デコーダを構成するトランジスタの数は、最小限の構成にしてある。メインデコーダの動作速度を速めたい、あるいはインバータの駆動能力（電流量）を増加させる等の目的により、複数のトランジスタを並列に配置するあるいはバッファ用のインバータを追加する等の変更は単なる設計的事項として本発明の技術的範囲に属するものである。また、デコーダをリセットするリセットトランジスタを設ける、あるいは、スタンドバイ（電流カット）機能を付加することも、単なる設計事項として本発明の技術的範囲に属するものである。
本実施例のメインデコーダには、ＮＡＮＤ回路にインバータを組み合わせたデコーダを用いたが、論理的には、ＮＯＲ回路に置き換えられる。ただし、ＮＯＲ回路は電流駆動能力が乏しく、ＮＯＲ回路のみで行選択線を駆動するのは、動作が遅くなるため、好ましくない。動作速度を求めない設計の場合には、ＮＯＲ回路に置き換えても、本発明の目的に含まれる。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルのピッチに合わせて、ＳＧＴの特徴であるところの、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小し、さらに、デコーダに入力される電源線、基準電源線および複数のアドレス選択信号線の配線方法を工夫することにより、配線領域を含めて面積が縮小されたデコーダを提供するものであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、Ｔｐ１１、Ｔｐ２１：ＰチャネルＭＯＳトランジスタ
Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４、Ｔｎ１１、Ｔｎ１２，Ｔｎ２１、Ｔｎ２２：ＮチャネルＭＯＳトランジスタ
１０１，２０１、３０１、４０１：埋め込み酸化膜層
１０２ｐ、１０２ｐａ、１０２ｎａ、１０２ｎｂ、２０２ｐ、２０２ｐａ、２０２ｎａ、２０２ｎｂ、：３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂ、４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂ：平面状シリコン層
１０３、２０３、３０３、４０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２、４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、３０４ｎ１１、３０４ｎ２１、４０４ｎ１１、４０４ｎ２１：ｎ型シリコン柱
１０５、２０５、３０５、４０５：ゲート絶縁膜
１０６、２０６、３０６、４０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇ、４０６ａ、４０６ｂ、４０６ｃ、４０６ｄ、４０６ｅ、４０６ｆ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、３０７ｐ１１、３０７ｐ２１、４０７ｐ１１、４０７ｐ２１：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４、３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２、４０７ｎ１１、４０７ｎ１２、４０７ｎ２１、４０７ｎ２２：ｎ＋拡散層
１０８、２０８、３０８、４０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４、３０９ｐ１１、３０９ｐ２１．３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２、４０９ｐ１１、４０９ｐ２１．４０９ｎ１１、４０９ｎ１２、４０９ｎ２１、４０９ｎ２２、：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４、３１０ｐ１１、３１０ｐ２１、３１０ｎ１１、３１０ｎ１２、３１０ｎ２１、３１０ｎ２２、４１０ｐ１１、４１０ｐ２１、４１０ｎ１１、４１０ｎ１２、４１０ｎ２１、４１０ｎ２２：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、３１１ａ、３１１ｂ、３１１ｃ、３１１ｄ、４１１ａ、４１１ｂ、４１１ｃ、４１１ｄ：コンタクト
１１２ａ、１１２ｂ、２１２ａ、３１２ａ、３１２ｂ、３１２ｃ、３１２ｄ、４１２ａ、４１２ｂ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ、１１３ｇ、２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、３１３ａ、３１３ｂ、３１３ｃ、３１３ｄ、３１３ｅ、３１３ｆ、３１３ｇ、３１３ｈ、３１３ｉ、３１３ｊ、３１３ｋ、４１３ａ、４１３ｂ、４１３ｃ、４１３ｄ、４１３ｅ、４１３ｆ、４１３ｇ、４１３ｈ、４１３ｉ、４１３ｊ、４１３ｋ：第１メタル配線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ、２１４ｅ、３１４ａ、３１４ｂ、３１４ｃ、３１４ｄ、３１４ｅ、３１４ｆ、４１４ａ、４１４ｂ、４１４ｃ、４１４ｆ、４１４ｊ１１４ｐ、１１４ｎ、２１４ｐ、２１４ｎ、３１４ｐ、３１４ｎ、４１４ｐ、４１４ｎ１：コンタクト
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ、１１５ｍ、１１５ｎ、１１５ｐ、１１５ｑ、１１５ｒ、１１５ｓ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊ、３１５ａ、３１５ｂ、３１５ｃ、４１５ａ、４１５ｂ、４１５ｃ、４１５ｆ、４１５ｊ：第２メタル配線
４１６ｆ、４１６ｊ：コンタクト
１７ａ、１７ｂ：第３メタル配線
３５０シリコン基板
３６０：素子分離用絶縁体
３７０：リーク防止分離層

Claims (18)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、
    第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
    前記各ローカルデコーダは、少なくとも、
    第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はコンタクトを介して接続されて、前記第１の選択信号が供給され、
    前記第１のNチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のNチャネルトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続されることを特徴とする半導体装置。
  2. 前記ローカルデコーダを構成する、前記第１のNチャネルＭＯＳトランジスタ、第１のPチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記ローカルデコーダを構成する、前記第１のNチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置されることを特徴する請求項１に記載の半導体装置。
  4. 前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在することを特徴とする請求項１～請求項３のいずれか一項に記載の半導体装置。
  5. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、
    第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
    前記各ローカルデコーダは、少なくとも、
    第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はシリサイド層を介して接続されて、前記第１の選択信号が供給され、
    前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続されることを特徴とする半導体装置。
  6. 前記ローカルデコーダを構成する、前記第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置されることを特徴とする請求項１に記載の半導体装置。
  7. 前記ローカルデコーダを構成する、前記第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置されることを特徴する請求項１に記載の半導体装置。
  8. 前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在することを特徴とする請求項５～請求項７のいずれか一項に記載の半導体装置。
  9. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
    前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
    により構成され、
    前記各ローカルデコーダは、少なくとも、
    第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はコンタクトを介して接続されて、前記第１の選択信号が供給され、
    前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続されることを特徴とする半導体装置。
  10. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
    前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項９に記載の半導体装置。
  11. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
    前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項９に記載の半導体装置。
  12. 前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
    前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１０あるいは請求項１１に記載の半導体装置。
  13. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
    前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
    により構成され、
    前記各ローカルデコーダは、少なくとも、
    第１のＮチャネルＭＯＳトランジスタ、第１のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＮチャネルＭＯＳトランジスタのソース領域、前記第１のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はシリサイド層を介して接続されて、前記第１の選択信号が供給され、
    前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第２の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルトランジスタのゲートには、前記第２の選択信号の反転信号が供給され、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は基準電源に接続されることを特徴とする半導体装置。
  14. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
    前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項１３に記載の半導体装置。
  15. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとにより構成されるデコーダ部と、
    前記デコーダ部の出力を入力として、前記メインデコーダの第１の選択信号を出力する第１のインバータと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２の選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項１３に記載の半導体装置。
  16. 前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
    前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１４あるいは請求項１５に記載の半導体装置。
  17. 前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
    前記複数のメモリセルは、
    ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、行列状に基板上に配列することによりメモリアレイを構成する不揮発性半導体記憶装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の下部に配置されるソース領域と、
    前記シリコン柱の上部に配置されるドレイン領域を備え、
    前記行列状に配置されたそれぞれのトランジスタは、
    行方向に１行毎に配置された複数の前記トランジスタのゲートが行選択線に共通接続され、
    列方向に配置された複数の前記トランジスタのドレインが記憶手段を介してビット線に共通接続され、
    行列を構成する前記複数のトランジスタのソース領域がシリコン柱より基板側に配置されたシリサイド層を介してソース線に共通接続されており、
    前記複数のトランジスタのドレイン領域をビット線に接続する前記抵抗手段は低抵抗状態あるいは高抵抗状態に設定することで、データの記憶を行うメモリセルであり、
    前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置され、その出力が前記行列状に配置されたメモリの前記行選択線に供給されることを特徴とする請求項９～請求項１６のいずれか一項に記載の半導体装置。
  18. 前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
    前記複数のメモリセルは、
    ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
    少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に２行３列に配置されたスタティック型メモリセルが行列状に複数配置され、
    前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    列方向に延在したビット線、反転ビット線および行方向に延在した行選択線を有し、
    前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、２行に配置され、その出力が前記行列状に配置されたスタティック型メモリセルの前記行選択線に供給されることを特徴とする請求項９～請求項１６のいずれか一項に記載の半導体装置。
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