JP2000049312A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2000049312A JP2000049312A JP10212964A JP21296498A JP2000049312A JP 2000049312 A JP2000049312 A JP 2000049312A JP 10212964 A JP10212964 A JP 10212964A JP 21296498 A JP21296498 A JP 21296498A JP 2000049312 A JP2000049312 A JP 2000049312A
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Abstract
(57)【要約】
【課題】 メモリセルアレイブロックに対するロウデコ
ーダやカラムゲートの面積の比率を下げ、メモリセルサ
イズを縮小することが困難であった。 【解決手段】 各メモリコア部１１〜１４はメモリセル
アレイブロック（ＭＣＡＢ）１９と、ローカルロウデコ
ーダ（ＬＲＤＣ）２０と、ローカルカラムゲート（ＬＣ
Ｇ）２１とから構成される。グローバルローデコーダ
（ＧＲＤＣ）２２ａ、２２ｂは、グローバルワード線
（ＧＷＬ）を選択する。グローバルカラムゲート（ＧＣ
Ｇ）はグローバルビット線（ＧＢＬ）を選択する。ロー
カルロウデコーダ（ＬＲＤＣ）２０、及びローカルカラ
ムゲート（ＬＣＧ）２１は選択されたグローバルワード
線（ＧＷＬ）、グローバルビット線（ＧＢＬ）に応じて
メモリセルアレイブロック内のメモリセルを選択する。
ーダやカラムゲートの面積の比率を下げ、メモリセルサ
イズを縮小することが困難であった。 【解決手段】 各メモリコア部１１〜１４はメモリセル
アレイブロック（ＭＣＡＢ）１９と、ローカルロウデコ
ーダ（ＬＲＤＣ）２０と、ローカルカラムゲート（ＬＣ
Ｇ）２１とから構成される。グローバルローデコーダ
（ＧＲＤＣ）２２ａ、２２ｂは、グローバルワード線
（ＧＷＬ）を選択する。グローバルカラムゲート（ＧＣ
Ｇ）はグローバルビット線（ＧＢＬ）を選択する。ロー
カルロウデコーダ（ＬＲＤＣ）２０、及びローカルカラ
ムゲート（ＬＣＧ）２１は選択されたグローバルワード
線（ＧＷＬ）、グローバルビット線（ＧＢＬ）に応じて
メモリセルアレイブロック内のメモリセルを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶データを一括
消去可能なＥＥＰＲＯＭセルを用いた不揮発性半導体記
憶装置に関する。
消去可能なＥＥＰＲＯＭセルを用いた不揮発性半導体記
憶装置に関する。
【０００２】
【従来の技術】図１４乃至図１７は、従来の不揮発性半
導体記憶装置の一例を示すものであり、ＮＯＲ型フラッ
シュメモリを示している。図１４は単体のメモリセルの
構成を示し、図１５は図１４の１５−１５線に沿った断
面図、図１６は図１４の１６−１６線に沿った断面図を
示している。図１４乃至図１６において、Ｐ型半導体基
板１０１にはＮ型のウェル領域１０２が形成され、この
ウェル領域１０２内にＰ型のウェル領域１０３が形成さ
れている。このウェル領域１０３の表面領域には複数の
素子分離領域１０４が形成され、これら素子分離領域１
０４の相互間に、ゲート酸化膜１０５が形成されてい
る。このゲート酸化膜１０５の上には浮遊ゲート（Ｆ
Ｇ）１０６が形成され、この浮遊ゲート１０６の上には
絶縁膜１０７を介在して制御ゲート（ＣＧ）１０８が形
成されている。これらゲートの両側に位置するウェル領
域内にはドレイン、ソースを構成する拡散層１０９、１
１０が形成されている。制御ゲート１０８の上には絶縁
膜１１１が形成され、この絶縁膜１１１上には前記ドレ
イン１０９に接続されるビット線（ＢＬ）１１２が形成
されている。
導体記憶装置の一例を示すものであり、ＮＯＲ型フラッ
シュメモリを示している。図１４は単体のメモリセルの
構成を示し、図１５は図１４の１５−１５線に沿った断
面図、図１６は図１４の１６−１６線に沿った断面図を
示している。図１４乃至図１６において、Ｐ型半導体基
板１０１にはＮ型のウェル領域１０２が形成され、この
ウェル領域１０２内にＰ型のウェル領域１０３が形成さ
れている。このウェル領域１０３の表面領域には複数の
素子分離領域１０４が形成され、これら素子分離領域１
０４の相互間に、ゲート酸化膜１０５が形成されてい
る。このゲート酸化膜１０５の上には浮遊ゲート（Ｆ
Ｇ）１０６が形成され、この浮遊ゲート１０６の上には
絶縁膜１０７を介在して制御ゲート（ＣＧ）１０８が形
成されている。これらゲートの両側に位置するウェル領
域内にはドレイン、ソースを構成する拡散層１０９、１
１０が形成されている。制御ゲート１０８の上には絶縁
膜１１１が形成され、この絶縁膜１１１上には前記ドレ
イン１０９に接続されるビット線（ＢＬ）１１２が形成
されている。
【０００３】図１７は、上記構成のメモリセルをマトリ
クス状に配置したＮＯＲ型のメモリセルアレイブロック
を示している。このメモリセルアレイブロックはメモリ
セルＭＣ００〜ＭＣｎｍを有しており、同一の行に配置
された複数のメモリセルの制御ゲートは、ワード線ＷＬ
ｎ、ＷＬｎ−１…ＷＬ１、ＷＬ０にそれぞれ接続され、
同一の列に配置された複数のメモリセルのドレインはビ
ット線ＢＬ０、ＢＬ１…ＢＬ７、ＢＬ８…ＢＬｍが接続
されている。各メモリセルのソースは共通ソース線ＳＬ
に接続されている。このメモリセルアレイブロックにお
いて、ビット幅が８の場合の書き込み、読み出し、消去
動作は次の通りである。
クス状に配置したＮＯＲ型のメモリセルアレイブロック
を示している。このメモリセルアレイブロックはメモリ
セルＭＣ００〜ＭＣｎｍを有しており、同一の行に配置
された複数のメモリセルの制御ゲートは、ワード線ＷＬ
ｎ、ＷＬｎ−１…ＷＬ１、ＷＬ０にそれぞれ接続され、
同一の列に配置された複数のメモリセルのドレインはビ
ット線ＢＬ０、ＢＬ１…ＢＬ７、ＢＬ８…ＢＬｍが接続
されている。各メモリセルのソースは共通ソース線ＳＬ
に接続されている。このメモリセルアレイブロックにお
いて、ビット幅が８の場合の書き込み、読み出し、消去
動作は次の通りである。
【０００４】メモリセルＭＣ００〜ＭＣ０７がデータの
書き込み時に選択された場合、これらのメモリセルが共
有するワード線ＷＬ０にはＶｐｐ（１０Ｖ程度の電圧）
が印加され、その他のワード線は０Ｖとされる。ビット
線の電圧は書き込みデータに依存する。データ“０”を
書き込むビット線にはＶｄｐ（５Ｖ程度の電圧）が印加
され、“１”データを書き込むビット線には０Ｖが印加
される。共通ソース線ＳＬは０Ｖとされる。ゲートがＶ
ｐｐ、ドレインがＶｄｐのメモリセルでは、ソースから
ドレインに移動する電子の中には高エネルギーを持つも
のがあり、これがゲート方向の電界によって浮遊ゲート
に到達する。このようにして、浮遊ゲート中の電子の数
が相対的に少ない“１”状態のメモリセルは、電子の数
が相対的に多い“０”状態のメモリセルに変わる。ゲー
トとドレインの電圧関係がこれ以外のメモリセルではド
レイン電流が流れず、メモリセルのデータは変わらな
い。
書き込み時に選択された場合、これらのメモリセルが共
有するワード線ＷＬ０にはＶｐｐ（１０Ｖ程度の電圧）
が印加され、その他のワード線は０Ｖとされる。ビット
線の電圧は書き込みデータに依存する。データ“０”を
書き込むビット線にはＶｄｐ（５Ｖ程度の電圧）が印加
され、“１”データを書き込むビット線には０Ｖが印加
される。共通ソース線ＳＬは０Ｖとされる。ゲートがＶ
ｐｐ、ドレインがＶｄｐのメモリセルでは、ソースから
ドレインに移動する電子の中には高エネルギーを持つも
のがあり、これがゲート方向の電界によって浮遊ゲート
に到達する。このようにして、浮遊ゲート中の電子の数
が相対的に少ない“１”状態のメモリセルは、電子の数
が相対的に多い“０”状態のメモリセルに変わる。ゲー
トとドレインの電圧関係がこれ以外のメモリセルではド
レイン電流が流れず、メモリセルのデータは変わらな
い。
【０００５】メモリセルＭＣ００〜ＭＣ０７がデータ読
み出し時に選択された場合、これらのメモリセルが共有
するワード線ＷＬ０には電源電圧Ｖｃｃ（５Ｖ程度の電
圧）が印加される。その他のワード線は０Ｖとされる。
選択されたビット線には電圧Ｖｄ（１Ｖ程度の電圧）が
印加され、非選択のビット線には０Ｖが印加される。ま
た、共通ソース線ＳＬは０Ｖとされる。“１”状態のメ
モリセルの閾値電圧は電源電圧Ｖｃｃより低く、“０”
状態のメモリセルは閾値電圧が電源電圧Ｖｃｃより高
い。したがって、“１”状態のメモリセルでは電流が流
れ、“０”状態のメモリセルは電流が流れない。この電
流をセンスすることにより、データ“０”又は“１”を
読み出すことができる。
み出し時に選択された場合、これらのメモリセルが共有
するワード線ＷＬ０には電源電圧Ｖｃｃ（５Ｖ程度の電
圧）が印加される。その他のワード線は０Ｖとされる。
選択されたビット線には電圧Ｖｄ（１Ｖ程度の電圧）が
印加され、非選択のビット線には０Ｖが印加される。ま
た、共通ソース線ＳＬは０Ｖとされる。“１”状態のメ
モリセルの閾値電圧は電源電圧Ｖｃｃより低く、“０”
状態のメモリセルは閾値電圧が電源電圧Ｖｃｃより高
い。したがって、“１”状態のメモリセルでは電流が流
れ、“０”状態のメモリセルは電流が流れない。この電
流をセンスすることにより、データ“０”又は“１”を
読み出すことができる。
【０００６】データの消去は、メモリセルアレイブロッ
ク単位に一括して行われる。この時、全てのワード線が
０Ｖとされ、Ｐ型ウェル及びＮ型ウェルが消去電圧Ｖｅ
ｅ（２０Ｖ程度の電圧）とされると、ゲート酸化膜に高
電界が印加され、浮遊ゲート中の電子はトンネリングに
よってＰ型ウェルに移動する。こうして、選択されたメ
モリセルアレイブロック内の全てのメモリセルのデータ
が“１”となる。この時、非選択のメモリセルアレイブ
ロックのＰ型ウェルは０Ｖ、ワード線の電位は全て０Ｖ
とされているため、このアレイブロックのデータは消去
されない。
ク単位に一括して行われる。この時、全てのワード線が
０Ｖとされ、Ｐ型ウェル及びＮ型ウェルが消去電圧Ｖｅ
ｅ（２０Ｖ程度の電圧）とされると、ゲート酸化膜に高
電界が印加され、浮遊ゲート中の電子はトンネリングに
よってＰ型ウェルに移動する。こうして、選択されたメ
モリセルアレイブロック内の全てのメモリセルのデータ
が“１”となる。この時、非選択のメモリセルアレイブ
ロックのＰ型ウェルは０Ｖ、ワード線の電位は全て０Ｖ
とされているため、このアレイブロックのデータは消去
されない。
【０００７】データの消去方法は、上記ウェルにバイア
ス電圧を印加する方法の他、ソースにバイアス電圧を印
加する方法がある。このとき、ウェルあるいはメモリセ
ルがＰ型基板上に形成されている場合、基板は接地され
る。このように電圧を印加すると、ソース拡散層とゲー
トのオーバーラップ部でトンネル電流が流れ、データが
消去される。
ス電圧を印加する方法の他、ソースにバイアス電圧を印
加する方法がある。このとき、ウェルあるいはメモリセ
ルがＰ型基板上に形成されている場合、基板は接地され
る。このように電圧を印加すると、ソース拡散層とゲー
トのオーバーラップ部でトンネル電流が流れ、データが
消去される。
【０００８】データの書き込み、消去時には上述したよ
うに、高い電圧が必要であり、この高電圧を扱うトラン
ジスタはサイズを小さくすることが困難である。メモリ
セルはトンネル酸化膜の膜厚が信頼性を確保するための
条件により規定されているため薄膜化することができな
い。また、信頼性を確保するため書き込み電圧を下げる
ことも困難である。こうした状況において、メモリセル
のサイズを小さくしてビットコストを下げることができ
ても、高電圧が印加されるトランジスタを含むロウデコ
ーダや、カラムゲートがチップ内で占める面積を縮小す
ることが困難であるため、これらのメモリセルアレイブ
ロックに対する面積比が大きくなりコスト低減効果が減
少する。
うに、高い電圧が必要であり、この高電圧を扱うトラン
ジスタはサイズを小さくすることが困難である。メモリ
セルはトンネル酸化膜の膜厚が信頼性を確保するための
条件により規定されているため薄膜化することができな
い。また、信頼性を確保するため書き込み電圧を下げる
ことも困難である。こうした状況において、メモリセル
のサイズを小さくしてビットコストを下げることができ
ても、高電圧が印加されるトランジスタを含むロウデコ
ーダや、カラムゲートがチップ内で占める面積を縮小す
ることが困難であるため、これらのメモリセルアレイブ
ロックに対する面積比が大きくなりコスト低減効果が減
少する。
【０００９】
【発明が解決しようとする課題】図１８は、従来の不揮
発性半導体記憶装置のブロック構成を示している。チッ
プ２０１上には４つのメモリコア部２０２、２０３、２
０４、２０５が配置されている。これらメモリコア部の
近傍にアドレス信号を受けるアドレスバッファ２０６、
不揮発性半導体記憶装置の全体的な制御を行う制御部２
０７、書き込みデータを受け、選択されたメモリにこの
データを書き込む書き込み回路２０８、選択されたメモ
リセルから読み出されたデータをセンスするセンスアン
プ２０９が配置されている。前記各メモリコア部は同一
の構成とされている。すなわち、図示せぬメモリセルが
マトリクス状に配置されたメモリセルアレイブロック
（ＭＣＡＢ）２１０と、アドレス信号に応じてメモリセ
ルアレイブロック内の行を選択するロウプリデコーダ
（ＲＰＤＣ）２１１、及びロウメインデコーダ（ＲＭＤ
Ｃ）２１２と、アドレス信号に応じてメモリセルアレイ
ブロック内の列を選択するプリカラムゲート（ＰＣＧ）
２１３、及びメインカラムゲート（ＭＣＧ）２１４とか
ら構成されている。
発性半導体記憶装置のブロック構成を示している。チッ
プ２０１上には４つのメモリコア部２０２、２０３、２
０４、２０５が配置されている。これらメモリコア部の
近傍にアドレス信号を受けるアドレスバッファ２０６、
不揮発性半導体記憶装置の全体的な制御を行う制御部２
０７、書き込みデータを受け、選択されたメモリにこの
データを書き込む書き込み回路２０８、選択されたメモ
リセルから読み出されたデータをセンスするセンスアン
プ２０９が配置されている。前記各メモリコア部は同一
の構成とされている。すなわち、図示せぬメモリセルが
マトリクス状に配置されたメモリセルアレイブロック
（ＭＣＡＢ）２１０と、アドレス信号に応じてメモリセ
ルアレイブロック内の行を選択するロウプリデコーダ
（ＲＰＤＣ）２１１、及びロウメインデコーダ（ＲＭＤ
Ｃ）２１２と、アドレス信号に応じてメモリセルアレイ
ブロック内の列を選択するプリカラムゲート（ＰＣＧ）
２１３、及びメインカラムゲート（ＭＣＧ）２１４とか
ら構成されている。
【００１０】このように上記各メモリコア部は、メモリ
セルアレイブロック２１０と、ロウプリデコーダ２１
１、及びロウメインデコーダ２１２、プリカラムゲート
２１３、及びメインカラムゲート２１４をそれぞれ有し
ている。しかも、ロウメインデコーダ２１２は、高電圧
が印加されるサイズの大きなトランジスタを有してい
る。このため、前述したように、メモリセルアレイブロ
ック２１０のサイズを縮小したとしても、ロウプリデコ
ーダ２１１、及びロウメインデコーダ２１２、プリカラ
ムゲート２１３、及びメインカラムゲート２１４が占有
する面積を削減できないため、ビットコストに対するメ
モリセルのサイズ縮小効果が小さくなってしまうという
問題を有している。
セルアレイブロック２１０と、ロウプリデコーダ２１
１、及びロウメインデコーダ２１２、プリカラムゲート
２１３、及びメインカラムゲート２１４をそれぞれ有し
ている。しかも、ロウメインデコーダ２１２は、高電圧
が印加されるサイズの大きなトランジスタを有してい
る。このため、前述したように、メモリセルアレイブロ
ック２１０のサイズを縮小したとしても、ロウプリデコ
ーダ２１１、及びロウメインデコーダ２１２、プリカラ
ムゲート２１３、及びメインカラムゲート２１４が占有
する面積を削減できないため、ビットコストに対するメ
モリセルのサイズ縮小効果が小さくなってしまうという
問題を有している。
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、メモリセル
アレイブロックに対するロウデコーダやカラムゲートの
面積の比率を下げることができ、メモリセルサイズを縮
小することができるとともに、ビットコストを低減可能
な不揮発性半導体記憶装置を提供しようとするものであ
る。
れたものであり、その目的とするところは、メモリセル
アレイブロックに対するロウデコーダやカラムゲートの
面積の比率を下げることができ、メモリセルサイズを縮
小することができるとともに、ビットコストを低減可能
な不揮発性半導体記憶装置を提供しようとするものであ
る。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数の不揮発性半導体メモリセルと、これ
ら複数のメモリセルに接続された複数のローカルワード
線と、前記複数のメモリセルに接続された複数のローカ
ルビット線と、前記複数のメモリセルに接続されたソー
ス線とからなる複数のメモリセルアレイブロックと、前
記メモリセルアレイブロック毎に設けられ、前記ローカ
ルワード線を選択する複数の第１のローデコーダと、前
記メモリセルアレイブロック毎に設けられ、前記ローカ
ルビット線を選択する複数の第１のカラムゲートと、グ
ローバルワード線により複数の前記第１のローデコーダ
に接続される第２のローデコーダと、グローバルビット
線により複数の前記第１のカラムゲートに接続される第
２のカラムゲートと、前記第２のカラムゲートに接続さ
れ、書き込みデータを前記第２のカラムゲートに供給す
る書き込み回路と、前記第２のカラムゲートに接続さ
れ、前記第１、第２のカラムゲートを介して前記メモリ
セルから読み出されたデータを検出するセンスアンプと
を具備している。
決するため、複数の不揮発性半導体メモリセルと、これ
ら複数のメモリセルに接続された複数のローカルワード
線と、前記複数のメモリセルに接続された複数のローカ
ルビット線と、前記複数のメモリセルに接続されたソー
ス線とからなる複数のメモリセルアレイブロックと、前
記メモリセルアレイブロック毎に設けられ、前記ローカ
ルワード線を選択する複数の第１のローデコーダと、前
記メモリセルアレイブロック毎に設けられ、前記ローカ
ルビット線を選択する複数の第１のカラムゲートと、グ
ローバルワード線により複数の前記第１のローデコーダ
に接続される第２のローデコーダと、グローバルビット
線により複数の前記第１のカラムゲートに接続される第
２のカラムゲートと、前記第２のカラムゲートに接続さ
れ、書き込みデータを前記第２のカラムゲートに供給す
る書き込み回路と、前記第２のカラムゲートに接続さ
れ、前記第１、第２のカラムゲートを介して前記メモリ
セルから読み出されたデータを検出するセンスアンプと
を具備している。
【００１３】前記ローカルビット線は第１層目の金属配
線により構成され、前記グローバルビット線は第２層目
の金属配線により構成され、前記グローバルワード線は
第３層目の金属配線により構成される。
線により構成され、前記グローバルビット線は第２層目
の金属配線により構成され、前記グローバルワード線は
第３層目の金属配線により構成される。
【００１４】前記第１、第２のカラムゲートは、第１層
目又は第２層目の金属配線を通して選択信号が供給され
る。前記ローカルビット線は第１層目の金属配線により
構成され、前記グローバルワード線は第２層目の金属配
線により構成され、前記グローバルビット線は第３層目
の金属配線により構成される。
目又は第２層目の金属配線を通して選択信号が供給され
る。前記ローカルビット線は第１層目の金属配線により
構成され、前記グローバルワード線は第２層目の金属配
線により構成され、前記グローバルビット線は第３層目
の金属配線により構成される。
【００１５】前記第１、第２のカラムゲートは、第１層
目又は第２層目の金属配線を通して選択信号が供給され
る。前記メモリセルアレイブロック毎に設けられ、消去
時にブロックアドレス信号に応じて、選択されたメモリ
セルアレイブロックの前記ソース線に消去電位を供給す
るソース線デコーダをさらに具備している。
目又は第２層目の金属配線を通して選択信号が供給され
る。前記メモリセルアレイブロック毎に設けられ、消去
時にブロックアドレス信号に応じて、選択されたメモリ
セルアレイブロックの前記ソース線に消去電位を供給す
るソース線デコーダをさらに具備している。
【００１６】前記メモリセルアレイブロック毎に設けら
れ、消去時にブロックアドレス信号に応じて、選択され
たメモリセルアレイブロックのウェルに消去電位を供給
するウェルデコーダをさらに具備している。
れ、消去時にブロックアドレス信号に応じて、選択され
たメモリセルアレイブロックのウェルに消去電位を供給
するウェルデコーダをさらに具備している。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明に係る不揮
発性半導体記憶装置の第１の実施例を示すものであり、
例えばＮＯＲ型のフラッシュメモリのブロック構成を示
している。メモリブロック１０には４つのメモリコア部
１１、１２、１３、１４が配置されている。これらメモ
リコア部１１、１２、１３、１４の近傍にアドレス信号
を受けるアドレスバッファ１５、不揮発性半導体記憶装
置の全体的な制御を行う制御部１６、書き込みデータを
受け、選択されたメモリにこのデータを書き込む書き込
み回路１７、選択されたメモリセルから読み出されたデ
ータをセンスするセンスアンプ１８が配置されている。
前記各メモリコア部１１、１２、１３、１４は同一の構
成とされている。すなわち、各メモリコア部はメモリセ
ルアレイブロック（ＭＣＡＢ）１９と、ローカルロウデ
コーダ（ＬＲＤＣ）２０と、ローカルカラムゲート（Ｌ
ＣＧ）２１とから構成されている。
て図面を参照して説明する。図１は、本発明に係る不揮
発性半導体記憶装置の第１の実施例を示すものであり、
例えばＮＯＲ型のフラッシュメモリのブロック構成を示
している。メモリブロック１０には４つのメモリコア部
１１、１２、１３、１４が配置されている。これらメモ
リコア部１１、１２、１３、１４の近傍にアドレス信号
を受けるアドレスバッファ１５、不揮発性半導体記憶装
置の全体的な制御を行う制御部１６、書き込みデータを
受け、選択されたメモリにこのデータを書き込む書き込
み回路１７、選択されたメモリセルから読み出されたデ
ータをセンスするセンスアンプ１８が配置されている。
前記各メモリコア部１１、１２、１３、１４は同一の構
成とされている。すなわち、各メモリコア部はメモリセ
ルアレイブロック（ＭＣＡＢ）１９と、ローカルロウデ
コーダ（ＬＲＤＣ）２０と、ローカルカラムゲート（Ｌ
ＣＧ）２１とから構成されている。
【００１８】前記メモリセルアレイブロック（ＭＣＡ
Ｂ）１９はマトリクス状に配置された図示せぬ複数のメ
モリセルＭＣと、これらメモリセルＭＣに接続されたロ
ーカルワード線ＷＬ、及びローカルビット線ＢＬを有し
ている。メモリセルアレイブロック１９の具体的な構成
は、図１７に示す構成と同様である。前記ローカルロウ
デコーダ２０は前記アドレスバッファ１５から供給され
るアドレス信号に応じて前記ローカルワード線ＷＬを選
択し、前記ローカルカラムゲート２１は前記ローカルビ
ット線ＢＬを選択する。前記メモリコア部１１、１２に
それぞれ配置されたローカルロウデコーダ２０は、グロ
ーバルワード線ＧＷＬを介してグローバルローデコーダ
（ＧＲＤＣ）２２ａに接続されている。このグローバル
ローデコーダ（ＧＲＤＣ）２２ａは、前記アドレスバッ
ファ１５から供給されるアドレス信号に応じて前記メモ
リコア部１１のローカルローデコーダ２０、又はメモリ
コア部１２のローカルローデコーダ２０を選択する。同
様に前記メモリコア部１３、１４にそれぞれ配置された
ローカルロウデコーダ２０は、グローバルワード線ＧＷ
Ｌを介してグローバルローデコーダ（ＧＲＤＣ）２２ｂ
に接続されている。このグローバルローデコーダ２２ｂ
は、前記アドレスバッファ１５から供給されるアドレス
信号に応じて前記グローバルワード線ＧＷＬを選択す
る。
Ｂ）１９はマトリクス状に配置された図示せぬ複数のメ
モリセルＭＣと、これらメモリセルＭＣに接続されたロ
ーカルワード線ＷＬ、及びローカルビット線ＢＬを有し
ている。メモリセルアレイブロック１９の具体的な構成
は、図１７に示す構成と同様である。前記ローカルロウ
デコーダ２０は前記アドレスバッファ１５から供給され
るアドレス信号に応じて前記ローカルワード線ＷＬを選
択し、前記ローカルカラムゲート２１は前記ローカルビ
ット線ＢＬを選択する。前記メモリコア部１１、１２に
それぞれ配置されたローカルロウデコーダ２０は、グロ
ーバルワード線ＧＷＬを介してグローバルローデコーダ
（ＧＲＤＣ）２２ａに接続されている。このグローバル
ローデコーダ（ＧＲＤＣ）２２ａは、前記アドレスバッ
ファ１５から供給されるアドレス信号に応じて前記メモ
リコア部１１のローカルローデコーダ２０、又はメモリ
コア部１２のローカルローデコーダ２０を選択する。同
様に前記メモリコア部１３、１４にそれぞれ配置された
ローカルロウデコーダ２０は、グローバルワード線ＧＷ
Ｌを介してグローバルローデコーダ（ＧＲＤＣ）２２ｂ
に接続されている。このグローバルローデコーダ２２ｂ
は、前記アドレスバッファ１５から供給されるアドレス
信号に応じて前記グローバルワード線ＧＷＬを選択す
る。
【００１９】一方、前記メモリコア部１１、１３にそれ
ぞれ配置されたローカルカラムゲート２１は、グローバ
ルビット線ＧＢＬを介してグローバルカラムゲート２３
ａに接続される。このグローバルカラムゲート２３ａは
前記グローバルビット線ＧＢＬを選択する。同様に、前
記メモリコア部１２、１４にそれぞれ配置されたローカ
ルカラムゲート２１は、グローバルビット線ＧＢＬを介
してグローバルカラムゲート２３ｂに接続される。この
グローバルカラムゲート２３ｂはグローバルビット線Ｇ
ＢＬを選択する。
ぞれ配置されたローカルカラムゲート２１は、グローバ
ルビット線ＧＢＬを介してグローバルカラムゲート２３
ａに接続される。このグローバルカラムゲート２３ａは
前記グローバルビット線ＧＢＬを選択する。同様に、前
記メモリコア部１２、１４にそれぞれ配置されたローカ
ルカラムゲート２１は、グローバルビット線ＧＢＬを介
してグローバルカラムゲート２３ｂに接続される。この
グローバルカラムゲート２３ｂはグローバルビット線Ｇ
ＢＬを選択する。
【００２０】さらに、前記メモリコア部１１、１２に配
置されたローカルカラムゲート２１は、配線Ｌ１を介し
てそれぞれローカルカラムゲート駆動部（ＬＣＧＤ）２
４ａに接続される。このローカルカラムゲート駆動部２
４ａは、前記アドレスバッファ１５から供給されるアド
レス信号に応じて、メモリコア部１１、１２に配置され
たローカルカラムゲート２１を駆動する。前記メモリコ
ア部１３、１４に配置されたローカルカラムゲート２１
は、配線Ｌ２を介してローカルカラムゲート駆動部（Ｌ
ＣＧＤ）２４ｂに接続される。このローカルカラムゲー
ト駆動部２４ｂは、前記アドレスバッファ１５から供給
されるアドレス信号に応じて、メモリコア部１３、１４
に配置されたローカルカラムゲート２１を駆動する。さ
らに、前記グローバルカラムゲート２３ａ、２３ｂは配
線Ｌ３を介してグローバルカラムゲート駆動部２４ｃに
接続される。このグローバルカラムゲート駆動部２４ｃ
は、前記アドレスバッファ１５から供給されるアドレス
信号に応じて、グローバルカラムゲート２３ａ、２３ｂ
の何れかを選択して駆動する。これらローカルカラムゲ
ート駆動部２４ａ、２４ｂ、グローバルカラムゲート駆
動部２４ｃはカラムデコーダ（ＣＤＣ）２５に接続され
ている。このカラムデコーダ２５は前記アドレスバッフ
ァ１５から供給されるアドレス信号に応じて、ローカル
カラムゲート駆動部２４ａ、２４ｂ、グローバルカラム
ゲート駆動部２４ｃの何れかを駆動する。
置されたローカルカラムゲート２１は、配線Ｌ１を介し
てそれぞれローカルカラムゲート駆動部（ＬＣＧＤ）２
４ａに接続される。このローカルカラムゲート駆動部２
４ａは、前記アドレスバッファ１５から供給されるアド
レス信号に応じて、メモリコア部１１、１２に配置され
たローカルカラムゲート２１を駆動する。前記メモリコ
ア部１３、１４に配置されたローカルカラムゲート２１
は、配線Ｌ２を介してローカルカラムゲート駆動部（Ｌ
ＣＧＤ）２４ｂに接続される。このローカルカラムゲー
ト駆動部２４ｂは、前記アドレスバッファ１５から供給
されるアドレス信号に応じて、メモリコア部１３、１４
に配置されたローカルカラムゲート２１を駆動する。さ
らに、前記グローバルカラムゲート２３ａ、２３ｂは配
線Ｌ３を介してグローバルカラムゲート駆動部２４ｃに
接続される。このグローバルカラムゲート駆動部２４ｃ
は、前記アドレスバッファ１５から供給されるアドレス
信号に応じて、グローバルカラムゲート２３ａ、２３ｂ
の何れかを選択して駆動する。これらローカルカラムゲ
ート駆動部２４ａ、２４ｂ、グローバルカラムゲート駆
動部２４ｃはカラムデコーダ（ＣＤＣ）２５に接続され
ている。このカラムデコーダ２５は前記アドレスバッフ
ァ１５から供給されるアドレス信号に応じて、ローカル
カラムゲート駆動部２４ａ、２４ｂ、グローバルカラム
ゲート駆動部２４ｃの何れかを駆動する。
【００２１】上記グローバルカラムゲート２３ａ、２３
ｂはデータ線ＤＬを介して前記書き込み回路１７に接続
されるとともに、前記センスアンプ１８に接続されてい
る。データの書き込み時、グローバルカラムゲート２３
ａ、２３ｂは、前記カラムデコーダ２５、及びグローバ
ルカラムゲート駆動部２４ｃにより選択的に駆動され、
前記書き込み回路１７からのデータを前記ローカルカラ
ムゲート駆動部２４ａ、又はローカルカラムゲート駆動
部２４ｂにより選択されたローカルカラムゲート２１に
供給する。また、データの読み出し時、グローバルカラ
ムゲート２３ａ、２３ｂは、選択されたメモリセルアレ
イブロック１９のメモリセルからローカルカラムゲート
２１に読み出されたデータをセンスアンプ１８に供給す
る。
ｂはデータ線ＤＬを介して前記書き込み回路１７に接続
されるとともに、前記センスアンプ１８に接続されてい
る。データの書き込み時、グローバルカラムゲート２３
ａ、２３ｂは、前記カラムデコーダ２５、及びグローバ
ルカラムゲート駆動部２４ｃにより選択的に駆動され、
前記書き込み回路１７からのデータを前記ローカルカラ
ムゲート駆動部２４ａ、又はローカルカラムゲート駆動
部２４ｂにより選択されたローカルカラムゲート２１に
供給する。また、データの読み出し時、グローバルカラ
ムゲート２３ａ、２３ｂは、選択されたメモリセルアレ
イブロック１９のメモリセルからローカルカラムゲート
２１に読み出されたデータをセンスアンプ１８に供給す
る。
【００２２】図２は、図１に示す不揮発性半導体記憶装
置を例えば汎用メモリに適用した場合を示しており、図
１と同一部分には同一符号を付す。この汎用メモリ３０
において、メモリブロック１０のアドレス端子Ａはアド
レスピンＡＤＤに接続され、制御信号入出力端子Ｂは制
御信号入出力ピンＣＴＬに接続され、データ入出力端子
Ｃは入出力バッファ（Ｉ／Ｏ）３１を介して入出力ピン
ＩＯに接続されている。
置を例えば汎用メモリに適用した場合を示しており、図
１と同一部分には同一符号を付す。この汎用メモリ３０
において、メモリブロック１０のアドレス端子Ａはアド
レスピンＡＤＤに接続され、制御信号入出力端子Ｂは制
御信号入出力ピンＣＴＬに接続され、データ入出力端子
Ｃは入出力バッファ（Ｉ／Ｏ）３１を介して入出力ピン
ＩＯに接続されている。
【００２３】図３は、図１に示す不揮発性半導体記憶装
置を例えばマイクロプロセッサに適用した場合を示して
いる。このマイクロプロセッサ３２はメモリブロック１
０と、ロジックゲート３３とを有している。メモリブロ
ック１０のアドレス端子Ａ、制御信号入出力端子Ｂ、デ
ータ入出力端子Ｃはそれぞれロジックゲート３３に接続
され、ロジックゲート３３は入力ピンＩＮ、出力ピンＯ
ＵＴに接続されている。このロジックゲート３３は例え
ばメモリブロック１０に記憶されたデータを読み出して
演算処理し、この演算結果は外部に出力されたり、再度
メモリブロック１０に記憶される。
置を例えばマイクロプロセッサに適用した場合を示して
いる。このマイクロプロセッサ３２はメモリブロック１
０と、ロジックゲート３３とを有している。メモリブロ
ック１０のアドレス端子Ａ、制御信号入出力端子Ｂ、デ
ータ入出力端子Ｃはそれぞれロジックゲート３３に接続
され、ロジックゲート３３は入力ピンＩＮ、出力ピンＯ
ＵＴに接続されている。このロジックゲート３３は例え
ばメモリブロック１０に記憶されたデータを読み出して
演算処理し、この演算結果は外部に出力されたり、再度
メモリブロック１０に記憶される。
【００２４】図４は、上記グローバルローデコーダＧＲ
ＤＣの構成を示している。このグローバルローデコーダ
はロウアドレス信号ＲＡｉ、ＲＡｊが供給されるナンド
回路４１ａ、複数のＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）４１ｂ〜４１ｅ、複
数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと称す）４１ｆ〜４１ｉ、前記ナンド回路４
１ａの出力端と前記ＮＭＯＳトランジスタ４１ｇのゲー
トとの間に接続されたインバータ回路４１ｊとにより構
成され、前記ＰＭＯＳトランジスタ４１ｄとＮＭＯＳト
ランジスタ４１ｈの接続点にグローバルワード線ＧＷＬ
ｉｊが接続されている。
ＤＣの構成を示している。このグローバルローデコーダ
はロウアドレス信号ＲＡｉ、ＲＡｊが供給されるナンド
回路４１ａ、複数のＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）４１ｂ〜４１ｅ、複
数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと称す）４１ｆ〜４１ｉ、前記ナンド回路４
１ａの出力端と前記ＮＭＯＳトランジスタ４１ｇのゲー
トとの間に接続されたインバータ回路４１ｊとにより構
成され、前記ＰＭＯＳトランジスタ４１ｄとＮＭＯＳト
ランジスタ４１ｈの接続点にグローバルワード線ＧＷＬ
ｉｊが接続されている。
【００２５】このグローバルローデコーダＧＲＤＣは、
ロウアドレス信号ＲＡｉ、ＲＡｊに応じてナンド回路４
１ａの出力信号がハイレベルとなった場合、ＮＭＯＳト
ランジスタ４１ｆ、ＰＭＯＳトランジスタ４１ｅ、ＮＭ
ＯＳトランジスタ４１ｈが順次オンとなってグローバル
ワード線ＧＷＬｉｊがローレベル（接地電位）とされ
る。また、ロウアドレス信号ＲＡｉ、ＲＡｊに応じてナ
ンド回路４１ａの出力信号がローレベルとなった場合、
ＮＭＯＳトランジスタ４１ｇ、ＰＭＯＳトランジスタ４
１ｄが順次オンとなり、グローバルワード線ＧＷＬｉｊ
がハイレベル（電圧ＶＳＷ）とされる。
ロウアドレス信号ＲＡｉ、ＲＡｊに応じてナンド回路４
１ａの出力信号がハイレベルとなった場合、ＮＭＯＳト
ランジスタ４１ｆ、ＰＭＯＳトランジスタ４１ｅ、ＮＭ
ＯＳトランジスタ４１ｈが順次オンとなってグローバル
ワード線ＧＷＬｉｊがローレベル（接地電位）とされ
る。また、ロウアドレス信号ＲＡｉ、ＲＡｊに応じてナ
ンド回路４１ａの出力信号がローレベルとなった場合、
ＮＭＯＳトランジスタ４１ｇ、ＰＭＯＳトランジスタ４
１ｄが順次オンとなり、グローバルワード線ＧＷＬｉｊ
がハイレベル（電圧ＶＳＷ）とされる。
【００２６】図５は、前記ローカルロウデコーダ（ＬＲ
ＤＣ）の構成を示している。このローカルロウデコーダ
において、ローカルワード線ＷＬｉｊｋに接続されたユ
ニットは、インバータ回路５１ａと、トランスファーゲ
ート５１ｂと、ＮＭＯＳトランジスタ５１ｃとにより構
成されている。インバータ回路５１ａの入力端は前記グ
ローバルワード線ＧＷＬｉｊに接続され、このインバー
タ回路５１ａの入出力端はトランスファーゲート５１ｂ
の両ゲートにそれぞれ接続されている。このトランスフ
ァーゲート５１ｂの入力端には電源Ｆｋ（データ読み出
し時例えば５Ｖ、データ書き込み時例えば１０Ｖ）が供
給され、出力端はメモリセルアレイブロックＭＣＡＢに
配置されたローカルワード線ＷＬｉｊｋに接続されてい
る。ＮＭＯＳトランジスタ５１ｃはトランスファーゲー
ト５１ｂの出力端と接地間に電流通路が接続され、ゲー
トが前記インバータ回路５１ａの出力端に接続されてい
る。
ＤＣ）の構成を示している。このローカルロウデコーダ
において、ローカルワード線ＷＬｉｊｋに接続されたユ
ニットは、インバータ回路５１ａと、トランスファーゲ
ート５１ｂと、ＮＭＯＳトランジスタ５１ｃとにより構
成されている。インバータ回路５１ａの入力端は前記グ
ローバルワード線ＧＷＬｉｊに接続され、このインバー
タ回路５１ａの入出力端はトランスファーゲート５１ｂ
の両ゲートにそれぞれ接続されている。このトランスフ
ァーゲート５１ｂの入力端には電源Ｆｋ（データ読み出
し時例えば５Ｖ、データ書き込み時例えば１０Ｖ）が供
給され、出力端はメモリセルアレイブロックＭＣＡＢに
配置されたローカルワード線ＷＬｉｊｋに接続されてい
る。ＮＭＯＳトランジスタ５１ｃはトランスファーゲー
ト５１ｂの出力端と接地間に電流通路が接続され、ゲー
トが前記インバータ回路５１ａの出力端に接続されてい
る。
【００２７】また、ローカルワード線ＷＬｉｊｋ’に接
続されたユニットも、ローカルワード線ＷＬｉｊｋに接
続されたユニットと同一構成であるため、同一部分に同
一符号を付し説明は省略する。
続されたユニットも、ローカルワード線ＷＬｉｊｋに接
続されたユニットと同一構成であるため、同一部分に同
一符号を付し説明は省略する。
【００２８】上記ローカルロウデコーダは、グローバル
ワード線ＧＷＬｉｊがハイレベルとなると、トランスフ
ァーゲート５１ｂが導通されると共に、ＮＭＯＳトラン
ジスタ５１ｃがオフとなり、ローカルワード線ＷＬｉｊ
ｋが選択される。この導通されたトランスファーゲート
５１ｂを介して、データの読み出し又は書き込みに応じ
た電圧がローカルワード線ＷＬｉｊｋに供給される。
ワード線ＧＷＬｉｊがハイレベルとなると、トランスフ
ァーゲート５１ｂが導通されると共に、ＮＭＯＳトラン
ジスタ５１ｃがオフとなり、ローカルワード線ＷＬｉｊ
ｋが選択される。この導通されたトランスファーゲート
５１ｂを介して、データの読み出し又は書き込みに応じ
た電圧がローカルワード線ＷＬｉｊｋに供給される。
【００２９】図６は、グローバルカラムゲートＧＣＧの
構成を示している。このグローバルカラムゲートＧＣＧ
は、複数のＮＭＯＳトランジスタ６１ａ〜６１ｄにより
構成されている。これらＮＭＯＳトランジスタ６１ａ〜
６１ｄの電流通路の一端は、データ線ＤＬを介して前記
書き込み回路１７、センスアンプ１８に接続されてい
る。これらＮＭＯＳトランジスタ６１ａ〜６１ｄの電流
通路の他端は、グローバルビット線ＧＢＬ０〜ＧＢＬ３
にそれぞれ接続され、各ゲートには前記グローバルカラ
ムゲート駆動部から出力された選択信号ＣＡ４〜ＣＡ７
が供給されている。これらＮＭＯＳトランジスタ６１ａ
〜６１ｄは、選択信号ＣＡ４〜ＣＡ７に応じて導通さ
れ、グローバルビット線ＧＢＬ０〜ＧＢＬ３が選択され
る。
構成を示している。このグローバルカラムゲートＧＣＧ
は、複数のＮＭＯＳトランジスタ６１ａ〜６１ｄにより
構成されている。これらＮＭＯＳトランジスタ６１ａ〜
６１ｄの電流通路の一端は、データ線ＤＬを介して前記
書き込み回路１７、センスアンプ１８に接続されてい
る。これらＮＭＯＳトランジスタ６１ａ〜６１ｄの電流
通路の他端は、グローバルビット線ＧＢＬ０〜ＧＢＬ３
にそれぞれ接続され、各ゲートには前記グローバルカラ
ムゲート駆動部から出力された選択信号ＣＡ４〜ＣＡ７
が供給されている。これらＮＭＯＳトランジスタ６１ａ
〜６１ｄは、選択信号ＣＡ４〜ＣＡ７に応じて導通さ
れ、グローバルビット線ＧＢＬ０〜ＧＢＬ３が選択され
る。
【００３０】図７は、前記グローバルビット線ＧＢＬの
１本に接続されたメモリセルアレイブロックＭＣＡＢと
ローカルカラムゲートＬＣＧの構成を示している。ロー
カルカラムゲートＬＣＧは、複数のＮＭＯＳトランジス
タ７１ａ〜７１ｄにより構成されている。これらＮＭＯ
Ｓトランジスタ７１ａ〜７１ｄの電流通路の一端は、グ
ローバルビット線ＧＢＬに接続されている。これらＮＭ
ＯＳトランジスタ７１ａ〜７１ｄの電流通路の他端は、
ローカルビット線ＢＬ０〜ＢＬ３にそれぞれ接続され、
各ゲートには前記ローカルカラムゲート駆動部から出力
された選択信号ＣＡ０〜ＣＡ３が供給されている。これ
らＮＭＯＳトランジスタ７１ａ〜７１ｄは、選択信号Ｃ
Ａ０〜ＣＡ３に応じて導通され、選択されたローカルビ
ット線をグローバルビット線ＧＢＬに接続する。
１本に接続されたメモリセルアレイブロックＭＣＡＢと
ローカルカラムゲートＬＣＧの構成を示している。ロー
カルカラムゲートＬＣＧは、複数のＮＭＯＳトランジス
タ７１ａ〜７１ｄにより構成されている。これらＮＭＯ
Ｓトランジスタ７１ａ〜７１ｄの電流通路の一端は、グ
ローバルビット線ＧＢＬに接続されている。これらＮＭ
ＯＳトランジスタ７１ａ〜７１ｄの電流通路の他端は、
ローカルビット線ＢＬ０〜ＢＬ３にそれぞれ接続され、
各ゲートには前記ローカルカラムゲート駆動部から出力
された選択信号ＣＡ０〜ＣＡ３が供給されている。これ
らＮＭＯＳトランジスタ７１ａ〜７１ｄは、選択信号Ｃ
Ａ０〜ＣＡ３に応じて導通され、選択されたローカルビ
ット線をグローバルビット線ＧＢＬに接続する。
【００３１】メモリセルアレイブロックＭＣＡＢにおい
て、ローカルワード線ＷＬ０に接続された複数のメモリ
セルＭＣと、ローカルワード線ＷＬ１に接続された複数
のメモリセルＭＣの各ソースはソース線ＳＬに共通接続
され、各ドレインは対応するローカルビット線ＢＬ０〜
ＢＬ３に接続されている。
て、ローカルワード線ＷＬ０に接続された複数のメモリ
セルＭＣと、ローカルワード線ＷＬ１に接続された複数
のメモリセルＭＣの各ソースはソース線ＳＬに共通接続
され、各ドレインは対応するローカルビット線ＢＬ０〜
ＢＬ３に接続されている。
【００３２】図８は、メモリセルアレイブロックＭＣＡ
Ｂの断面を示しており、図１５と同一部分には同一符号
を付している。上記ローカルビット線ＢＬは例えば第１
層目の金属配線（Ｍ１）により構成され、前記グローバ
ルビット線ＧＢＬは例えば第２層目の金属配線（Ｍ２）
により構成され、前記グローバルワード線ＧＷＬは例え
ば第３層目の金属配線（Ｍ３）により構成されている。
これらグローバルワード線ＧＷＬ、グローバルビット線
ＧＢＬは、メモリセルアレイブロックの上方に配置され
ている。
Ｂの断面を示しており、図１５と同一部分には同一符号
を付している。上記ローカルビット線ＢＬは例えば第１
層目の金属配線（Ｍ１）により構成され、前記グローバ
ルビット線ＧＢＬは例えば第２層目の金属配線（Ｍ２）
により構成され、前記グローバルワード線ＧＷＬは例え
ば第３層目の金属配線（Ｍ３）により構成されている。
これらグローバルワード線ＧＷＬ、グローバルビット線
ＧＢＬは、メモリセルアレイブロックの上方に配置され
ている。
【００３３】図９は、図８の変形例を示すものである。
ローカルビット線ＢＬは例えば第１層目の金属配線（Ｍ
１）により構成され、前記グローバルワード線ＧＷＬは
例えば第２層目の金属配線（Ｍ２）により構成され、前
記グローバルビット線ＧＢＬは例えば第３層目の金属配
線（Ｍ３）により構成されている。このような構成とし
ても、各配線を配置できる。
ローカルビット線ＢＬは例えば第１層目の金属配線（Ｍ
１）により構成され、前記グローバルワード線ＧＷＬは
例えば第２層目の金属配線（Ｍ２）により構成され、前
記グローバルビット線ＧＢＬは例えば第３層目の金属配
線（Ｍ３）により構成されている。このような構成とし
ても、各配線を配置できる。
【００３４】また、ローカルカラムゲート駆動部２４
ａ、２４ｂ、及びグローバルカラムゲート駆動部２４ｃ
に接続された配線Ｌ１、Ｌ２、Ｌ３にはグローバルビッ
ト線ＧＢＬと異なる配線層より具体的にはローカルビッ
ト線ＢＬ又はグローバルワード線ＧＷＬと同じ配線層が
用いられる。すなわち、グローバルビット線ＧＢＬが第
２層目の金属配線の場合（図８）、配線Ｌ１〜Ｌ３は第
１又は第３層目（好ましくは第３層目）の金属配線とな
る。また、グローバルビット線ＧＢＬが第３層目の金属
配線の場合（図９）、配線Ｌ１〜Ｌ３は第１又は第２層
目（好ましくは第２層目）の金属配線となる。なお、デ
ータ線ＤＬは第１層目乃至第３層目の金属配線を用いる
ことが可能である。
ａ、２４ｂ、及びグローバルカラムゲート駆動部２４ｃ
に接続された配線Ｌ１、Ｌ２、Ｌ３にはグローバルビッ
ト線ＧＢＬと異なる配線層より具体的にはローカルビッ
ト線ＢＬ又はグローバルワード線ＧＷＬと同じ配線層が
用いられる。すなわち、グローバルビット線ＧＢＬが第
２層目の金属配線の場合（図８）、配線Ｌ１〜Ｌ３は第
１又は第３層目（好ましくは第３層目）の金属配線とな
る。また、グローバルビット線ＧＢＬが第３層目の金属
配線の場合（図９）、配線Ｌ１〜Ｌ３は第１又は第２層
目（好ましくは第２層目）の金属配線となる。なお、デ
ータ線ＤＬは第１層目乃至第３層目の金属配線を用いる
ことが可能である。
【００３５】上記第１の実施例によれば、各メモリコア
部１１〜１４はメモリセルアレイブロック１９、ローカ
ルローデコーダ２０、ローカルカラムゲート２１のみを
有し、グローバルワード線ＧＷＬをグローバルローデコ
ーダ２２ａ、２２ｂにより選択し、グローバルビット線
ＧＢＬをグローバルカラムゲート２３ａ、２３ｂにより
選択する構成としている。したがって、グローバルロー
デコーダ２２ａ、２２ｂ及びグローバルカラムゲート２
３ａ、２３ｂを複数のメモリコア部で共有できるため、
従来に比べてメモリコア部の面積を縮小でき、チップサ
イズ全体を縮小できる。この構成は記憶容量の増大に伴
い、メモリコア部の数が増加した場合、上記効果が一層
顕著に現れる。
部１１〜１４はメモリセルアレイブロック１９、ローカ
ルローデコーダ２０、ローカルカラムゲート２１のみを
有し、グローバルワード線ＧＷＬをグローバルローデコ
ーダ２２ａ、２２ｂにより選択し、グローバルビット線
ＧＢＬをグローバルカラムゲート２３ａ、２３ｂにより
選択する構成としている。したがって、グローバルロー
デコーダ２２ａ、２２ｂ及びグローバルカラムゲート２
３ａ、２３ｂを複数のメモリコア部で共有できるため、
従来に比べてメモリコア部の面積を縮小でき、チップサ
イズ全体を縮小できる。この構成は記憶容量の増大に伴
い、メモリコア部の数が増加した場合、上記効果が一層
顕著に現れる。
【００３６】図１０は、本発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付し異なる部
分についてのみ説明する。第２の実施例は、第１の実施
例に示す構成に、さらにソース線デコーダ（ＳＤ）を付
加している。すなわち、各メモリコア部１１〜１４には
ソース線デコーダ（ＳＤ）２６が設けられている。各メ
モリセルアレイブロックＭＣＡＢ内のソース線ＳＬは、
例えば全て共通接続されており、この共通接続されたソ
ース線は対応する前記ソース線デコーダ（ＳＤ）２６に
接続されている。このソース線デコーダ２６は、データ
の消去時に、メモリセルアレイブロックを選択するブロ
ックアドレス信号に応じて選択されたメモリセルアレイ
ブロックのソース線に消去電位を供給する。
のであり、図１と同一部分には同一符号を付し異なる部
分についてのみ説明する。第２の実施例は、第１の実施
例に示す構成に、さらにソース線デコーダ（ＳＤ）を付
加している。すなわち、各メモリコア部１１〜１４には
ソース線デコーダ（ＳＤ）２６が設けられている。各メ
モリセルアレイブロックＭＣＡＢ内のソース線ＳＬは、
例えば全て共通接続されており、この共通接続されたソ
ース線は対応する前記ソース線デコーダ（ＳＤ）２６に
接続されている。このソース線デコーダ２６は、データ
の消去時に、メモリセルアレイブロックを選択するブロ
ックアドレス信号に応じて選択されたメモリセルアレイ
ブロックのソース線に消去電位を供給する。
【００３７】図１２は、例えばｉ番目のメモリコア部に
配置されたソース線デコーダＳＤの一例を示している。
このソース線デコーダＳＤは、ブロックアドレス信号Ｂ
ＡＤＤｉ及び消去信号ＥＲＡＥが供給されるナンド回路
８１ａと、複数のＰＭＯＳトランジスタ８１ｂ〜８１
ｄ、複数のＮＭＯＳトランジスタ８１ｅ〜８１ｇ、前記
ナンド回路８１ａの出力端と前記ＮＭＯＳトランジスタ
８１ｆのゲートとの間に接続されたインバータ回路８１
ｈとにより構成されている。前記ＰＭＯＳトランジスタ
８１ｄとＮＭＯＳトランジスタ８１ｇはインバータ回路
８１ｉを構成し、このインバータ回路８１ｉの出力端に
ｉ番目のメモリセルアレイブロックのソース線ＳＬｉが
接続されている。各ＰＭＯＳトランジスタ８１ｂ〜８１
ｄのソースには消去電位Ｖｅｅが供給され、各ＮＭＯＳ
トランジスタ８１ｅ〜８１ｇのソースは接地されてい
る。
配置されたソース線デコーダＳＤの一例を示している。
このソース線デコーダＳＤは、ブロックアドレス信号Ｂ
ＡＤＤｉ及び消去信号ＥＲＡＥが供給されるナンド回路
８１ａと、複数のＰＭＯＳトランジスタ８１ｂ〜８１
ｄ、複数のＮＭＯＳトランジスタ８１ｅ〜８１ｇ、前記
ナンド回路８１ａの出力端と前記ＮＭＯＳトランジスタ
８１ｆのゲートとの間に接続されたインバータ回路８１
ｈとにより構成されている。前記ＰＭＯＳトランジスタ
８１ｄとＮＭＯＳトランジスタ８１ｇはインバータ回路
８１ｉを構成し、このインバータ回路８１ｉの出力端に
ｉ番目のメモリセルアレイブロックのソース線ＳＬｉが
接続されている。各ＰＭＯＳトランジスタ８１ｂ〜８１
ｄのソースには消去電位Ｖｅｅが供給され、各ＮＭＯＳ
トランジスタ８１ｅ〜８１ｇのソースは接地されてい
る。
【００３８】上記構成において、消去時に、消去信号Ｅ
ＲＡＥがハイレベルとなり、ブロックアドレス信号ＢＡ
ＤＤｉがハイレベルとされると、ナンド回路８１ａの出
力信号がローレベルとなる。このため、インバータ回路
８１ｈの出力端に接続されたＮＭＯＳトランジスタ８１
ｆがオン、ＰＭＯＳトランジスタ８１ｄがオンとなり、
ソース線ＳＬｉに消去電位Ｖｅｅ（例えば１０Ｖ）が供
給される。したがって、このソース線ＳＬｉが接続され
たメモリセルアレイブロックのデータが一括消去され
る。
ＲＡＥがハイレベルとなり、ブロックアドレス信号ＢＡ
ＤＤｉがハイレベルとされると、ナンド回路８１ａの出
力信号がローレベルとなる。このため、インバータ回路
８１ｈの出力端に接続されたＮＭＯＳトランジスタ８１
ｆがオン、ＰＭＯＳトランジスタ８１ｄがオンとなり、
ソース線ＳＬｉに消去電位Ｖｅｅ（例えば１０Ｖ）が供
給される。したがって、このソース線ＳＬｉが接続され
たメモリセルアレイブロックのデータが一括消去され
る。
【００３９】一方、ブロックアドレス信号ＢＡＤＤｉが
非選択とされたソース線デコーダＳＤの出力信号は全て
ローレベル（０Ｖ）である。このため、このソース線デ
コーダＳＤに接続されたメモリセルアレイブロックは消
去されない。また、その他の動作モード時、例えばデー
タの書き込みや読み出し時には、全てのブロックのソー
ス線に０Ｖが印加される。
非選択とされたソース線デコーダＳＤの出力信号は全て
ローレベル（０Ｖ）である。このため、このソース線デ
コーダＳＤに接続されたメモリセルアレイブロックは消
去されない。また、その他の動作モード時、例えばデー
タの書き込みや読み出し時には、全てのブロックのソー
ス線に０Ｖが印加される。
【００４０】上記第２の実施例によれば、各メモリセル
コア部にソース線デコーダを配置することにより、チッ
プ面積の増大を抑えて消去すべきソース線を選択して、
消去電位を供給できる。
コア部にソース線デコーダを配置することにより、チッ
プ面積の増大を抑えて消去すべきソース線を選択して、
消去電位を供給できる。
【００４１】図１１は、本発明の第３の実施例を示すも
のであり、図１と同一部分には同一符号を付し異なる部
分についてのみ説明する。第３の実施例は、第１の実施
例に示す構成に、さらにウェルデコーダ（ＷＤ）を付加
している。すなわち、各メモリコア部１１〜１４にはウ
ェルデコーダ（ＷＤ）２７が設けられている。各メモリ
セルアレイブロックはＰ型のウェル領域内に形成されて
いる。各メモリセルアレイブロックは対応するウェルデ
コーダ２７に接続されている。このウェルデコーダ２７
は、データの消去時に、ブロックアドレス信号に応じて
選択されたメモリセルアレイブロックが形成されるウェ
ルに消去電位を供給する。
のであり、図１と同一部分には同一符号を付し異なる部
分についてのみ説明する。第３の実施例は、第１の実施
例に示す構成に、さらにウェルデコーダ（ＷＤ）を付加
している。すなわち、各メモリコア部１１〜１４にはウ
ェルデコーダ（ＷＤ）２７が設けられている。各メモリ
セルアレイブロックはＰ型のウェル領域内に形成されて
いる。各メモリセルアレイブロックは対応するウェルデ
コーダ２７に接続されている。このウェルデコーダ２７
は、データの消去時に、ブロックアドレス信号に応じて
選択されたメモリセルアレイブロックが形成されるウェ
ルに消去電位を供給する。
【００４２】図１３は、例えばｉ番目のメモリコア部に
配置されたウェルデコーダＷＤの一例を示している。こ
のウェルデコーダＷＤは、ブロックアドレス信号ＢＡＤ
Ｄｉ及び消去信号ＥＲＡＥが供給されるナンド回路９１
ａと、複数のＰＭＯＳトランジスタ９１ｂ〜９１ｄ、複
数のＮＭＯＳトランジスタ９１ｅ〜９１ｇ、前記ナンド
回路９１ａの出力端と前記ＮＭＯＳトランジスタ９１ｆ
のゲートとの間に接続されたインバータ回路９１ｈとに
より構成されている。前記ＰＭＯＳトランジスタ９１ｄ
とＮＭＯＳトランジスタ９１ｇはインバータ回路９１ｉ
を構成し、このインバータ回路９１ｉの出力端にｉ番目
のメモリセルアレイブロックのウェルＷｅｌｌｉが接続
されている。各ＰＭＯＳトランジスタ９１ｂ〜９１ｄの
ソースには消去電位Ｖｅｅが供給され、各ＮＭＯＳトラ
ンジスタ９１ｅ〜９１ｇのソースは接地されている。
配置されたウェルデコーダＷＤの一例を示している。こ
のウェルデコーダＷＤは、ブロックアドレス信号ＢＡＤ
Ｄｉ及び消去信号ＥＲＡＥが供給されるナンド回路９１
ａと、複数のＰＭＯＳトランジスタ９１ｂ〜９１ｄ、複
数のＮＭＯＳトランジスタ９１ｅ〜９１ｇ、前記ナンド
回路９１ａの出力端と前記ＮＭＯＳトランジスタ９１ｆ
のゲートとの間に接続されたインバータ回路９１ｈとに
より構成されている。前記ＰＭＯＳトランジスタ９１ｄ
とＮＭＯＳトランジスタ９１ｇはインバータ回路９１ｉ
を構成し、このインバータ回路９１ｉの出力端にｉ番目
のメモリセルアレイブロックのウェルＷｅｌｌｉが接続
されている。各ＰＭＯＳトランジスタ９１ｂ〜９１ｄの
ソースには消去電位Ｖｅｅが供給され、各ＮＭＯＳトラ
ンジスタ９１ｅ〜９１ｇのソースは接地されている。
【００４３】上記構成において、消去時に、消去信号Ｅ
ＲＡＥがハイレベルとなり、ブロックアドレス信号ＢＡ
ＤＤｉがハイレベルとされると、ナンド回路９１ａの出
力信号がローレベルとなる。このため、インバータ回路
９１ｈの出力端に接続されたＮＭＯＳトランジスタ９１
ｆがオン、ＰＭＯＳトランジスタ９１ｄがオンとなり、
ウェルＷｅｌｌｉに消去電位Ｖｅｅ（例えば１０Ｖ）が
供給される。したがって、このウェルＷｅｌｌｉに設け
られたメモリセルの浮遊ゲートからウェルに電子が引き
抜かれ、データが一括消去される。
ＲＡＥがハイレベルとなり、ブロックアドレス信号ＢＡ
ＤＤｉがハイレベルとされると、ナンド回路９１ａの出
力信号がローレベルとなる。このため、インバータ回路
９１ｈの出力端に接続されたＮＭＯＳトランジスタ９１
ｆがオン、ＰＭＯＳトランジスタ９１ｄがオンとなり、
ウェルＷｅｌｌｉに消去電位Ｖｅｅ（例えば１０Ｖ）が
供給される。したがって、このウェルＷｅｌｌｉに設け
られたメモリセルの浮遊ゲートからウェルに電子が引き
抜かれ、データが一括消去される。
【００４４】一方、ブロックアドレス信号ＢＡＤＤｉが
非選択とされたウェルデコーダＷＤの出力信号は全てロ
ーレベル（０Ｖ）である。このため、このウェルデコー
ダＷＤに接続されたメモリセルアレイブロックは消去さ
れない。また、その他の動作モード時、例えばデータの
書き込みや読み出し時には、全てのブロックのウェルに
０Ｖが印加される。
非選択とされたウェルデコーダＷＤの出力信号は全てロ
ーレベル（０Ｖ）である。このため、このウェルデコー
ダＷＤに接続されたメモリセルアレイブロックは消去さ
れない。また、その他の動作モード時、例えばデータの
書き込みや読み出し時には、全てのブロックのウェルに
０Ｖが印加される。
【００４５】上記第３の実施例によれば、各メモリセル
コア部にウェルデコーダを配置することにより、チップ
面積の増大を抑えて消去すべきウェルを選択して、消去
電位を供給できる。この発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
コア部にウェルデコーダを配置することにより、チップ
面積の増大を抑えて消去すべきウェルを選択して、消去
電位を供給できる。この発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、メモリセルアレイブロックに対するロウデコーダや
カラムゲートの面積の比率を下げることができ、メモリ
セルサイズを縮小することができるとともに、ビットコ
ストを低減可能な不揮発性半導体記憶装置を提供でき
る。
ば、メモリセルアレイブロックに対するロウデコーダや
カラムゲートの面積の比率を下げることができ、メモリ
セルサイズを縮小することができるとともに、ビットコ
ストを低減可能な不揮発性半導体記憶装置を提供でき
る。
【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施例を示すブロック構成図。
実施例を示すブロック構成図。
【図２】図１に示す不揮発性半導体記憶装置を汎用メモ
リに適用した場合を示す概略構成図。
リに適用した場合を示す概略構成図。
【図３】図１に示す不揮発性半導体記憶装置をマイクロ
プロセッサに適用した場合を示す概略構成図。
プロセッサに適用した場合を示す概略構成図。
【図４】図１に示すグローバルローデコーダＧＲＤＣの
構成を示す回路図。
構成を示す回路図。
【図５】図１に示すローカルロウデコーダＬＲＤＣの構
成を示す回路図。
成を示す回路図。
【図６】図１に示すグローバルカラムゲートＧＣＧの構
成を示す回路図。
成を示す回路図。
【図７】図１に示すメモリセルアレイブロックＭＣＡＢ
とローカルカラムゲートＬＣＧの構成を示す回路図。
とローカルカラムゲートＬＣＧの構成を示す回路図。
【図８】図１に示すメモリセルアレイブロックＭＣＡＢ
を示す断面図。
を示す断面図。
【図９】図８の変形例を示す断面図。
【図１０】本発明の第２の実施例を示す構成図。
【図１１】本発明の第３の実施例を示す構成図。
【図１２】図１０に示すソース線デコーダの一例を示す
回路図。
回路図。
【図１３】図１１に示すウェルデコーダの一例を示す回
路図。
路図。
【図１４】従来の不揮発性半導体記憶装置の一例を示す
ものであり、ＮＯＲ型フラッシュメモリを示す平面図。
ものであり、ＮＯＲ型フラッシュメモリを示す平面図。
【図１５】図１４の１５−１５線に沿った断面図。
【図１６】図１４の１６−１６線に沿った断面図。
【図１７】図１４に示すメモリセルを用いたＮＯＲ型の
メモリセルアレイブロックを示す回路図。
メモリセルアレイブロックを示す回路図。
【図１８】従来の不揮発性半導体記憶装置を示すブロッ
ク構成図。
ク構成図。
１０…メモリブロック、 １１、１２、１３、１４…メモリコア部、 １５…アドレスバッファ、 １６…制御部、 １７…書き込み回路、 １８…センスアンプ、 １９…メモリセルアレイブロック（ＭＣＡＢ）、 ２０…ローカルロウデコーダ（ＬＲＤＣ）、 ２１…ローカルカラムゲート（ＬＣＧ）、 ２２ａ、２２ｂ…グローバルローデコーダ（ＧＲＤ
Ｃ）、 ２３ａ、２３ｂ…グローバルカラムゲート、 ２４ａ、２４ｂ…ローカルカラムゲート駆動部（ＬＣＧ
Ｄ）、 ２４ｃ…グローバルカラムゲート駆動部（ＧＣＧＤ）、 ２５…カラムデコーダ（ＣＤＣ）、 ２６…ソース線デコーダ（ＳＤ）、 ２７…ウェルデコーダ（ＷＤ）、 ＢＬ…ローカルビット線、 ＷＬ…ローカルワード線、 ＧＷＬ…グローバルワード線、 ＧＢＬ…グローバルビット線、 Ｍ１、Ｍ２、Ｍ３…第１乃至第３層目の金属配線。
Ｃ）、 ２３ａ、２３ｂ…グローバルカラムゲート、 ２４ａ、２４ｂ…ローカルカラムゲート駆動部（ＬＣＧ
Ｄ）、 ２４ｃ…グローバルカラムゲート駆動部（ＧＣＧＤ）、 ２５…カラムデコーダ（ＣＤＣ）、 ２６…ソース線デコーダ（ＳＤ）、 ２７…ウェルデコーダ（ＷＤ）、 ＢＬ…ローカルビット線、 ＷＬ…ローカルワード線、 ＧＷＬ…グローバルワード線、 ＧＢＬ…グローバルビット線、 Ｍ１、Ｍ２、Ｍ３…第１乃至第３層目の金属配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (7)
- 【請求項１】 複数の不揮発性半導体メモリセルと、こ
れら複数のメモリセルに接続された複数のローカルワー
ド線と、前記複数のメモリセルに接続された複数のロー
カルビット線と、前記複数のメモリセルに接続されたソ
ース線とからなる複数のメモリセルアレイブロックと、 前記メモリセルアレイブロック毎に設けられ、前記ロー
カルワード線を選択する複数の第１のローデコーダと、 前記メモリセルアレイブロック毎に設けられ、前記ロー
カルビット線を選択する複数の第１のカラムゲートと、 グローバルワード線により複数の前記第１のローデコー
ダに接続される第２のローデコーダと、 グローバルビット線により複数の前記第１のカラムゲー
トに接続される第２のカラムゲートと、 前記第２のカラムゲートに接続され、書き込みデータを
前記第２のカラムデコーダに供給する書き込み回路と、 前記第２のカラムゲートに接続され、前記第１、第２の
カラムゲートを介して前記メモリセルから読み出された
データを検出するセンスアンプとを具備することを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記ローカルビット線は第１層目の金属
配線により構成され、前記グローバルビット線は第２層
目の金属配線により構成され、前記グローバルワード線
は第３層目の金属配線により構成されることを特徴とす
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１、第２のカラムゲートは、第１
層目又は第３層目の金属配線を通して選択信号が供給さ
れることを特徴とする請求項２記載の不揮発性半導体記
憶装置。 - 【請求項４】 前記ローカルビット線は第１層目の金属
配線により構成され、前記グローバルワード線は第２層
目の金属配線により構成され、前記グローバルビット線
は第３層目の金属配線により構成されることを特徴とす
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１、第２のカラムゲートは、第１
層目又は第２層目の金属配線を通して選択信号が供給さ
れることを特徴とする請求項４記載の不揮発性半導体記
憶装置。 - 【請求項６】 前記メモリセルアレイブロック毎に設け
られ、消去時にブロックアドレス信号に応じて、選択さ
れたメモリセルアレイブロックの前記ソース線に消去電
位を供給するソース線デコーダをさらに具備することを
特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項７】 前記メモリセルアレイブロック毎に設け
られ、消去時にブロックアドレス信号に応じて、選択さ
れたメモリセルアレイブロックのウェルに消去電位を供
給するウェルデコーダをさらに具備することを特徴とす
る請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21296498A JP3660503B2 (ja) | 1998-07-28 | 1998-07-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21296498A JP3660503B2 (ja) | 1998-07-28 | 1998-07-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049312A true JP2000049312A (ja) | 2000-02-18 |
| JP3660503B2 JP3660503B2 (ja) | 2005-06-15 |
Family
ID=16631216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21296498A Expired - Lifetime JP3660503B2 (ja) | 1998-07-28 | 1998-07-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3660503B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003151265A (ja) * | 2001-11-05 | 2003-05-23 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置並びにその駆動方法 |
| JP2003281884A (ja) * | 2001-12-13 | 2003-10-03 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置及びそれを用いたマルチビットデータの書込み及び読出し方法 |
| US6781187B2 (en) | 2001-05-31 | 2004-08-24 | Seiko Epson Corporation | Nonvolatile semiconductor memory device |
| JP2007221136A (ja) * | 2006-02-17 | 2007-08-30 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその動作方法 |
| KR100772904B1 (ko) | 2006-10-02 | 2007-11-05 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그 제조 방법 |
| JP2008108382A (ja) * | 2006-10-26 | 2008-05-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7423910B2 (en) | 2005-05-24 | 2008-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS transistors having floating gate and control gate |
| JP2009245527A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体記憶装置 |
| US8339851B2 (en) | 2006-02-17 | 2012-12-25 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of operation therefor |
| WO2015071966A1 (ja) * | 2013-11-12 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP2015099631A (ja) * | 2015-02-19 | 2015-05-28 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
-
1998
- 1998-07-28 JP JP21296498A patent/JP3660503B2/ja not_active Expired - Lifetime
Cited By (13)
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| KR100772904B1 (ko) | 2006-10-02 | 2007-11-05 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그 제조 방법 |
| US7808815B2 (en) | 2006-10-02 | 2010-10-05 | Samsung Electronics Co., Ltd. | Variable resistance memory device and method of manufacturing the same |
| JP2008108382A (ja) * | 2006-10-26 | 2008-05-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7577032B2 (en) | 2006-10-26 | 2009-08-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2009245527A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体記憶装置 |
| WO2015071966A1 (ja) * | 2013-11-12 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP2015099631A (ja) * | 2015-02-19 | 2015-05-28 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
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| Publication number | Publication date |
|---|---|
| JP3660503B2 (ja) | 2005-06-15 |
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