JPH11144482A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11144482A JPH11144482A JP8370898A JP8370898A JPH11144482A JP H11144482 A JPH11144482 A JP H11144482A JP 8370898 A JP8370898 A JP 8370898A JP 8370898 A JP8370898 A JP 8370898A JP H11144482 A JPH11144482 A JP H11144482A
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Abstract
意に変えることが可能な不揮発性半導体記憶装置を提供
する。 【解決手段】 各列に対応して読出用ビット線RBLお
よび書込用ビット線WBLを設ける。ウェル電圧VWお
よびソース線SLの電圧をサブブロックBLKごとに制
御可能とする。これにより、あるサブブロックBLKで
データの読出を行なうと同時に、他のサブブロックBL
Kでデータの書込/消去を行なうことができる。
Description
憶装置に関し、特に、データの読出とデータの書込/消
去を並列に行なうバックグラウンドオペレーションモー
ドを有する不揮発性半導体記憶装置に関する。
および通信装置用の記憶装置として、BGO(Back Gro
und Operation )モードを有するフラッシュメモリが開
発されている。このBGOモードでは、メインメモリブ
ロックで読出動作を行なうと同時に、BGOブロックで
書込/消去動作を行なうことが可能となっている。
従来のフラッシュメモリの構成を示す一部省略したブロ
ック図である。図9を参照して、このフラッシュメモリ
は、アドレスバッファ30、BGOブロック31、メイ
ンメモリブロック41、Xデコーダ32,42、Yデコ
ーダ33,43、SG・SLデコーダ34,44、書込
・読出回路35,45、入力バッファ50、出力バッフ
ァ51およびコントローラ52を備える。
ルW31の表面に形成された複数のサブブロックBLK
0〜BLKn(nは自然数である)を含む。サブブロッ
クBLK0〜BLKnの各々は、図10に示すように、
複数行・複数列に配列された複数のメモリセルMCと、
それぞれが複数行に対応して設けられた複数のワード線
WL0〜WLm(mは自然数である)と、各隣接する2
つの行に対応して設けられたソース線(電圧制御線)S
Lと、それぞれが複数列(図では、図面の簡単化のため
2列のみが示される)に対応して設けられた複数の副ビ
ット線SBL0,SBL1と、各列に対応して設けられ
た選択ゲートSG(NチャネルMOSトランジスタ)と
を含む。また、サブブロックBLK0〜BLKnに共通
に、複数の主ビット線MBL0,MBL1が設けられ
る。各副ビット線SBLは選択ゲートSGを介して主ビ
ット線MBLに接続される。
に示すように、ウェルW31表面の上方に絶縁層を介し
て浮遊ゲート62を形成し、さらにその上方に絶縁層を
介して制御ゲート63を形成し、ゲート62,63の両
側のウェルW31表面にそれぞれソース(第1の導通ノ
ード)61sおよびドレイン(第2の導通ノード)61
dを形成したものである。制御ゲート63、ドレイン6
1dおよびソース61sは、それぞれ対応のワード線W
L、副ビット線SBLおよびソース線SLに接続され
る。
モリセルMCのドレイン61dおよび制御ゲート63に
それぞれ+6Vおよび−8Vが印加され、ソース61s
はオープン(フローティング)にされ、ウェルW31は
接地される。これにより、図11(a)に示すように、
トンネル効果によって浮遊ゲート62からドレイン61
dに電子が引抜かれ、図12に示すように、メモリセル
MCのしきい値電圧Vthが約2Vに下がる。すなわ
ち、データ「0」が書込まれる。
モリセルMCの制御ゲート63に+10Vが印加され、
ソース61sおよびウェルW31に−8Vが印加され、
ドレイン61dはオープンにされる。これにより、図1
1(b)に示すように、トンネル効果によってソース6
1sおよびウェルW31から浮遊ゲート63に電子が注
入され、図12に示すようにメモリセルMCのしきい値
電圧Vthが約6Vに上がる。すなわち、データ「1」
が書込まれる。
モリセルMCのドレイン61dに1Vが印加され、制御
ゲート63に+3.3Vが印加され、ソース61sおよ
びウェル63に0Vが印加されて、図12に示すよう
に、ドレイン61dとソース61sの間にしきい値電流
Ith(通常は数十μA)が流れるか否かが検出され
る。メモリセルMCにデータ「0」が書込まれている場
合は電流Ithが流れ、そうでない場合は電流Ithは
流れない。
のドレイン61dに1Vが印加され、制御ゲート63に
目標とするしきい値電圧Vthよりも若干大きな電圧
(たとえば2.5V)が印加され、ソース61sおよび
ウェルW31に0Vが印加されて、ドレイン61dとソ
ース61sの間に所定の電流Icが流れるか否かが検出
される。なお、データの書込は、メモリセルMCのしき
い値電圧Vthのばらつきをなくすため複数回に分けて
行なわれ、上記電流Icが検出された時点でデータの書
込が停止される。
のドレイン61dに1Vが印加され、制御ゲート63に
目標とするしきい値電圧Vthよりも若干小さな電圧
(たとえば5.5V)が印加され、ソース61sおよび
ウェル31に0Vが印加されて、ドレイン61dとソー
ス61sとの間に電流Icが流れるか否かが検出され
る。データの消去は、メモリセルMCのしきい値電圧V
thが約6Vとなるまで行なわれ、上記電流Icが検出
されなくなった時点でデータの消去が停止される。
外部から与えられたアドレス信号A0〜Aj(jは自然
数である)をデコーダ32〜34,42〜44の各々に
選択的に与える。
複数のワード線WLのうちのいずれかのワード線WLを
選択し、選択したワード線WLに動作モードに応じた電
圧−8V,+10V,+3.3V,+2.5Vまたは+
5.5Vを印加する。
て、複数の列選択信号φ0,φ1のうちのいずれかの信
号を出力し、複数の主ビット線MBLのうちのいずれか
の主ビット線を選択する。
に従って複数のサブブロックBLK0〜BLKnのうち
のいずれかのサブブロック(たとえばBLKn)を選択
し、選択したサブブロックBLKnの選択ゲートSGn
を導通させて、選択したサブブロックBLKnの副ビッ
ト線SBL0,SBL1をそれぞれ主ビット線MBL
0,MBL1に結合させる。また、SG・SLデコーダ
34は、動作モードに応じて、ウェル電圧VWを0Vま
たは−8Vにするとともに、ソース線SLをオープン,
0Vまたは−8Vにする。
に、それぞれが複数列に対応して設けられた複数のデー
タバッファDB0,DB1、それぞれが複数列に対応し
て設けられた複数のYゲート(NチャネルMOSトラン
ジスタ)YG0,YG1、データ読出線RL、センスア
ンプ53および書込制御回路54を含む。
れ主ビット線MBL0,MBL1に接続される。データ
バッファDB0,DB1は、書込制御回路54から書込
信号RS0,RS1が与えられたことに応じて、書込電
圧(+6V)を主ビット線MBL0,MBL1にパルス
的に与える。
ット線MBL0,MBL1とデータ読出線RLとの間に
接続され、各々のゲートはそれぞれYゲート33から出
力された列選択信号φ0,φ1を受ける。たとえば列選
択信号φ0が選択レベルの「H」レベルになるとYゲー
トYG0が導通し、主ビット線MBL0とデータ読出線
RLとが結合される。
タ読出線RL、YゲートYG、主ビット線MBL、選択
ゲートSGおよび副ビット線SBLを介して選択された
メモリセルMCのドレイン61dに1Vを印加し、電流
が流入するか否かを検出し、検出結果に応じたデータを
出力バッファ51を介して外部に出力する。また、セン
スアンプ53は、書込ベリファイ動作時に、選択された
メモリセルMCのドレインに1Vを印加し、電流Icが
流入するか否かを検出し、電流Icが流入したことに応
じて書込停止信号STPを書込制御回路54に与える。
また、センスアンプ53は、消去ベリファイ動作時に、
選択されたメモリセルMCのドレインに1Vを印加し、
電流Icが流入するか否かを検出し、電流Icが流入し
なくなったことに応じて、消去動作を停止させるための
消去停止信号(図示せず)をXデコーダ32に与える。
介して外部から与えられたデータDinに従って、書込
信号RSをデータバッファDBに与えて選択されたメモ
リセルMCにデータを書込み、センスアンプ53から信
号STPが出力されたことに応じて、そのメモリセルM
Cへのデータの書込を終了する。
2、Yデコーダ43、SG・SLデコーダ44および書
込・読出回路45は、列の数が多い点が異なるだけで、
基本的にはBGOブロック31、Xデコーダ32、Yデ
コーダ33、SG・SLデコーダ34および書込・読出
回路35と同様の構成である。
制御信号/CE,/OE,/WEと入力バッファ50を
介して外部から与えられるコマンド信号CMDとに従っ
て所定の動作モードを選択し、フラッシュメモリ全体を
制御する。
て簡単に説明する。まず、制御信号/CE,/OE,/
WEおよびコマンド信号CMDがコントローラ52に与
えられて動作モードが設定される。
指定されたメモリセルMCに対応するワード線WLに−
8Vが印加され、そのメモリセルMCが選択ゲートSG
を介して主ビット線MBLに接続され、ソース線SLが
オープンにされ、ウェル電圧VWが0Vにされる。この
状態で書込制御回路54およびデータバッファDBによ
って主ビット線MBLに+6Vがパルス的に与えられ、
選択されたメモリセルMCにデータ「0」が複数回に分
けて書込まれる。データ「0」の書込が終了したかどう
か、すなわちメモリセルMCのしきい値電圧Vthが2
Vになったかどうかは、センスアンプ53によってベリ
ファイされる。
電圧VWが−8Vにされる。この状態で、アドレス信号
A0〜Ajで指定されたワード線WLに+10Vがパル
ス的に与えられ、ワード線WLに接続されたメモリセル
MCのデータが複数回に分けて消去される。データの消
去が終了したかどうか、すなわちメモリセルMCのしき
い値電圧Vthが6Vになったかどうかは、センスアン
プ53によってベリファイされる。
指定されたメモリセルMCが副ビット線SBL、選択ゲ
ートSG、メインビット線MBL、YゲートYGおよび
データ読出線RLを介してセンスアンプ53に接続され
るとともに、そのメモリセルMCに対応するワード線W
Lに+3.3Vが印加される。メモリセルMCのデータ
は、センスアンプ53によって読出され、出力バッファ
51を介して外部に出力される。
1でデータの読出が行なわれると同時に、BGOブロッ
ク31でデータの書込/消去が行なわれる。
シュメモリでは、BGOブロック31の領域とメインメ
モリブロック41の領域とが固定されており、用途によ
ってブロック31と41の容量比を変えることはできな
かった。
GO領域とメインメモリ領域を任意に設定でき、両者の
容量比を任意に変えることが可能な不揮発性半導体記憶
装置を提供することである。
データの読出とデータの書込/消去を並列に行なうバッ
クグラウンドオペレーションモードを有する不揮発性半
導体記憶装置であって、複数のメモリセル、ワード線、
電圧制御線、読出用ビット線、書込用ビット線、選択手
段、第1の接続手段、第2の接続手段、およびモード実
行手段を備える。複数のメモリセルは、行列状に配列さ
れ、各行が固有のウェル内に形成される。ワード線は、
各行に対応して設けられ、対応のメモリセルの制御ゲー
トに接続される。電圧制御線は、各行に対応して設けら
れ、対応のメモリセルの第1の導通ノードに接続され
る。読出用ビット線は、各列に対応して設けられ、対応
のメモリセルのデータの読出を行なうために設けられ
る。書込用ビット線は、各列に対応して設けられ、対応
のメモリセルのデータの書込を行なうために設けられ
る。選択手段は、アドレス信号に従って、データの読出
を行なうべきメモリセルと、そのメモリセルが属する行
と異なる行の前記データの書込/消去を行なうべきメモ
リセルとを選択する。第1の接続手段は、選択手段によ
って選択されたデータの読出を行なうべきメモリセルの
第2の導通ノードを対応の読出用ビット線に接続する。
第2の接続手段は、選択手段によって選択されたデータ
の書込を行なうべきメモリセルの第2の導通ノードを対
応の書込用ビット線に接続する。モード実行手段は、バ
ックグラウンドオペレーションモードを実行する。
発明のモード実行手段は、読出手段、書込手段および消
去手段を含む。読出手段は、ウェル、ワード線および電
圧制御線の各々の電位を制御して選択手段によって選択
されたデータの読出を行なうべきメモリセルを読出可能
状態にし、そのメモリセルに対応する読出用ビット線を
介してそのメモリセルのデータを読出す。書込手段は、
ウェルおよびワード線の各々の電位を制御して選択手段
によって選択されたデータの書込を行なうべきメモリセ
ルを書込可能状態にし、そのメモリセルに対応する書込
用ビット線を介してそのメモリセルにデータを書込む。
消去手段は、ウェル、ワード線および電圧制御線の各々
の電位を制御して、選択手段によって選択されたデータ
の消去を行なうべきメモリセルのデータを消去する。
発明の書込手段は、複数回に分けて前記データの書込を
行ない、消去手段は、複数回に分けてデータの消去を行
ない、第2の接続手段は、選択手段によって選択された
データの書込/消去を行なうべきメモリセルの第2の導
通ノードを対応の書込用ビット線に接続し、モード実行
手段は、さらに、第1および第2のベリファイ手段を含
む。第1のベリファイ手段は、データの書込を行なうべ
きメモリセルに対応する書込用ビット線を介して、書込
手段のデータ書込動作が1回行なわれるごとにそのメモ
リセルのしきい値電圧を検出し、その検出値が予め定め
られた第1の値になったことに応じてそれ以後の書込手
段のデータ書込動作を停止させる。第2のベリファイ手
段は、データの消去を行なうべきメモリセルに対応する
書込用ビット線を介して、消去手段のデータ消去動作が
1回行なわれるごとにそのメモリセルのしきい値電圧を
検出し、その検出値が予め定められた第2の値になった
ことに応じてそれ以後の消去手段のデータ消去動作を停
止させる。
発明の書込手段は、複数回に分けてデータの書込を行な
い、消去手段は、複数回に分けてデータの消去を行な
い、第2の接続手段は、選択手段によって選択されたデ
ータの書込/消去を行なうべきメモリセルの第2の導通
ノードを対応の書込用ビット線に接続し、モード実行手
段は、さらに、第1および第2のベリファイ手段を含
む。第1のベリファイ手段は、書込手段のデータ書込動
作が1回行なわれるごとにデータの書込が行なわれるべ
きメモリセルに対応する書込用ビット線を基準電位に充
電した後ウェル、ワード線および電圧制御線の各々の電
位を制御してそのメモリセルを読出可能状態とし、充電
した書込用ビット線が放電されたことに応じてそれ以後
の書込手段のデータ書込動作を停止させる。第2のベリ
ファイ手段は、消去手段のデータ消去動作が1回行なわ
れるごとにデータの消去が行なわれるべきメモリセルに
対応する書込用ビット線を基準電位に充電した後ウェ
ル、ワード線および電圧制御線の各々の電位を制御して
そのメモリセルを読出可能状態とし、充電した書込用ビ
ット線が放電されないことに応じてそれ以後の前記消去
手段のデータ消去動作を停止させる。
ータの書込/消去を並列に行なうバックグラウンドオペ
レーションモードを有する不揮発性半導体記憶装置であ
って、複数のメモリセルアレイ、ワード線、電圧制御
線、読出用ビット線、書込用ビット線、選択手段、第1
の接続手段、第2の接続手段、およびモード実行手段を
備える。各メモリセルアレイは、行列状に配列された複
数のメモリセルを含み、固有のウェル内に形成される。
ワード線は、各メモリセルアレイの各行に対応して設け
られ、対応のメモリセルの制御ゲートに接続される。電
圧制御線は、各メモリセルアレイの各行に対応して設け
られ、対応のメモリセルの第1の導通ノードに接続され
る。読出用ビット線は、複数のメモリセルアレイに共通
に各列に対応して設けられ、対応のメモリセルのデータ
の読出を行なうために設けられる。書込用ビット線は、
複数のメモリセルアレイに共通に各列に対応して設けら
れ、対応のメモリセルのデータの書込を行なうために設
けられる。選択手段は、アドレス信号に従って、データ
の読出を行なうべきメモリセルと、そのメモリセルが属
するメモリセルアレイと異なるメモリセルアレイのデー
タの書込/消去を行なうべきメモリセルとを選択する。
第1の接続手段は、選択手段によって選択されたデータ
の読出を行なうべきメモリセルの第2の導通ノードを対
応の読出用ビット線に接続する。第2の接続手段は、選
択手段によって選択されたデータの書込を行なうべきメ
モリセルの第2の導通ノードを対応の書込用ビット線に
接続する。モード実行手段は、バックグラウンドオペレ
ーションモードを実行する。
明の実施の形態1によるBGOモードを有するフラッシ
ュメモリの構成を示す一部省略したブロック図である。
図1を参照して、このフラッシュメモリは、アドレスバ
ッファ1、メモリセルアレイ2、Xデコーダ3、Yデコ
ーダ4、SG・SLデコーダ5、書込・読出回路6、入
力バッファ7、出力バッファ8およびコントローラ9を
備える。メモリセルアレイ2は、図5のBGOブロック
31とメインメモリブロック41とを兼ねている。
基板の複数のウェルW0〜Wnの表面に形成された複数
のサブブロックBLK0〜BLKnを含む。サブブロッ
クBLKnは、図2に示すように、複数行・複数列に配
列された複数のメモリセルMCと、それぞれが複数行に
対応して設けられた複数のワード線WL0〜WLmと、
各隣接する2つの行に対応して設けられたソース線SL
nと、それぞれが複数列(図では、図面の簡単化のため
2列のみが示される)に対応して設けられた複数の副ビ
ット線SBL0,SBL1と、各列に対応して設けられ
た2つの選択ゲートSGn0,SGn1(NチャネルM
OSトランジスタ)とを含む。また、サブブロックBL
K0〜BLKnに共通に、複数組の読出用主ビット線お
よび書込用主ビット線WBL0,RBL0;WBL1,
RBL1が設けられる。各副ビット線SBLは、選択ゲ
ートSGn0を介して書込用主ビット線WBLに接続さ
れるとともに、選択ゲートSGn1を介して読出用主ビ
ット線RBLに接続される。他のサブブロックBLK0
〜BLKn−1も同様である。
部から与えられたアドレス信号A0〜Ajをデコーダ3
〜5の各々に選択的に与える。
数のワード線WLのうちのいずれかのワード線WLを選
択し、選択したワード線WLに動作モードに応じた電圧
−8V,+10V,+3.3V,+2.5Vまたは+
5.5Vを印加する。
信号に従って複数の列選択信号φW0,φW1のうちの
いずれかの信号を出力し、複数の書込用主ビット線WB
L0,WBL1のうちのいずれかの書込用主ビット線を
選択する。またYデコーダ4は、読出動作時に、アドレ
ス信号に従って複数の列選択信号φR0,φR1のうち
のいずれかの信号を出力し、複数の読出用主ビット線R
BL0,RBL1のうちのいずれかの読出用主ビット線
を選択する。
アドレス信号に従って複数のサブブロックBLK0〜B
LKnのうちのいずれかのサブブロック(たとえばBL
Kn)を選択し、選択したサブブロックBLKnの選択
ゲートSGn0を導通させて、選択したサブブロックB
LKnの副ビット線SBL0,SBL1をそれぞれ書込
用主ビット線WBL0,WBL1に結合させる。
時に、アドレス信号に従って複数のサブブロックBLK
0〜BLKnのうちのいずれかのサブブロック(たとえ
ばBLKn)を選択し、選択したサブブロックBLKn
の選択ゲートSGn1を導通させて、選択したサブブロ
ックBLKnの副ビット線SBL0,SBL1をそれぞ
れ読出用主ビット線RBL0,RBL1に結合させる。
作時に、アドレス信号に従って複数のサブブロックBL
K0〜BLKnからデータの書込を行なうためのサブブ
ロック(たとえばBLK0)とデータの読出を行なうた
めのサブブロック(たとえばBLK1)とを選択する。
そして、SG・SLデコーダ5は、図3に示すように、
選択したサブブロックBLK0の選択ゲートSG00を
導通させて、サブBLK0の副ビット線SBL0,SB
L1をそれぞれ書込用主ビット線WBL0,WBL1に
結合させるとともに、選択したサブブロックBLK1の
選択ゲートSG11を導通させて、サブブロックBLK
1の副ビット線SBL0,SBL1をそれぞれ読出用主
ビット線RBL0,RBL1に結合させる。
ドおよび選択したサブブロックBLK0〜BLKnに応
じて、各ウェルW0〜Wnの電圧VW0〜VWnを0V
または8Vにするとともに、ソース線SL0〜SLnを
オープン,0Vまたは8Vにする。
それぞれが複数の書込用主ビット線WBL0,WBL1
に対応して設けられ複数のデータバッファDB0,DB
1、それぞれが複数の書込用主ビット線WBL0,WB
L1に対応して設けられた複数の書込用Yゲート(Nチ
ャネルMOSトランジスタ)WYG0,WYG1、それ
ぞれが複数の読出用主ビット線RBL0,RBL1に対
応して設けられた複数の読出用Yゲート(NチャネルM
OSトランジスタ)RYG0,RYG1、データ読出線
RL0,RL1、読出用センスアンプ10、書込制御回
路11およびベリファイ用センスアンプ12を含む。
れ書込用主ビット線WBL0,WBL1に接続される。
データバッファDB0,DB1は、書込制御回路11か
ら書込信号RS0,RS1が与えられたことに応じて、
書込電圧(+6V)を書込用主ビット線WBL0,WB
L1にパルス的に与える。
れぞれ書込用主ビット線WBL0,WBL1とデータ読
出線RL0との間に接続され、各々のゲートはそれぞれ
Yデコーダ4から出力された列選択信号φW0,φW1
を受ける。たとえば列選択信号φW0が選択レベルの
「H」レベルになるとYゲートWYG0が導通し、書込
用主ビット線WBL0とデータ読出線RL0とが結合さ
れる。
れぞれ読出用主ビット線RBL0,RBL1とデータ読
出線RL1との間に接続され、各々のゲートはそれぞれ
Yデコーダ4から出力された列選択信号φR0,φR1
を受ける。たとえば列選択信号φR0が選択レベルの
「H」レベルになるとYゲートRYG0が導通し、読出
用主ビット線RBL0とデータ読出線RL1とが結合さ
れる。
に、選択されたメモリセルMCのドレイン61dに1V
を印加し、電流が流入するか否かを検出し、検出結果に
応じたデータを出力バッファ7を介して外部に出力す
る。
リファイ動作時に、選択されたメモリセルMCのドレイ
ン61dに1Vを印加し、電流Icが流入するか否かを
検出し、電流Icが流入したことに応じて書込停止信号
STPを書込制御回路11に与える。また、ベリファイ
用センスアンプ12は、消去ベリファイ動作時に、選択
されたメモリセルMCのドレイン61dに1Vを印加
し、電流Icが流入するか否かを検出し、電流Icが流
入しなくなったことに応じて、消去動作を停止させるた
めの消去停止信号(図示せず)をXデコーダ3に与え
る。
して外部から与えられたデータDinに従って、書込信
号RSをデータバッファDBに与えて選択されたメモリ
セルMCにデータを書込み、ベリファイ用センスアンプ
12から信号STPが出力されたことに応じてそのメモ
リセルMCへのデータの書込を終了する。
御信号/CE,/OE,/WEと入力バッファ7を介し
て外部から与えられるコマンド信号CMDとに従って所
定の動作モードを選択し、フラッシュメモリ全体を制御
する。
て簡単に説明する。まず、制御信号/CE,/OE,/
WEおよびコマンド信号CMDがコントローラ9に与え
られて動作モードが設定される。
指定されたメモリセルMCに対応するワード線WLに−
8Vが印加され、そのメモリセルMCが対応の選択ゲー
ト(たとえばSGn0)を介して書込用主ビット線WB
Lに接続され、ソース線SLnがオープンにされ、ウェ
ル電圧VWnは0Vにされる。この状態で書込制御回路
11およびデータバッファDBによって書込用主ビット
線WBLに+6Vがパルス的に与えられ、選択されたメ
モリセルMCにデータ「0」が複数回に分けて書込まれ
る。データ「0」の書込が終了したかどうかすなわちメ
モリセルMCのしきい値電圧Vthが2Vになったかど
うかは、ベリファイ用センスアンプ12によって確かめ
られる。
指定されたブロック(たとえばBLKn)のソース線S
Lnおよびウェル電圧VWnが−8Vにされる。この状
態で、そのブロックBLKnのワード線WL0〜WLn
に+10Vがパルス的に与えられ、そのブロックBLK
nのメモリセルMCのデータが複数回に分けて消去され
る。データの消去が終了したかどうか、すなわちメモリ
セルMCのしきい値電圧Vthが6Vになったかどうか
は、ベリファイ用センスアンプ12によって列単位でベ
リファイされる。
指定されたメモリセルMCが対応の副ビット線SBL、
選択ゲート(たとえばSGn1)、読出用主ビット線R
BL、読出用YゲートRYGおよびデータ読出線RL1
を介して読出用センスアンプ10に接続され、そのメモ
リセルMCに対応するワード線WLに+3.3Vが印加
されてソース線SLnおよびウェル電圧VWnは0Vに
される。メモリセルMCのデータは、読出用センスアン
プ10によって読出され、出力バッファ7を介して外部
に出力される。
えばBLK0)でデータの読出が行なわれると同時に、
他のサブブロック(たとえばBLK1)でデータの書込
/消去が行なわれる。この場合、図3に示すように、サ
ブブロックBLK0のメモリセルMCが選択ゲートSG
01を介して読出用主ビット線RBL0に結合されると
ともに、サブブロックBLK1のメモリセルMCが選択
ゲートSG10を介して書込用主ビット線WBL0に結
合される。ソース線SL0,SL1はそれぞれ0V,オ
ープン/−8Vにされ、ウェル電圧VW0,WVLはそ
れぞれ0V,0V/−8Vにされる。
ト線WBLおよび読出用主ビット線RBLを設けるとと
もに、ソース線SLの電圧およびウェル電圧VWをサブ
ブロックBLK単位で設定できるようにしたので、1つ
のメモリセルアレイ2内でデータの読出とデータの書込
/消去を同時に行なうことができる。したがって、BG
O領域の容量とメインメモリ領域の容量との比を自由に
設定できる。
配置されていたXデコーダ、Yデコーダ、SG・SLデ
コーダおよび書込・読出回路を、それぞれ1箇所に配置
できるので、レイアウト面積が小さくなるという利点も
ある。
に示すように、各列に主ビット線MBLが1本しか設け
られていないので、1つのメモリセルアレイ内でデータ
の読出と書込/消去とを同時に行なうことはできない。
の形態2によるフラッシュメモリの要部を示す一部省略
した回路ブロック図であって、図2と対比される図であ
る。
実施の形態1のフラッシュメモリと異なる点は、ベリフ
ァイ回路13.0,13.1が新たに設けられ、ベリフ
ァイ用センスアンプ12、書込用YゲートWYG0,W
YG1およびデータ読出線RL0が除去されている点で
ある。ベリファイ回路13.0,13.1は、それぞれ
書込用主ビット線WBL0,WBL1に対応して設けら
れる。
うに、判定回路14、ラッチ回路15、トランスファゲ
ート18およびインバータ19を含む。トランスファゲ
ート18は、ノードN15と対応の書込用主ビット線W
BL0との間に接続される。信号WCTLは、トランス
ファゲート18のNチャネルMOSトランジスタ側のゲ
ートに直接入力されるとともに、インバータ19を介し
てトランスファゲート18のPチャネルMOSトランジ
スタ側のゲートに入力される。ラッチ回路15は、逆並
列に接続された1対のインバータ16,17を含み、ノ
ードN15に現れる信号をラッチする。
号に基づいて書込が終了したか否かを検出し、書込が終
了したことに応じて書込停止信号STP0を書込制御回
路11に与える。また、判定回路14は、ノードN15
に現れる信号に基づいて消去が終了したか否かを検出
し、消去が終了したことに応じて消去停止信号(図示せ
ず)をXデコーダ3に与える。ベリファイ回路13.1
もベリファイ回路13.0と同様である。
て説明する。書込ベリファイ動作時は、書込後、その書
込に用いられた書込用主ビット線(たとえばWPL0)
がデータバッファDB0によって「H」レベルに充電さ
れるとともに、その書込用主ビット線WBL0に対応す
るベリファイ回路13.0のノードN15が判定回路1
4によって「H」レベルに充電される。ノードN15の
レベルは、ラッチ回路15によってラッチされる。
が属するブロック(たとえばBLKn)の書込に用いら
れたワード線(たとえばWLm)が書込ベリファイ電圧
2.5Vに立上げられ、ソース線SLnおよびウェルW
nが0Vにされるとともに、書込に用いられた選択ゲー
トSGn0が導通状態にされる。このとき、書込が終了
している場合はセル電流が流れて書込用主ビット線WB
L0が「L」レベルとなり、書込が終了していない場合
はセル電流が流れず書込用主ビット線WBL0は「H」
レベルのままである。次いで、信号WCTLが一定時間
「H」レベルに立上げられてベリファイ回路13.0の
トランスファゲート18が一定時間導通する。これによ
り、書込が終了している場合はノードN15が「L」レ
ベルとなり、書込が終了していない場合はノードN15
が「H」レベルとなる。ノードN15のレベルは、ラッ
チ回路15によってラッチされる。判定回路14は、ノ
ードN15が「L」レベルの場合は書込停止信号STP
0を書込制御回路11に与えて書込を停止させ、ノード
N15が「H」レベルの場合は書込制御回路11に書込
を再度行なわせる。以下、ノードN15の電位が「H」
レベルから「L」レベルに反転するまで書込が繰返し行
なわれる。
込用主ビット線(たとえばWBL0)がデータバッファ
DB0によって「H」レベルに充電されるとともに、そ
の書込用主ビット線WBL0に対応するベリファイ回路
13.0のノードN15が判定回路14によって「H」
レベルに充電される。ノードN15の電位は、ラッチ回
路15によってラッチされる。
えばBLKn)のワード線WL0〜WLmが消去ベリフ
ァイ電圧5.5Vに立上げられ、ソース線SLnおよび
ウェルWnが0Vにされるとともに、消去が行なわれた
ブロックBLKnの選択ゲートSGn0が導通状態にさ
れる。このとき、消去が終了している場合はセル電流は
流れず書込用主ビット線WBL0は「H」レベルのまま
であり、消去が終了していない場合はセル電流が流れて
書込用主ビット線WBL0は「L」レベルとなる。
ベルに立上げられてベリファイ回路13.0のトランス
ファゲート18が一定時間導通する。これにより、消去
が終了している場合はノードN15が「H」レベルとな
り、消去が終了していない場合はノードN15が「L」
レベルとなる。ノードN15のレベルは、ラッチ回路1
5によってラッチされる。判定回路14は、ノードN1
5が「H」レベルの場合は消去停止信号をXデコーダ3
に与えて消去を停止させ、ノードN15が「L」レベル
の場合はXデコーダ3に消去を再度行なわせる。以下、
ベリファイ回路13.0,13.1のノードN15の電
位が「H」レベルのまま反転しなくなるまで消去が行な
われる。
セルMCのしきい値電圧が一定値になることは必要でな
く、6Vよりも大きくなれば足りる。他の構成および動
作は、実施の形態1のフラッシュメモリと同じであるの
で、その説明は繰返さない。
効果が得られるほか、簡単な構成で複数のメモリセルM
Cのベリファイを同時に行なうことができる。
の形態3によるフラッシュメモリの要部を示す一部省略
した回路ブロック図であって、図2と対比される図であ
る。図7を参照して、このフラッシュメモリが実施の形
態1のフラッシュメモリと異なる点は、ベリファイ回路
21.0,21.1が新たに設けられ、ベリファイ用セ
ンスアンプ12およびデータバッファDB0,DB1が
除去され、書込制御回路11が書込制御回路20で置換
されている点である。また、データ読出線RL0は、デ
ータ書込線として用いられる。
れぞれ書込用主ビット線WBL0,WBL1に対応して
設けられる。ベリファイ回路21.0は、図8に示すよ
うに、図6のベリファイ回路13.0に加えてNチャネ
ルMOSトランジスタ22を設けたものである。Nチャ
ネルMOSトランジスタ22は、ノードN15と接地電
位GNDのラインとの間に接続され、そのゲートが信号
PBCLRを受ける。ベリファイ動作時はNチャネルM
OSトランジスタ22が非導通となり、ベリファイ回路
21.0は、図6のベリファイ回路13.0と同一構成
となり同様に動作する。書込動作時は、ラッチ回路15
およびNチャネルMOSトランジスタ22は、データバ
ッファとして用いられる。ベリファイ回路21.1もベ
リファイ回路21.0と同様である。
データ書込線RL0に接続される。書込制御回路20
は、書込動作時に、データ書込線RL0、書込用Yゲー
トWYG0,WYG1および書込用主ビット線WBL
0,WBL1を介してベリファイ回路21.0,21.
1に「H」レベルの書込信号を与えてデータ書込を行な
わせる。
メモリの動作について説明する。書込動作時は、まず信
号PBCLRが一定時間「H」レベルとなってNチャネ
ルMOSトランジスタ22が導通し、ノードN15が
「L」レベルとなる。ノードN15のレベルはラッチ回
路15によってラッチされる。
モリセルMCに対応する列の書込用Yゲート(たとえば
WYG0)が導通状態にされる。この状態で、書込制御
回路20から「H」レベルの書込信号が出力され、書込
用YゲートWYG0を介して書込用主ビット線WBL0
が「H」レベルに立上げられる。
上げられてベリファイ回路21.0,21.1のトラン
スファゲート18が導通し、ベリファイ回路21.0の
ノードN15が「H」レベルとなる。ノードN15のレ
ベルはラッチ回路15によってラッチされ、ラッチ回路
15の出力が書込用主ビット線WBL0に与えられる。
書込用主ビット線WBL0のレベルは、データの書込が
行なわれるべきメモリセルMCの属するブロック(たと
えばBLKn)の選択ゲートSGn0を介してそのメモ
リセルMCのドレインに与えられる。そのメモリセルに
対応するワード線(たとえばWLm)が一定時間−8V
にされてデータ書込が行なわれる。
時は、信号PBCLRが「L」レベルとなり、Nチャネ
ルMOSトランジスタ22が非導通となってベリファイ
回路21.0は図6のベリファイ回路13.0と同じ構
成となる。書込用主ビット瀬WBL0,WBL1の充電
が書込制御回路11およびデータバッファDB0,DB
1によって行なわれる代わりに書込制御回路20および
書込用YゲートWYG0,WYG1によって行なわれる
以外は、実施の形態2と同様に行なわれる。
効果が得られるほか、データバッファDB0,DB1の
分だけレイアウト面積が小さくてすむ。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
は、各メモリセル行を固有のウェル内に形成し、各行に
対応して電圧制御線を設け、各列に対応して読出用ビッ
ト線および書込用ビット線を設けたので、ある行のメモ
リセルのデータを読出すと同時に他の行のメモリセルの
データの書込/消去を行なうことができる。したがっ
て、1つのメモリセルアレイ内でバックグラウンドオペ
レーションモードを実行することができ、BGO領域と
メインメモリ領域の容量比を行単位で任意に変えること
ができる。
発明のモード実行手段は、読出用ビット線を介してメモ
リセルのデータの読出を行なう読出手段と、書込用ビッ
ト線を介してメモリセルのデータの書込を行なう書込手
段と、メモリセルのデータの消去を行なう消去手段とを
含む。これによりモード実行手段を容易に構成できる。
発明のモード実行手段は、さらに、データ書込動作が1
回行なわれるごとに書込用ビット線を介して選択メモリ
セルのしきい値電圧を検出し、その検出値が予め定めら
れた第1の値になったことに応じてそれ以後のデータ書
込動作を停止させる第1のベリファイ手段と、データ消
去動作が1回行なわれるごとに書込用ビット線を介して
選択メモリセルのしきい値電圧を検出し、その検出値が
予め定められた第2の値になったことに応じてそれ以後
のデータ消去動作を停止させる第2のベリファイ手段と
が設けられる。この場合は、メモリセルのしきい値電圧
のばらつきをなくすことができる。
発明のモード実行手段は、さらに、データ書込動作が1
回行なわれるごとに、選択メモリセルに対応する書込用
ビット線を充電した後に選択メモリセルを読出可能状態
にし、充電した書込用ビット線が放電されたことに応じ
てそれ以後のデータ書込動作を停止させる第1のベリフ
ァイ手段と、データ消去動作が1回行なわれるごとに、
選択メモリセルに対応する書込用ビット線を充電した後
に選択メモリセルを読出可能状態にし、充電した書込用
ビット線が放電されないことに応じてそれ以後のデータ
消去動作を停止させる第2のベリファイ手段とが設けら
れる。この場合は、簡単な構成でメモリセルのしきい値
電圧のばらつきをなくすことができる。
レイを固有のウェル内に形成し、各メモリセルアレイの
各行に対応して電圧制御線を設け、複数のメモリセルア
レイに共通に各列に対応して読出用ビット線および書込
用ビット線を設けたので、あるメモリセルアレイのメモ
リセルのデータを読出すと同時に他のメモリセルアレイ
のメモリセルのデータの書込/消去を行なうことができ
る。したがって、BGO領域とメインメモリ領域の容量
比をメモリセルアレイ単位で任意に変えることができ
る。
モリの構成を示す一部省略したブロック図である。
を示す回路ブロック図である。
するための図である。
するための他の図である。
モリの要部の構成を示す回路ブロック図である。
路ブロック図である。
モリの要部の構成を示す回路ブロック図である。
路ブロック図である。
略したブロック図である。
成を示す回路ブロック図である。
作を説明するための図である。
るための図である。
3,32,42 Xデコーダ、4,33,43 Yデコ
ーダ、5,34,44 SG・SLデコーダ、6,3
5,45 書込・読出回路、7,50 入力バッファ、
8,51 出力バッファ、9,52 コントローラ、1
0,12,53 センスアンプ、11,20,54 書
込制御回路、13,21 ベリファイ回路、14 判定
回路、15ラッチ回路、16,17,19 インバー
タ、18 トランスファゲート、22 NMOS、61
d ドレイン、61s ソース、62 浮遊ゲート、6
3制御ゲート、W ウェル、BLK サブブロック、M
C メモリセル、WL ワード線、MBL 主ビット
線、SBL 副ビット線、WBL 書込用主ビット線、
RBL 読出用主ビット線、SL ソース線、RL デ
ータ読出線、DB データバッファ、SG 選択ゲー
ト。
Claims (5)
- 【請求項1】 データの読出とデータの書込/消去を並
列に行なうバックグラウンドオペレーションモードを有
する不揮発性半導体記憶装置であって、 行列状に配列され、各行が固有のウェル内に形成された
複数のメモリセル、 各行に対応して設けられ、対応のメモリセルの制御ゲー
トに接続されたワード線、 各行に対応して設けられ、対応のメモリセルの第1の導
通ノードに接続された電圧制御線、 各列に対応して設けられ、対応のメモリセルのデータの
読出を行なうための読出用ビット線、 各列に対応して設けられ、対応のメモリセルのデータの
書込を行なうための書込用ビット線、 アドレス信号に従って、前記データの読出を行なうべき
メモリセルと、そのメモリセルが属する行と異なる行の
前記データの書込/消去を行なうべきメモリセルとを選
択する選択手段、 前記選択手段によって選択された前記データの読出を行
なうべきメモリセルの第2の導通ノードを対応の読出用
ビット線に接続する第1の接続手段、 前記選択手段によって選択された前記データの書込を行
なうべきメモリセルの第2の導通ノードを対応の書込用
ビット線に接続する第2の接続手段、および前記バック
グラウンドオペレーションモードを実行するモード実行
手段を備える、不揮発性半導体記憶装置。 - 【請求項2】 前記モード実行手段は、 前記ウェル、前記ワード線および前記電圧制御線の各々
の電位を制御して前記選択手段によって選択された前記
データの読出を行なうべきメモリセルを読出可能状態に
し、そのメモリセルに対応する読出用ビット線を介して
そのメモリセルのデータを読出す読出手段、 前記ウェルおよび前記ワード線の各々の電位を制御して
前記選択手段によって選択された前記データの書込を行
なうべきメモリセルを書込可能状態にし、そのメモリセ
ルに対応する書込用ビット線を介してそのメモリセルに
データを書込む書込手段、および前記ウェル、前記ワー
ド線および前記電圧制御線の各々の電位を制御して、前
記選択手段によって選択された前記データの消去を行な
うべきメモリセルのデータを消去する消去手段を含む、
請求項1に記載の不揮発性半導体記憶装置。 - 【請求項3】 前記書込手段は、複数回に分けて前記デ
ータの書込を行ない、 前記消去手段は、複数回に分けて前記データの消去を行
ない、 前記第2の接続手段は、前記選択手段によって選択され
た前記データの書込/消去を行なうべきメモリセルの第
2の導通ノードを対応の書込用ビット線に接続し、 前記モード実行手段は、さらに、 前記データの書込を行なうべきメモリセルに対応する書
込用ビット線を介して、前記書込手段のデータ書込動作
が1回行なわれるごとにそのメモリセルのしきい値電圧
を検出し、その検出値が予め定められた第1の値になっ
たことに応じてそれ以後の前記書込手段のデータ書込動
作を停止させる第1のベリファイ手段、および前記デー
タの消去を行なうべきメモリセルに対応する書込用ビッ
ト線を介して、前記消去手段のデータ消去動作が1回行
なわれるごとにそのメモリセルのしきい値電圧を検出
し、その検出値が予め定められた第2の値になったこと
に応じてそれ以後の前記消去手段のデータ消去動作を停
止させる第2のベリファイ手段を含む、請求項2に記載
の不揮発性半導体記憶装置。 - 【請求項4】 前記書込手段は、複数回に分けて前記デ
ータの書込を行ない、 前記消去手段は、複数回に分けて前記データの消去を行
ない、 前記第2の接続手段は、前記選択手段によって選択され
た前記データの書込/消去を行なうべきメモリセルの第
2の導通ノードを対応の書込用ビット線に接続し、 前記モード実行手段は、さらに、 前記書込手段のデータ書込動作が1回行なわれるごとに
前記データの書込が行なわれるべきメモリセルに対応す
る書込用ビット線を基準電位に充電した後前記ウェル、
前記ワード線および前記電圧制御線の各々の電位を制御
してそのメモリセルを読出可能状態とし、前記充電した
書込用ビット線が放電されたことに応じてそれ以後の前
記書込手段のデータ書込動作を停止させる第1のベリフ
ァイ手段および前記消去手段のデータ消去動作が1回行
なわれるごとに前記データの消去が行なわれるべきメモ
リセルに対応する書込用ビット線を基準電位に充電した
後前記ウェル、前記ワード線および前記電圧制御線の各
々の電位を制御してそのメモリセルを読出可能状態と
し、前記充電した書込用ビット線が放電されないことに
応じてそれ以後の前記消去手段のデータ消去動作を停止
させる第2のベリファイ手段を含む、請求項2に記載の
不揮発性半導体記憶装置。 - 【請求項5】 データの読出とデータの書込/消去を並
列に行なうバックグラウンドオペレーションモードを有
する不揮発性半導体記憶装置であって、 それぞれが、行列状に配列された複数のメモリセルを含
み、固有のウェル内に形成された複数のメモリセルアレ
イ、 各メモリセルアレイの各行に対応して設けられ、対応の
メモリセルの制御ゲートに接続されたワード線、 各メモリセルアレイの各行に対応して設けられ、対応の
メモリセルの第1の導通ノードに接続された電圧制御
線、 前記複数のメモリセルアレイに共通に各列に対応して設
けられ、対応のメモリセルのデータの読出を行なうため
の読出用ビット線、 前記複数のメモリセルアレイに共通に各列に対応して設
けられ、対応のメモリセルのデータの書込を行なうため
の書込用ビット線、 アドレス信号に従って、前記データの読出を行なうべき
メモリセルと、そのメモリセルが属するメモリセルアレ
イと異なるメモリセルアレイの前記データの書込/消去
を行なうべきメモリセルとを選択する選択手段、 前記選択手段によって選択された前記データの読出を行
なうべきメモリセルの第2の導通ノードを対応の読出用
ビット線に接続する第1の接続手段、 前記選択手段によって選択された前記データの書込を行
なうべきメモリセルの第2の導通ノードを対応の書込用
ビット線に接続する第2の接続手段、および前記バック
グラウンドオペレーションモードを実行するモード実行
手段を備える、不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP8370898A JP3940218B2 (ja) | 1997-09-08 | 1998-03-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9-242643 | 1997-09-08 | ||
JP24264397 | 1997-09-08 | ||
JP8370898A JP3940218B2 (ja) | 1997-09-08 | 1998-03-30 | 不揮発性半導体記憶装置 |
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Publication Number | Publication Date |
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JPH11144482A true JPH11144482A (ja) | 1999-05-28 |
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ID=26424739
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Cited By (5)
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WO2005017909A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 不揮発性半導体メモリ |
JP2006079695A (ja) * | 2004-09-08 | 2006-03-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2006127749A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Electronics Co Ltd | ページバッファおよびページバッファを含む不揮発性メモリ装置 |
JP2008251102A (ja) * | 2007-03-30 | 2008-10-16 | Renesas Technology Corp | 半導体記憶装置およびそのデータ書込方法 |
-
1998
- 1998-03-30 JP JP8370898A patent/JP3940218B2/ja not_active Expired - Fee Related
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JP4703148B2 (ja) * | 2004-09-08 | 2011-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2006127749A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Electronics Co Ltd | ページバッファおよびページバッファを含む不揮発性メモリ装置 |
US8174888B2 (en) | 2004-10-28 | 2012-05-08 | Samsung Electronics Co., Ltd. | Page-buffer and non-volatile semiconductor memory including page buffer |
US8493785B2 (en) | 2004-10-28 | 2013-07-23 | Samsung Electronics Co., Ltd. | Page-buffer and non-volatile semiconductor memory including page buffer |
JP2008251102A (ja) * | 2007-03-30 | 2008-10-16 | Renesas Technology Corp | 半導体記憶装置およびそのデータ書込方法 |
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