JPH11144482A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＢＧＯ領域とメインメモリ領域の容量比を任
意に変えることが可能な不揮発性半導体記憶装置を提供
する。 【解決手段】 各列に対応して読出用ビット線ＲＢＬお
よび書込用ビット線ＷＢＬを設ける。ウェル電圧ＶＷお
よびソース線ＳＬの電圧をサブブロックＢＬＫごとに制
御可能とする。これにより、あるサブブロックＢＬＫで
データの読出を行なうと同時に、他のサブブロックＢＬ
Ｋでデータの書込／消去を行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、特に、データの読出とデータの書込／消
去を並列に行なうバックグラウンドオペレーションモー
ドを有する不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、携帯用のパーソナルコンピュータ
および通信装置用の記憶装置として、ＢＧＯ（Back Gro
und Operation ）モードを有するフラッシュメモリが開
発されている。このＢＧＯモードでは、メインメモリブ
ロックで読出動作を行なうと同時に、ＢＧＯブロックで
書込／消去動作を行なうことが可能となっている。

【０００３】図９は、そのようなＢＧＯモードを有する
従来のフラッシュメモリの構成を示す一部省略したブロ
ック図である。図９を参照して、このフラッシュメモリ
は、アドレスバッファ３０、ＢＧＯブロック３１、メイ
ンメモリブロック４１、Ｘデコーダ３２，４２、Ｙデコ
ーダ３３，４３、ＳＧ・ＳＬデコーダ３４，４４、書込
・読出回路３５，４５、入力バッファ５０、出力バッフ
ァ５１およびコントローラ５２を備える。

【０００４】ＢＧＯブロック３１は、半導体基板のウェ
ルＷ３１の表面に形成された複数のサブブロックＢＬＫ
０〜ＢＬＫｎ（ｎは自然数である）を含む。サブブロッ
クＢＬＫ０〜ＢＬＫｎの各々は、図１０に示すように、
複数行・複数列に配列された複数のメモリセルＭＣと、
それぞれが複数行に対応して設けられた複数のワード線
ＷＬ０〜ＷＬｍ（ｍは自然数である）と、各隣接する２
つの行に対応して設けられたソース線（電圧制御線）Ｓ
Ｌと、それぞれが複数列（図では、図面の簡単化のため
２列のみが示される）に対応して設けられた複数の副ビ
ット線ＳＢＬ０，ＳＢＬ１と、各列に対応して設けられ
た選択ゲートＳＧ（ＮチャネルＭＯＳトランジスタ）と
を含む。また、サブブロックＢＬＫ０〜ＢＬＫｎに共通
に、複数の主ビット線ＭＢＬ０，ＭＢＬ１が設けられ
る。各副ビット線ＳＢＬは選択ゲートＳＧを介して主ビ
ット線ＭＢＬに接続される。

【０００５】各メモリセルＭＣは、図１１（ａ）（ｂ）
に示すように、ウェルＷ３１表面の上方に絶縁層を介し
て浮遊ゲート６２を形成し、さらにその上方に絶縁層を
介して制御ゲート６３を形成し、ゲート６２，６３の両
側のウェルＷ３１表面にそれぞれソース（第１の導通ノ
ード）６１ｓおよびドレイン（第２の導通ノード）６１
ｄを形成したものである。制御ゲート６３、ドレイン６
１ｄおよびソース６１ｓは、それぞれ対応のワード線Ｗ
Ｌ、副ビット線ＳＢＬおよびソース線ＳＬに接続され
る。

【０００６】書込動作時は、表１上段に示すように、メ
モリセルＭＣのドレイン６１ｄおよび制御ゲート６３に
それぞれ＋６Ｖおよび−８Ｖが印加され、ソース６１ｓ
はオープン（フローティング）にされ、ウェルＷ３１は
接地される。これにより、図１１（ａ）に示すように、
トンネル効果によって浮遊ゲート６２からドレイン６１
ｄに電子が引抜かれ、図１２に示すように、メモリセル
ＭＣのしきい値電圧Ｖｔｈが約２Ｖに下がる。すなわ
ち、データ「０」が書込まれる。

【０００７】

【表１】

【０００８】消去動作時は、表１中段に示すように、メ
モリセルＭＣの制御ゲート６３に＋１０Ｖが印加され、
ソース６１ｓおよびウェルＷ３１に−８Ｖが印加され、
ドレイン６１ｄはオープンにされる。これにより、図１
１（ｂ）に示すように、トンネル効果によってソース６
１ｓおよびウェルＷ３１から浮遊ゲート６３に電子が注
入され、図１２に示すようにメモリセルＭＣのしきい値
電圧Ｖｔｈが約６Ｖに上がる。すなわち、データ「１」
が書込まれる。

【０００９】読出動作時は、表１下段に示すように、メ
モリセルＭＣのドレイン６１ｄに１Ｖが印加され、制御
ゲート６３に＋３．３Ｖが印加され、ソース６１ｓおよ
びウェル６３に０Ｖが印加されて、図１２に示すよう
に、ドレイン６１ｄとソース６１ｓの間にしきい値電流
Ｉｔｈ（通常は数十μＡ）が流れるか否かが検出され
る。メモリセルＭＣにデータ「０」が書込まれている場
合は電流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは
流れない。

【００１０】書込ベリファイ動作時は、メモリセルＭＣ
のドレイン６１ｄに１Ｖが印加され、制御ゲート６３に
目標とするしきい値電圧Ｖｔｈよりも若干大きな電圧
（たとえば２．５Ｖ）が印加され、ソース６１ｓおよび
ウェルＷ３１に０Ｖが印加されて、ドレイン６１ｄとソ
ース６１ｓの間に所定の電流Ｉｃが流れるか否かが検出
される。なお、データの書込は、メモリセルＭＣのしき
い値電圧Ｖｔｈのばらつきをなくすため複数回に分けて
行なわれ、上記電流Ｉｃが検出された時点でデータの書
込が停止される。

【００１１】消去ベリファイ動作時は、メモリセルＭＣ
のドレイン６１ｄに１Ｖが印加され、制御ゲート６３に
目標とするしきい値電圧Ｖｔｈよりも若干小さな電圧
（たとえば５．５Ｖ）が印加され、ソース６１ｓおよび
ウェル３１に０Ｖが印加されて、ドレイン６１ｄとソー
ス６１ｓとの間に電流Ｉｃが流れるか否かが検出され
る。データの消去は、メモリセルＭＣのしきい値電圧Ｖ
ｔｈが約６Ｖとなるまで行なわれ、上記電流Ｉｃが検出
されなくなった時点でデータの消去が停止される。

【００１２】図９に戻って、アドレスバッファ３０は、
外部から与えられたアドレス信号Ａ０〜Ａｊ（ｊは自然
数である）をデコーダ３２〜３４，４２〜４４の各々に
選択的に与える。

【００１３】Ｘデコーダ３２は、アドレス信号に従って
複数のワード線ＷＬのうちのいずれかのワード線ＷＬを
選択し、選択したワード線ＷＬに動作モードに応じた電
圧−８Ｖ，＋１０Ｖ，＋３．３Ｖ，＋２．５Ｖまたは＋
５．５Ｖを印加する。

【００１４】Ｙデコーダ３３は、アドレス信号に従っ
て、複数の列選択信号φ０，φ１のうちのいずれかの信
号を出力し、複数の主ビット線ＭＢＬのうちのいずれか
の主ビット線を選択する。

【００１５】ＳＧ・ＳＬデコーダ３４は、アドレス信号
に従って複数のサブブロックＢＬＫ０〜ＢＬＫｎのうち
のいずれかのサブブロック（たとえばＢＬＫｎ）を選択
し、選択したサブブロックＢＬＫｎの選択ゲートＳＧｎ
を導通させて、選択したサブブロックＢＬＫｎの副ビッ
ト線ＳＢＬ０，ＳＢＬ１をそれぞれ主ビット線ＭＢＬ
０，ＭＢＬ１に結合させる。また、ＳＧ・ＳＬデコーダ
３４は、動作モードに応じて、ウェル電圧ＶＷを０Ｖま
たは−８Ｖにするとともに、ソース線ＳＬをオープン，
０Ｖまたは−８Ｖにする。

【００１６】書込・読出回路３５は、図１０に示すよう
に、それぞれが複数列に対応して設けられた複数のデー
タバッファＤＢ０，ＤＢ１、それぞれが複数列に対応し
て設けられた複数のＹゲート（ＮチャネルＭＯＳトラン
ジスタ）ＹＧ０，ＹＧ１、データ読出線ＲＬ、センスア
ンプ５３および書込制御回路５４を含む。

【００１７】データバッファＤＢ０，ＤＢ１は、それぞ
れ主ビット線ＭＢＬ０，ＭＢＬ１に接続される。データ
バッファＤＢ０，ＤＢ１は、書込制御回路５４から書込
信号ＲＳ０，ＲＳ１が与えられたことに応じて、書込電
圧（＋６Ｖ）を主ビット線ＭＢＬ０，ＭＢＬ１にパルス
的に与える。

【００１８】ＹゲートＹＧ０，ＹＧ１は、それぞれ主ビ
ット線ＭＢＬ０，ＭＢＬ１とデータ読出線ＲＬとの間に
接続され、各々のゲートはそれぞれＹゲート３３から出
力された列選択信号φ０，φ１を受ける。たとえば列選
択信号φ０が選択レベルの「Ｈ」レベルになるとＹゲー
トＹＧ０が導通し、主ビット線ＭＢＬ０とデータ読出線
ＲＬとが結合される。

【００１９】センスアンプ５３は、読出動作時に、デー
タ読出線ＲＬ、ＹゲートＹＧ、主ビット線ＭＢＬ、選択
ゲートＳＧおよび副ビット線ＳＢＬを介して選択された
メモリセルＭＣのドレイン６１ｄに１Ｖを印加し、電流
が流入するか否かを検出し、検出結果に応じたデータを
出力バッファ５１を介して外部に出力する。また、セン
スアンプ５３は、書込ベリファイ動作時に、選択された
メモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃが
流入するか否かを検出し、電流Ｉｃが流入したことに応
じて書込停止信号ＳＴＰを書込制御回路５４に与える。
また、センスアンプ５３は、消去ベリファイ動作時に、
選択されたメモリセルＭＣのドレインに１Ｖを印加し、
電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流入し
なくなったことに応じて、消去動作を停止させるための
消去停止信号（図示せず）をＸデコーダ３２に与える。

【００２０】書込制御回路５４は、入力バッファ５０を
介して外部から与えられたデータＤｉｎに従って、書込
信号ＲＳをデータバッファＤＢに与えて選択されたメモ
リセルＭＣにデータを書込み、センスアンプ５３から信
号ＳＴＰが出力されたことに応じて、そのメモリセルＭ
Ｃへのデータの書込を終了する。

【００２１】メインメモリブロック４１、Ｘデコーダ４
２、Ｙデコーダ４３、ＳＧ・ＳＬデコーダ４４および書
込・読出回路４５は、列の数が多い点が異なるだけで、
基本的にはＢＧＯブロック３１、Ｘデコーダ３２、Ｙデ
コーダ３３、ＳＧ・ＳＬデコーダ３４および書込・読出
回路３５と同様の構成である。

【００２２】コントローラ５２は、外部から与えられる
制御信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ５０を
介して外部から与えられるコマンド信号ＣＭＤとに従っ
て所定の動作モードを選択し、フラッシュメモリ全体を
制御する。

【００２３】次に、このフラッシュメモリの動作につい
て簡単に説明する。まず、制御信号／ＣＥ，／ＯＥ，／
ＷＥおよびコマンド信号ＣＭＤがコントローラ５２に与
えられて動作モードが設定される。

【００２４】書込動作時は、アドレス信号Ａ０〜Ａｊで
指定されたメモリセルＭＣに対応するワード線ＷＬに−
８Ｖが印加され、そのメモリセルＭＣが選択ゲートＳＧ
を介して主ビット線ＭＢＬに接続され、ソース線ＳＬが
オープンにされ、ウェル電圧ＶＷが０Ｖにされる。この
状態で書込制御回路５４およびデータバッファＤＢによ
って主ビット線ＭＢＬに＋６Ｖがパルス的に与えられ、
選択されたメモリセルＭＣにデータ「０」が複数回に分
けて書込まれる。データ「０」の書込が終了したかどう
か、すなわちメモリセルＭＣのしきい値電圧Ｖｔｈが２
Ｖになったかどうかは、センスアンプ５３によってベリ
ファイされる。

【００２５】消去動作時は、ソース線ＳＬおよびウェル
電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号
Ａ０〜Ａｊで指定されたワード線ＷＬに＋１０Ｖがパル
ス的に与えられ、ワード線ＷＬに接続されたメモリセル
ＭＣのデータが複数回に分けて消去される。データの消
去が終了したかどうか、すなわちメモリセルＭＣのしき
い値電圧Ｖｔｈが６Ｖになったかどうかは、センスアン
プ５３によってベリファイされる。

【００２６】読出動作時は、アドレス信号Ａ０〜Ａｊで
指定されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲ
ートＳＧ、メインビット線ＭＢＬ、ＹゲートＹＧおよび
データ読出線ＲＬを介してセンスアンプ５３に接続され
るとともに、そのメモリセルＭＣに対応するワード線Ｗ
Ｌに＋３．３Ｖが印加される。メモリセルＭＣのデータ
は、センスアンプ５３によって読出され、出力バッファ
５１を介して外部に出力される。

【００２７】ＢＧＯ動作時は、メインメモリブロック４
１でデータの読出が行なわれると同時に、ＢＧＯブロッ
ク３１でデータの書込／消去が行なわれる。

【００２８】

【発明が解決しようとする課題】しかし、従来のフラッ
シュメモリでは、ＢＧＯブロック３１の領域とメインメ
モリブロック４１の領域とが固定されており、用途によ
ってブロック３１と４１の容量比を変えることはできな
かった。

【００２９】それゆえに、この発明の主たる目的は、Ｂ
ＧＯ領域とメインメモリ領域を任意に設定でき、両者の
容量比を任意に変えることが可能な不揮発性半導体記憶
装置を提供することである。

【００３０】

【課題を解決するための手段】請求項１に係る発明は、
データの読出とデータの書込／消去を並列に行なうバッ
クグラウンドオペレーションモードを有する不揮発性半
導体記憶装置であって、複数のメモリセル、ワード線、
電圧制御線、読出用ビット線、書込用ビット線、選択手
段、第１の接続手段、第２の接続手段、およびモード実
行手段を備える。複数のメモリセルは、行列状に配列さ
れ、各行が固有のウェル内に形成される。ワード線は、
各行に対応して設けられ、対応のメモリセルの制御ゲー
トに接続される。電圧制御線は、各行に対応して設けら
れ、対応のメモリセルの第１の導通ノードに接続され
る。読出用ビット線は、各列に対応して設けられ、対応
のメモリセルのデータの読出を行なうために設けられ
る。書込用ビット線は、各列に対応して設けられ、対応
のメモリセルのデータの書込を行なうために設けられ
る。選択手段は、アドレス信号に従って、データの読出
を行なうべきメモリセルと、そのメモリセルが属する行
と異なる行の前記データの書込／消去を行なうべきメモ
リセルとを選択する。第１の接続手段は、選択手段によ
って選択されたデータの読出を行なうべきメモリセルの
第２の導通ノードを対応の読出用ビット線に接続する。
第２の接続手段は、選択手段によって選択されたデータ
の書込を行なうべきメモリセルの第２の導通ノードを対
応の書込用ビット線に接続する。モード実行手段は、バ
ックグラウンドオペレーションモードを実行する。

【００３１】請求項２に係る発明では、請求項１に係る
発明のモード実行手段は、読出手段、書込手段および消
去手段を含む。読出手段は、ウェル、ワード線および電
圧制御線の各々の電位を制御して選択手段によって選択
されたデータの読出を行なうべきメモリセルを読出可能
状態にし、そのメモリセルに対応する読出用ビット線を
介してそのメモリセルのデータを読出す。書込手段は、
ウェルおよびワード線の各々の電位を制御して選択手段
によって選択されたデータの書込を行なうべきメモリセ
ルを書込可能状態にし、そのメモリセルに対応する書込
用ビット線を介してそのメモリセルにデータを書込む。
消去手段は、ウェル、ワード線および電圧制御線の各々
の電位を制御して、選択手段によって選択されたデータ
の消去を行なうべきメモリセルのデータを消去する。

【００３２】請求項３に係る発明では、請求項２に係る
発明の書込手段は、複数回に分けて前記データの書込を
行ない、消去手段は、複数回に分けてデータの消去を行
ない、第２の接続手段は、選択手段によって選択された
データの書込／消去を行なうべきメモリセルの第２の導
通ノードを対応の書込用ビット線に接続し、モード実行
手段は、さらに、第１および第２のベリファイ手段を含
む。第１のベリファイ手段は、データの書込を行なうべ
きメモリセルに対応する書込用ビット線を介して、書込
手段のデータ書込動作が１回行なわれるごとにそのメモ
リセルのしきい値電圧を検出し、その検出値が予め定め
られた第１の値になったことに応じてそれ以後の書込手
段のデータ書込動作を停止させる。第２のベリファイ手
段は、データの消去を行なうべきメモリセルに対応する
書込用ビット線を介して、消去手段のデータ消去動作が
１回行なわれるごとにそのメモリセルのしきい値電圧を
検出し、その検出値が予め定められた第２の値になった
ことに応じてそれ以後の消去手段のデータ消去動作を停
止させる。

【００３３】請求項４に係る発明では、請求項２に係る
発明の書込手段は、複数回に分けてデータの書込を行な
い、消去手段は、複数回に分けてデータの消去を行な
い、第２の接続手段は、選択手段によって選択されたデ
ータの書込／消去を行なうべきメモリセルの第２の導通
ノードを対応の書込用ビット線に接続し、モード実行手
段は、さらに、第１および第２のベリファイ手段を含
む。第１のベリファイ手段は、書込手段のデータ書込動
作が１回行なわれるごとにデータの書込が行なわれるべ
きメモリセルに対応する書込用ビット線を基準電位に充
電した後ウェル、ワード線および電圧制御線の各々の電
位を制御してそのメモリセルを読出可能状態とし、充電
した書込用ビット線が放電されたことに応じてそれ以後
の書込手段のデータ書込動作を停止させる。第２のベリ
ファイ手段は、消去手段のデータ消去動作が１回行なわ
れるごとにデータの消去が行なわれるべきメモリセルに
対応する書込用ビット線を基準電位に充電した後ウェ
ル、ワード線および電圧制御線の各々の電位を制御して
そのメモリセルを読出可能状態とし、充電した書込用ビ
ット線が放電されないことに応じてそれ以後の前記消去
手段のデータ消去動作を停止させる。

【００３４】請求項５に係る発明は、データの読出とデ
ータの書込／消去を並列に行なうバックグラウンドオペ
レーションモードを有する不揮発性半導体記憶装置であ
って、複数のメモリセルアレイ、ワード線、電圧制御
線、読出用ビット線、書込用ビット線、選択手段、第１
の接続手段、第２の接続手段、およびモード実行手段を
備える。各メモリセルアレイは、行列状に配列された複
数のメモリセルを含み、固有のウェル内に形成される。
ワード線は、各メモリセルアレイの各行に対応して設け
られ、対応のメモリセルの制御ゲートに接続される。電
圧制御線は、各メモリセルアレイの各行に対応して設け
られ、対応のメモリセルの第１の導通ノードに接続され
る。読出用ビット線は、複数のメモリセルアレイに共通
に各列に対応して設けられ、対応のメモリセルのデータ
の読出を行なうために設けられる。書込用ビット線は、
複数のメモリセルアレイに共通に各列に対応して設けら
れ、対応のメモリセルのデータの書込を行なうために設
けられる。選択手段は、アドレス信号に従って、データ
の読出を行なうべきメモリセルと、そのメモリセルが属
するメモリセルアレイと異なるメモリセルアレイのデー
タの書込／消去を行なうべきメモリセルとを選択する。
第１の接続手段は、選択手段によって選択されたデータ
の読出を行なうべきメモリセルの第２の導通ノードを対
応の読出用ビット線に接続する。第２の接続手段は、選
択手段によって選択されたデータの書込を行なうべきメ
モリセルの第２の導通ノードを対応の書込用ビット線に
接続する。モード実行手段は、バックグラウンドオペレ
ーションモードを実行する。

【００３５】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＢＧＯモードを有するフラッシ
ュメモリの構成を示す一部省略したブロック図である。
図１を参照して、このフラッシュメモリは、アドレスバ
ッファ１、メモリセルアレイ２、Ｘデコーダ３、Ｙデコ
ーダ４、ＳＧ・ＳＬデコーダ５、書込・読出回路６、入
力バッファ７、出力バッファ８およびコントローラ９を
備える。メモリセルアレイ２は、図５のＢＧＯブロック
３１とメインメモリブロック４１とを兼ねている。

【００３６】メモリセルアレイ２は、それぞれが半導体
基板の複数のウェルＷ０〜Ｗｎの表面に形成された複数
のサブブロックＢＬＫ０〜ＢＬＫｎを含む。サブブロッ
クＢＬＫｎは、図２に示すように、複数行・複数列に配
列された複数のメモリセルＭＣと、それぞれが複数行に
対応して設けられた複数のワード線ＷＬ０〜ＷＬｍと、
各隣接する２つの行に対応して設けられたソース線ＳＬ
ｎと、それぞれが複数列（図では、図面の簡単化のため
２列のみが示される）に対応して設けられた複数の副ビ
ット線ＳＢＬ０，ＳＢＬ１と、各列に対応して設けられ
た２つの選択ゲートＳＧｎ０，ＳＧｎ１（ＮチャネルＭ
ＯＳトランジスタ）とを含む。また、サブブロックＢＬ
Ｋ０〜ＢＬＫｎに共通に、複数組の読出用主ビット線お
よび書込用主ビット線ＷＢＬ０，ＲＢＬ０；ＷＢＬ１，
ＲＢＬ１が設けられる。各副ビット線ＳＢＬは、選択ゲ
ートＳＧｎ０を介して書込用主ビット線ＷＢＬに接続さ
れるとともに、選択ゲートＳＧｎ１を介して読出用主ビ
ット線ＲＢＬに接続される。他のサブブロックＢＬＫ０
〜ＢＬＫｎ−１も同様である。

【００３７】図１に戻って、アドレスバッファ１は、外
部から与えられたアドレス信号Ａ０〜Ａｊをデコーダ３
〜５の各々に選択的に与える。

【００３８】Ｘデコーダ３は、アドレス信号に従って複
数のワード線ＷＬのうちのいずれかのワード線ＷＬを選
択し、選択したワード線ＷＬに動作モードに応じた電圧
−８Ｖ，＋１０Ｖ，＋３．３Ｖ，＋２．５Ｖまたは＋
５．５Ｖを印加する。

【００３９】Ｙデコーダ４は、書込動作時に、アドレス
信号に従って複数の列選択信号φＷ０，φＷ１のうちの
いずれかの信号を出力し、複数の書込用主ビット線ＷＢ
Ｌ０，ＷＢＬ１のうちのいずれかの書込用主ビット線を
選択する。またＹデコーダ４は、読出動作時に、アドレ
ス信号に従って複数の列選択信号φＲ０，φＲ１のうち
のいずれかの信号を出力し、複数の読出用主ビット線Ｒ
ＢＬ０，ＲＢＬ１のうちのいずれかの読出用主ビット線
を選択する。

【００４０】ＳＧ，ＳＬデコーダ５は、書込動作時に、
アドレス信号に従って複数のサブブロックＢＬＫ０〜Ｂ
ＬＫｎのうちのいずれかのサブブロック（たとえばＢＬ
Ｋｎ）を選択し、選択したサブブロックＢＬＫｎの選択
ゲートＳＧｎ０を導通させて、選択したサブブロックＢ
ＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ書込
用主ビット線ＷＢＬ０，ＷＢＬ１に結合させる。

【００４１】また、ＳＧ・ＳＬデコーダ５は、読出動作
時に、アドレス信号に従って複数のサブブロックＢＬＫ
０〜ＢＬＫｎのうちのいずれかのサブブロック（たとえ
ばＢＬＫｎ）を選択し、選択したサブブロックＢＬＫｎ
の選択ゲートＳＧｎ１を導通させて、選択したサブブロ
ックＢＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞ
れ読出用主ビット線ＲＢＬ０，ＲＢＬ１に結合させる。

【００４２】また、ＳＧ・ＳＬデコーダ５は、ＢＧＯ動
作時に、アドレス信号に従って複数のサブブロックＢＬ
Ｋ０〜ＢＬＫｎからデータの書込を行なうためのサブブ
ロック（たとえばＢＬＫ０）とデータの読出を行なうた
めのサブブロック（たとえばＢＬＫ１）とを選択する。
そして、ＳＧ・ＳＬデコーダ５は、図３に示すように、
選択したサブブロックＢＬＫ０の選択ゲートＳＧ００を
導通させて、サブＢＬＫ０の副ビット線ＳＢＬ０，ＳＢ
Ｌ１をそれぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に
結合させるとともに、選択したサブブロックＢＬＫ１の
選択ゲートＳＧ１１を導通させて、サブブロックＢＬＫ
１の副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ読出用主
ビット線ＲＢＬ０，ＲＢＬ１に結合させる。

【００４３】また、ＳＧ・ＳＬデコーダ５は、動作モー
ドおよび選択したサブブロックＢＬＫ０〜ＢＬＫｎに応
じて、各ウェルＷ０〜Ｗｎの電圧ＶＷ０〜ＶＷｎを０Ｖ
または８Ｖにするとともに、ソース線ＳＬ０〜ＳＬｎを
オープン，０Ｖまたは８Ｖにする。

【００４４】書込・読出回路６は、図２に示すように、
それぞれが複数の書込用主ビット線ＷＢＬ０，ＷＢＬ１
に対応して設けられ複数のデータバッファＤＢ０，ＤＢ
１、それぞれが複数の書込用主ビット線ＷＢＬ０，ＷＢ
Ｌ１に対応して設けられた複数の書込用Ｙゲート（Ｎチ
ャネルＭＯＳトランジスタ）ＷＹＧ０，ＷＹＧ１、それ
ぞれが複数の読出用主ビット線ＲＢＬ０，ＲＢＬ１に対
応して設けられた複数の読出用Ｙゲート（ＮチャネルＭ
ＯＳトランジスタ）ＲＹＧ０，ＲＹＧ１、データ読出線
ＲＬ０，ＲＬ１、読出用センスアンプ１０、書込制御回
路１１およびベリファイ用センスアンプ１２を含む。

【００４５】データバッファＤＢ０，ＤＢ１は、それぞ
れ書込用主ビット線ＷＢＬ０，ＷＢＬ１に接続される。
データバッファＤＢ０，ＤＢ１は、書込制御回路１１か
ら書込信号ＲＳ０，ＲＳ１が与えられたことに応じて、
書込電圧（＋６Ｖ）を書込用主ビット線ＷＢＬ０，ＷＢ
Ｌ１にパルス的に与える。

【００４６】書込用ＹゲートＷＹＧ０，ＷＹＧ１は、そ
れぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１とデータ読
出線ＲＬ０との間に接続され、各々のゲートはそれぞれ
Ｙデコーダ４から出力された列選択信号φＷ０，φＷ１
を受ける。たとえば列選択信号φＷ０が選択レベルの
「Ｈ」レベルになるとＹゲートＷＹＧ０が導通し、書込
用主ビット線ＷＢＬ０とデータ読出線ＲＬ０とが結合さ
れる。

【００４７】読出用ＹゲートＲＹＧ０，ＲＹＧ１は、そ
れぞれ読出用主ビット線ＲＢＬ０，ＲＢＬ１とデータ読
出線ＲＬ１との間に接続され、各々のゲートはそれぞれ
Ｙデコーダ４から出力された列選択信号φＲ０，φＲ１
を受ける。たとえば列選択信号φＲ０が選択レベルの
「Ｈ」レベルになるとＹゲートＲＹＧ０が導通し、読出
用主ビット線ＲＢＬ０とデータ読出線ＲＬ１とが結合さ
れる。

【００４８】読出用センスアンプ１０は、読出動作時
に、選択されたメモリセルＭＣのドレイン６１ｄに１Ｖ
を印加し、電流が流入するか否かを検出し、検出結果に
応じたデータを出力バッファ７を介して外部に出力す
る。

【００４９】ベリファイ用センスアンプ１２は、書込ベ
リファイ動作時に、選択されたメモリセルＭＣのドレイ
ン６１ｄに１Ｖを印加し、電流Ｉｃが流入するか否かを
検出し、電流Ｉｃが流入したことに応じて書込停止信号
ＳＴＰを書込制御回路１１に与える。また、ベリファイ
用センスアンプ１２は、消去ベリファイ動作時に、選択
されたメモリセルＭＣのドレイン６１ｄに１Ｖを印加
し、電流Ｉｃが流入するか否かを検出し、電流Ｉｃが流
入しなくなったことに応じて、消去動作を停止させるた
めの消去停止信号（図示せず）をＸデコーダ３に与え
る。

【００５０】書込制御回路１１は、入力バッファ８を介
して外部から与えられたデータＤｉｎに従って、書込信
号ＲＳをデータバッファＤＢに与えて選択されたメモリ
セルＭＣにデータを書込み、ベリファイ用センスアンプ
１２から信号ＳＴＰが出力されたことに応じてそのメモ
リセルＭＣへのデータの書込を終了する。

【００５１】コントローラ９は、外部から与えられる制
御信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ７を介し
て外部から与えられるコマンド信号ＣＭＤとに従って所
定の動作モードを選択し、フラッシュメモリ全体を制御
する。

【００５２】次に、このフラッシュメモリの動作につい
て簡単に説明する。まず、制御信号／ＣＥ，／ＯＥ，／
ＷＥおよびコマンド信号ＣＭＤがコントローラ９に与え
られて動作モードが設定される。

【００５３】書込動作時は、アドレス信号Ａ０〜Ａｊで
指定されたメモリセルＭＣに対応するワード線ＷＬに−
８Ｖが印加され、そのメモリセルＭＣが対応の選択ゲー
ト（たとえばＳＧｎ０）を介して書込用主ビット線ＷＢ
Ｌに接続され、ソース線ＳＬｎがオープンにされ、ウェ
ル電圧ＶＷｎは０Ｖにされる。この状態で書込制御回路
１１およびデータバッファＤＢによって書込用主ビット
線ＷＢＬに＋６Ｖがパルス的に与えられ、選択されたメ
モリセルＭＣにデータ「０」が複数回に分けて書込まれ
る。データ「０」の書込が終了したかどうかすなわちメ
モリセルＭＣのしきい値電圧Ｖｔｈが２Ｖになったかど
うかは、ベリファイ用センスアンプ１２によって確かめ
られる。

【００５４】消去動作時は、アドレス信号Ａ０〜Ａｊで
指定されたブロック（たとえばＢＬＫｎ）のソース線Ｓ
Ｌｎおよびウェル電圧ＶＷｎが−８Ｖにされる。この状
態で、そのブロックＢＬＫｎのワード線ＷＬ０〜ＷＬｎ
に＋１０Ｖがパルス的に与えられ、そのブロックＢＬＫ
ｎのメモリセルＭＣのデータが複数回に分けて消去され
る。データの消去が終了したかどうか、すなわちメモリ
セルＭＣのしきい値電圧Ｖｔｈが６Ｖになったかどうか
は、ベリファイ用センスアンプ１２によって列単位でベ
リファイされる。

【００５５】読出動作時は、アドレス信号Ａ０〜Ａｊで
指定されたメモリセルＭＣが対応の副ビット線ＳＢＬ、
選択ゲート（たとえばＳＧｎ１）、読出用主ビット線Ｒ
ＢＬ、読出用ＹゲートＲＹＧおよびデータ読出線ＲＬ１
を介して読出用センスアンプ１０に接続され、そのメモ
リセルＭＣに対応するワード線ＷＬに＋３．３Ｖが印加
されてソース線ＳＬｎおよびウェル電圧ＶＷｎは０Ｖに
される。メモリセルＭＣのデータは、読出用センスアン
プ１０によって読出され、出力バッファ７を介して外部
に出力される。

【００５６】ＢＧＯ動作時は、あるサブブロック（たと
えばＢＬＫ０）でデータの読出が行なわれると同時に、
他のサブブロック（たとえばＢＬＫ１）でデータの書込
／消去が行なわれる。この場合、図３に示すように、サ
ブブロックＢＬＫ０のメモリセルＭＣが選択ゲートＳＧ
０１を介して読出用主ビット線ＲＢＬ０に結合されると
ともに、サブブロックＢＬＫ１のメモリセルＭＣが選択
ゲートＳＧ１０を介して書込用主ビット線ＷＢＬ０に結
合される。ソース線ＳＬ０，ＳＬ１はそれぞれ０Ｖ，オ
ープン／−８Ｖにされ、ウェル電圧ＶＷ０，ＷＶＬはそ
れぞれ０Ｖ，０Ｖ／−８Ｖにされる。

【００５７】この実施の形態では、各列に書込用主ビッ
ト線ＷＢＬおよび読出用主ビット線ＲＢＬを設けるとと
もに、ソース線ＳＬの電圧およびウェル電圧ＶＷをサブ
ブロックＢＬＫ単位で設定できるようにしたので、１つ
のメモリセルアレイ２内でデータの読出とデータの書込
／消去を同時に行なうことができる。したがって、ＢＧ
Ｏ領域の容量とメインメモリ領域の容量との比を自由に
設定できる。

【００５８】また、従来はそれぞれが２箇所に分割して
配置されていたＸデコーダ、Ｙデコーダ、ＳＧ・ＳＬデ
コーダおよび書込・読出回路を、それぞれ１箇所に配置
できるので、レイアウト面積が小さくなるという利点も
ある。

【００５９】なお、従来のフラッシュメモリでは、図４
に示すように、各列に主ビット線ＭＢＬが１本しか設け
られていないので、１つのメモリセルアレイ内でデータ
の読出と書込／消去とを同時に行なうことはできない。

【００６０】［実施の形態２］図５は、この発明の実施
の形態２によるフラッシュメモリの要部を示す一部省略
した回路ブロック図であって、図２と対比される図であ
る。

【００６１】図５を参照して、このフラッシュメモリが
実施の形態１のフラッシュメモリと異なる点は、ベリフ
ァイ回路１３．０，１３．１が新たに設けられ、ベリフ
ァイ用センスアンプ１２、書込用ＹゲートＷＹＧ０，Ｗ
ＹＧ１およびデータ読出線ＲＬ０が除去されている点で
ある。ベリファイ回路１３．０，１３．１は、それぞれ
書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して設けら
れる。

【００６２】ベリファイ回路１３．０は、図６に示すよ
うに、判定回路１４、ラッチ回路１５、トランスファゲ
ート１８およびインバータ１９を含む。トランスファゲ
ート１８は、ノードＮ１５と対応の書込用主ビット線Ｗ
ＢＬ０との間に接続される。信号ＷＣＴＬは、トランス
ファゲート１８のＮチャネルＭＯＳトランジスタ側のゲ
ートに直接入力されるとともに、インバータ１９を介し
てトランスファゲート１８のＰチャネルＭＯＳトランジ
スタ側のゲートに入力される。ラッチ回路１５は、逆並
列に接続された１対のインバータ１６，１７を含み、ノ
ードＮ１５に現れる信号をラッチする。

【００６３】判定回路１４は、ノードＮ１５に現れる信
号に基づいて書込が終了したか否かを検出し、書込が終
了したことに応じて書込停止信号ＳＴＰ０を書込制御回
路１１に与える。また、判定回路１４は、ノードＮ１５
に現れる信号に基づいて消去が終了したか否かを検出
し、消去が終了したことに応じて消去停止信号（図示せ
ず）をＸデコーダ３に与える。ベリファイ回路１３．１
もベリファイ回路１３．０と同様である。

【００６４】次に、このフラッシュメモリの動作につい
て説明する。書込ベリファイ動作時は、書込後、その書
込に用いられた書込用主ビット線（たとえばＷＰＬ０）
がデータバッファＤＢ０によって「Ｈ」レベルに充電さ
れるとともに、その書込用主ビット線ＷＢＬ０に対応す
るベリファイ回路１３．０のノードＮ１５が判定回路１
４によって「Ｈ」レベルに充電される。ノードＮ１５の
レベルは、ラッチ回路１５によってラッチされる。

【００６５】次いで、書込が行なわれたメモリセルＭＣ
が属するブロック（たとえばＢＬＫｎ）の書込に用いら
れたワード線（たとえばＷＬｍ）が書込ベリファイ電圧
２．５Ｖに立上げられ、ソース線ＳＬｎおよびウェルＷ
ｎが０Ｖにされるとともに、書込に用いられた選択ゲー
トＳＧｎ０が導通状態にされる。このとき、書込が終了
している場合はセル電流が流れて書込用主ビット線ＷＢ
Ｌ０が「Ｌ」レベルとなり、書込が終了していない場合
はセル電流が流れず書込用主ビット線ＷＢＬ０は「Ｈ」
レベルのままである。次いで、信号ＷＣＴＬが一定時間
「Ｈ」レベルに立上げられてベリファイ回路１３．０の
トランスファゲート１８が一定時間導通する。これによ
り、書込が終了している場合はノードＮ１５が「Ｌ」レ
ベルとなり、書込が終了していない場合はノードＮ１５
が「Ｈ」レベルとなる。ノードＮ１５のレベルは、ラッ
チ回路１５によってラッチされる。判定回路１４は、ノ
ードＮ１５が「Ｌ」レベルの場合は書込停止信号ＳＴＰ
０を書込制御回路１１に与えて書込を停止させ、ノード
Ｎ１５が「Ｈ」レベルの場合は書込制御回路１１に書込
を再度行なわせる。以下、ノードＮ１５の電位が「Ｈ」
レベルから「Ｌ」レベルに反転するまで書込が繰返し行
なわれる。

【００６６】消去ベリファイ動作時は、消去後、ある書
込用主ビット線（たとえばＷＢＬ０）がデータバッファ
ＤＢ０によって「Ｈ」レベルに充電されるとともに、そ
の書込用主ビット線ＷＢＬ０に対応するベリファイ回路
１３．０のノードＮ１５が判定回路１４によって「Ｈ」
レベルに充電される。ノードＮ１５の電位は、ラッチ回
路１５によってラッチされる。

【００６７】次いで、消去が行なわれたブロック（たと
えばＢＬＫｎ）のワード線ＷＬ０〜ＷＬｍが消去ベリフ
ァイ電圧５．５Ｖに立上げられ、ソース線ＳＬｎおよび
ウェルＷｎが０Ｖにされるとともに、消去が行なわれた
ブロックＢＬＫｎの選択ゲートＳＧｎ０が導通状態にさ
れる。このとき、消去が終了している場合はセル電流は
流れず書込用主ビット線ＷＢＬ０は「Ｈ」レベルのまま
であり、消去が終了していない場合はセル電流が流れて
書込用主ビット線ＷＢＬ０は「Ｌ」レベルとなる。

【００６８】次いで、信号ＷＣＴＬが一定時間「Ｈ」レ
ベルに立上げられてベリファイ回路１３．０のトランス
ファゲート１８が一定時間導通する。これにより、消去
が終了している場合はノードＮ１５が「Ｈ」レベルとな
り、消去が終了していない場合はノードＮ１５が「Ｌ」
レベルとなる。ノードＮ１５のレベルは、ラッチ回路１
５によってラッチされる。判定回路１４は、ノードＮ１
５が「Ｈ」レベルの場合は消去停止信号をＸデコーダ３
に与えて消去を停止させ、ノードＮ１５が「Ｌ」レベル
の場合はＸデコーダ３に消去を再度行なわせる。以下、
ベリファイ回路１３．０，１３．１のノードＮ１５の電
位が「Ｈ」レベルのまま反転しなくなるまで消去が行な
われる。

【００６９】なお、消去ベリファイにおいては、メモリ
セルＭＣのしきい値電圧が一定値になることは必要でな
く、６Ｖよりも大きくなれば足りる。他の構成および動
作は、実施の形態１のフラッシュメモリと同じであるの
で、その説明は繰返さない。

【００７０】この実施の形態では、実施の形態１と同じ
効果が得られるほか、簡単な構成で複数のメモリセルＭ
Ｃのベリファイを同時に行なうことができる。

【００７１】［実施の形態３］図７は、この発明の実施
の形態３によるフラッシュメモリの要部を示す一部省略
した回路ブロック図であって、図２と対比される図であ
る。図７を参照して、このフラッシュメモリが実施の形
態１のフラッシュメモリと異なる点は、ベリファイ回路
２１．０，２１．１が新たに設けられ、ベリファイ用セ
ンスアンプ１２およびデータバッファＤＢ０，ＤＢ１が
除去され、書込制御回路１１が書込制御回路２０で置換
されている点である。また、データ読出線ＲＬ０は、デ
ータ書込線として用いられる。

【００７２】ベリファイ回路２１．０，２１．１は、そ
れぞれ書込用主ビット線ＷＢＬ０，ＷＢＬ１に対応して
設けられる。ベリファイ回路２１．０は、図８に示すよ
うに、図６のベリファイ回路１３．０に加えてＮチャネ
ルＭＯＳトランジスタ２２を設けたものである。Ｎチャ
ネルＭＯＳトランジスタ２２は、ノードＮ１５と接地電
位ＧＮＤのラインとの間に接続され、そのゲートが信号
ＰＢＣＬＲを受ける。ベリファイ動作時はＮチャネルＭ
ＯＳトランジスタ２２が非導通となり、ベリファイ回路
２１．０は、図６のベリファイ回路１３．０と同一構成
となり同様に動作する。書込動作時は、ラッチ回路１５
およびＮチャネルＭＯＳトランジスタ２２は、データバ
ッファとして用いられる。ベリファイ回路２１．１もベ
リファイ回路２１．０と同様である。

【００７３】書込制御回路２０の出力ノード２０ａは、
データ書込線ＲＬ０に接続される。書込制御回路２０
は、書込動作時に、データ書込線ＲＬ０、書込用Ｙゲー
トＷＹＧ０，ＷＹＧ１および書込用主ビット線ＷＢＬ
０，ＷＢＬ１を介してベリファイ回路２１．０，２１．
１に「Ｈ」レベルの書込信号を与えてデータ書込を行な
わせる。

【００７４】次に、図７および図８で示したフラッシュ
メモリの動作について説明する。書込動作時は、まず信
号ＰＢＣＬＲが一定時間「Ｈ」レベルとなってＮチャネ
ルＭＯＳトランジスタ２２が導通し、ノードＮ１５が
「Ｌ」レベルとなる。ノードＮ１５のレベルはラッチ回
路１５によってラッチされる。

【００７５】次いで、データの書込が行なわれるべきメ
モリセルＭＣに対応する列の書込用Ｙゲート（たとえば
ＷＹＧ０）が導通状態にされる。この状態で、書込制御
回路２０から「Ｈ」レベルの書込信号が出力され、書込
用ＹゲートＷＹＧ０を介して書込用主ビット線ＷＢＬ０
が「Ｈ」レベルに立上げられる。

【００７６】次いで、信号ＷＣＴＬが「Ｈ」レベルに立
上げられてベリファイ回路２１．０，２１．１のトラン
スファゲート１８が導通し、ベリファイ回路２１．０の
ノードＮ１５が「Ｈ」レベルとなる。ノードＮ１５のレ
ベルはラッチ回路１５によってラッチされ、ラッチ回路
１５の出力が書込用主ビット線ＷＢＬ０に与えられる。
書込用主ビット線ＷＢＬ０のレベルは、データの書込が
行なわれるべきメモリセルＭＣの属するブロック（たと
えばＢＬＫｎ）の選択ゲートＳＧｎ０を介してそのメモ
リセルＭＣのドレインに与えられる。そのメモリセルに
対応するワード線（たとえばＷＬｍ）が一定時間−８Ｖ
にされてデータ書込が行なわれる。

【００７７】書込ベリファイおよび消去ベリファイ動作
時は、信号ＰＢＣＬＲが「Ｌ」レベルとなり、Ｎチャネ
ルＭＯＳトランジスタ２２が非導通となってベリファイ
回路２１．０は図６のベリファイ回路１３．０と同じ構
成となる。書込用主ビット瀬ＷＢＬ０，ＷＢＬ１の充電
が書込制御回路１１およびデータバッファＤＢ０，ＤＢ
１によって行なわれる代わりに書込制御回路２０および
書込用ＹゲートＷＹＧ０，ＷＹＧ１によって行なわれる
以外は、実施の形態２と同様に行なわれる。

【００７８】この実施の形態では、実施の形態２と同じ
効果が得られるほか、データバッファＤＢ０，ＤＢ１の
分だけレイアウト面積が小さくてすむ。

【００７９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８０】

【発明の効果】以上のように、請求項１に係る発明で
は、各メモリセル行を固有のウェル内に形成し、各行に
対応して電圧制御線を設け、各列に対応して読出用ビッ
ト線および書込用ビット線を設けたので、ある行のメモ
リセルのデータを読出すと同時に他の行のメモリセルの
データの書込／消去を行なうことができる。したがっ
て、１つのメモリセルアレイ内でバックグラウンドオペ
レーションモードを実行することができ、ＢＧＯ領域と
メインメモリ領域の容量比を行単位で任意に変えること
ができる。

【００８１】請求項２に係る発明では、請求項１に係る
発明のモード実行手段は、読出用ビット線を介してメモ
リセルのデータの読出を行なう読出手段と、書込用ビッ
ト線を介してメモリセルのデータの書込を行なう書込手
段と、メモリセルのデータの消去を行なう消去手段とを
含む。これによりモード実行手段を容易に構成できる。

【００８２】請求項３に係る発明では、請求項２に係る
発明のモード実行手段は、さらに、データ書込動作が１
回行なわれるごとに書込用ビット線を介して選択メモリ
セルのしきい値電圧を検出し、その検出値が予め定めら
れた第１の値になったことに応じてそれ以後のデータ書
込動作を停止させる第１のベリファイ手段と、データ消
去動作が１回行なわれるごとに書込用ビット線を介して
選択メモリセルのしきい値電圧を検出し、その検出値が
予め定められた第２の値になったことに応じてそれ以後
のデータ消去動作を停止させる第２のベリファイ手段と
が設けられる。この場合は、メモリセルのしきい値電圧
のばらつきをなくすことができる。

【００８３】請求項４に係る発明では、請求項２に係る
発明のモード実行手段は、さらに、データ書込動作が１
回行なわれるごとに、選択メモリセルに対応する書込用
ビット線を充電した後に選択メモリセルを読出可能状態
にし、充電した書込用ビット線が放電されたことに応じ
てそれ以後のデータ書込動作を停止させる第１のベリフ
ァイ手段と、データ消去動作が１回行なわれるごとに、
選択メモリセルに対応する書込用ビット線を充電した後
に選択メモリセルを読出可能状態にし、充電した書込用
ビット線が放電されないことに応じてそれ以後のデータ
消去動作を停止させる第２のベリファイ手段とが設けら
れる。この場合は、簡単な構成でメモリセルのしきい値
電圧のばらつきをなくすことができる。

【００８４】請求項５に係る発明では、各メモリセルア
レイを固有のウェル内に形成し、各メモリセルアレイの
各行に対応して電圧制御線を設け、複数のメモリセルア
レイに共通に各列に対応して読出用ビット線および書込
用ビット線を設けたので、あるメモリセルアレイのメモ
リセルのデータを読出すと同時に他のメモリセルアレイ
のメモリセルのデータの書込／消去を行なうことができ
る。したがって、ＢＧＯ領域とメインメモリ領域の容量
比をメモリセルアレイ単位で任意に変えることができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリの構成を示す一部省略したブロック図である。

【図２】 図１に示したフラッシュメモリの要部の構成
を示す回路ブロック図である。

【図３】 図１に示したフラッシュメモリの効果を説明
するための図である。

【図４】 図１に示したフラッシュメモリの効果を説明
するための他の図である。

【図５】 この発明の実施の形態２によるフラッシュメ
モリの要部の構成を示す回路ブロック図である。

【図６】 図５に示したベリファイ回路の構成を示す回
路ブロック図である。

【図７】 この発明の実施の形態３によるフラッシュメ
モリの要部の構成を示す回路ブロック図である。

【図８】 図７に示したベリファイ回路の構成を示す回
路ブロック図である。

【図９】 従来のフラッシュメモリの構成を示す一部省
略したブロック図である。

【図１０】 図９に示したフラッシュメモリの要部の構
成を示す回路ブロック図である。

【図１１】 図１０に示したメモリセルの構成および動
作を説明するための図である。

【図１２】 図１１に示したメモリセルの動作を説明す
るための図である。

【符号の説明】 １，３０ アドレスバッファ、２ メモリセルアレイ、
３，３２，４２ Ｘデコーダ、４，３３，４３ Ｙデコ
ーダ、５，３４，４４ ＳＧ・ＳＬデコーダ、６，３
５，４５ 書込・読出回路、７，５０ 入力バッファ、
８，５１ 出力バッファ、９，５２ コントローラ、１
０，１２，５３ センスアンプ、１１，２０，５４ 書
込制御回路、１３，２１ ベリファイ回路、１４ 判定
回路、１５ラッチ回路、１６，１７，１９ インバー
タ、１８ トランスファゲート、２２ ＮＭＯＳ、６１
ｄ ドレイン、６１ｓ ソース、６２ 浮遊ゲート、６
３制御ゲート、Ｗ ウェル、ＢＬＫ サブブロック、Ｍ
Ｃ メモリセル、ＷＬ ワード線、ＭＢＬ 主ビット
線、ＳＢＬ 副ビット線、ＷＢＬ 書込用主ビット線、
ＲＢＬ 読出用主ビット線、ＳＬ ソース線、ＲＬ デ
ータ読出線、ＤＢ データバッファ、ＳＧ 選択ゲー
ト。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データの読出とデータの書込／消去を並
   列に行なうバックグラウンドオペレーションモードを有
   する不揮発性半導体記憶装置であって、 行列状に配列され、各行が固有のウェル内に形成された
   複数のメモリセル、 各行に対応して設けられ、対応のメモリセルの制御ゲー
   トに接続されたワード線、 各行に対応して設けられ、対応のメモリセルの第１の導
   通ノードに接続された電圧制御線、 各列に対応して設けられ、対応のメモリセルのデータの
   読出を行なうための読出用ビット線、 各列に対応して設けられ、対応のメモリセルのデータの
   書込を行なうための書込用ビット線、 アドレス信号に従って、前記データの読出を行なうべき
   メモリセルと、そのメモリセルが属する行と異なる行の
   前記データの書込／消去を行なうべきメモリセルとを選
   択する選択手段、 前記選択手段によって選択された前記データの読出を行
   なうべきメモリセルの第２の導通ノードを対応の読出用
   ビット線に接続する第１の接続手段、 前記選択手段によって選択された前記データの書込を行
   なうべきメモリセルの第２の導通ノードを対応の書込用
   ビット線に接続する第２の接続手段、および前記バック
   グラウンドオペレーションモードを実行するモード実行
   手段を備える、不揮発性半導体記憶装置。
2. 【請求項２】 前記モード実行手段は、 前記ウェル、前記ワード線および前記電圧制御線の各々
   の電位を制御して前記選択手段によって選択された前記
   データの読出を行なうべきメモリセルを読出可能状態に
   し、そのメモリセルに対応する読出用ビット線を介して
   そのメモリセルのデータを読出す読出手段、 前記ウェルおよび前記ワード線の各々の電位を制御して
   前記選択手段によって選択された前記データの書込を行
   なうべきメモリセルを書込可能状態にし、そのメモリセ
   ルに対応する書込用ビット線を介してそのメモリセルに
   データを書込む書込手段、および前記ウェル、前記ワー
   ド線および前記電圧制御線の各々の電位を制御して、前
   記選択手段によって選択された前記データの消去を行な
   うべきメモリセルのデータを消去する消去手段を含む、
   請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記書込手段は、複数回に分けて前記デ
   ータの書込を行ない、 前記消去手段は、複数回に分けて前記データの消去を行
   ない、 前記第２の接続手段は、前記選択手段によって選択され
   た前記データの書込／消去を行なうべきメモリセルの第
   ２の導通ノードを対応の書込用ビット線に接続し、 前記モード実行手段は、さらに、 前記データの書込を行なうべきメモリセルに対応する書
   込用ビット線を介して、前記書込手段のデータ書込動作
   が１回行なわれるごとにそのメモリセルのしきい値電圧
   を検出し、その検出値が予め定められた第１の値になっ
   たことに応じてそれ以後の前記書込手段のデータ書込動
   作を停止させる第１のベリファイ手段、および前記デー
   タの消去を行なうべきメモリセルに対応する書込用ビッ
   ト線を介して、前記消去手段のデータ消去動作が１回行
   なわれるごとにそのメモリセルのしきい値電圧を検出
   し、その検出値が予め定められた第２の値になったこと
   に応じてそれ以後の前記消去手段のデータ消去動作を停
   止させる第２のベリファイ手段を含む、請求項２に記載
   の不揮発性半導体記憶装置。
4. 【請求項４】 前記書込手段は、複数回に分けて前記デ
   ータの書込を行ない、 前記消去手段は、複数回に分けて前記データの消去を行
   ない、 前記第２の接続手段は、前記選択手段によって選択され
   た前記データの書込／消去を行なうべきメモリセルの第
   ２の導通ノードを対応の書込用ビット線に接続し、 前記モード実行手段は、さらに、 前記書込手段のデータ書込動作が１回行なわれるごとに
   前記データの書込が行なわれるべきメモリセルに対応す
   る書込用ビット線を基準電位に充電した後前記ウェル、
   前記ワード線および前記電圧制御線の各々の電位を制御
   してそのメモリセルを読出可能状態とし、前記充電した
   書込用ビット線が放電されたことに応じてそれ以後の前
   記書込手段のデータ書込動作を停止させる第１のベリフ
   ァイ手段および前記消去手段のデータ消去動作が１回行
   なわれるごとに前記データの消去が行なわれるべきメモ
   リセルに対応する書込用ビット線を基準電位に充電した
   後前記ウェル、前記ワード線および前記電圧制御線の各
   々の電位を制御してそのメモリセルを読出可能状態と
   し、前記充電した書込用ビット線が放電されないことに
   応じてそれ以後の前記消去手段のデータ消去動作を停止
   させる第２のベリファイ手段を含む、請求項２に記載の
   不揮発性半導体記憶装置。
5. 【請求項５】 データの読出とデータの書込／消去を並
   列に行なうバックグラウンドオペレーションモードを有
   する不揮発性半導体記憶装置であって、 それぞれが、行列状に配列された複数のメモリセルを含
   み、固有のウェル内に形成された複数のメモリセルアレ
   イ、 各メモリセルアレイの各行に対応して設けられ、対応の
   メモリセルの制御ゲートに接続されたワード線、 各メモリセルアレイの各行に対応して設けられ、対応の
   メモリセルの第１の導通ノードに接続された電圧制御
   線、 前記複数のメモリセルアレイに共通に各列に対応して設
   けられ、対応のメモリセルのデータの読出を行なうため
   の読出用ビット線、 前記複数のメモリセルアレイに共通に各列に対応して設
   けられ、対応のメモリセルのデータの書込を行なうため
   の書込用ビット線、 アドレス信号に従って、前記データの読出を行なうべき
   メモリセルと、そのメモリセルが属するメモリセルアレ
   イと異なるメモリセルアレイの前記データの書込／消去
   を行なうべきメモリセルとを選択する選択手段、 前記選択手段によって選択された前記データの読出を行
   なうべきメモリセルの第２の導通ノードを対応の読出用
   ビット線に接続する第１の接続手段、 前記選択手段によって選択された前記データの書込を行
   なうべきメモリセルの第２の導通ノードを対応の書込用
   ビット線に接続する第２の接続手段、および前記バック
   グラウンドオペレーションモードを実行するモード実行
   手段を備える、不揮発性半導体記憶装置。