KR100280023B1 - 백 그라운드 오퍼레이션 모드를 갖는 불휘발성 반도체 기억 장치 - Google Patents

백 그라운드 오퍼레이션 모드를 갖는 불휘발성 반도체 기억 장치 Download PDF

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KR100280023B1
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아키코 모토시마
토모시 후타츠야
아키라 오쿠가키
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

플래쉬 메모리에 있어서, 각열에 대응하여 판독용 비트선 RBL 및 기입용 비트선 WBL을 마련한다. 웰 전압 VW 및 소스선 SL의 전압을 서브블럭 BLK마다 제어 가능하게 한다. 이것에 의해, 어떤 서브블럭 BLK에서 데이터의 판독을 수행함과 동시에, 다른 서브블럭 BLK에서 데이터의 기입/소거를 수행하는 것이 가능하고, BGO 영역과 메인 메모리 영역의 용량비를 임의로 변경할 수 있다.

Description

백 그라운드 오퍼레이션 모드를 갖는 불휘발성 반도체 기억 장치
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 데이터의 판독과 데이터의 기입/소거를 병렬로 실행하는 백그라운드 오퍼레이션 모드(back ground operation mode)를 갖는 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 휴대용 퍼스널 컴퓨터 및 통신 장치용 기억 장치로서, BG0(Back Ground 0peration) 모드를 갖는 플래쉬 메모리가 개발되고 있다. 이 BGO 모드에서는 메인 메모리 블럭에서 판독 동작을 실행하면서 동시에 BGO 블럭에서 기입/소거 동작을 실행하는 것이 가능하게 되어 있다.
도 9는 그와 같은 BGO 모드를 갖는 종래의 플래쉬 메모리의 구성을 도시하는, 일부 생략한 블럭도이다. 도 9를 참조하면, 이 플래쉬 메모리는 어드레스 버퍼(30), BGO 블럭(31), 메인 메모리 블럭(41), X 디코더(32, 42), Y 디코더(33, 43), SG·SL 디코더(34, 44), 기입·판독 회로(35, 45), 입력 버퍼(50), 출력 버퍼(51) 및 콘트롤러(52)를 구비한다.
BGO 블럭(31)은 반도체 기판의 웰 W31의 표면에 형성된 복수의 서브블럭 BLK0∼BLKn(n은 자연수임)를 포함한다. 서브블럭 BLK0∼BLKn의 각각은 도 10에 도시하는 바와 같이 복수행·복수열로 배열된 복수의 메모리 셀 MC와, 각각이 복수행에 대응하여 마련된 복수의 워드선 WL0∼WLm (m은 자연수임)과, 각 인접하는 2개의 행에 대응하여 마련된 소스선(전압 제어선) SL과, 각각이 복수열(도면에서는 도면의 간단화를 위해 2열만이 도시됨)에 대응하여 마련된 복수의 부 비트선 SBL0, SBL1과, 각 열에 대응하여 마련된 선택 게이트 SG (N 채널 MOS 트랜지스터)를 포함한다. 또한, 서브블럭 BLK0∼BLKn에 공통으로 복수의 주 비트선 MBL0, MBL1이 마련된다. 각 부 비트선 SBL은 선택 게이트 SG를 거쳐 주 비트선 MBL에 접속된다.
각 메모리 셀 MC는 도 11a, 11b에 도시하는 바와 같이 웰 W31 표면의 윗쪽에 절연층을 거쳐 플로팅 게이트(62)를 형성하고, 더욱이 그 윗쪽에 절연층을 거쳐 제어 게이트(63)를 형성하며, 게이트(62, 63)의 양측의 웰 W31 표면에 각각 소스(제 1 도통 노드)(61s) 및 드레인(제 2 도통 노드)(61d)를 형성한 것이다. 제어 게이트(63), 드레인(61d) 및 소스(61s)은 각각 대응하는 워드선 WL, 부 비트선 SBL 및 소스선 SL에 접속된다.
기입 동작시는 표 1의 상단에 나타내는 바와 같이 메모리 셀 MC의 드레인(61d) 및 제어 게이트(63)에 각각 +6V 및 -8V가 인가되고, 소스(61s)는 오픈(플로팅(floating))으로 되며, 웰 W31는 접지된다. 이에 따라, 도 11a에 도시한 바와 같이터널 효과(tunnel effect)에 의해서 플로팅 게이트(62)로부터 드레인(61d)으로 전자가 인출되어, 도 12에 도시한 바와 같이 메모리 셀 MC의 임계값 전압 Vth가 약 2V로 낮아진다. 즉, 데이터 「0」이 기입된다.
드레인 게이트 소스 웰
기입 +6V -8V 오픈 0V
소거 오픈 +10V -8V -8V
판독 1V +3.3V 0V 0V
소거 동작시는, 표 1의 가운데 단에 나타낸 바와 같이 메모리 셀 MC의 제어 게이트(63)에 +10V가 인가되고, 소스(61s) 및 웰 W31에 -8V가 인가되며, 드레인(61d)은 오프되게 된다. 이에 따라, 도 11b에 도시하는 바와 같이 터널 효과에 의해 소스(61s) 및 웰 W31로부터 플로팅 게이트(63)로 전자가 주입되고, 도 12에 도시하는 바와 같이 메모리 셀 MC의 임계값 전압 Vth가 약 6V로 상승한다. 즉, 데이터「1」이 기입된다.
판독 동작시는 표 1의 하단에 도시하는 바와 같이 메모리 셀 MC의 드레인(61d)에 1V가 인가되고, 제어 게이트(63)에 +3.3V가 인가되며, 소스(61s) 및 웰(63)에 0V가 인가되어, 도 12에 도시하는 바와 같이 드레인(61d)과 소스(61s)의 사이에 임계값 전류 Ith(통상은 수십 μA)가 흐르는지의 여부가 검출된다. 메모리 셀 MC에 데이터「0」이 기입되고 있는 경우는 전류 Ith가 흐르고, 그렇지 않은 경우는 전류 Ith는 흐르지 않는다.
기입 검증 동작(write verifying operation)시는 메모리 셀 MC의 드레인(61d)에 1V가 인가되고, 제어 게이트(63)에 목표로 하는 임계값 전압 Vth보다도 약간 큰 전압(예를 들면, 2.5 V)이 인가되며, 소스(61s) 및 웰 W31에 0V가 인가되어, 드레인(61d)과 소스(61s)의 사이에 소정의 전류 Ic가 흐르는지의 여부가 검출된다. 또한, 데이터의 기입은 메모리 셀 MC의 임계값 전압 Vth의 편차를 없애기 위해 여러번 나눠서 실행되고, 상기 전류 Ic가 검출된 시점에서 데이터의 기입이 정지된다.
소거 검증 동작(erase verifying operation)시는 메모리 셀 MC의 드레인(61d)에 1V가 인가되고, 제어 게이트(63)에 목표로 하는 임계값 전압 Vth보다도 약간 작은 전압(예를 들면, 5.5 V)이 인가되며, 소스(61s) 및 웰 W31에 0V가 인가되어, 드레인(61d)과 소스(61s)의 사이에 전류 Ic가 흐르는지의 여부가 검출된다. 데이터의 소거는 메모리 셀 MC의 임계값 전압 Vth가 약 6V로 될 때까지 실행되고, 상기 전류 Ic가 검출되지 않게 된 시점에서 데이터의 소거가 정지된다.
도 9로 되돌아가서, 어드레스 버퍼(30)는 외부로부터 인가된 어드레스 신호 A0∼Aj(j는 자연수임)를 디코더(32∼34, 42∼44)의 각각에 선택적으로 인가한다.
X 디코더(32)는 어드레스 신호에 따라서 복수의 워드선 WL 중의 어느 하나의 워드선 WL을 선택하고, 선택한 워드선 WL에 동작 모드에 따른 전압 -8V, +10V, +3.3V, +2.5 V 또는 +5.5V를 인가한다.
Y 디코더(33)는 어드레스 신호에 따라서 복수의 열 선택 신호 φ0, φ1중의 어느 하나의 신호를 출력하고, 복수의 주 비트선 MBL 중의 어느 하나의 주 비트선을 선택한다.
SG·SL 디코더(34)는 어드레스 신호에 따라 복수의 서브블럭 BLK0∼BLKn 중의 어느 하나의 서브블럭(예를 들면, BLKn)을 선택하고, 선택한 서브블럭 BLKn의 선택 게이트 SGn을 도통시켜, 선택한 서브블럭 BLKn의 부 비트선 SBL0, SBL1을 각각 주 비트선 MBL0, MBL1에 결합시킨다. 또한, SG·SL 디코더(34)는 동작 모드에 따라 웰 전압 VW를 0V 또는 -8V로 함과 동시에, 소스선 SL을 오픈하고, 0V 또는 -8V로 한다.
기입·판독 회로(35)는 도 10에 도시한 바와 같이 각각이 복수열에 대응하여 마련된 복수의 데이터 버퍼 DB0, DB1, 각각이 복수열에 대응하여 마련된 복수의 Y 게이트(N 채널 MOS 트랜지스터) YG0, YG1, 데이터 판독선 RL, 센스 앰프(53) 및 기입 제어 회로(54)를 포함한다.
데이터 버퍼 DB0, DB1은 각각 주 비트선 MBL0, MBL1에 접속된다. 데이터 버퍼 DB0, DB1은 기입 제어 회로(54)로부터 기입 신호 RS0, RS1이 인가된 것에 따라 기입 전압(+6V)을 주 비트선 MBL0, MBL1에 펄스적(pulse manner)으로 부여한다.
Y 게이트 YG0, YG1은 각각 주 비트선 MBL0, MBL1과 데이터 판독선 RL의 사이에 접속되고, 각각의 게이트는 각각 Y 게이트(33)로부터 출력된 열 선택 신호 φ0, φ1을 받는다. 예를 들어, 열 선택 신호 φ0이 선택 레벨인 「H」레벨로 되면 Y 게이트 YG0이 도통하여, 주 비트선 MBL0과 데이터 판독선 RL이 결합된다.
센스 앰프(53)는 판독 동작시에 데이터 판독선 RL, Y 게이트 YG, 주 비트선 MBL, 선택 게이트 SG 및 부 비트선 SBL을 거쳐 선택된 메모리 셀 MC의 드레인(61d)에 1V를 인가하고, 전류가 유입하는지의 여부를 검출하며, 검출 결과에 따른 데이터를 출력 버퍼(51)를 거쳐 외부에 출력한다. 또한, 센스 앰프(53)는 기입 검증 동작시에, 선택된 메모리 셀 MC의 드레인에 1V를 인가하여, 전류 Ic가 유입하는지의 여부를 검출하고, 전류 Ic가 유입한 것에 따라 기입 정지 신호 STP를 기입 제어 회로(54)에 인가한다. 또한, 센스 앰프(53)는 소거 검증 동작시에, 선택된 메모리 셀 MC의 드레인에 1V를 인가하고, 전류 Ic가 유입하는지의 여부를 검출하며, 전류 Ic가 유입하지 않게 된 것에 따라 소거 동작을 정지시키기 위한 소거 정지 신호(도시하지 않음)를 X 디코더(32)에 인가한다.
기입 제어 회로(54)는 입력 버퍼(50)를 거쳐 외부로부터 인가된 데이터 Din에 따라서 기입 신호 RS를 데이터 버퍼 DB에 인가하고, 선택된 메모리 셀 MC에 데이터를 기입하며, 센스 앰프(53)로부터 신호 STP가 출력된 것에 따라 그 메모리 셀 MC로의 데이터의 기입을 종료한다.
메인 메모리 블럭(41), X 디코더(42), Y 디코더(43), SG·SL 디코더(44) 및 기입·판독 회로(45)는 열의 수가 많은 점이 다를 뿐이고, 기본적으로는 BGO 블럭(31), X 디코더(32), Y 디코더(33), SG·SL 디코더(34) 및 기입·판독 회로(35)와 마찬가지의 구성이다.
콘트롤러(52)는 외부로부터 인가되는 제어 신호/CE /OE /WE와 입력 버퍼(50)를 거쳐 외부로부터 인가되는 커맨드 신호 CMD에 따라서 소정의 동작 모드를 선택하고, 플래쉬 메모리 전체를 제어한다.
다음에, 이 플래쉬 메모리의 동작에 대하여 간단히 설명한다.
우선, 제어 신호/CE /OE /WE 및 커맨드 신호 CMD가 콘트롤러(52)에 인가되어 동작 모드가 설정된다.
기입 동작시는 어드레스 신호 A0∼Aj에 의해 지정된 메모리 셀 MC에 대응하는 워드선 WL에 -8V가 인가되고, 그 메모리 셀 MC가 선택 게이트 SG를 거쳐 주 비트선 MBL에 접속되며, 소스선 SL이 오픈되게 되어, 웰 전압 VW가 0V로 된다. 이 상태에서 기입 제어 회로(54) 및 데이터 버퍼 DB에 의해서 주 비트선 MBL에 +6V가 펄스적으로 인가되고, 선택된 메모리 셀 MC에 데이터「0」이 여러번 나눠서 기입된다. 데이터 「0」의 기입이 종료했는지의 여부, 즉 메모리 셀 MC의 임계값 전압 Vth가 2V로 됐는지의 여부는 센스 앰프(53)에 의해서 검증된다.
소거 동작시는 소스선 SL 및 웰 전압 VW가 -8V로 된다. 이 상태에서 어드레스 신호 A0∼Aj에 의해 지정된 워드선 WL에 +10 V가 펄스적으로 인가되고, 워드선 WL에 접속된 메모리 셀 MC의 데이터가 여러번 나눠서 소거된다. 데이터의 소거가 종료했는지의 여부, 즉, 메모리 셀 MC의 임계값 전압 Vth가 6V로 되었는지의 여부는 센스 앰프(53)에 의해서 검증된다.
판독 동작시는 어드레스 신호 A0∼Aj에 의해 지정된 메모리 셀 MC가 부 비트선 SBL, 선택 게이트 SG, 메인 비트선 MBL, Y 게이트 YG 및 데이터 판독선 RL을 거쳐 센스 앰프(53)에 접속됨과 동시에, 그 메모리 셀 MC에 대응하는 워드선 WL에 +3.3 V가 인가된다. 메모리 셀 MC의 데이터는 센스 앰프(53)에 의해 판독되어, 출력 버퍼(51)를 거쳐 외부로 출력된다.
BGO 동작시는 메인 메모리 블럭(41)에서 데이터의 판독이 행해짐과 동시에, BGO 블럭(31)에서 데이터의 기입/소거가 행해진다.
그러나, 종래의 플래쉬 메모리에서는 BGO 블럭(31)의 영역과 메인 메모리 블럭(41)의 영역이 고정되어 있고, 용도에 따라 블럭(31, 41)의 용량비를 바꿀 수는 없었다.
그러므로, 본 발명의 주된 목적은 BGO 영역과 메인 메모리 영역을 임의로 설정할 수 있고, 양자의 용량비를 임의로 바꾸는 것이 가능한 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 제 1 불휘발성 반도체 기억 장치를 간단하게 말하면, 각 메모리 셀행을 고유의 웰내에 형성하고, 각 행에 대응하여 전압 제어선을 마련하고, 각 열에 대응하여 판독용 비트선 및 기입용 비트선을 마련하였다. 따라서, 어떤 행의 메모리 셀의 데이터를 판독함과 동시에, 다른 행의 메모리 셀의 데이터의 기입/소거를 실행할 수 있다. 따라서, 1개의 메모리 셀 어레이내에서 백 그라운드 오퍼레이션 모드를 실행할 수 있고, BGO 영역과 메인 메모리 영역의 용량비를 행단위로 임의로 변경시킬 수 있다.
바람직하게는, 모드 실행 회로는 판독용 비트선을 거쳐 메모리 셀의 데이터의 판독을 실행하는 판독 회로와, 기입용 비트선을 거쳐 메모리 셀의 데이터의 기입을 실행하는 기입 회로와, 메모리 셀의 데이터의 소거를 실행하는 소거 회로를 포함한다. 이것에 의해 모드 실행 회로를 용이하게 구성할 수 있다.
바람직하게는, 모드 실행 회로는, 또한, 데이터 기입 동작이 1회 실행될 때마다, 기입용 비트선을 거쳐 선택 메모리 셀의 임계값 전압을 검출하고, 그 검출값이 예정된 제 1 값으로 된 것에 따라서 그 이후의 데이터 기입 동작을 정지시키는 제 1 검증 회로와, 데이터 소거 동작이 1회 실행될 때마다 기입용 비트선을 거쳐 선택 메모리 셀의 임계값 전압을 검출하고, 그 검출값이 예정된 제 2 값으로 된 것에 따라서 그 이후의 데이터 소거 동작을 정지시키는 제 2 검증 회로가 마련된다. 이 경우는 메모리 셀의 임계값 전압의 편차를 없앨 수 있다.
바람직하게는, 모드 실행 회로는, 또한, 데이터 기입 동작이 1회 실행될 때마다, 선택 메모리 셀에 대응하는 기입용 비트선을 충전한 후에 선택 메모리 셀을 판독 가능 상태로 하고, 충전한 기입용 비트선이 방전된 것에 따라서 그 이후의 데이터 기입 동작을 정지시키는 제 1 검증 회로와, 데이터 소거 동작이 1회 실행될 때마다, 선택 메모리 셀에 대응하는 기입용 비트선을 충전한 후에 선택 메모리 셀을 판독 가능 상태로 하고, 충전한 기입용 비트선이 방전되지 않는 것에 따라서 그 이후의 데이터 소거 동작을 정지시키는 제 2 검증 회로가 마련된다. 이 경우는 간단한 구성으로 메모리 셀의 임계값 전압의 편차를 없앨 수 있다.
본 발명의 제 2 불휘발성 반도체 기억 장치를 간단하게 말하면, 각 메모리 셀 어레이를 고유의 웰내에 형성하고, 각 메모리 셀 어레이의 각 행에 대응하여 전압 제어선을 마련하고, 복수의 메모리 셀 어레이에 공통으로 각 열에 대응하여 판독용 비트선 및 기입용 비트선을 마련했다. 따라서, 어떤 메모리 셀 어레이의 메모리 셀의 데이터를 판독함과 동시에 다른 메모리 셀 어레이의 메모리 셀의 데이터의 기입/소거를 실행할 수 있다. 따라서, BGO 영역과 메인 메모리 영역의 용량비를 메모리 셀 어레이 단위로 임의로 변경시킬 수 있다.
도 1은 본 발명의 실시예 1에 의한 플래쉬 메모리의 구성을 도시하는, 일부생략한 블럭도,
도 2는 도 1에 도시한 플래쉬 메모리의 주요부의 구성을 도시하는 회로 블럭도,
도 3은 도 1에 도시한 플래쉬 메모리의 효과를 설명하기 위한 도면,
도 4는 도 1에 도시한 플래쉬 메모리의 효과를 설명하기 위한 다른 도면,
도 5는 본 발명의 실시예 2에 의한 플래쉬 메모리의 주요부의 구성을 도시하는 회로 블럭도,
도 6은 도 5에 도시한 검증(verifying) 회로의 구성을 도시하는 회로 블럭도,
도 7은 본 발명의 실시예 3에 의한 플래쉬 메모리의 주요부의 구성을 도시하는 회로 블럭도,
도 8은 도 7에 도시한 검증 회로의 구성을 도시하는 회로 블럭도,
도 9는 종래의 플래쉬 메모리의 구성을 도시하는 일부 생략한 블럭도,
도 10은 도 9에 도시한 플래쉬 메모리의 주요부의 구성을 도시하는 회로 블럭도,
도 11a, 11b는 도 10에 도시한 메모리 셀의 구성 및 동작을 설명하기 위한 도면,
도 12는 도 11a, 11b에 도시한 메모리 셀의 동작을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
1, 30 ; 어드레스 버퍼 2 ; 메모리 셀 어레이
3, 32, 42 ; X 디코더 4, 33, 43 ; Y 디코더
5, 34, 44 ; SG·SL 디코더 6, 35, 45 ; 기입·판독 회로
7, 50 ; 입력 버퍼 8, 51 ; 출력 버퍼
9, 52 ; 콘트롤러 10, 12, 53 ; 센스 앰프
11, 54 ; 기입 제어 회로 14 ; 판정 회로
13.0, 13.1, 20.0, 20.1 ; 검증 회로 61d ; 드레인
61s ; 소스 62 ; 플로팅 게이트
63 ; 제어 게이트 W ; 웰
BLK ; 서브블럭 MC ; 메모리 셀
WL ; 워드선 MBL ; 주 비트선
SBL ; 부 비트선 WBL ; 기입용 주 비트선
RBL ; 판독용 주 비트선 SL ; 소스선
RL ; 데이터 판독선 DB ; 데이터 버퍼
SG ; 선택 게이트
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 BGO 모드를 갖는 플래쉬 메모리의 구성을 도시하는, 일부 생략한 블럭도이다. 도 1을 참조하면, 이 플래쉬 메모리는 어드레스 버퍼(1), 메모리 셀 어레이(2), X 디코더(3), Y 디코더(4), SG·SL 디코더(5), 기입·판독 회로(6), 입력 버퍼(7), 출력 버퍼(8) 및 콘트롤러(9)를 구비한다. 메모리 셀 어레이(2)는 도 5의 BGO 블럭(31)과 메인 메모리 블럭(41)을 겸하고 있다.
메모리 셀 어레이(2)는 각각이 반도체 기판의 복수의 웰 WO∼Wn의 표면에 형성된 복수의 서브블럭 BLK0∼BLKn을 포함한다. 서브블럭 BLKn은 도 2에 도시하는 바와 같이 복수행·복수열로 배열된 복수의 메모리 셀 MC와, 각각이 복수행에 대응하여 마련된 복수의 워드선 WL0∼WLm과, 각 인접하는 2개의 행에 대응하여 마련된 소스선 SLn과, 각각이 복수열(도면에서는 도면의 간단화를 위해 2열만이 도시됨)에 대응하여 마련된 복수의 부 비트선 SBL0, SBL1과, 각 열에 대응하여 마련된 2개의 선택 게이트 SGn0, SGnl(N 채널 MOS 트랜지스터)을 포함한다. 또한, 서브블럭 BLK0∼BLKn에 공통으로 복수조(組)의 판독용 주 비트선 및 기입용 주 비트선 WBL0, RBL0;WBLl, RBL1이 마련된다. 각 부 비트선 SBL은 선택 게이트 SGn0를 거쳐 기입용 주 비트선 WBL에 접속됨과 동시에, 선택 게이트 SGn1을 거쳐 판독용 주 비트선 RBL에 접속된다. 다른 서브 블럭 BLK0∼BLKn-1도 마찬가지이다.
도 1로 되돌아가서, 어드레스 버퍼(1)는 외부로부터 인가된 어드레스 신호 A0∼Aj를 디코더(3∼5)의 각각에 선택적으로 인가한다.
X 디코더(3)는 어드레스 신호에 따라서 복수의 워드선 WL 중의 어느 하나의 워드선 WL을 선택하고, 선택한 워드선 WL에 동작 모드에 따른 전압 -8V, +10V, +3.3V, +2.5V 또는 +5.5V를 인가한다.
Y 디코더(4)는 기입 동작시에, 어드레스 신호에 따라서 복수의 열 선택 신호φW0, φW1 중의 어느 하나의 신호를 출력하고, 복수의 기입용 주 비트선 WBL0, WBL1 중의 어느 하나의 기입용 주 비트선을 선택한다. 또한, Y 디코더(4)는 판독 동작시에 어드레스 신호에 따라서 복수의 열 선택 신호 φR0, φR1 중의 어느 하나의 신호를 출력하고, 복수의 판독용 주 비트선 RBL0, RBL1 중의 어느 하나의 판독용 주 비트선을 선택한다.
SG·SL 디코더(5)는 기입 동작시에, 어드레스 신호에 따라서 복수의 서브블럭 BLK0∼BLKn 중의 어느 하나의 서브블럭(예를 들면, BLKn)을 선택하고, 선택한 서브블럭 BLKn의 선택 게이트 SGn0을 도통시켜, 선택한 서브블럭 BLKn의 부 비트선 SBL0, SBL1을 각각 기입용 주 비트선 WBL0, WBL1에 결합시킨다.
또한, SG·SL 디코더(5)는 판독 동작시에, 어드레스 신호에 따라서 복수의 서브블럭 BLK0∼BLKn 중의 어느 하나의 서브블럭(예를 들면, BLKn)을 선택하고, 선택한 서브블럭 BLKn의 선택 게이트 SGn1을 도통시켜, 선택한 서브블럭 BLKn의 부 비트선 SBL0, SBL1을 각각 판독용 주 비트선 RBL0, RBL1에 결합시킨다.
또한, SG·SL 디코더(5)는 BGO 동작시에, 어드레스 신호에 따라서 복수의 서브블럭 BLK0∼BLKn으로부터, 데이터의 기입을 실행하기 위한 서브블럭(예를 들면, BLK0)과 데이터의 판독을 실행하기 위한 서브블럭(예를 들면, BLK1)을 선택한다. 그리고, SG·SL 디코더(5)는 도 3에 도시하는 바와 같이 선택한 서브블럭 BLK0의 선택 게이트 SG00를 도통시켜, 서브 BLK0의 부 비트선 SBL0, SBL1을 각각 기입용 주 비트선 WBL0, WBL1에 결합시킴과 동시에, 선택한 서브블럭 BLK1의 선택 게이트 SG11를 도통시켜, 서브블럭 BLK1의 부 비트선 SBL0, SBL1을 각각 판독용 주 비트선 RBL0, RBL1에 결합시킨다.
또한, SG·SL 디코더(5)는 동작 모드 및 선택한 서브블럭 BLK0∼BLKn에 따라서 각 웰 W0∼Wn의 전압 VW0∼VWn을 0V 또는 8V로 함과 동시에, 소스선 SL0∼SLn을 오픈하고, 0V 또는 8V로 한다.
기입·판독 회로(6)는 도 2에 도시한 바와 같이, 각각이 복수의 기입용 주 비트선 WBL0, WBL1에 대응하여 마련된 복수의 데이터 버퍼 DB0, DB1, 각각이 복수의 기입용 주 비트선 WBL0, WBL1에 대응하여 마련된 복수의 기입용 Y 게이트(N 채널 MOS 트랜지스터) WYG0, WYG1, 각각이 복수의 판독용 주 비트선 RBL0, RBL1에 대응하여 마련된 복수의 판독용 Y 게이트(N 채널 MOS 트랜지스터) RYG0, RYG1, 데이터 판독선 RL0, RL1, 판독용 센스 앰프(10), 기입 제어 회로(11) 및 검증용 센스 앰프(12)를 포함하다.
데이터 버퍼 DB0, DB1은 각각 기입용 주 비트선 WBL0, WBL1에 접속된다. 데이터 버퍼 DB0, DB1은 기입 제어 회로(11)로부터 기입 신호 RS0, RS1이 인가된 것에 따라서, 기입 전압(+6V)을 기입용 주 비트선 WBL0, WBL1에 펄스적으로 인가한다.
기입용 Y 게이트 WYG0, WYG1은 각각 기입용 주 비트선 WBL0, WBL1과 데이터 판독선 RL0의 사이에 접속되고, 각각의 게이트는 각각 Y 디코더(4)로부터 출력된 열 선택 신호 φW0, φW1을 받는다. 예를 들면, 열 선택 신호 φW0이 선택 레벨인 「H」 레벨로 되면 Y 게이트 WYG0가 도통하고, 기입용 주 비트선 WBL0과 데이터 판독선 RL0가 결합된다.
판독용 Y 게이트 RYG0, RYG1은 각각 판독용 주 비트선 RBL0, RBL1과 데이터 판독선 RL1의 사이에 접속되고, 각각의 게이트는 각각 Y 디코더(4)로부터 출력된 열 선택 신호 φR0, φR1를 받는다. 예를 들면, 열 선택 신호 φR0이 선택 레벨인 「H」 레벨로 되면 Y 게이트 RYG0가 도통하고, 판독용 주 비트선 RBL0과 데이터 판독선 RL1가 결합된다.
판독용 센스 앰프(10)는 판독 동작시에, 선택된 메모리 셀 MC의 드레인(61d)에 1V를 인가하고, 전류가 유입하는지의 여부를 검출하며, 검출 결과에 따른 데이터를 출력 버퍼(7)를 거쳐 외부에 출력한다.
검증용 센스 앰프(12)는 기입 검증 동작시에, 선택된 메모리 셀 MC의 드레인(61d)에 1V를 인가하고, 전류 Ic가 유입하는지의 여부를 검출하며, 전류 Ic가 유입한 것에 따라 기입 정지 신호 STP를 기입 제어 회로(11)에 인가한다. 또한, 검증용 센스 앰프(12)는 소거 검증 동작시에, 선택된 메모리 셀 MC의 드레인(61d)에 1V를 인가하고, 전류 Ic가 유입하는지의 여부를 검출하며, 전류 Ic가 유입하지 않게 된 것에 따라서, 소거 동작을 정지시키기 위한 소거 정지 신호(도시하지 않음)를 X 디코더(3)에 인가한다.
기입 제어 회로(11)는 입력 버퍼(8)를 거쳐 외부로부터 인가된 데이터 Din에 따라서, 기입 신호 RS를 데이터 버퍼 DB에 인가하고 선택된 메모리 셀 MC에 데이터를 기입하며, 검증용 센스 앰프(12)로부터 신호 STP가 출력된 것에 따라 그 메모리 셀 MC로의 데이터의 기입을 종료한다.
콘트롤러(9)는 외부로부터 인가되는 제어 신호/CE /OE /WE과 입력 버퍼(7)를 거쳐 외부로부터 인가되는 커맨드 신호 CMD에 따라서 소정의 동작 모드를 선택하여 플래쉬 메모리 전체를 제어한다.
다음에, 이 플래쉬 메모리의 동작에 대하여 간단히 설명한다.
우선, 제어 신호/CE /OE /WE 및 커맨드 신호 CMD가 콘트롤러(9)에 인가되어 동작 모드가 설정된다.
기입 동작시는 어드레스 신호 A0∼Aj에 의해 지정된 메모리 셀 MC에 대응하는 워드선 WL에 -8V가 인가되고, 그 메모리 셀 MC가 대응하는 선택 게이트(예를 들면, SGn0)를 거쳐 기입용 주 비트선 WBL에 접속되며, 소스선 SLn이 오픈되게 되어, 웰 전압 VWn은 0V로 된다. 이 상태에서 기입 제어 회로(11) 및 데이터 버퍼 DB에 의해서 기입용 주 비트선 WBL에 +6V가 펄스적으로 인가되고, 선택된 메모리 셀 MC에 데이터「0」이 여러번 나눠서 기입된다. 데이터 「0」의 기입이 종료했는지의 여부, 즉, 메모리 셀 MC의 임계값 전압 Vth가 2V로 됐는지의 여부는 검증용 센스 앰프(12)에 의해서 확인된다.
소거 동작시는 어드레스 신호 A0∼Aj에 의해 지정된 블럭(예를 들면, BLKn)의 소스선 SLn 및 웰 전압 VWn이 -8V로 된다. 이 상태에서 그 블럭 BLKn의 워드선 WL0∼WLn에 +10V가 펄스적으로 인가되고, 그 블럭 BLKn의 메모리 셀 MC의 데이터가 여러번 나눠서 소거된다. 데이터의 소거가 종료했는지의 여부, 즉, 메모리 셀 MC의 임계값 전압 Vth가 6V로 됐는지의 여부는 검증용 센스 앰프(12)에 의해서 열 단위로 검증된다.
판독 동작시는 어드레스 신호 A0∼Aj에 의해 지정된 메모리 셀 MC가 대응하는 부 비트선 SBL, 선택 게이트(예를 들면, SGn1), 판독용 주 비트선 RBL, 판독용 Y 게이트 RYG 및 데이터 판독선 RL1을 거쳐 판독용 센스 앰프(10)에 접속되고, 그 메모리 셀 MC에 대응하는 워드선 WL에 +3.3V가 인가되며 소스선 SLn 및 웰 전압 VWn은 0V로 된다. 메모리 셀 MC의 데이터는 판독용 센스 앰프(10)에 의해서 판독되고, 출력 버퍼(7)를 거쳐 외부에 출력된다.
BGO 동작시는 어떤 서브 블럭(예를 들면, BLK0)에서 데이터의 판독이 행해짐과 동시에, 다른 서브블럭(예를 들면, BLKl)에서 데이터의 기입/소거가 실행된다. 이 경우, 도 3에 도시하는 바와 같이 서브 블럭 BLK0의 메모리 셀 MC가 선택 게이트 SG01을 거쳐 판독용 주 비트선 RBL0에 결합됨과 동시에, 서브블럭 BLK1의 메모리 셀 MC가 선택 게이트 SC10을 거쳐 기입용 주 비트선 WBL0에 결합된다. 소스선 SL0, SL1은 각각 0V, 오픈/-8V로 되고, 웰 전압 VW0, WVL은 각각 0V/-8V로 된다.
이 실시예에서는 각 열에 기입용 주 비트선 WBL 및 판독용 주 비트선 RBL을 마련함과 동시에, 소스선 SL의 전압 및 웰 전압 VW를 서브블럭 BLK 단위로 설정할 수 있도록 하였기 때문에, 1개의 메모리 셀 어레이(2)내에서 데이터의 판독과 데이터의 기입/소거를 동시에 실행할 수 있다. 따라서, BGO 영역의 용량과 메인 메모리 영역의 용량의 비를 자유롭게 설정할 수 있다.
종래는 각각이 2개소에 분할하여 배치되어 있던 X 디코더, Y 디코더, SG·SL 디코더 및 기입·판독 회로를 각각 1개소에 배치할 수 있기 때문에, 레이아웃 면적이 작아진다고 하는 이점도 있다.
또한, 종래의 플래쉬 메모리에서는 도 4에 도시하는 바와 같이 각 열에 주 비트선 MBL이 1개밖에 마련되지 않기 때문에, 1개의 메모리 셀 어레이내에서 데이터의 판독과 기입/소거를 동시에 실행할 수 없다.
(실시예 2)
도 5는 본 발명의 실시예 2에 의한 플래쉬 메모리의 주요부를 도시하는, 일부 생략한 회로 블럭도로서, 도 2와 대비되는 도면이다.
도 5를 참조하면, 이 플래쉬 메모리가 실시예 1의 플래쉬 메모리와 다른 점은 검증 회로(13.0, 13.1)가 새롭게 마련되고, 검증용 센스 앰프(12), 기입용 Y 게이트 WYG0, WYG1 및 데이터 판독선 RL0이 제거되어 있는 점이다. 검증 회로(13.0, 13.1)는 각각 기입용 주 비트선 WBL0, WBL1에 대응하여 마련된다.
검증 회로(13.0)는 도 6에 도시하는 바와 같이 판정 회로(14), 래치 회로(15), 트랜스퍼 게이트(18) 및 인버터(19)를 포함한다. 트랜스퍼 게이트(18)는 노드 N15와 대응하는 기입용 주 비트선 WBL0의 사이에 접속된다. 신호 WCTL은 트랜스퍼 게이트(18)의 N 채널 MOS 트랜지스터측의 게이트에 직접 입력됨과 동시에, 인버터(19)를 거쳐 트랜스퍼 게이트(18)의 P 채널 MOS 트랜지스터측의 게이트에 입력된다. 래치 회로(15)는 역 병렬로 접속된 1쌍의 인버터(16, 17)를 포함하고, 노드 N 15에 나타나는 신호를 래치한다.
판정 회로(14)는 노드 N 15에 나타나는 신호에 근거하여 기입이종료했는지의 여부를 검출하고, 기입이 종료한 것에 따라서 기입 정지 신호 STP0을 기입 제어 회로(11)에 인가한다. 또한, 판정 회로(14)는 노드 N 15에 나타나는 신호에 근거하여 소거가 종료했는지의 여부를 검출하고, 소거가 종료한 것에 따라 소거 정지 신호(도시하지 않음)을 X 디코더(3)에 인가한다. 검증 회로(13.1)도 검증 회로(13.0)와 마찬가지이다.
다음에, 이 플래쉬 메모리의 동작에 대하여 설명한다. 기입 검증 동작시는, 기입후, 그 기입에 이용된 기입용 주 비트선(예를 들면, WPL0)이 데이터 버퍼 DB0에 의해서 「H」 레벨로 충전됨과 동시에, 그 기입용 주 비트선 WBL0에 대응하는 검증 회로(13.0)의 노드 N 15가 판정 회로(14)에 의해 「H」 레벨로 충전된다. 노드 N 15의 레벨은 래치 회로(15)에 의해서 래치된다.
이어서, 기입이 실행된 메모리 셀 MC가 속하는 블럭(예를 들면, BLKn)의 기입에 이용된 워드선(예를 들면, WLm)이 기입 검증 전압 2.5V로 상승하고, 소스선 SLn 및 웰 Wn이 0V로 됨과 동시에, 기입에 이용된 선택 게이트 SGn0이 도통 상태로 된다. 이 때, 기입이 종료하고 있는 경우는 셀 전류가 흘러 기입용 주 비트선 WBL0이 「L」 레벨로 되고, 기입이 종료하지 않는 경우는 셀 전류가 흐르지 않아 기입용 주 비트선 WBL0은 「H」 레벨 그대로 있다.
이어서, 신호 WCTL이 일정 시간「H」 레벨로 상승하여 검증 회로(13.0)의 트랜스퍼 게이트(18)가 일정 시간 도통한다. 이에 따라, 기입이 종료하고 있는 경우는 노드 N 15가「L」 레벨로 되고, 기입이 종료하지 않는 경우는 노드 N 15가「H」 레벨로 된다. 노드 N 15의 레벨은 래치 회로(15)에 의해서 래치된다. 판정 회로(14)는 노드 N 15가 「L」 레벨인 경우는 기입 정지 신호 STP0을 기입 제어 회로(11)에 인가하여 기입을 정지시키고, 노드 N 15가 「H」 레벨인 경우는 기입 제어 회로(11)에 기입을 다시 실행하게 한다. 이하, 노드 N 15의 전위가 「H」 레벨로부터 「L」 레벨로 반전할 때까지 기입이 반복하여 실행된다.
소거 검증 동작시는, 소거후, 어떤 기입용 주 비트선(예를 들면, WBL0)이 데이터 버퍼 DB0에 의해서 「H」 레벨로 충전됨과 동시에, 그 기입용 주 비트선 WBL0에 대응하는 검증 회로(13.0)의 노드 N 15가 판정 회로(14)에 의해서 「H」 레벨로 충전된다. 노드 N 15의 전위는 래치 회로(15)에 의해서 래치된다.
이어서, 소거가 행해진 블럭(예를 들면, BLKn)의 워드선 WL0∼WLm이 소거 검증 전압 5.5V로 상승하고, 소스선 SLn 및 웰 Wn이 0V로 됨과 동시에, 소거가 실행된 블럭 BLKn의 선택 게이트 SGn0이 도통 상태로 된다. 이 때, 소거가 종료하고 있는 경우는 셀 전류는 흐르지 않고 기입용 주 비트선 WBL0은「H」 레벨 그대로 이고, 소거가 종료하지 않는 경우는 셀 전류가 흘러 기입용 주 비트선 WBL0은「L」 레벨로 된다.
이어서, 신호 WCTL이 일정 시간「H」 레벨로 상승하여 검증 회로(13.0)의 트랜스퍼 게이트(18)가 일정 시간 도통한다. 이에 따라, 소거가 종료하여 있는 경우는 노드 N 15가 「H」 레벨로 되고, 소거가 종료하지 않는 경우는 노드 N 15가 「L」 레벨로 된다. 노드 N 15의 레벨은 래치 회로(15)에 의해 래치된다. 판정 회로(14)는 노드 N 15가 「H」 레벨인 경우는 소거 정지 신호를 X 디코더(3)에 인가하여 소거를 정지시키고, 노드 N 15가 「L」 레벨인 경우는 X 디코더(3)에 소거를 다시 실행하게 한다. 이하, 검증 회로(13.0, 13.1)의 노드 N 15의 전위가 「H」 레벨인채로 반전하지 않게 될 때까지 소거가 실행된다.
또한, 소거 검증에 있어서는 메모리 셀 MC의 임계값 전압이 일정값으로 되는 것은 필요하지 않고, 6V보다도 커지면 충분한다. 다른 구성 및 동작은 실시예 1의 플래쉬 메모리와 동일하기 때문에, 그 설명은 반복하지 않는다.
이 실시예에서는 실시예 1과 동일한 효과를 얻을 수 있는 것 이외에, 간단한 구성으로 복수의 메모리 셀 MC의 검증을 동시에 실행할 수 있다.
(실시예 3)
도 7은 본 발명의 실시예 3에 의한 플래쉬 메모리의 주요부를 도시하는, 일부 생략한 회로 블럭도로서, 도 2와 대비되는 도면이다. 도 7을 참조하면, 이 플래쉬 메모리가 실시예 1의 플래쉬 메모리와 다른 점은, 검증 회로(21.0, 21.1)가 새롭게 마련되고, 검증용 센스 앰프(12) 및 데이터 버퍼 DB0, DB1가 제거되고, 기입 제어 회로(11)가 기입 제어 회로(20)로 치환되어 있는 점이다. 또한, 데이터 판독선 RL0은 데이터 기입선으로서 이용된다.
검증 회로(21.0, 21.1)는 각각 기입용 주 비트선 WBL0, WBL1에 대응하여 마련된다. 검증 회로(21.0)은 도 8에 도시하는 바와 같이 도 6의 검증 회로(13.0)에 덧붙여 N 채널 MOS 트랜지스터(22)를 마련한 것이다. N 채널 MOS 트랜지스터(22)는 노드 N 15와 접지 전위 GND의 라인의 사이에 접속되고, 그 게이트가 신호 PBCLR를 받는다. 검증 동작시는 N 채널 MOS 트랜지스터(22)가 비 도통으로 되고, 검증 회로(21.0)는 도 6의 검증 회로(13.0)와 동일 구성으로 되어 마찬가지로 동작한다. 기입 동작시에 래치 회로(15) 및 N 채널 MOS 트랜지스터(22)는 데이터 버퍼로서 이용된다. 검증 회로(21.1)도 검증 회로(21.0)와 마찬가지이다.
기입 제어 회로(20)의 출력 노드(20a)는 데이터 기입선 RL0에 접속된다. 기입 제어 회로(20)는 기입 동작시에 데이터 기입선 RL0, 기입용 Y 게이트 WYG0, WYG1 및 기입용 주 비트선 WBL0, WBL1을 거쳐 검증 회로(21.0, 21.1)에 「H」 레벨의 기입 신호를 인가하여 데이터 기입을 행하게 한다.
다음에, 도 7 및 도 8에서 도시한 플래쉬 메모리의 동작에 대하여 설명한다. 기입 동작시는, 우선, 신호 PBCLR이 일정 시간 「H」 레벨로 되어 N 채널 MOS 트랜지스터(22)가 도통하고, 노드 N 15가 「L」 레벨로 된다. 노드 N 15의 레벨은 래치 회로(15)에 의해서 래치된다.
이어서, 데이터의 기입이 실행되어야 할 메모리 셀 MC에 대응하는 열의 기입용 Y 게이트(예를 들면, WYG0)가 도통 상태로 된다. 이 상태에서 기입 제어 회로(20)로부터 「H」 레벨의 기입 신호가 출력되고, 기입용 Y 게이트 WYG0를 거쳐 기입용 주 비트선 WBL0이 「H」 레벨로 상승한다.
이어서, 신호 WCTL이 「H」 레벨로 상승하여 검증 회로(21.0, 21.1)의 트랜스퍼 게이트(18)가 도통하고, 검증 회로(21.0)의 노드 N 15가 「H」 레벨로 된다. 노드 N 15의 레벨은 래치 회로(15)에 의해서 래치되고, 래치 회로(15)의 출력이 기입용 주 비트선 WBL0에 인가된다. 기입용 주 비트선 WBL0의 레벨은 데이터의 기입이 실행되어야 할 메모리 셀 MC가 속하는 블럭(예를 들면, BLKn)의 선택 게이트 SGn0를 거쳐 그 메모리 셀 MC의 드레인에 인가된다. 그 메모리 셀에 대응하는 워드선(예를 들면, WLm)이 일정 시간 -8V로 되어 데이터 기입이 실행된다.
기입 검증 및 소거 검증 동작시는 신호 PBCLR이 「L」 레벨로 되고, N 채널 MOS 트랜지스터(22)가 비 도통으로 되며 검증 회로(21.0)는 도 6의 검증 회로(13.0)와 동일한 구성으로 된다. 기입용 주 비트선 WBL0, WBL1의 충전이 기입 제어 회로(11) 및 데이터 버퍼 DB0, DB1에 의해 실행되는 대신에 기입 제어 회로(20) 및 기입용 Y 게이트 WYG0, WYG1에 의해 실행되는 것 이외에는, 실시예 2와 마찬가지로 실행된다.
이 실시예에서는 실시예 2와 동일한 효과를 얻을 수 있는 것 이외에, 데이터 버퍼 DB0, DB1의 영역만큼 레이아웃 면적이 작게 된다.
본 발명은 BGO 영역과 메인 메모리 영역을 임의로 설정할 수 있어, 양자의 용량비를 임의로 바꾸는 것이 가능한 불휘발성 반도체 기억 장치를 제공한다.
본 발명의 제 1 불휘발성 반도체 기억 장치는 어떤 행의 메모리 셀의 데이터를 판독함과 동시에, 다른 행의 메모리 셀의 데이터의 기입/소거를 실행할 수 있다. 따라서, 1개의 메모리 셀 어레이내에서 백 그라운드 오퍼레이션 모드를 실행할 수 있어, BGO 영역과 메인 메모리 영역의 용량비를 행단위로 임의로 변경시킬 수 있다.
본 발명의 제 2 불휘발성 반도체 기억 장치는 어떤 메모리 셀 어레이의 메모리 셀의 데이터를 판독함과 동시에 다른 메모리 셀 어레이의 메모리 셀의 데이터의 기입/소거를 실행할 수 있다. 따라서, BGO 영역과 메인 메모리 영역의 용량비를 메모리 셀 어레이 단위로 임의로 변경시킬 수 있다.

Claims (3)

  1. 데이터의 판독과 데이터의 기입/소거를 병렬로 실행하는 백 그라운드 오퍼레이션 모드를 갖는 불휘발성 반도체 기억 장치에 있어서,
    행렬 형상으로 배열되고, 각 행이 고유의 웰(W)내에 형성된 복수의 메모리 셀(MC)과,
    각 행에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 제어 게이트(63)에 접속된 워드선(WL)과,
    각 행에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 제 1 도통 노드(61s)에 접속된 전압 제어선(SL)과,
    각 열에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 데이터의 판독을 실행하기 위한 판독용 비트선(RBL)과,
    각 열에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 데이터의 기입을 실행하기 위한 기입용 비트선(WBL)과,
    어드레스 신호에 따라서, 상기 데이터의 판독을 실행해야 할 메모리 셀(MC)과, 그 메모리 셀(MC)이 속하는 행과 다른 행의 상기 데이터의 기입/소거를 실행해야 할 메모리 셀(MC)을 선택하는 선택 수단(1, 3∼5)과,
    상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 판독을 실행해야 할 메모리 셀(MC)의 제 2 도통 노드(61d)를 대응하는 판독용 비트선(RBL)에 접속하는 제 1 접속 수단(SGn1)과,
    상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 기입을 실행해야 할 메모리 셀(MC)의 제 2 도통 노드(61d)를 대응하는 기입용 비트선(WBL)에 접속하는 제 2 접속 수단(SGn0)과,
    상기 백 그라운드 오퍼레이션 모드를 실행하는 모드 실행 수단(1, 3∼13, 20, 21, DB)을 포함하는 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 모드 실행 수단(1, 3∼13, 20, 21, DB)은,
    상기 웰(W), 상기 워드선(WL) 및 상기 전압 제어선(SL)의 각각의 전위를 제어하고, 상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 판독을 실행해야 할 메모리 셀(MC)을 판독 가능 상태로 하고, 그 메모리 셀(MC)에 대응하는 판독용 비트선(RBL)을 거쳐 그 메모리 셀(MC)의 데이터를 판독하는 판독 수단(1, 3∼6, 8∼10)과,
    상기 웰(W) 및 상기 워드선(WL)의 각각의 전위를 제어하여 상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 기입을 실행해야 할 메모리 셀(MC)을 기입 가능 상태로 하고, 그 메모리 셀(MC)에 대응하는 기입용 비트선(WBL)을 거쳐 그 메모리 셀(MC)에 데이터를 기입하는 기입 수단(1, 3∼7, 9, 11, 20, 21, DB)과,
    상기 웰(W), 상기 워드선(WL) 및 상기 전압 제어선(SL)의 각각의 전위를 제어하고, 상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 소거를 실행해야 할 메모리 셀(MC)의 데이터를 소거하는 소거 수단(1, 3∼5, 9)을 포함하는 불휘발성 반도체 기억 장치.
  3. 데이터의 판독과 데이터의 기입/소거를 병렬로 실행하는 백 그라운드 오퍼레이션 모드를 갖는 불휘발성 반도체 기억 장치에 있어서,
    각각이 행렬 형상으로 배열된 복수의 메모리 셀(MC)을 포함하고, 고유의 웰(W)내에 형성된 복수의 메모리 셀 어레이(BLK)와,
    각 메모리 셀 어레이(BLK)의 각 행에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 제어 게이트(63)에 접속된 워드선(WL)과,
    각 메모리 셀 어레이(BLK)의 각 행에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 제 1 도통 노드(61s)에 접속된 전압 제어선(SL)과,
    상기 복수의 메모리 셀 어레이(MC)에 공통으로 각 열에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 데이터의 판독을 실행하기 위한 판독용 비트선(RBL)과,
    상기 복수의 메모리 셀 어레이(MC)에 공통으로 각 열에 대응하여 마련되고, 대응하는 메모리 셀(MC)의 데이터의 기입을 실행하기 위한 기입용 비트선(WBL)과,
    어드레스 신호에 따라서, 상기 데이터의 판독을 실행해야 할 메모리 셀(MC)과, 그 메모리 셀(MC)이 속하는 메모리 셀 어레이(BLK)와 다른 메모리 셀 어레이(BLK)의 상기 데이터의 기입/소거를 실행해야 할 메모리 셀(MC)을 선택하는 선택 수단(1, 3∼5)과,
    상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 판독을 실행해야 할 메모리 셀(MC)의 제 2 도통 노드(61d)를 대응하는 판독용 비트선(RBL)에 접속하는 제 1 접속 수단(SGn1)과,
    상기 선택 수단(1, 3∼5)에 의해 선택된 상기 데이터의 기입을 실행해야 할 메모리 셀(MC)의 제 2 도통 노드(61d)를 대응하는 기입용 비트선(WBL)에 접속하는 제 2 접속 수단(SGn0)과,
    상기 백 그라운드 오퍼레이션 모드를 실행하는 모드 실행 수단(1, 3∼13, 20, 21, DB)을 포함하는 불휘발성 반도체 기억 장치.
KR1019980010306A 1997-09-08 1998-03-25 백 그라운드 오퍼레이션 모드를 갖는 불휘발성 반도체 기억 장치 KR100280023B1 (ko)

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