JPS60125994A - 同時アクセス方式メモリ - Google Patents
同時アクセス方式メモリInfo
- Publication number
- JPS60125994A JPS60125994A JP58234755A JP23475583A JPS60125994A JP S60125994 A JPS60125994 A JP S60125994A JP 58234755 A JP58234755 A JP 58234755A JP 23475583 A JP23475583 A JP 23475583A JP S60125994 A JPS60125994 A JP S60125994A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- input
- data
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子機器に適用しうる、記憶素子がマトリッ
クス型に配列されるメモリの回路構成に関する。
クス型に配列されるメモリの回路構成に関する。
従来のメモリ４は、第１図に示すように、アドレス入力
部ｌ、データ入出力部２．制御信号入出力部３を各１チ
ヤネルのみ有していた。また、メモリ４の内部は、第３
図及び第４図に示すように、各記憶素子８に対してアド
レス値をデコードした信号線であるワード線６．ビット
線７が各１本ずつ割当てられている構成であった。
部ｌ、データ入出力部２．制御信号入出力部３を各１チ
ヤネルのみ有していた。また、メモリ４の内部は、第３
図及び第４図に示すように、各記憶素子８に対してアド
レス値をデコードした信号線であるワード線６．ビット
線７が各１本ずつ割当てられている構成であった。
従って、異った、独立な二つのチャネルよりこのメモリ
４に対して書込み、及び読み出しを行うためには、第８
図に示すように、チャネル切換回路２０を外部に付加す
る必要があった。
４に対して書込み、及び読み出しを行うためには、第８
図に示すように、チャネル切換回路２０を外部に付加す
る必要があった。
即ち、チャネル（１） ２５とチャネル（ＩＩ） ２６
の各アドレス入力信号２１．データ入出力信号２２およ
び制御信号２３をチャネル切換回路２０を介してメモリ
４のアドレス入力部１１データ入出力部２および制御信
号入出力部３に接続している。ここで、チャネル（１）
２５．ω）２６は各々チャネル切換用信号２４にてチャ
ネル切換回路２０と接続される。
の各アドレス入力信号２１．データ入出力信号２２およ
び制御信号２３をチャネル切換回路２０を介してメモリ
４のアドレス入力部１１データ入出力部２および制御信
号入出力部３に接続している。ここで、チャネル（１）
２５．ω）２６は各々チャネル切換用信号２４にてチャ
ネル切換回路２０と接続される。
また、第８図の構成をとった回路に卦いても、各々のチ
ャネルでは、メモリ４内の二つのデータに対して書込み
又は読出しは独立に行うことはできたが、同時には行え
なｈという欠点があった。
ャネルでは、メモリ４内の二つのデータに対して書込み
又は読出しは独立に行うことはできたが、同時には行え
なｈという欠点があった。
なぜならば、二つのチャネルが同時に書込み又は読出し
を行った場合、アドレス入力部工、データ入出力部２．
制御信号入出力部３の各線の値が衝突してしまうからで
ある。従って、衝突を回避するため、上述のようにチャ
ネル切換回路２０を付加し、片方のチャネルのアクセス
を待たせる必要があった。
を行った場合、アドレス入力部工、データ入出力部２．
制御信号入出力部３の各線の値が衝突してしまうからで
ある。従って、衝突を回避するため、上述のようにチャ
ネル切換回路２０を付加し、片方のチャネルのアクセス
を待たせる必要があった。
本発明は、マ） ＩＪラックス列された一群の記憶素子
に対して、アドレス入力部、データ入出力部。
に対して、アドレス入力部、データ入出力部。
制御信号入出力部を２チヤネル有することによって、上
記欠点を解決し、各チャネルが同時にかつ独立に各々の
二つの記憶素子にデータを書込み及び読出しすることを
可能としたメモリを提供することを目的とする。
記欠点を解決し、各チャネルが同時にかつ独立に各々の
二つの記憶素子にデータを書込み及び読出しすることを
可能としたメモリを提供することを目的とする。
（発明の構成〕
前記目的を解決するため本発明によるメモリは、メモリ
内のマトリックス配列された一群の記憶素子に対してア
ドレス入力部、データ入出力部、制御信号入出力部を、
２チヤネル有する構成をとる。
内のマトリックス配列された一群の記憶素子に対してア
ドレス入力部、データ入出力部、制御信号入出力部を、
２チヤネル有する構成をとる。
さらに個々の記憶素子に対してのデータの書込み。
読出し用の信号線は、各チャネルよりそれぞれ個別に接
続し、記憶素子内にてチャネルの認識を行わせる回路構
成をとる。
続し、記憶素子内にてチャネルの認識を行わせる回路構
成をとる。
上記構成によれば、一群の記憶素子のうちより各チャネ
ルが指定した二つの記憶素子に対して、その蓄積データ
を同時にかつ独立に読出し又は書込みすることが可能と
なる。
ルが指定した二つの記憶素子に対して、その蓄積データ
を同時にかつ独立に読出し又は書込みすることが可能と
なる。
本発明の実施例につｈて、第２図、第５図乃至第７図お
よび第９図を参照して説明する。ここで、第２図は本発
明メモリの概要を示す説明図、第５図は本発明メモリの
一実施例を示すブロック図、第６図は記憶素子とワード
線卦よびビット線との接続を示す結線図、第７図は上記
実施例を構成する記憶素子の内部回路を示すプ日ツク図
、第９図は本発明メモリとチャネルｌ ｉ−よびチャネ
ル■との接続関係を示す説明図である。
よび第９図を参照して説明する。ここで、第２図は本発
明メモリの概要を示す説明図、第５図は本発明メモリの
一実施例を示すブロック図、第６図は記憶素子とワード
線卦よびビット線との接続を示す結線図、第７図は上記
実施例を構成する記憶素子の内部回路を示すプ日ツク図
、第９図は本発明メモリとチャネルｌ ｉ−よびチャネ
ル■との接続関係を示す説明図である。
第２図、第９図において、本実施例メモリ５は、アドレ
ス入力部１．データ人出力部２および制御信号入出力部
３を、各チャネル（１） 、 （ＩＤに対して各々有す
る構成となっている。
ス入力部１．データ人出力部２および制御信号入出力部
３を、各チャネル（１） 、 （ＩＤに対して各々有す
る構成となっている。
上記メモリ５の内部は、第５図に示すように構成される
。
。
即ち、メモリ５は、アドレス入力部１には、各チャネル
（１） 、 （ＩＩ）ごとに、ワード線６とビット線７
を有して、これらは、各記憶素子１７に接続されている
。ワード線６には、デコーダ回路９が接続が検出増幅回
路１２を介して接続さｉｔている。
（１） 、 （ＩＩ）ごとに、ワード線６とビット線７
を有して、これらは、各記憶素子１７に接続されている
。ワード線６には、デコーダ回路９が接続が検出増幅回
路１２を介して接続さｉｔている。
また、データ入出力部２には、入出力データ制御回路１
４が設けてあり、この制御回路１４は、検出増幅回路１
２に接続されている。
４が設けてあり、この制御回路１４は、検出増幅回路１
２に接続されている。
さらに１制御信号入出力部３には、制御回路１３が設け
られ、該制御回路の出力は、上記入出力データ制御回路
１４に接続されている。
られ、該制御回路の出力は、上記入出力データ制御回路
１４に接続されている。
なお、図にかいて、２Ｂはデータ線であり、２９はデー
タ衝突監視回路である。
タ衝突監視回路である。
上記メモリ５における記憶素子１７は、第７図に示すよ
うに構成される。
うに構成される。
図において、記憶素子は、チャネル（１） 、 （ｎ）
毎にワード線６とビット線７を接続したアンドゲート３
０と、該アンドゲート３０の論理積信号１９の論理和を
とるオアゲート３１と、該オアゲート３１の出力が接続
される記憶回路２７と、上記アンドゲート３０の出力に
より開閉して上記記憶回路２７とデータ線２８とを接続
するスイッチ１８とを有して成る。
毎にワード線６とビット線７を接続したアンドゲート３
０と、該アンドゲート３０の論理積信号１９の論理和を
とるオアゲート３１と、該オアゲート３１の出力が接続
される記憶回路２７と、上記アンドゲート３０の出力に
より開閉して上記記憶回路２７とデータ線２８とを接続
するスイッチ１８とを有して成る。
とのよう々構成において、アドレス入力部１より入力さ
れたアドレス値は、デコーダ回路９及び１１にてデコー
ドされる。デコーダ回路９にてデコードされた値は、ワ
ード線６として記憶素子１７に接続される。１だ、デコ
ーダ回路１１にてデコードされた値は、ビット値７とし
て記憶素子１７に接続される。このワード線６及びビッ
ト線７の組合わせにより、マトリックス配列している記
憶素子のうちの一つが選択される。
れたアドレス値は、デコーダ回路９及び１１にてデコー
ドされる。デコーダ回路９にてデコードされた値は、ワ
ード線６として記憶素子１７に接続される。１だ、デコ
ーダ回路１１にてデコードされた値は、ビット値７とし
て記憶素子１７に接続される。このワード線６及びビッ
ト線７の組合わせにより、マトリックス配列している記
憶素子のうちの一つが選択される。
第７図において、ビット線７とワード線６の論理積の値
１９により記憶回路２７が選択される。
１９により記憶回路２７が選択される。
記憶回路２７は、論理積１９の値によりスイッチ１８を
介してデータ線２８と接続され、検出増幅回路１２及び
入出力データ制御回路１４を介してデータ入出力部２と
接続されている。これにより、データの書込み及び読出
しが実行される。データを書込むか、読出すかは、制御
入出力部３の値を制御回路１３で解読して、入出力制御
回路１４を制御することによって行う。上記記憶回路２
７は、データを蓄積して卦〈機能を有する。
介してデータ線２８と接続され、検出増幅回路１２及び
入出力データ制御回路１４を介してデータ入出力部２と
接続されている。これにより、データの書込み及び読出
しが実行される。データを書込むか、読出すかは、制御
入出力部３の値を制御回路１３で解読して、入出力制御
回路１４を制御することによって行う。上記記憶回路２
７は、データを蓄積して卦〈機能を有する。
検出増幅回路１２は、ビット線７の値に対応したデータ
線２８の値を検出・増幅して、データ入出力部２へ出力
する機能、もしくはデータ入出力部２の値をビット線７
の値に対応したデータ線２８へ出力する機能を有する。
線２８の値を検出・増幅して、データ入出力部２へ出力
する機能、もしくはデータ入出力部２の値をビット線７
の値に対応したデータ線２８へ出力する機能を有する。
データ衝突監視回路２９は、チャネル（１）とチャネル
（Ｉｌｌが同時に同じ記憶素子に対して異った値の書込
みを実行しようとした時にあらかじめ指定されていたチ
ャネルを優先してその値の書込みを行うことを制御する
回路である。
（Ｉｌｌが同時に同じ記憶素子に対して異った値の書込
みを実行しようとした時にあらかじめ指定されていたチ
ャネルを優先してその値の書込みを行うことを制御する
回路である。
本発明は以上説、明したように、一群の記憶素子に対し
てアドレス入力部データ入出力部、制御信号部を２チヤ
ネル有することにより、各チャネルが、同時にかつ独立
に、一群の記憶素子内二つのデータを読出し、書込みが
できるという〃１果がある。
てアドレス入力部データ入出力部、制御信号部を２チヤ
ネル有することにより、各チャネルが、同時にかつ独立
に、一群の記憶素子内二つのデータを読出し、書込みが
できるという〃１果がある。
第１図は従来のメモリの概要を示す説明図、第２図は本
発明メモリの概要を示す説明図、第３図は従来のメモリ
の内部構成を示すブロック図、第４図は従来メモリの記
憶素子とワード線およびビット線との接続を示す結線図
、第５図は本発明メモリの一実施例を示すブロック図、
第６図は本発明の記憶素子とワード線およびビット線と
の接続を示す結線図、第７図は上記実施例を構成する記
憶素子の内部回路を示すブロック図、第８図は従来メモ
リとチャネル１ ｉ−よびチャネル■との接続関係を示
す説明図、第９図は本発明メモリとチャネルｌ ｉ−よ
びチャネル■との接続関係を示す説明図である。 １・・・アドレス入力部 ２・・・データ入出力部３・
・・制御信号入出力部 ４・・・メモリ５・・・メモリ
６・・・ワード線 ７・・・ビット線 ８・・・記憶素子 ９・・・デコーダ回路 １０・・・データ入出力制御回
路１１・・・デコーダ回路 １２・・・検出増幅回路１
３・・・制御回路 １４・・・入出力データ制御回路１
５・・・記憶素子群 １６・・・記憶素子群１７・・・
記憶素子 １８・・・スイッチ１９・・・記憶素子選択
信号（論理積の値）２０・・・チャネル切換回路 ２１
・・・アドレス入力信号２２・・・データ入出力信号
２３・・・制御信号２４・・・チャネル切換用信号２５
・・・チャネル■２６・・・チャネルＩｆ ２７・・・
記憶回路２８・・・データ線 ２９・・・データ衝突監
視回路出願人 日本電気株式会社 第１図 第２図 第３図 第４図 第５図 第６図 第７図
発明メモリの概要を示す説明図、第３図は従来のメモリ
の内部構成を示すブロック図、第４図は従来メモリの記
憶素子とワード線およびビット線との接続を示す結線図
、第５図は本発明メモリの一実施例を示すブロック図、
第６図は本発明の記憶素子とワード線およびビット線と
の接続を示す結線図、第７図は上記実施例を構成する記
憶素子の内部回路を示すブロック図、第８図は従来メモ
リとチャネル１ ｉ−よびチャネル■との接続関係を示
す説明図、第９図は本発明メモリとチャネルｌ ｉ−よ
びチャネル■との接続関係を示す説明図である。 １・・・アドレス入力部 ２・・・データ入出力部３・
・・制御信号入出力部 ４・・・メモリ５・・・メモリ
６・・・ワード線 ７・・・ビット線 ８・・・記憶素子 ９・・・デコーダ回路 １０・・・データ入出力制御回
路１１・・・デコーダ回路 １２・・・検出増幅回路１
３・・・制御回路 １４・・・入出力データ制御回路１
５・・・記憶素子群 １６・・・記憶素子群１７・・・
記憶素子 １８・・・スイッチ１９・・・記憶素子選択
信号（論理積の値）２０・・・チャネル切換回路 ２１
・・・アドレス入力信号２２・・・データ入出力信号
２３・・・制御信号２４・・・チャネル切換用信号２５
・・・チャネル■２６・・・チャネルＩｆ ２７・・・
記憶回路２８・・・データ線 ２９・・・データ衝突監
視回路出願人 日本電気株式会社 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- メモリ内にてマトリックス配列された一群の記憶素子に
対して、アドレス入力部、データ入出力部および制御信
号入出力部を各々２チヤネル設けて成り、かつ、個々の
記憶素子に対し、データの書込み、読出し用の信号線を
、各チャネルよりそれぞれ個別に接続し、さらに、各記
憶素子内には、チャネルを識別する回路を形成して成る
ことを特徴とする同時アクセス方式メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234755A JPS60125994A (ja) | 1983-12-13 | 1983-12-13 | 同時アクセス方式メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234755A JPS60125994A (ja) | 1983-12-13 | 1983-12-13 | 同時アクセス方式メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60125994A true JPS60125994A (ja) | 1985-07-05 |
Family
ID=16975842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58234755A Pending JPS60125994A (ja) | 1983-12-13 | 1983-12-13 | 同時アクセス方式メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634485A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | メモリアクセス方式 |
| JPS63181191A (ja) * | 1987-01-21 | 1988-07-26 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5847994A (en) * | 1997-09-08 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having a back ground operation mode |
-
1983
- 1983-12-13 JP JP58234755A patent/JPS60125994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634485A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | メモリアクセス方式 |
| JPS63181191A (ja) * | 1987-01-21 | 1988-07-26 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5847994A (en) * | 1997-09-08 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having a back ground operation mode |
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