KR100437608B1

KR100437608B1 - 데이터를 패킷 단위로 제어하는 램버스 디램

Info

Publication number: KR100437608B1
Application number: KR10-2001-0058144A
Authority: KR
Inventors: 박낙규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2004-06-30
Also published as: KR20030025318A; US20030053364A1; US6721228B2

Abstract

본 발명은 데이터를 패킷 단위로 제어하는 디램에서 N개의 서브영역을 갖는 복수의 뱅크와, 패킷의 소정 필드값에 따라 N개의 서브영역 중에서 일부 서브영역에 대해서만 선택적으로 엑세스하도록 하는 메모리 제어부를 구비한 것을 특징으로 한다. 이와 같은 구성을 통하여 램버스 디램과 같이 패킷 단위로 데이터를 제어하는 메모리에서 로우 동작(row operation), 칼럼 동작(column operation) 등을 한 뱅크의 서브영역에 대해서 수행할 수 있게 된다. 이를 통해 불필요하게 전체 뱅크를 엑세스할 필요가 없어지므로 본 발명은 전력 소모를 줄이는데 이점이 있다.

Description

데이터를 패킷 단위로 제어하는 램버스 디램{A RAMBUS DRAM WHICH CONTROLES DATA BY PACKET}

본 발명은 램버스 디램과 같이 패킷 단위로 제어하는 디램에 관한 것이다. 특히 뱅크의 서브영역에 대한 엑세스가 가능하도록 하여 파워 소모를 줄인 디램에 관한 것이다.

종래에는 데이터를 기록하고 판독하려면, 먼저 로우 패킷(row packet)에 의해 로우 디코더 등의 로우 경로(row path)를 거쳐 엑세스된 뱅크의 DQA, DQB 모두를 활성화하고, 칼럼 패킷에 의해 DQA, DQB의 컬럼 디코더 등의 칼럼 경로를 거쳐 데이터를 기록 또는 판독한다. 그런데 DQA 부분과 DQB 부분 모두를 엑세스하여 데이터를 기록 또는 판독하는 것이 필요한 경우도 있지만, DQA 또는 DQB의 어느 한 부분만을 선택하여 필요한 데이터만을 기록 또는 판독하고자 하는 경우도 있다.

후자의 경우, 종래에는 로우 패킷에 의해 도 1에 도시되어 있는 바와 같이, DQA 부분과 DQB 부분의 워드라인(word line)이 동시에 엑세스되고, 칼럼 패킷에 의해 DQA 부분과 DQB 부분의 칼럼 경로가 모두 엑세스되어 불필요한 전력 소모를 하게 된다. 데이터 기록시 필요한 데이터만을 엑세스하기 위해 마스킹(masking)하여 코어 부분에 데이터를 쓰는 방법이 기존에 있었지만, 이 또한 엑세스된 뱅크의 로우 경로, 칼럼 경로 모두 DQA 부분과 DQB 부분을 엑세스하여야 하기 때문에 전력 소모는 변함없이 많다.

따라서 본 발명은 DQA 부분과 DQB 부분 중 어느 한 부분만을 엑세스하는 것이 가능하도록 하여 전력 소모를 줄이는 것을 목적으로 한다.

도 1은 종래의 메모리 코어 영역을 도시한 도면.

도 2는 본 발명에 의한 메모리 코어 영역을 도시한 도면.

도 3는 본 발명이 적용되는 메모리의 블록도.

도 4은 본 발명에 의한 ROWA 패킷의 구조를 도시한 도면.

도 5는 본 발명에 의한 ROWR 패킷의 구조를 도시한 도면.

도 6는 본 발명에 의한 COLC+COLM 패킷의 구조를 도시한 도면.

도 7은 종래의 데이터 패킷 포맷의 구조를 도시한 도면.

도 8은 본 발명에 의한 데이터 패킷 포맷의 구조를 도시한 도면.

이 목적과 관련하여 본 발명은 데이터를 패킷 단위로 제어하는 디램에서 N개의 서브영역을 갖는 복수의 뱅크와, 패킷의 소정 필드값에 따라 N개의 서브영역 중에서 일부 서브영역에 대해서만 선택적으로 엑세스하도록 하는 메모리 제어부를 구비한 것을 특징으로 한다.

특히 상기 뱅크의 각각은 제1 및 제2 서브영역이라는 2개의 서브영역으로 되어 있으며, 필드값은 2 비트로 되어 있고, 필드값에 따라 제1 서브영역만, 제2 서브영역만, 또는 제1 및 제2 서브영역 모두가 엑세스된다. 특히 상기 디램은 램버스 디램이고, 제1 서브영역은 DQA 부분이며, 제2 서브영역은 DQB 부분이다. 그리고 상기 패킷은 ROWA, ROWR, COLC+CLOM 패킷 중의 임의의 조합이다.

이와 같이 기존 패킷의 예약 비트(reserved bits)를 이용하여 DQA 부분만 또는 DQB 부분만 또는 두 부분 모두를 엑세스하는 것을 구별하여 표시함으로써 로우 동작 또는 칼럼 동작 등에서 어느 한 부분만으로 엑세스하는 것이 가능하다. 이를 통하여 메모리 전체적인 전력 소모를 감소시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리킨다.

도 2는 본 발명에 의한 메모리 코어 영역을 도시한 것이다. 도 2에서 DQA 부분과 DQB 부분 중에서 어느 한 부분에 대해 별개로 엑세스하는 것이 가능함을 표시하기 위하여 다른 해칭선을 사용하여 표시한 점에서 도 1과 구별된다.

도 3는 본 발명이 적용되는 메모리의 블록도이다. 도 3에 도시되어 있는 바와 같이, 통상적인 메모리는 메모리 전체의 동작을 제어하는 메모리 제어부(201)와, 실제로 데이터를 저장하는 메모리 셀 어레이를 포함하고 있는 뱅크부(203)와, 메모리의 로우 동작(row operation)을 수행하는 로우 구동부(205)와, 메모리의 칼럼 동작(column operaion)을 수행하는 칼럼 구동부(207)를 구비하고 있다. 도 3에서 하나의 뱅크는 N개의 서브영역으로 되어 있으나, 기존의 램버스 디램에서 하나의 뱅크는 DQA 부분과 DQB 부분라는 2개의 서브영역으로 구성되어 있다.

도 4은 본 발명에 의한 ROWA 패킷의 구조를 도시한 도면이다. ROWA 패킷은 기존의 램버스 디램에서 사용되던 패킷이다. 도 4에서 "A"로 표시된 부분은 기존의 ROWA 패킷에서는 정의되지 않은 예약 비트(reserved bits)이나, 본 발명에서는 엑세스되는 서브영역의 표시를 위하여 사용된다. 이 중 제1 행(ROW1)의 비트를 "A1"이라고 하고, 제0 행(ROW0)의 비트를 "A2"라고 하면 DQA, DQB 부분에 대한 개별적인 엑세스를 위하여 다음 표 1과 같이 사용할 수 있다. 표 1의 조합은 단지 한 예일 뿐이며, 여러 조합이 물론 가능하다.

구분	A1	A2
DQA만 선택	1	0
DQB만 선택	0	1
DQA, DQB 모두 선택	1	1

램버스 디램은 데이터를 패킷 단위로 제어한다. 또한 데이터를 저장하는 메모리 셀 어레이로 구성된 복수의 뱅크를 구비하고 있으며, 하나의 뱅크는 DQA, DQB 라는 2개의 서브영역으로 되어 있다. 도 4 구조의 ROWA 패킷을 이용하여 메모리 제어부로 하여금 DQA 부분만, DQB 부분만, 또는 DQA 및 DQB 모두에 대해 선택적으로 엑세스하도록 메모리의 다른 구성요소를 제어하게 한다. 로우 구동부는 메모리 제어부의 제어에 따라 뱅크에 대해 로우 동작(row operation)을 수행한다.

이와 같은 구조의 ROWA 패킷을 이용하여 램버스 디램과 같이 패킷 단위로 데이터를 제어하는 메모리에서 해당 뱅크의 로우 어드레스의 DQA 부분만 또는 DQB 부분만 또는 DQA 및 DQB 모두를 활성화시키는 ROWA 동작을 수행시킨다.

도 5는 본 발명에 의한 ROWR 패킷의 구조를 도시한 도면이다. 도 5에서 "B"로 표시된 부분은 기존의 ROWR 패킷에서는 정의되지 않은 예약 비트(reserved bits)이나, 본 발명에서는 엑세스되는 서브영역의 표시를 위하여 사용된다. 이 중 제1 행(ROW1)의 비트를 "B1"이라고 하고, 제0 행(ROW0)의 비트를 "B2"라고 하면 DQA, DQB 부분에 대한 개별적인 엑세스를 위하여 다음 표 2와 같이 사용할 수 있다.

구분	B1	B2
DQA만 선택	1	0
DQB만 선택	0	1
DQA, DQB 모두 선택	1	1

이와 같은 구조의 ROWR 패킷을 이용하여 램버스 디램과 같이 패킷 단위로 데이터를 제어하는 메모리에서 로우 경로의 제어 신호를 DQA 부분만 또는 DQB 부분만 또는 DQA 및 DQB 모두를 선택적으로 엑세스하여 해당 부분에 대해프리챠지(precharge), 리프레쉬(refresh), 온도 보상, 전력 모드 변환 등의 ROWR 동작들을 수행시킨다.

도 6는 본 발명에 의한 COLC+COLM 패킷의 구조를 도시한 도면이다. 도 6에서 "C"로 표시된 부분은 기존의 COLC+COLM 패킷에서는 정의되지 않은 예약 비트(reserved bits)이나, 본 발명에서는 엑세스되는 서브영역의 표시를 위하여 사용된다. 이 중 제2 열(COL2)의 비트를 "C1"이라고 하고, 제1 열(COL1)의 비트를 "C2"라고 하면 DQA, DQB 부분에 대한 개별적인 엑세스를 위하여 다음 표 3과 같이 사용할 수 있다.

구분	C1	C2
DQA만 선택	1	0
DQB만 선택	0	1
DQA, DQB 모두 선택	1	1

이와 같은 구조의 COLC+CLOM 패킷을 이용하여 램버스 디램과 같이 패킷 단위로 데이터를 제어하는 메모리에서 DQA 부분만 또는 DQB 부분만 또는 DQA 및 DQB 모두를 선택적으로 엑세스하여 해당 부분에 대해 NoOP, 기록(write), 판독(read), 리챠지(recharge), 전류 교정(current calibration) 등의 칼럼 동작들을 수행시킨다.

도 7은 종래의 데이터 패킷 포맷의 구조를 도시한 것이고, 도 8은 본 발명에의한 데이터 패킷 포맷의 구조를 도시한 것이다. 도 8에서 DQA 부분과 DQB 부분이 다른 해칭선을 사용하여 표시된 것에 주목하라. 이는 본 발명에 의하여 별개로 엑세스하는 것이 가능함을 표시하기 위한 것이다. 이와 같은 데이터 패킷 포맷을 이용하여 DA 부분만, DB 부분만, 또는 DA 및 DB 부분 모두의 데이터를 입력 및 출력할 수 있게 되어 데이터 경로(data path)의 전력 소모를 줄이는 것이 가능하다.

지금까지 하나의 뱅크가 DQA, DQB 두 부분으로 구성된 램버스 디램에 적용된 경우의 본 발명을 설명하였으나, 하나의 뱅크가 N개의 서브영역을 갖으며, 데이터를 패킷 단위로 제어하는 일반적인 메모리에 대해서도 적용 가능하다. 또한 도 4 내지 5에서 다른 예약 비트를 사용할 수 있을 뿐만 아니라, 표 1 내지 3과 다른 조합을 사용하여 서브영역에 대한 선택적인 엑세스를 표시할 수 있다. 이상에서 설명한 구성은 예시적인 것으로서, 본 발명의 범위를 특정하려는 것은 아니다. 따라서 당업자들은 다양한 변형이나 변경이 본 발명의 범위 안에서 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 구성을 통하여 램버스 디램과 같이 패킷 단위로 데이터를 제어하는 메모리에서 로우 동작(row operation), 칼럼 동작(column operation) 등을 한 뱅크의 서브영역에 대해서 수행할 수 있게 된다. 이를 통해 불필요하게 전체 뱅크를 엑세스할 필요가 없어지므로 본 발명은 전력 소모를 줄이는데 이점이 있다.

Claims

데이터를 패킷 단위로 제어하는 램버스 디램에 있어서,

N개의 서브영역을 갖는 복수의 뱅크와,

상기 복수개의 뱅크의 동작을 제어하는 메모리 제어부를 구비하며,

상기 메모리 제어부는 상기 패킷의 소정 필드값에 따라 상기 N개의 서브영역 중에서 일부 서브영역 또는 전체 서브 영역을 선택적으로 동작시키는 것을 특징으로 하는 데이터를 패킷 단위로 제어하는 램버스 디램.
제1항에 있어서,

상기 뱅크의 각각은 제1 및 제2 서브영역이라는 2개의 서브영역으로 되어 있으며, 상기 필드값은 2 비트로 되어 있고, 상기 필드값에 따라 제1 서브영역만, 제2 서브영역만, 또는 제1 및 제2 서브영역 모두가 엑세스되는 것을 특징으로 하는 데이터를 패킷 단위로 제어하는 램버스 디램.
삭제
제2항에 있어서,

상기 패킷은 ROWA, ROWR, COLC+CLOM 패킷 중의 임의의 조합인 것을 특징으로 하는 데이터를 패킷 단위로 제어하는 램버스 디램.
데이터를 패킷 단위로 제어하는 램버스 디램에서

DQA, DQB의 서브영역을 갖는 복수의 뱅크와,

ROWA 패킷의 소정 필드값에 따라 상기 DQA만, 상기 DQB만, 또는 상기 DQA 및 DQB 모두에 대해 선택적으로 엑세스하도록 하는 메모리 제어부와,

상기 메모리 제어부의 제어에 따라 상기 뱅크에 대해 로우 동작(row operation)을 수행하는 로우 구동부를

구비한 것을 특징으로 하는 데이터를 패킷 단위로 제어하는 램버스 디램.
데이터를 패킷 단위로 제어하는 램버스 디램에서

DQA, DQB의 서브영역을 갖는 복수의 뱅크와,

ROWR 패킷의 소정 필드값에 따라 상기 DQA만, 상기 DQB만, 또는 상기 DQA 및 DQB 모두에 대해 선택적으로 엑세스하도록 하는 메모리 제어부와,

상기 메모리 제어부의 제어에 따라 상기 뱅크에 대해 로우 동작(row operation)을 수행하는 로우 구동부를

구비한 것을 특징으로 하는 데이터를 패킷 단위로 제어하는 램버스 디램.
데이터를 패킷 단위로 제어하는 램버스 디램에서

DQA, DQB의 서브영역을 갖는 복수의 뱅크와,

COLC+CLOM 패킷의 소정 필드값에 따라 상기 DQA만, 상기 DQB만, 또는 상기 DQA 및 DQB 모두에 대해 선택적으로 엑세스하도록 하는 메모리 제어부와,

상기 메모리 제어부의 제어에 따라 상기 뱅크에 대해 칼럼 동작(row operation)을 수행하는 칼럼 구동부를

구비한 것을 특징으로 하는 데이터를 패킷 단위로 제어하는 램버스 디램.