KR100396967B1 - 메모리 뱅크를 가진 반도체 메모리 - Google Patents

메모리 뱅크를 가진 반도체 메모리 Download PDF

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Abstract

반도체 메모리에서 메모리 뱅크(00, ..., 15)는 메모리 뱅크 디코더(110, 120)를 통해 활성화된다. 메모리 뱅크의 두 그룹(00, ..., 07; 08, ..., 15)은 동일한 메모리 뱅크 디코더(110, 120)를 통해 제어된다. 메모리 뱅크 디코더(110; 120) 사이에서, 프리(pre) 디코더(51)를 통해 전환된다. 이것에 의해, 메모리 용량이 더 적은 메모리의 상기 메모리 뱅크 디코더의 레이 아웃은 변화 없이, 메모리 용량이 더 높은 메모리로 전달된다.

Description

메모리 뱅크를 가진 반도체 메모리 {SEMICONDUCTOR MEMORY WITH MEMORY BANK}
본 발명은, 할당된 메모리 뱅크 디코더에 의해 선택될 수 있는 메모리 뱅크를 가진 반도체 메모리에 관한 것이다.
반도체 메모리의 메모리 셀은 공지된 바와 같이 매트릭스 형태, 즉 행렬로 배치된다. 열 및 행에 대해 각각 어드레스 디코더가 제공되며, 상기 어드레스 디코더에 의해 다수의 행 또는 열 중에서 하나의 행 또는 열이 선택될 수 있다. 통상적으로는 액세스 트랜지스터가 도전 접속됨으로써, 메모리 셀이 행마다 워드 라인을 통해 활성화되며, 상기 액세스 트랜지스터를 통해 메모리 셀의 정보를 저장하는 하나의 커패시터에 대한 액세스가 이루어진다. 상기 트랜지스터의 라인 경로는 열 마다 비트 라인에 접속되고, 상기 비트라인을 통해 하나의 메모리 셀의 정보가 판독 증폭기를 이용한 증폭 후에 판독 출력될 수 있다. 상응하는 방식으로, 저장될 정보를 메모리 셀에 기록할 때 액세스가 이루어진다.
다이내믹 메모리 셀(DRAM)을 갖춘 최신의 반도체 메모리에서, 메모리 셀 필드는 뱅크 아키텍쳐를 포함한다. 하나의 메모리 뱅크는 메모리 액세스를 단독으로 실행하기 위해 필요한 모든 기능 유니트를 포함한다. 따라서 각각의 행- 및 열-어드레스 디코더 그리고 판독 증폭기 및 예컨대 시간 제어 회로, 용장 회로 등과 같이 반도체 메모리의 동작을 위해 필요한 그 밖의 기능 유니트가 하나의 메모리 뱅크에 할당된다. 경우에 따라서는, 예컨대 판독 증폭기 또는 비트 라인 디코더 혹은 열 디코더와 같은 상이한 메모리 뱅크의 기능 유니트가 공통으로 이용될 수도 있다.
메모리 뱅크 및 상기 메모리 뱅크에 할당된 기능 유니트는 메모리 뱅크 디코더를 통해 활성화된다. 하나의 메모리 뱅크내에 있는 특정 메모리 셀에 대한 액세스가 이루어져야 할 경우, 상기 메모리 뱅크에 할당된 기능 유니트는 대기 상태에서 활성화 상태로 전환된다. 이와 같은 제어는 메모리 뱅크에 할당된 메모리 뱅크 디코더의 출력 신호를 야기한다. 각 메모리 뱅크는 상기 메모리 뱅크에 할당된 명확한 메모리 뱅크 어드레스를 포함한다. 상기 어드레스가 메모리 뱅크 디코더에 인가되면, 상기 메모리 뱅크에 할당된 메모리 뱅크 디코더의 출력 신호가 활성화된다.
메모리 뱅크의 수가 증가함에 따라, 메모리 뱅크 디코더는 더 복잡해진다. 메모리 용량이 64 MBit인 DRAM은 예컨대 16개의 메모리 뱅크를 포함하고, 상응하는 아키텍쳐의 128 MBit를 가진 DRAM은 예컨대 32개의 메모리 뱅크를 포함한다.
본 발명의 목적은 메모리 뱅크 디코더에 대한 설계 비용이 적게 소요되는, 메모리 뱅크를 가진 반도체 메모리를 제공하는 데 있다.
도 1 은 32 개의 뱅크를 가지는 반도체 메모리의 블록 회로도이고,
도 2 는 상세히 기술된 메모리 뱅크의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
00 ~ 15 : 메모리 뱅크 5 : 프리(pre) 디코더
60 : 어드레스 버스 61 ~ 66 : 연결 패드
110, 120 : 메모리 뱅크 디코더 111 ~ 118 : 디코더 엘리먼트
121, 122 : 메모리 셀 123 : 시간 제어 회로
124 : 판독 증폭기 217, 218 : 인버터
511, 512 : AND-게이트
상기 목적은 본 발명에 따라 청구항 1의 특징에 따른 반도체 메모리에 의해 달성된다.
본 발명에 따른 반도체 메모리에서는, 동일한 메모리 뱅크 디코더가 다중으로 배치된다. 프리 디코더에 의해서 상기 메모리 뱅크 디코더 사이에 전환이 이루어진다. 하나의 개별 메모리 뱅크 디코더의 레이 아웃은 메모리 용량이 더 낮은 메모리 세대에 공지되어 있다. 상기 레이 아웃은 용량이 더 높은 반도체 메모리의 후속 설계시에 적용된다. 어떠한 경우라도, 상기 레이 아웃은 제조 과정의 더 낮은 구조물 폭으로 자동적으로 축소될 수 있다. 더 높은 메모리 용량에 의해 추가로 제한되는 어드레스 신호가 그 입력측에 제공되는 프리 디코더를 형성하는 경우에는 추가의 비용이 소요된다.
도식에 나타난 실시예에 의해 본 발명은 더 자세히 설명된다. 서로 상응하는 엘리먼트는 동일한 도면 부호를 가진다.
도 1 의 반도체 메모리는 예컨대 128 MBit의 메모리 용량을 가진 DRAM 이다. 상기 DRAM은 2개의 블록(1 및 2)내에 각각 16개씩 배치된 32 개의 메모리 뱅크를 포함한다. 메모리 뱅크(1)는 메모리 뱅크(2)와 달리, 서로 독립적으로 제어될 수 있다. 부분 디코더(51, 52)를 가진 프리 디코더(5)가 전환을 위해 이용된다. 소위 패드라 불리는 반도체 칩의 소수의 외부 단자를 통해 입력되는 어드레스에 의해, 하나의 메모리 워드가 선택될 수 있다. 하나의 메모리 워드는 공통으로 어드레스의 지정이 가능한, 하나 또는 다수의 메모리 셀을 포함한다. 상기 메모리 워드는 메모리 셀 필드내에 있는, 어드레스의 지정이 가능한 가장 작은 유니트이다. 어드레스의 입력을 위해 어드레스 패드(61, ..., 65)가 제공된다. 상기 어드레스는 일시 저장 후에, 또는 패킷 프로토콜의 경우에는 디코딩(67) 후에, 칩 내부에서 어드레스 버스(60)에 어드레스 바이트의 수로서 존재한다. 상기 어드레스 버스(60)를 통해, 어드레스 신호는 칩상에서 각 기능 유니트에 분배된다. 또한 칩 내부에는 인에이블 신호(EN)가 존재한다. 상기 인에이블 신호는, 상기 어드레스가 메모리 셀 필드 행의 어드레스 지정을 위해 유효하고 따라서 메모리 액세스가 시작된다는 사실을 지시한다.
메모리 뱅크의 제 1 블록(1)은 16 개의 메모리 뱅크(00, ..., 15)를 포함한다. 메모리 뱅크(00, ..., 07)는 메모리 뱅크의 제 1 그룹을 형성하고, 제 1 메모리 뱅크 디코더(110)에 의해 제어된다. 메모리 뱅크(08, ..., 15)는 메모리 뱅크의 제 2 그룹을 형성하고, 메모리 뱅크 디코더(120)에 의해 제어된다. 상기 메모리 뱅크 디코더(110, 120)는 하나의 동일한 회로 레이 아웃을 포함한다. 이것은 상기 구조물이 디코더(110, 120)를 형성하는 반도체 칩상에서는 서로 동일하다는 것을 의미한다. 상기 디코더 중 1개는, 예컨대 64 MBit DRAM과 같이 메모리 용량이 더 적은 반도체 메모리의 회로 레이 아웃에 이미 공지되어 있다. 상기 레이 아웃은 구조물 엘리먼트의 상대적인 위치에 따라 적용된다. 경우에 따라서 상기 레이 아웃은 제조 과정의 더 적은 구조물 폭으로 선형으로 줄어든다. 즉 축소된다.
상기 디코더(110)는 8 개의 디코더 엘리먼트(111, ..., 118)를 포함한다. 상기 디코더 엘리먼트(111, ..., 118)는 다수의 메모리 뱅크(00, ..., 07) 중에서 1개의 메모리 뱅크에 각각 제공되는 1개의 출력부를 포함한다. 상기 메모리 뱅크 디코더(110)의 출력부를 통해, 상기 메모리 뱅크(00, ..., 07) 중에서 1개의 메모리 뱅크가 활성화될 수 있다. 16개의 메모리 뱅크(00, ..., 15) 중에서 1개의 메모리 뱅크를 선택하기 위해서는 4개의 어드레스 신호가 필요하다. 이를 위해, 어드레스 버스(60)로부터 인출되는 3개의 어드레스 신호(ADR 0, ADR1 및 ADR2)가 상기 디코더(110, 120)에 제공된다. 또한 인에이블 신호(EN1)는 뱅크 디코더(110)에 제공되고, 인에이블 신호(EN2)는 뱅크 디코더(120)에 제공된다.
상기 2개의 인에이블 신호(EN1, EN2)는 서로 상보적인 신호이다. 상기 신호는 프리 디코더부(51)에서 발생된다. 또 다른 프리 디코더부(52)는 블록(2)에 상응하는 인에이블 신호를 발생시킨다. 블록(1)에 할당된 프리 디코더(51)는, 어드레스 버스(60)에 의해 측정되는 2개의 어드레스 신호(ADR3, ADR4)를 입력측에 포함한다. 또한 외부 인에이블 신호(EN)도 프리 디코더(51)에 제공된다. 프리 디코더(51)는 신호(EN, ADR3 및 ADR4)로부터, 서로 상보적인 인에이블 신호(EN1, EN2)를 각각의 로직 회로 엘리먼트를 통해 발생시킨다. 이를 위해, 상기 프리 디코더(51)는 외부 인에이블 신호(EN)가 제공되는 AND-게이트(511 및 512)를 포함한다. 어드레스 신호(ADR3)를 상기 게이트(511, 512)에 보완적으로 제공하기 위해 인버터(513)가 사용된다.
뱅크 디코더(110)의 내부에서는, 신호(ADR0, ADR1, ADR2, EN)가 각각 동시에 디코더 엘리먼트(111, ..., 118)에 제공된다. 상기 디코더 엘리먼트(111, ..., 118)는 그의 입력 신호의 상이한 조합시 활성화되고, 각각 할당된 메모리 뱅크를 위한 제어 신호를 발생시킨다. 마찬가지로 어드레스 신호(ADR0, ADR1, ADR2)도 뱅크 디코더(120)의 디코더 엘리먼트에 제공된다. 인에이블 신호(EN1)에 상보적인 인에이블 신호(EN2)는 뱅크 디코더(110)와 달리 뱅크 디코더(120)에 제공된다. 상기 어드레스 신호(ADR0, ADR1, ADR2)는 뱅크 디코더(110, 120)의 각 출력 신호의 선택을 위해 사용된다. 상기 상보 인에이블 신호(EN1, EN2)는 뱅크 디코더(110, 120) 사이에서의 전환을 위해 이용된다.
블록(2)의 메모리 뱅크는 블록(1)의 메모리 뱅크와 무관하게 제어된다. 이를 위해, 동일한 어드레스 신호(ADR0, ADR1, ADR2)가 각각의 뱅크 디코더에 제공되지만, 다른 인에이블 신호(EN3, EN4)는 제공되지 않는다. 상기 인에이블 신호(EN3, EN4)는 블록(2)에 할당된 프리 디코더(52)에 의해 발생된다. 전환을 위해, 어드레스 버스(60)로부터 인출되는 또 다른 어드레스 신호(ADR4)가 프리 디코더내에서 보완적으로 처리된다. 이를 위해, 상기 어드레스 신호(ADR4)는 프리 디코더(52)내에 있는 게이트(521, 522)로는 직접 제공되고, 디코더(51)내에 있는 게이트(511, 512)로는 인버터(514)를 통해 반전되어 제공된다.
도 2에는 메모리 뱅크(01) 및 뱅크 디코더(110)의 관련 단면이 자세히 나타난다. 상기 메모리 뱅크(01)는 매트릭스 형태로 배치된 다수의 메모리 셀을 포함하며, 도면에는 상기 메모리 셀들 중에서 메모리 셀(121, 122)이 도시되어 있다. 상기 메모리 셀은 각각 하나의 메모리 커패시터 및 하나의 액세스 트랜지스터를 포함한다. 상기 액세스 트랜지스터가 도전 접속되면서, 메모리 셀에 대한 액세스가 이루어진다. 이를 위해 하나의 워드 라인(WL1 또는 WL2)이 사용된다. 상기 워드 라인(WL1, WL2)은 행마다 배치되고, 행 어드레스 디코더(123)에 의해 활성화 및 비활성화된다. 상기 메모리 셀은 열마다, 각각의 액세스 트랜지스터의 라인 경로를 통해 비트 라인(BL1)에 연결된다. 상기 비트 라인(BL1) 및 인접한 비트 라인(BL2)에 연결된 판독 증폭기(124)는 메모리 셀로부터 판독된 정보의 증폭을 위해 사용된다. 메모리 셀이 연결된 각각의 워드 라인, 및 각각의 비트 라인에 연결된 판독 증폭기가 활성화되면서, 메모리 셀 중 1 개가 선택된다. 하나의 열에 할당된 각각의 메모리 셀은 비트 라인에 접속되고, 하나의 행에 할당된 각각의 메모리 셀은 워드 라인에 접속된다. 공간을 절약하기 위해, 직접적으로 인접하여 배치된 메모리 뱅크, 예컨대 메모리 뱅크(01, 및 02)는 판독 증폭기, 예컨대 판독 증폭기(124)를 공통으로 사용하는 것이 바람직하다. 메모리 뱅크는 단지 하나의 워드 라인 및 하나의 메모리 워드가 행 어드레스 디코더를 통해 어드레스 지정될 수 있는 것을 특징으로 한다.
상기 메모리 뱅크(01)는 메모리 뱅크 디코더(110)의 디코더 엘리먼트(112)의 출력부(215)에 의해 활성화된다. 이것은 상기 디코더 엘리먼트(112)의 출력부(215)에 의해서 예컨대 행 어드레스 디코더(123), 판독 증폭기(124), 상기 행 어드레싱에 따라 판독 증폭기를 제어하기 위한 시간 제어 회로(125) 및 메모리 뱅크(01)의 결함 메모리 셀을 용장 셀로 대체시키는 용장 디코더(126)와 같은 메모리 뱅크(01)의 기능 유니트들이 활성적 또는 비활성적으로 전환된다는 것을 의미한다. 상기 메모리 뱅크 디코더(110)의 디코더 엘리먼트(112)는 출력부(115)의 입력 신호(EN1, ADR0, ADR1, ADR2)가 일정하게 조합될 경우에만 활성화 되도록 실행된다. 상기 디코더 엘리먼트(112)는 조합(EN1 = 1, ADR0 = 1, ADR1 = 0 및 ADR2 = 0)의 경우에 활성화된다. 이를 위해, 상기 디코더 엘리먼트(112)는 1개의 AND-게이트(216) 및 2개의 인버터(217, 218)를 포함한다. 상기 행 디코더(123)의 어드레스 입력은 메모리 뱅크 디코딩(ADR0, ..., ADR4) 및 열 어드레스 디코딩을 위해 사용되지 않는, 나머지 어드레스 신호(ADRX)로 채워진다. 또한 상기 어드레스 신호(ADRX)는 행 디코더(123)에 상응하는, 다른 메모리 뱅크의 행 디코더에 제공된다. 상기 실시예의 블록(1)은 16 (24)개의 메모리 뱅크를 포함한다. 16개의 메모리 뱅크는 2 (21)개의 그룹(01, ..., 07 ; 08, ..., 15)으로 세분된다. 각각의 그룹에 메모리 뱅크 디코더(110 또는 120)가 할당된다. 3 개의 어드레스 신호(ADR0, ADR1, ADR2)는 각 메모리 뱅크 디코더에 제공된다. 상기 메모리 뱅크 디코더는 각각 8 (23)개의 메모리 뱅크 디코더 엘리먼트(111, ..., 118)를 포함한다. 상기 어드레스 신호(ADR0, ADR1, ADR2)의 가능한 8가지 상태 조합 중에서 특정한 하나의 상태가 인가되면, 디코더 엘리먼트가 각각 활성화된다. 어드레스 버스에 인가되고, 하나의 메모리 언어를 선택하는 어드레스의 리딩 어드레스 비트는, 그 내부에 메모리 워드가 제공된 개별 뱅크를 제공한다. 나머지 어드레스 비트는 각 뱅크 내부에서 상기 메모리 워드를 식별한다. 상이한 메모리 뱅크내에서 어드레스 지정 가능한 메모리 워드에 대한 번지 공간은 리딩 어드레스 비트와 상이한 반면, 나머지 어드레스 비트는 각각 동일하다.
상기 프리 디코더(51, 52)는 블록(1, 2) 사이의 중심에 있다. 또한 상기 블록(1, 2) 사이에는, 어드레스 및 액세스 시간 제어 신호를 입력하기 위한 연결 패드(61, ..., 66)가 배치된다.
본 발명에 의해 메모리 뱅크 디코더에 대한 설계 비용이 적게드는 메모리 뱅크를 가진 반도체 메모리가 제공된다.

Claims (7)

  1. 다수의 메모리 뱅크(00, ..., 15),
    다수의 어드레스 비트(ADR0, ..., ADR4, ADRX)를 갖는 하나의 어드레스를 제공하기 위한 수단(61, ..., 65),
    메모리 뱅크(00, ..., 07)의 제 1 그룹에 할당된 제 1 메모리 뱅크 디코더(110),
    메모리 뱅크(08, ..., 15)의 제 2 그룹에 할당된 제 2 메모리 뱅크 디코더(120), 및
    로직 회로(511, 512, 513, 514)를 갖춘 프리(pre) 디코더(51)를 포함하며,
    상기 메모리 뱅크(00, ..., 15)는 다수의 메모리 셀(121, 122)이 매트릭스 형태로 배치된 메모리 셀 필드 및 메모리 셀의 매트릭스 중 하나의 행을 선택하기 위한 어드레스 디코더를 포함하고,
    상기 수단(61, ..., 65)을 이용하여 어드레스 디코더(123)를 제어함으로써 하나의 메모리 셀의 하나의 행을 선택할 수 있으며,
    상기 디코더(110)의 입력측에는 어드레스 비트의 제 1 부분(ADR0, ADR1, ADR2) 및 제 1 인에이블 신호(EN1)가 제공될 수 있고, 상기 디코더(110)의 출력측에서는 제 1 그룹의 메모리 뱅크(00, ..., 07)를 위한 각각 하나의 뱅크 선택 신호가 발생됨으로써, 제 1 그룹의 메모리 뱅크 중에서 하나의 뱅크가 선택될 수 있고,
    상기 디코더(120)는 제 1 메모리 뱅크 디코더(110)와 동일하게 구성되며, 상기 디코더(120)의 입력측에 어드레스 비트의 제 1 부분(ADR0, ADR1, ADR2) 및 제 2 인에이블 신호(EN2)가 제공될 수 있고, 상기 디코더(120)의 출력측에서 제 2 그룹의 메모리 뱅크(08, ...,15)를 위해 각각 하나의 뱅크 선택 신호가 발생됨으로써, 제 2 그룹의 메모리 뱅크 중에서 하나의 뱅크가 선택될 수 있으며,
    상기 로직 회로(511, 512, 513, 514)의 입력측에 어드레스 비트의 제 2 부분(ADR3, ADR4) 및 또 추가의 인에이블 신호(EN)가 제공될 수 있고, 상기 회로의 출력측에서 제 1 및 제 2 인에이블 신호(EN1, EN2)가 상보 신호로서 발생될 수 있도록 구성된, 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 메모리 뱅크 디코더(110, 120)가 할당된 메모리 뱅크를 위해 메모리 뱅크 디코더 엘리먼트(111, ..., 118)를 포함하고, 상기 엘리먼트의 입력측에 어드레스 비트의 제 1 부분(ADR0, ADR1, ADR2) 및 인에이블 신호(EN1, EN2)가 각각 제공될 수 있는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 프리 디코더(51)는 로직 연산 엘리먼트(511, 512)를 포함하고, 상기 엘리먼트의 출력측에서는 상보 인에이블 신호(EN1, EN2)중 하나가 인출될 수 있고, 상기 로직 연산 엘리먼트(511, 512)의 입력측에는 추가의 인에이블 신호(EN) 및 어드레스 비트의 제 2 부분(ADR3, ADR4)의 상보 신호가 제공될 수 있는 것을 특징으로 하는 반도체 메모리.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 뱅크 선택 신호에 의해서, 각각 할당된 메모리 뱅크(01)의 어드레스 디코더(123)가 활성화 및 비활성화될 수 있는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항 또는 제 2 항에 있어서,
    어드레스 비트의 제 3 부분(ADRX)은 어드레스 디코더(123)에 제공될 수 있고, 상기 제 3 부분의 어드레스 비트는 모든 메모리 뱅크(00, ..., 15)에 대해 동일한 것을 특징으로 하는 반도체 메모리.
  6. 제 2 항에 있어서,
    2m개의 상이한 메모리 뱅크(00, ..., 31)가 제공되며, 어드레스 비트의 제 1 부분(ADR0, ADR1, ADR2)은 n개의 어드레스 비트를 포함하고, 상기 어드레스 비트의 제 2 부분(ADR3, ADR4)은 m - n 개의 어드레스 비트를 포함하며, 반도체 메모리는 2m - n개의 메모리 뱅크 디코더(110, 120)를 포함하며, 각 메모리 뱅크 디코더는 2n개의 메모리 뱅크 디코더 엘리먼트(00, ..., 07)를 포함하고, 각 메모리 뱅크 디코더에 제공되는 어드레스 비트(ADR0, ADR1, ADR2)의 상태가 2n개로 조합이 가능한 경우에는 하나의 메모리 뱅크 디코더의 다수의 메모리 뱅크 디코더 엘리먼트 중에서 1개의 엘리먼트의 출력 신호가 활성화되며, 메모리 뱅크 디코더의 각각의 메모리 뱅크 디코더 엘리먼트는 상이하게 조합되는 경우에 활성화 될 수 있는 것을 특징으로 하는 반도체 메모리.
  7. 제 1 항, 2 항 또는 제 6 항에 있어서,
    상기 메모리 뱅크 디코더(110, 120) 중 하나에 할당된 메모리 뱅크(00, ..., 15)는 직접 인접해 있는 것을 특징으로 하는 반도체 메모리.
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