KR0164879B1 - 반도체 기억 장치 - Google Patents

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KR0164879B1
KR0164879B1 KR1019940013683A KR19940013683A KR0164879B1 KR 0164879 B1 KR0164879 B1 KR 0164879B1 KR 1019940013683 A KR1019940013683 A KR 1019940013683A KR 19940013683 A KR19940013683 A KR 19940013683A KR 0164879 B1 KR0164879 B1 KR 0164879B1
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사또 후미오
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Abstract

동작의 고속화가 가능해짐과 동시에 안정된 신뢰성이 높은 동작이 가능해지고, 기입 비트 수를 판독 비트 수보다 증가시킬 수 있어 설계의 자유도를 높인다.
동일한 비트선 BL, NBL 쌍에 접속되는 셀(1) 중의 워드선 WL에 의해 선택된 셀(1)에 기입 트랜지스터(2)를 통해 데이타 입력선 DIN, DINI로부터의 데이타를 기입하는 경우에 공통 데이타선 DL, NDL쌍과 비트선 BL, NBL 쌍 사이에 제1 컬럼 디코더만 개재하므로, 저전위 데이타의 전압의 부상이 억제되어 데이타의 기입이 확실해지고, 기입 트랜지스터(2)를 공통 데이타선 DL, NDL 쌍에 대응시킨 비트 수의 데이타 기입이 가능하도록 하여 기입 데이타의 비트 수를 출력 데이타 비트 수보다 크게 취할 수 있도록 했다.

Description

반도체 기억 장치
제1도는 본 발명의 1실시예에 관한 반도체 기억 장치의 부분 회로 구성도.
제2도는 제1도의 구성의 동작을 설명하기 위한 파형도.
제3도는 종래의 반도체 기억 장치의 부분 회로 구성도.
제4도는 제3도의 구성의 동작을 설명하기 위한 파형도.
제5도는 본 발명의 다른 실시예에 관한 반도체 기억 장치의 부분 회로 구성도.
제6도는 스태틱형 메모리셀의 한 예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : 셀 2 : 기입 트랜지스터
3 : 기입회로 4 : 감지 증폭기
BL, NBL : 비트선 WL, WL1, WL2 : 워드선
DL, NDL :공통 데이타선 SDL, SNDL : 제2의 공통 데이타선
본 발명은 반도체 기억 장치에 관한 것으로 특히 계층적인 컬럼 디코더를 2단 이상 설치한 랜덤 액세스형의 반도체 기억 장치에 관한 것이다.
랜덤하게 데이타의 기입, 판독이 가능한 랜덤 액세스 메모리(RAM)에서는 메모리셀을 2차원상(매트릭스 형상)으로 배열하고 선택된 워드선과 비트선의 교점 메로리셀에 외부에서 부여된 데이타를 기입하거나 상기 메모리셀에서 감지 증폭기를 통해 데이타를 판독하거나 하는 기능을 갖는다.
결국, 데이타의 기입시에는 먼저 외부에서 입력된 어드레스 신호에 의해 워드선이 선택되고 그 워드선에 접속되어 있는 메모리셀이 선택된다. 여기서, 외부에서 입력된 데이타는 기입 회로에 의해 공통 데이타선을 통해 선택된 비트선 쌍 위에 출력되고 메모리셀에 기입된다.
한편, 데이타의 판독시에는 우선 외부에서 입력된 어드레스 신호에 의해 워드선이 선택되고 그 워드선에 접속되어 있는 메모리셀이 선택된다. 다음에 선택된 메모리셀은 자기가 기억하고 있는 데이타에 따른 데이타를 비트선 쌍으로 출력한다. 비트선 상에 출력된 데이타는 컬럼 디코더를 통해 공통 비트선 쌍 위로 전달되고, 감지 증폭기에 의해 증폭되어 외부로 출력된다.
여기서, 4MSRAM을 예로들어 종래의 반도체 기억 장치를 설명하겠다. 제3도는 종래의 반도체 기억 장치의 부분 회로 구성도이다. 도면에서 도시하는 바와 같이 비트선 BL과 비트선 NBL(비트선 BL의 반전 신호선)로 구성되는 비트선 쌍에는 데이타를 격납하기 위한 복수의 셀(1,1 ...)이 접속된다. 셀(1)은 예를 들면 제6도에 도시하는 스태틱형 메모리셀을 이용하여 그들을 매트릭스 형상으로 배치해서 메모리셀 어레이를 구성하고 있다. 상기 메모리셀 어레이 중에서 동일 열(컬럼)에 배치되는 복수의 메모리셀(1, 1, ...)이 비트선 BL, NBL에 접속되고, 동일 행(로우)에 배치된 복수의 메모리셀이 복수의 워드선 WL(1), WL(2), ...에 의해 선택되게 된다. 도면에서는 하나의 비트선 쌍과 2개의 워드선 WL(1), WL(2)만을 도시하고 있다. 그리고, 셀[1(1)]은 워드선 WL(1)에 의해 선택된다. 이 셀(1)이 접속된 비트선 쌍에는 컬럼 디코드 신호 CD와 CDI(컬럼 디코드 신호 CD의 반전 신호)가 부여되는 제1 컬럼 디코더 FCD와, 컬럼 디코드 신호 CDP와 CDPI(컬럼 디코드 신호 CDP의 반전 신호)가 부여되는 제2 컬럼 디코더 SCD가 접속된다. 그리고 비트선 BL, NBL은 제1 컬럼 디코더 FCD, 제2 컬럼 디코더 SCD를 통해 공통 데이타선 DL, NDL로 된 데이타선 쌍에 접속된다. 이 공통 데이타선 DL, NDL에는 데이타 입력선 DIN과 데이타 입력선 DINI(데이타 입력선 DIN의 반전 신호)가 입력되고 기입 트랜지스터(2)가 접속되어 있다.
제3도의 반도체 기억 장치는 입출력 비트 수가 8비트이다. 워드선 선택 방식으로서는 2중 워드선 방식이 채용되어 있고, 메인 워드선으로서는 어드레스 X1 내지 X9에 의해 선택되는 512개가 설치된다. 또 섹션은 32로 분할되어 있고, 1섹션은 16개 × 8비트 = 128개의 컬럼으로 구성되어 있다. 그리고, 제3도에 도시한 바와 같이 컬럼 선택은 계층적으로 구성된 제1, 제2의 컬럼 디코더 FCD, SCD에 의해 행해진다. 결국, 제1 컬럼 디코더 FCD는 4개씩의 컬럼을 단위로 하고, 제2 컬럼 디코더도 4개씩의 컬럼을 단위로 해서 배치된다. 즉, 컬럼 디코드 신호 CD, CDI및 컬럼 디코드 신호 CDP, CDPI에 의해 16개의 컬럼 중 1개가 선택되게 된다. 이와같이 하면 제1, 제2의 컬럼 디코더 FCD, SCD에 의해 컬럼 선택을 계층적으로 행함으로써 컬럼 디코드 신호의 개수가 적어져서 감지 증폭기의 레이아웃이 용이해지거나 패턴 면적이 작아지는 등의 이점이 있다. 예를 들면, 1단의 컬럼 디코더의 경우 디코드 신호는 32개 필요하지만 2단의 컬럼 디코더에 의해 16개의 컬럼을 계층적으로 선택하면 컬럼 디코드 신호는 16개 있으면 된다. 이때, 컬럼 디코드 신호선에 붙은 게이트 용량도 감소하기 때문에 액세스 타임도 빨라진다.
여기서, 셀 [1(1)]에 대한 데이타의 기입 동작을 설명하겠다. 먼저, 워드선 WL(1)이 선택되면 이에 접속된 셀 [1(1)]이 선택된다. 또 제1 컬럼 디코더 FCD의 컬럼 디코드 신호 CD, CDI와 제2 컬럼 디코더 SCD의 컬럼 디코드 신호 CDP, CDPI에 의해 16개의 컬럼 중 1개가 선택된다. 외부에서 입력된 기입 데이타에 따라 생성되어 데이타 입력선 DIN, DINI에 입력되는 1세트의 기입 데이타는 제4(a)도의 파형도에 도시하는 바와 같이 한쪽이 고전위, 다른 쪽이 저전위로 부여된다. 여기서, 섹션 디코드 신호 SD와 기입 신호 WE의 논리적 신호가 부여되면 기입 트랜지스터(2)가 선택된다. 기입 트랜지스터(2)는 데이타 입력선 DIN, DINI의 데이타에 기초해서 공통 데이타선 DL, NDL,의 데이타선 쌍에 각각 고전위와 저전위를 부여한다. 이 공통 데이타선 DL, NDL 의 데이타는 제1 컬럼 디코더, 제2 컬럼 디코더를 통해 비트선 BL, NBL에 전달된다.
이상과 같이 해서 비트선 BL, NBL에 데이타가 부여되면 워드선 WL(1)에 의해 선택되어 있는 셀 [1(1)]에 데이타가 기입되게 된다.
한편 데이타의 판독에 관해서도 완전히 같은 프로세스로 셀 [1(1)]과 비트선 BL, NBL이 선택되고, 공통 데이타선 DL, NDL에 셀 [1(1)]로부터의 데이타가 도출되며, 도시하지 않은 감지 증폭기를 통해 데이타의 판독일 행해진다.
여기서, 데이타의 기입 동작에 관해서 고려하면 데이타 입력선 DIN, DINI의 데이타는 기입 트랜지스터(2) 및 온 동작하고 있는 제1, 제2 컬럼 디코더 FCD, SCD를 통해 비트선 BL, NBL의 한쪽에 전송되어 셀(1)에 부여된다. 그러나, 기입 트랜지스터(2)와 제1, 제2의 컬럼 디코더의 트랜지스터에 온 저항이 있기 때문에 비트선 BL, NBL선 쌍의 저전위 측의 전위가 데이타 입력선 DIN, DINI의 저전위 측의 전위보다 꽤 높아져 버린다. 결국, 제4(b)도에 도시한 바와 같이 비트선 BL, NBL에 전달되는 데이타의 저전위는 데이타 입력선 DIN, DINI에 부여된 데이타의 저전위보다도 △V1만큼 높아진다.
비트선 쌍의 저전위 측 전위가 상기와 같이 높아지면 셀(1)에는 기생 저항의 영향 등에 의한 비대칭성이 있기 때문에 셀(1)에 데이타가 기입되기 어렵게 되는 문제가 발생한다.
이와 같이 종래의 반도체 기억 장치에서 컬럼 디코더를 2단 이상 구비한 것인 경우는 컬럼 디코더의 트랜지스터의 온 저항에 의해 저전위 측의 전위가 높아져 버려 셀(1)에 데이타를 기입하기 어려워진다는 결점이 있고, 액세스 속도의 향상에 방해가 될 뿐만 아니라 신뢰성 저하의 원인도 된다.
또한, 종래의 반도체 기억 장치는 입출력 비트 수는 같고(예를 들면 모두 8비트), 입력 비트 수와 출력 비트 수가 다른 구성, 특히 입력 비트 수가 출력 비트 수보다 많은 구성을 설게하는 것은 곤란하며, 액세스 속도의 향상을 위한 설계의 자유도가 낮다는 문제가 있었다.
본 발명은 상기 종래 기술의 문제점을 해소하고, 동작의 고속화가 가능해짐과 동시에 안정된 신뢰성이 높은 동작이 가능해지고, 기입 비트 수를 판독 비트 수보다 증가시킬 수 있어 설계의 자유도가 높은 반도체 기억 장치를 얻는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는 매트릭스 형상으로 배치된 메모리셀 어레이의 동일 행의 복수 메모리셀을 선택하는 복수의 워드선과, 상기 메모리셀 어레이의 동일 열의 복수의 메모리셀에 공통으로 접속되어 상기 워드선에 의해 선택된 메모리 셀 사이에서 데이타의 수수(授受)를 행하는 복수의 비트선 쌍과, 미리 결정된 수의 상기 비트선 쌍 중의 하나를 선택적으로 복수의 제1공통 데이타선 쌍 중의 대응하는 하나에 접속 가능한 제1 컬럼 디코더와, 상기 각 제1의 공통 데이타선 쌍에 접속되어 외부에서 각 데이타 입력선 쌍을 통해 입력된 데이타에 기초해서 선택된 메모리셀에 데이타를 기입하기 위한 복수의 기입 수단과, 상기 복수의 제1 공통 데이타선 쌍 중의 하나를 선택적으로 제2의 공통 데이타선 쌍에 접속 가능한 제2 컬럼 디코더와, 상기 제2 공통 데이타선 쌍과 접속되어 선택된 메모리셀로부터의 데이타를 제1의 공통 데이타선 쌍 및 제2의 공통 데이타선 쌍을 통해 판독하는 감지 증폭기를 구비한 것으로 구성된다.
데이타를 기입하는 경우에 제1의 공통 데이타선 쌍과 비트선 쌍 사이에 하나의 컬럼 디코더(제1의 컬럼 디코더)만 개재하고 있으므로, 저전위 데이타의 전압 부상이 억제되어 데이타의 기입이 확실히 행해진다. 또한 기입 수단에 의해 제1의 공통 데이타선 상에 대응한 비트 수의 데이타를 기입할 수 있도록 했으므로 기입 데이타의 비트 수를 출력 데이타 비트 수보다 크게 취할 수 있게 된다.
이하 도면을 참조하면서 본 발명의 실시예를 설명하겠다.
제1도는 본 발명의 한 실시예에 관한 반도체 기억 장치의 부분 회로 구성도이다. 도면에 도시한 바와 같이 컬럼 디코드 신호 CD, CDI가 입력되는 제1 컬럼 디코더 FCD는 셀(1)에 접속되는 비트선 BL, NBL과 기입 트랜지스터(2)가 접속되는 공통 데이타선 DL, NDL 사이에 접속되어 있다. 한편, 컬럼 디코드 신호 CDP, CDPI가 입력되는 제2 컬럼 디코더는 공통 데이타선 DL, NDL에 접속된 제2의 공통 데이타선 SDL, SNDL에 접속되어 있다. 또한, 기입 트랜지스터(2)에 대해서는 섹션 디코드 신호 SD와 컬럼 디코드 신호 CDP와 기입 신호 WE의 논리적 신호가 부여된다. 즉, 도시하지 않았지만 제2의 공통 데이타선 SDL, SNDL에는 셀(1 ; 제6도참조)로부터의 데이타를 감지, 증폭하기 위한 감지 증폭기가 접속된다. 이 외에 제3도의 구성과 같이 컬럼 디코드 신호 CD, CDI가 부여되는 제1 컬럼 디코더 FCD는 비트선 BL, NBL을 포함하는 4개의 비트선 쌍 중에서 비트선 BL, NBL을 선택하는 것이다. 컬럼 디코드 신호 CDP, CDPI가 부여되는 제2 컬럼 디코더는 공통 데이타선 DL, NDL을 포함하는 4개의 데이타선 쌍 중에서 공통 데이타선 DL, NDL을 선택하는 것이다. 여기서, 제1도에 도시하지 않았지만 기입 트랜지스터(2)의 수는 종래예의 회로에 비해 4배가 되지만, 컬럼 디코드 신호 CDㆍCDI, CDPㆍCDPI 및 데이타 입력선 DINㆍDINI의 개수는 같기 때문에 종래예와 거의 같은 레이아웃 패턴 면적으로 제1도의 회로를 실현할 수 있다.
이상 서술한 바와 같은 구성에서 다음으로 그 동작을 설명하겠다.
먼저, 데이타의 기입에 관해서 설명하겠다. 우선 워드선 WL(1)이 선택되고 이 워드선 WL(1)에 접속되는 셀[1(1)]이 선택된다. 다음으로 제2 컬럼 디코더 SCD에 부여되는 컬럼 디코드 신호 CDP, CDPI에 의해 제2의 공통 데이타선 SDL, SNDL이 선택되고 공통 데이타선 DL, NDL에 접속된다. 이 때, 기입 트랜지스터(2)가 온 상태가 된다. 또한, 제1의 컬럼 디코더 FCD에 부여되는 컬럼 디코드 신호 CD, CDI에 의해 비트선 BL, NBL과 공통 데이타선 DL, NDL이 접속된다. 이 시점에서 기입 트랜지스터(2)와 셀(1)이 접속되고, 외부에서 데이타 입력선 DIN, DINI에 입력된 데이타에 기초해서 공통 데이타선 DL, NDL이 고전위 및 저전위가 된다. 그리고, 선택된 셀(1)에 외부로부터의 데이타가 기입된다.
그리고, 이상과 같은 동작의 결과, 제2(a)도에 도시한 바와 같이 데이타 입력선 DIN, DINI 데이타의 고전위, 저전위에 대해 데이타의 기입시에는 제1 컬럼 디코더만 존재하므로 제2(b)도에 도시한 바와 같이 트랜지스터의 온 저항에 의한 공통 데이타선 DL, NDL의 저전위 측의 전위의 부상을 △V2까지 억제할 수 있고 셀(1)에의 기입을 확실히 행하게 할 수 있다. 즉, 제2(b)도와 제4(b)도를 비교하면 알 수 있듯이 저전위 측의 전위 부상 △V2는 종래의 저전위의 부상 △V1에 비해 제2 컬럼 디코더가 존재하지 않는 만큼 충분이 억제된 것으로 되어 있다.
또, 데이타의 판독시에는 셀[1(1)]에 접속되는 비트선 BL, NBL을 제1 컬럼 디코더 FCD로 선택해서 공통 데이타선 DL, NDL에 접속한다. 또한 공통 데이타선 DL, NDL을 제2 컬럼 디코더 SCD로 선택해서 제2의 공통 데이타선 SDL, SNDL에 접속한다. 이로써 셀[1(1)]을 도시하지 않은 감지 증폭기에 접속하고, 셀[1(1)]의 데이타를 증폭해서 외부로 도출한다.
이상과 같이 단계적으로 복수 설치된 컬럼 디코더를 분산해서 배치하고, 기입 트랜지스터(2)와 셀(1) 사이에 개재하는 컬럼 디코더를 하나로 함으로써 기입 데이타의 저전위 부상을 억제할 수 있고, 고속으로 확실한 데이타의 기입을 가능하게 할 수 있다.
제5도는 본 발명의 다른 실시예에 관한 반도체 기억 장치의 부분 회로 구성도이다. 도면에 도시한 바와 같이 셀(1)을 포함하는 컬럼의 비트선 BL, NBL에는 복수의 메모리셀이 접속된다. 메모리셀은 워드선 WL(1), WL(2) …를 선택함으로써 선택된다. 감지 증폭기(4)에는 각각 제2의 공통 데이타선 SDL, SNDL이 접속된다. 또한, 감지 증폭기(4)는 출력 8비트에 대응해서 8세트 설치되어 있으므로 공통 데이타선 쌍의 수는 합계 8세트가 된다. 이 공통 데이타선 쌍에는 컬럼 디코드 신호 CDP(1), CDPI(1), CDP(2), CDPI(2), …에 의해 선택 동작하는 4세트의 제2 컬럼 디코더 SCD가 접속되고, 공통 데이타선 DL, NDL을 포함하는 4세트의 데이타선 쌍 중의 1세트를 각각 하나의 감지 증폭기(4)에 접속한다. 결국, 섹션 전체에서는 8세트의 데이타선 쌍이 선택된다. 즉, 섹션 전체에서는 32세트의 공통 데이타선이 설치된다. 그리고, 이 32세트의 공통 데이타선 쌍에는 데이타 입력선 DIN1-1, DINI1-1, DIN1-2, DINI-2 …를 통해 4세트의 데이타가 입력되고, 데이타 입력선 DIN2-1, DINI2-1, DIN2-2, DINI2-2 …를 통해 4세트의 데이타가 입력되며 마찬가지로 해서 또한 4세트 × 6 = 24세트의 데이타가 입력되고, 각 공통 데이타선 쌍마다 대응해서 설치되는 32세트의 기입 회로(3)에 부여된다. 각 기입 회로(3)는 컬럼 디코드 신호 CD1, CDI1, CD2, CDI2 …가 부여되는 4세트의 제1의 컬럼 디코더 FCD에 접속되고, 비트선 BL, NBL을 포함하는 비트선 쌍에 접속된다. 결국, 32세트 설치되는 기입 회로(3)에는 전부 다른 데이타 입력선이 접속되어 있고, 각각이 공통 비트선 쌍에 대응하고 있으므로 32비트 단위의 기입을 행할 수 있다.
이상 서술한 바와 같은 구성에서 다음으로 그 동작을 설명하겠다.
먼저, 데이타의 기입에 있어서는 워드선 WL(1), WL(2) 중 하나가 선택되고 선택된 워드선에 접속된 메모리셀 (1, 1 …)이 선택된다. 이때, 기입 회로(3)에 입력되어 있는 신호에 의해 선택된 섹션 내의 모든 기입 트랜지스터(2)가 온이 된다. 또한, 제1 컬럼 디코더 FCD에 부여되는 컬럼 디코드 신호 CD1, CDI1, CD2, CDI2 …에 의해 제1 컬럼 디코더 FCD를 통해 공통 데이타선 쌍에 접속되는 비트선 쌍의 하나가 선택된다. 여기서, 공통의 데이타선 쌍은 4개이므로 결국 16개의 컬럼 중의 4개가 선택되게 된다. 그리고, 1섹션 내에서는 4개 × 8 = 32개의 컬럼이 선택된다. 이때 32비트의 데이타가 외부에서 입력되면 입력된 데이타에 기초해서 공통 데이타선 쌍이 고전위, 저전위가 되거나 선택된 메모리셀에 데이타의 기입이 행해진다. 이상과 같이 해서 32비트의 데이타가 동시에 기입되게 된다.
한편, 데이타의 판독시에는 제1 컬럼 디코더 FCD에 의해 4개의 비트선 쌍의 하나가 선택되어 공통 데이타선에 접속된다. 마찬가지로 제2 컬럼 디코더 SCD에 의해 4개의 공통 데이타선의 하나가 선택되어 제2의 공통 데이타선에 접속된다. 그리고 제2의 공통 데이타선에 접속된 감지 증폭기(4)를 통해 메모리셀의 데이타 증폭과 판독이 행해지므로 결국 8비트의 데이타가 판독되게 된다.
이상과 같이 기입시에는 32비트의 데이타를 동시에 기입할 수 있으므로 기입동작의 고속화가 가능해지고, 메모리셀의 고속의 액세스가 가능해진다. 또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
이상 서술한 바와 같이 본 발명의 반도체 기억 장치에 따르면 컬럼 디코더를 계층화 한 메모리셀 어레이에서 데이타의 기입을 확실하게 할 수 있으므로 액세스의 고속화와 고신뢰화가 도모되며, 판독 데이타의 비트 수에 대해 기입 데이타의 비트 수를 크게 할 수 있으므로 동작을 더욱 고속화할 수 있다는 효과가 있다.

Claims (19)

  1. 선택된 메모리셀로부터 1비트의 데이타를 출력하고, 선정된 개수의 데이타 비트를 선정된 개수의 선택된 메모리셀에 동시에 기록하기 위해, 선정된 개수의 메모리셀 블록이 제공되는 반도체 기억 장치에 있어서 상기 각각의 메모리셀 블록은 매트릭스 형상의 행(rows)과 열(columns)로 배치된 메모리셀을 갖는 메모리셀 어레이와 상기 메모리셀 어레이의 동일한 행에 배치된 메모리셀을 선택하기 위한 선정된 개수의 각각의 워드선과 상기 메모리셀 어레이의 동일한 열에 배치된 메모리셀에 공통으로 접속되어 상기 워드선 중 하나에 의해 선택돈 메모리셀 중 하나로 그리고 그로부터 데이타를 전송 및 수신하는 각각의 선정된 개수의 비트선 쌍과 복수의 제1 공통 데이타선 쌍 중 하나에 상기 선정된 개수의 비트선 쌍 중 하나를 선택적으로 접속시키는 선정된 개수의 각각의 제1 컬럼 디코더 유닛과 선정된 개수의 제1 공통 데이타선 쌍 중 하나를 위해 각각 제공되어 그 외부로부터 부여된 데이타를 입력하기 위한 데이타 입력선 쌍을 각각 갖는 선정된 개수의 기록 수단 - 상기 데이타 입력선 쌍을 통해 외부로부터 입력된 데이타는 선정된 개수의 비트로된 데이타가 동시에 기록될 수 있도록 상기 선정된 개수의 선택된 메모리셀 중 하나에 기록됨과 상기 선정된 개수의 제1 공통 데이타선 쌍 중 하나를 제2 공통 데이타선 쌍에 선택적으로 연결하기 위한 각각의 선정된 개수의 제2 컬럼 디코더 유닛과 상기 제2 공통 데이타선 쌍에 접속되고, 상기 선정된 개수의 제1 공통 데이타선 쌍 중 하나와 제2 공통 데이타선 쌍 중 하나인, 상기 선정된 개수의 비트선 쌍 중 하나를 통해 선택된 메모리셀로부터 데이타를 판독하고, 이 판독 데이타를 1비트 데이타로서 외부에 출력하는 감지 증폭기를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 선정된 제1 공통 데이타선 쌍의 각각의 개수, 상기 선정된 제1 컬럼 디코더 유닛의 개수 및 상기 선정된 기록 수단의 개수는 2개인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 각각의 제2 컬럼 디코더 유닛에서, 상기 제1 공통 데이타선 쌍은 상기 제2 공통 데이타선 쌍에 공통으로 접속되고 상기 각각의 제1 공통 데이타선 쌍과 상기 제2 공통 데이타선 쌍 사이에는 제2 스위칭 수단이 접속되며 이 제2 스위칭 수단은 외부에서 인가된 제2 컬럼 디코드 신호에 응답하여 온 또는 오프되어, 상기 제1 공통 데이타선 쌍 중 하나를 상기 제2 공통 데이타선 쌍에 연결하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 각각의 기록 수단에서, 상기 데이타 입력선 쌍및 상기 대응하는 제1 공통 데이타선 쌍 간에는 기록 스위칭 수단(write switching means)이 접속되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 기록 스위칭 수단은 외부에서 인가된 제1 컬럼 디코드 신호의 논리 연산(logical operation)에 의해 얻어진 스위치 제어신호(switch control signal)에 응답하여 온 또는 오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제1 공통 데이타선 쌍의 상기 선정된 각각의 개수는, 상기 제1 컬럼 디코더 유닛의 선정된 개수와 상기 기록 수단의 선정된 개수인 4개인 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 각각의 제1 컬럼 디코더 유닛에서, 상기 비트선 쌍은 제1 공통 데이타선 쌍에 공통으로 접속되고; 제1 스위칭 수단은 상기 비트선 쌍과 상기 제1 공통 데이타선 쌍 간에 접속되며; 상기 제1 스위칭 수단은 외부에서 인가된 제1 컬럼 디코드 신호에 응답하여 온 또는 오프되어, 상기 비트선 쌍 중 선정된 개수의 비트선을 제1 공통 데이타선 쌍에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 각각의 제2 컬럼 디코더 유닛에서, 상기 제1 공통 데이타선 쌍은 제2 공통 데이타선 쌍에 공통으로 접속되고; 제2 스위칭 수단은 각각의 제1 공통 데이타선 쌍과 공통 제2 데이타선 쌍 간에 접속되고; 상기 제2 스위칭 수단은 외부에서 인가된 제2 컬럼 디코드 신호에 따라 온 또는 오프되어, 상기 제1 공통 데이타선 쌍 중 하나를 제2 공통 데이타선 쌍에 연결하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제6항에 있어서, 상기 각각의 기록 수단에서, 상기 데이타 입력선 쌍과 상기 제1 공통 데이타선 쌍 중 대응하는 선 간에는 기록 스위칭 수단이 접속되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 기록 스위칭 수단은 외부에서 인가된 제1 컬럼 디코드 신호의 논리 연산에 의해 얻어진 스위치 제어 신호에 응답하여 온 또는 오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서, 상기 메모리셀 블록의 개수는 2개 이상인 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 제2 컬럼 디코더 유닛에서, 제1 공통 데이타선 쌍은 제2 공통 데이타선 쌍에 공통으로 접속되고; 제2 스위칭 수단은 각각의 제1 공통 데이타선 쌍과 제2 공통 데이타선 쌍 간에 접속되고; 상기 제2 스위칭 수단은 외부에서 인가된 제2 컬럼 디코드 신호에 따라 온 또는 오프되어, 상기 제1 공통 데이타선 쌍 중 하나를 상기 제2 공통 데이타선 쌍에 연결하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항에 있어서, 상기 각각의 기록 수단에서, 상기 데이타 입력선 쌍과 상기 대응하는 제1 공통 데이타선 쌍 간에는 기록 스위칭 수단이 연결되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 기록 스위칭 수단은 외부에서 인가된 제1 컬럼 디코드 신호의 논리 연산에 의해 얻어진 스위치 제어 신호에 응답하여 온 또는 오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제11항에 있어서, 상기 제1 공통 데이타선 쌍 중 각각의 상기 선정된 개수는, 상기 제1 컬럼 디코더 유닛의 선정된 개수와 상기 기록 수단의 선정된 개수인 4개인 것을 특징으로 하는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 각각의 제1 컬럼 디코더 유닛에서, 상기 비트선 쌍은 제1 공통 데이타선 쌍에 공통으로 접속되고; 상기 비트선 쌍과 상기 제1 공통 데이타선 쌍 간에는 제1 스위칭 수단이 접속되고; 이 제1 스위칭 수단은 외부에서 인가된 제1 컬럼 디코드 신호에 응답하여 온 또는 오프되어, 상기 비트선 쌍 중 상기 선정된 개수의 비트선을 상기 제1 공통 데이타선 쌍에 연결하는 것을 특징으로 하는 반도체 기억 장치.
  17. 제15항에 있어서, 상기 제2 컬럼 디코더 유닛에서, 제1 공통 데이타선 쌍은 제2 공통 데이타선 쌍에 공통으로 연결되고; 각각의 제1 공통 데이타선 쌍과 제2 공통 데이타선 쌍 간에는 제2 스위칭 수단이 연결되며; 이 제2 스위칭 수단은 외부에서 인가된 제2 컬럼 디코드 신호에 응답하여 온 또는 오프되어, 상기 제1 공통 데이타선 쌍 중 하나를 상기 제2 공통 데이타선 쌍에 연결하는 것을 특징으로 하는 반도체 기억 장치.
  18. 제15항에 있어서, 상기 각각의 기록 수단에서, 데이타 입력선 쌍과 대응하는 제1 공통 데이타선 쌍 간에는 기록 스위칭 수단이 연결되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제18항에 있어서, 상기 기록 스위칭 수단은 외부에서 인가된 제1 컬럼 디코드 신호의 논리 연산에 의해 얻어진 스위치 제어신호에 응답하여 온 또는 오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
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