KR0139305B1

KR0139305B1 - 반도체 기억장치

Info

Publication number: KR0139305B1
Application number: KR1019940001561A
Authority: KR
Inventors: 토루 후루야마
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-01-28
Filing date: 1994-01-28
Publication date: 1998-06-01
Also published as: JPH06223559A; US5383160A; JP2823466B2

Abstract

본 발명은 독출을 수행한 하나의 열의 비트선전위를 재기록할 때에, 인접하는 다른 열의 비트선에 중첩되는 잡음량을 억제하여, 이 외의 열로 부터 신호를 독출한 때의 감지동작의 지연이나 에러를 방지하고자 함에 그 목적이 있다.

이를 위해 본 발명은, 캐스케이드형의 DRAM셀 MCiL, MCiR의 어레이를 갖추고, 동일열내의 복수개의 셀에 대하여 직렬로 액세스하는 방식, 쉐어드 감지증폭방식을 갖춘 DRAM에 있어서 동일 열내의 감지증폭기 SA의 양측의 복수개의 셀에 대하여 별도의 직렬로 어드레스를 지정하는 회로 ADL, ADR 및, 임의의 열의 복수개의 셀에 대한 직렬액세스시에 감지증폭기의 편측의 기억정보를 격납하고 있는 셀로 부터 복수비트의 정보를 시계열로 독출하여, 이 복수비트의 정보를 감지증폭기의 반대측의 하나의 사용하지 않은 상태인 셀에 순차적으로 재기록하는 제어회로(10)를 구비한 것을 특징으로 한다.

Description

반도체 기억장치

제 1 도는 본 발명의 제1실시예에 따른 DRAM의 일부를 나타낸 회로도,

제 2 도는 제 1 도중의 감지증폭기, 절환회로, 비트선 선충전회로 및 더미셀회로의 일예를 나타낸 회로도,

제 3 도는 제 1 도중의 메모리셀 어레이에서 1열의 캐스케이드 게이트형 DRAM셀의 일예를 나타낸 회로도,

제 4 도는 제 1 도중의 어드레스 지정회로 및 워드선 구동회로의 일예를 나타낸 회로도,

제 5 도는 제 1 도의 DRAM에서의 직렬액세스동작의 개요를 설명하기 위해 나타낸 동작상태 설명도,

제 6 도는 제 5 도중 제 1 회째의 직렬액세스동작을 상세히 나타낸 동작상태 설명도,

제 7 도는 제 5 도중 제 1 회째의 직렬액세스동작의 타이밍의 일예를 나타낸 타이밍파형도,

제 8 도는 제 7 도의 타이밍파형도에 대응하는 동작시퀀스를 나타낸 도면,

제 9 도는 제 5 도중 제 1 회째의 직렬액세스동작에서의 4열의 순차선택동작을 상세히 나타낸 타이밍파형도,

제 10도는 현재 제안되어 있는 반도체 메모리셀의 일예를 나타낸 등가회로도이다.

* 도면의 주요부분에 대한 부호의 설명 *

MCiL, MCiR --- 메모리셀,N1, N2 --- 노드,

Q1∼Q5 --- 메모리셀의 MOS트랜지스터,

C1∼C4 --- 메모리셀의 정보기억용 캐패시터,

(WL0L0∼WL0L4)∼(WL32L0∼WL32L4), (WL0R0∼WL0R4)∼(WL32R0∼WL

32R4) --- 워드선

DCL, DCR --- 더미셀회로,DWL, DWLR --- 더미워드선,

BL, /BL --- 비트선,DL, /DL --- 디지트선,

ADL, ADR --- 어드레스 지정회로,

WDL, WDR, WD --- 워드선 구동회로,

SA --- 비트선 감지증폭기,SWL, SWR --- 절환회로,

PR --- 비트선 선충전 등화회로,CSW --- 열스위치회로,

DQ, /DQ --- 데이터선.

[산업상의 이용분야]

본 발명은 반도체 기억장치에 관한 것으로, 특히 복수비트의 정보를 비트단위로 격납할 수 있는 캐스케이드형(cascade)형의 메모리셀 어레이를 갖춘 다이나믹형 랜덤 액세스 메모리(DRAM)에 관한 것이다.

[종래의 기술 및 그 문제점]

현재 실용화되어 있는 DRAM셀은, 워드선 및 비트선에 접속되는 전송게이트용의 하나의 MOS(절연게이트형) 트랜지스터와, 이에 접속되는 정보기억용의 하나의 캐패시터로 구성되어 있다.

한편, DRAM셀을 보다 고집적화해서 비트선단가를 저감하는 것이 요구되고 있는 사정을 감안하여 본원 발명자는 예컨대 제 10도에 나타낸 바와 같은 새로운 구성을 갖춘 메모리셀을 제안하였다(특원평 2-104576호). 이 캐스케이드형의 메모리셀은 복수개의 MOS트랜지스터(Q1∼Q5)가 캐스케이드접속되고, 상기 MOS트랜지스터 상호간의 접속노드에 각 대응해서 각각 정보기억용의 캐패시터(C1∼C4)의 일단이 접속되어 이루어지므로 복수비트의 정보를 비트단위로 격납할 수 있게 된다.

이와 같은 캐스케이드형 셀은, 기존의 제조프로세스에서 또는 제조프로세스가 변하여도 미세화를 동반하지 않으므로 종래의 1 트랜지스터/1캐패시터형의 셀을 이용한 DRAM보다도 높은 집적도를 실현할 수 있어서 비트단가를 대폭적으로 저감시킬 수 있게 된다.

더우기, 본원 발명자는 상기한 바와 같은 캐스케이드형 셀로 부터 시계열로 독출되는 정보를 잠시동안 격납하기 위한 격납수단을 구비한 반도체 기억장치를 제안하였다(특원평 3-41316 호). 상기 반도체 기억장치에 의하면, 하나의 캐스케이드형 셀의 임의의 캐패시터로 부터의 독출에 이어지는 동일 셀내의 다른 캐패시터로 부터의 독출을 대기시킨 후에 재기록할 수가 있다. 이에 따라, 종래의 1트랜지스터/1캐패시터형의 셀을 이용한 DRAM보다도 현저히 높은 집적도를 실현할 수 있어서 비트단가를 대폭적으로 저감시킬 수 있게 된다.

더우기, 본원 발명자는 상기한 바와 같은 캐스케이드형 셀의 직렬액세스성을 그대로 활용하여 캐스케이드형 셀어레이의 동일 열에서의 메모리셀군을 직렬로(시퀀셜)로 액세스하는 방식의 반도체 기억장치를 제안하였다(특원평 3-74830 호).

상기 반도체장치는, 캐스케이드형 셀어레이를 갖추고, 동일 열내의 복수개의 셀에 대하여 직렬로 액세스하는 방식을 갖추며, 캐스케이드형 셀의 독출/재기록시에 기억정보를 격납하고 있는 셀로 부터 복수비트의 정보를 시계열로 독출하고, 이 복수비트의 정보를 동일 열내의 다른 하나의 사용하지 않은 상태의 셀에 순차적으로 재기록하는 액세스수단을 구비한 것을 특징으로 한다. 즉, 열마다 하나씩 여분의 셀을 갖추고서 어떠한 셀을 독출하며, 그 전에 액세스되어 현재는 빈 상태로 되어 있는 셀에 격납(재기록)하는 수단을 이용함으로써 열단위에서 직렬로 액세스하도록 하고 있다.

이와 같은 직렬액세스가능한 반도체 기억장치에 의하면, 셀의 독출/재기록시에 상기 셀로 부터 시계열로 순차적으로 독출되는 정보를 재기록하기 위해 일시적으로 격납하는 수단을 생략할 수 있게 되어 고집적화가 가능해진다. 따라서, 데이터를 블록단위에서 직렬로 독출/기록하는 기억장치(컴퓨터시스템의 외부기억장치로서 이용되는 자기디스크 등)를 상기한 바와 같은 직렬액세스가능한 반도체 기억장치로 대체함으로써 외부기억장치의 고속화가 가능해진다.

또한, 근래의 DRAM의 응용을 살펴보면, 캐시메모리와의 사이의 블록전송이나 화상용 데이터의 처리, 유지 등과 같이 직렬액세스에 대응가능한 분야가 급속히 확대되고 있기 때문에, 상기한 바와 같은 직렬액세스가능한 반도체 기억장치의 용도가 확장되고 있다.

그런데, 상기 특원평 3-74830 호의 직렬액세스 가능한 반도체 기억장치에 있어서는 일예로서 싱글앤드형의 감지증폭기가 열마다 설치되어 있는 경우를 나타내고 있다. 감지증폭기의 사이즈가 2열피치로 배치할 수 있는 범위이면 상기 감지증폭기를 비트선의 양측에 교대로 배치함으로써 실현할 수 있고, 감지증폭기의 사이즈가 4열피치로 배치할 수 있는 범위이면 상기 감지증폭기를 2개씩 비트선의 양측에 겹치지 않도록 배치함으로써 실현할 수 있지만 칩상의 감지증폭기의 점유면적이 커져버린다.

칩상의 감지증폭기의 점유면적을 억제하여 한층 고집적화, 대용량화를 도모하기 위해, 하나의 감지증폭기를 스위칭수단에 의해 절환하여 복수개의 열에서 시분할적으로 공용할 수가 있다. 또, 복수비트의 정보를 시계열로 독출하는 방식의 DRAM셀 어레이에 있어서, 하나의 감지증폭기를 복수개의 열에서 시분할적으로 공용하는 기술은, 1991 IEEE ISSCC DIGEST OF TECHNICAL PAPERS pp.107 A Block-Oriented RAM with Half-Sized DRAM Cell and Quasi-Folded Data-Line Architecture K.Kimura et a1. 에 개시되어 있다.

그러나, 상기한 바와 같이 하나의 감지증폭기를 예컨대 4개의 열에서 시분할적으로 공용하는 쉐어드(shared) 감지증폭방식을 채용하는 경우에는, 캐스케이드형 셀로 부터의 독출신호가 4개의 열에 동시에 도달하여 하나의 열로 부터 독출하고 있는 동안은 다른 3개의 열은 독출을 대기하는 상태로 되어 있다. 만일 현재 독출을 실시한 하나의 열의 비트선전위를 재기록하기 위해 전원전위의 모든 진폭까지 변화시키면, 상기 하나의 열에 인접하는 다른 열의 비트선(이미 메모리셀로 부터의 독출신호가 도달되어 있다)에 대하여 비트선간 용량결합에 의해 잡음이 중첩되기 때문에, 계속해서 상기 다른 열로 부터 독출할 때의 신호량이 현저히 감소되어 감지동작이 지연되거나 경우에 따라서는 감지동작이 실수로 잘못된 데이터를 출력할 염려가 있다.

[발명의 목적]

이에 본 발명은 상기 사정을 감안하여 이루어진 것으로, 캐스케이드형의 메모리셀 어레이에서의 동일 열내의 복수개의 메모리셀에 대하여 직렬로 액세스하는 방식 및 쉐어드 감지증폭방식을 갖춘 DRAM에 있어서 독출을 실시한 하나의 열의 비트선전위를 재기록하기 위해 전원전위의 전진폭까지 변화시킨 때에, 상기 하나의 열에 인접하는 다른 열의 비트선에 대하여 중첩되는 잡음량을 억제하고, 계속해서 상기 다른 열로 부터 신호를 독출한 때의 감지동작의 지연이나 에러를 방지할 수 있는 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명의 반도체 기억장치는, 복수비트의 정보를 비트단위로 격납할 수 있는 캐스케이드형의 메모리셀이 행렬모양으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이에서의 복수개의 열마다 하나씩 설치되고, 상기 복수개의 열의 비트선 배선방향의 중앙부에 배치된 감지증폭기, 이 감지증폭기를 상기 복수개의 열에서 시분할적으로 공용하도록 회로접속을 절환하는 절환회로, 상기 메모리셀 어레이에서의 동일 열내의 감지증폭기 양측의 복수개의 메모리셀에 대하여 별도의 직렬로 어드레스지정을 행하는 어드레스 지정회로, 이 어드레스 지정회로에 의해 지정되는 어드레스의 메모리셀을 선택적으로 구동하는 워드선 구동회로 및, 상기 메모리셀 어레이의 임의의 열의 복수개의 메모리셀에 대한 직렬액세스시에 어떠한 열의 상기 감지증폭기의 한쪽측에서의 기억정보를 격납하고 있는 메모리셀중 하나로 부터 복수비트의 정보를 시계열로 독출하고, 상기 복수비트의 정보를 상기 감지증폭기의 다른 쪽측에서의 하나의 사용하지 않은 상태인 메모리셀에 순차적으로 재기록하도록 제어하는 액세스 제어회로를 구비한 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 정보기억을 위한 메모리셀과는 달리 열마다 2개씩(감지증폭기의 양측에 하나씩) 여분의 메모리셀을 갖춤으로써, 메모리셀로 부터 시계열로 독출되는 정보를 재기록하기 위해 잠시동안 격납하는 수단을 생략할 수 있게 된다. 또한, 쉐어드 감지증폭방식을 채용하여 하나의 감지증폭기를 복수개의 열에서 시분할적으로 공용하고 있기 때문에, 패턴면적의 소형화 및 고집적화가 가능해진다.

더우기, 어떠한 열의 감지증폭기의 한 쪽측에서의 셀로 부터 시계열로 독출되는 정보를 상기 셀과 동일 열내의 감지증폭기의 다른 쪽측에서의 하나의 사용하지 않은 상태인 셀에 순차적으로 재기록하는 바와 같이 액세스할 때, 상기 감지증폭기의 다른 쪽측의 비트선전위를 재기록하기 위해 전원전위의 전진폭까지 변화시켜도 이 비트선과 다른 열의 감지증폭기의 한 쪽측에서의 셀로 부터 신호가 독출되고 있는 비트선과의 사이의 비트선간 용량결합은 거의 없다. 따라서, 상기 다른 열의 감지증폭기의 한 쪽측의 비트선에 대하여 비트선간 용량결합에 의해 중첩되는 잡음량은 억제되기 때문에, 계속해서 상기 다른 열의 감지증폭기의 한 쪽측에서의 셀로 부터 신호를 독출한 때의 감지동작의 지연이나 실수를 방지할 수 있게 된다.

또, 어떠한 열의 감지증폭기의 다른 쪽측의 비트선전위를 재기록하기 위해 전원전위의 전진폭까지 변화시켜도 아직 독출되어 있지 않은 다른 열의 감지증폭기의 다른 쪽측의 비트선을 전원전위로 선충전해 둠으로써 이 비트선에 대하여 중첩되는 잡음량이 억제되게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.

제 1 도는 캐스케이드형 셀의 어레이를 사용한 제1실시예에 따른 DRAM의 일부를 나타낸 것이다.

MCiL(i=0, 1, …, 32), MCiR(i=0, 1, …, 32)은 각각 복수비트(본예에서는 4비트)의 정보를 비트단위로 격납할 수 있는 캐스케이드형의 메모리셀로, 행렬모양으로 배열되어 메모리셀 어레이를 구성하고 있다. 제 1 도에는 메모리셀 어레이의 4개의 열 CL1 ∼ CL4만을 대표적으로 나타내고 있느데, 여기서 SA는 상기 메모리셀 어레이에서의 복수개의 열마다(본예에서는 4개의 열마다) 하나씩 설치되고, 상기 4개의 열의 비트선 배선방향의 중앙부에 배치된 예컨대 래치형 증폭기로 이루어진 비트선 감지증폭기(이하, 감지증폭기라 기재한다)이다. BL은 상기 감지증폭기 SA의 한 쪽측(예컨대 좌측)에서의 동일 열의 메모리셀에 공통으로 접속된 비트선이고, /BL은 상기 감지증폭기 SA의 다른 쪽측(예컨대 우측)에서의 동일열의 메모리셀에 공통으로 접속된 비트선이다. 이상의 접속관계는 거의 개방비트선방식의 메모리셀 어레이를 구성하고 있다.

본 예에서는 각 열에서의 감지증폭기 SA의 양측에 메모리셀이 각각 n(정수) + 1개, 즉 33개씩 배열되어 있고, 각 열 CL1∼CL4에서의 감지증폭기 SA의 좌측의 33개의 메모리셀을 MC0L∼MC32L, 감지증폭기 SA의 우측 33개의 메모리셀을 MC0R∼MC32R로 나타내고 있다.

그리고, 상기 감지증폭기 SA의 좌측 33개의 메모리셀 MC0L∼MC32L중 n개(본 예에서는 32개)가 데이터의 기억에 이용되고 있고, 하나가 여분으로 설치되어 있다. 마찬가지로, 상기 감지증폭기 SA의 우측 33개의 메모리셀 MC0R∼MC32R 중 32개가 데이터의 기억에 이용되고 있고, 하나가 여분으로 설치되어 있다. 이와 같은 1열에서의 데이터기억용의 2n개(본 예에서는 64개)의 메모리셀에 의해, 후술하는 바와 같은 액세스에 따라 256비트의 블록데이터의 기억이 가능하게 되어 있다.

SWL은 상기 감지증폭기 SA를 그 좌측의 4개의 열에서 시분할적으로 공용하는 바와 같이 회로접속을 절환하는 제1절환회로이고, SWR은 상기 감지증폭기 SA를 그 우측의 4개의 열에서 시분할적으로 공용하도록 회로접속을 절환하는 제 2 절환회로이다. 이에 따라 1감지증폭기당 8비트선으로 시분할적으로 공용할 수 있게 되어 있다.

DL은 감지증폭기 SA의 한 쌍의 입출력노드중 한 쪽과 제 1 절환회로 SWL 사이의 공통비트선(디지트선) 이고, /DL은 감지증폭기 SA의 한 쌍의 입출력노드 중 다른 쪽과 제 2 절환회로 SWR 사이의 공통비트선(디지트선) 이다.

PR은 예컨대 디지트선쌍 DL, /DL에 접속되고, 이 디지트선쌍 DL, /DL 및 비트선쌍 BL, /BL을 소정의 타이밍에서 소정의 전위(본 예에서는 전원전위 VCC)로 선충전 등화하는 비트선 선충전회로로, 비트선 선충전신호 /EQL에 의해 온구동된다.

DCL은 상기 감지증폭기 SA의 한 쪽측의 메모리셀로 부터의 독출시에 감지증폭기 SA의 감지기준전위를 생성하는 제1타이밍회로이고, DCR은 상기 감지증폭기 SA의 다른 쪽측의 메모리셀로 부터의 독출시에 감지증폭기 SA의 감지기준전위를 생성하는 제 2 타이밍회로이다. DWLL은 제 1 더미워드선이고, DWLR은 제 2 더미워드선 DWL이다.

DQ, /DQ는 복수개의 열에 공통으로 설치된 데이터선쌍이다.

CSW는 디지트선쌍 DL, /DL과 데이터선쌍 DQ, /DQ 사이에 접속되고, 열디코더 출력선 CSL에 의해 제어되는 열선택스위치이다.

ADL은 감지증폭기 SA의 좌측의 동일 열내의 복수개의 셀에 대하여 직렬로 행어드레스지정을 행하기 위한 제 1 어드레스 지정회로이고, ADR은 감지증폭기 SA의 우측의 동일 열내의 복수개의 셀에 대하여 직렬로 행어드레스지정을 행하기 위한 제 2 어드레스 지정회로이다.

WDL은 상기 제 1 어드레스 지정회로 ADL에 의해 지정되는 어드레스의 메모리셀을 선택적으로 구동하는 제 1 워드선 구동회로이고, WDR은 상기 제 2 어드레스 지정회로에 의해 지정되는 어드레스의 메모리셀을 선택적으로 구동하는 제 2 워드선 구동회로이다.

액세스 제어회로(10)는 메모리셀 어레이의 임의의 열의 복수개의 메모리셀에 대한 직렬액세스시에, 상기 감지증폭기 SA의 한 쪽측에서의 기억정보를 격납하고 있는 메모리셀중 하나로 부터 복수비트의 정보를 시계열로 독출하고, 이 복수비트의 정보를 상기 감지증폭기 SA의 다른 쪽측에서의 하나의 사용하지 않은 상태인 메모리셀에 순차적으로 재기록하도록 제어하는 기능을 갖는다. 또한, 액세스 제어회로(10)는 상기 복수개의 열에서의 각각 복수개의 메모리셀에 대한 직렬액세스시에, 상기 복수개의 열을 순차적으로 선택하여 상기 복수개의 열에서 상기 감지증폭기 SA를 시분할적으로 공용하도록 제어하는 기능을 갖는다.

제 2 도는 제 1 도중 감지증폭기 SA, 제 1 절환회로 SWL, 제 2 절환회로 SWR, 비트선 선충전회로 PR, 제 1 더미셀 회로 DCL 및 제 2 더미셀회로 DCR의 일예를 나타낸 회로도이다.

감지증폭기 SA는 감지용의 NMOS 감지증폭기 NSA와 재저장용의 PMOS감지증폭기 PSA로 이루어지는데, 상기 감지용의 NMOS감지증폭기 NSA는 감지증폭기 제어신호선 /SAN에 의해 활성/비활성상태가 제어되고, 이 감지증폭기 제어신호선 /SAN과 접지전위 VSS 사이에 감지증폭기 활성화제어용의 NMOS트랜지스터 N1이 접속되어 있다.

제 1 절환회로 SWL은 감지증폭기 SA의 좌측에서의 4개의 비트선 BL을 선택적으로 감지증폭기 SA에 접속되도록 대응시켜 제어신호 ø1L, ø2L, ø3L, ø4L에 의해 제어되는 제 1 전송게이트 TG1L∼TG4L로 이루어진다. 제 2 절환회로 SWR은 감지증폭기 SA의 우측에서의 4개의 비트선 /BL…을 선택적으로 감지증폭기 SA에 접속되도록 대응시켜 제어신호 ø1R, ø2R, ø3R, ø4R에 의해 제어되는 제 2 의 전송게이트 TG1R∼TG4R로 이루어진다.

제 1 더미셀회로 DCL는 디지트선 DL과 제 1 더미워드선 DWLL 사이에 접속된 더미셀용의 결합용량 C로 이루어지고, 제 2 더미셀회로 DCR은 디지트선 /DL과 제 2 더미워드선 DWLR 사이에 접속된 더미셀용의 결합용량 C로 이루어진다.

제 3 도는 상기 메모리셀 어레이에서의 1열의 캐스케이드 게이트형의 메모리셀의 일예를 나타낸 회로도이다.

셀 MCiL(i=0, 1, …32), MCiR(I=0, 1, …, 32)은, 각각 예컨대 제 10 도에 나타낸 바와 같이 제 1 노드 N1과 제 2 노드 N2 사이에 캐스케이드접속된 3개이상(본 예에서는 5개)의 MOS 트랜지스터 Q1∼Q5를 갖춘 캐스케이드 게이트와, 상기 캐스케이드접속된 MOS트랜지스터 상호간의 접속노드에 대응하여 각 일단이 접속된 복수개의 정보기억용의 캐패시터 C1∼C4를 구비하고 있다. 상기 제 1 노드 N1과 제 2 노드 N2는 상기 비트선 BL에 접속되어 있고, 상기 셀 MCiR의 노드 N1 및 노드 N2는 상기 비트선 BL에 접속되어 있다. 또한, 상기 캐패시터 C1∼C4의 각 타단은 캐패시터배선(11)에 공통으로 접속되어 있다. 본 예에서는 상기 캐패시터 C1∼C4의 각 플레이트전극이 공통으로 접속되고, 이 플레이트전극에 다른 메모리셀과 공통으로 소정의 캐패시터 플레이트전위 VPL가 인가된다.

워드선 (WL0L0∼WL0L4)∼(WL32L0∼WL32L4), (WL0R0∼WL0R4)∼(WL32R0∼WL32R4)는, 각각 메모리셀 어레이의 동일 행의 셀의 MOS트랜지스터 Q1∼Q5의 각 게이트에 대응하여 접속되어 있다.

제 4 도는 제 1 도중의 제 1 어드레스 지정회로 ADL, 제 2 어드레스 지정회로 ADR, 제 1 워드선 구동회로 WDL 및 제 2 워드선 구동회로 WDR의 일예에 대하여 일부를 나타낸 회로도이다.

제 1 어드레스 지정회로 ADL로서 메모리셀 어레이의 감지증폭기 SA의 한 쪽측의 행수의 k(정수)분의 1(본 예에서는 1/5)에 대응하는 단수(본 예에서는 33단)를 갖춘 제 1 시프트 레지스터 SRL이 이용되고 있다. 즉, 제 1 시프트 레지스터 SRL은 상기 메모리셀 어레이에서의 감지증폭기 SA의 좌측의 5개로 1조를 이루는 33조의 워드선 (WL0L0∼WL0L4)∼(WL32L0∼WL32L4)에 대응하여 33단을 갖는다.

그리고 제 1 워 WDL은, 메모리셀 어레이의 감지증폭기 SA의 좌측의 행수에 대응하는 수의 워드선 구동회로(즉, 5개로 1조를 이루는 33조의 워드선 구동회로) WD가 사용된다. 이 경우, 제 1 시프트 레지스터 SRL의 각단 출력에 의해 대응하는 각 조의 5개의 워드선 구동회로 WD를 선택제어하기 위해 제 1 시프트 레지스터 SRL의 각단출력이 대응하는 각 조의 워드선 구동회로 WD의 동작전원(또는 동작제어신호)으로서 공급된다. 각 워드선 구동회로 WD는 예컨대 CMOS인버터로 이루어진다. 제 1 워드선 구동회로 WDL의 각 조의 5개의 워드선 구동회로 WD…는 상기 워드선 (WL0L0∼WL0L4)∼(WL32L0∼WL32L4) 중 대응하는 조의 5개의 워드선 (WLiL0∼WLiL4) 을 각 대응하여 구동한다. 더우기, 각 조의 5개의 워드선 구동회로 WD에 순서적으로 구동입력을 공급하기 위해 5개의 배선 /L0∼/L4가 설치되어 있다.

이와 같은 제 1 워드선 구동회로 WDL을 이용함으로써 후술하는 바와 같은 1회의 직렬액세스시에, 감지증폭기 SA의 좌측의 각 조 5개의 워드선(WLiL0∼WLiL4)을 순서적으로 각각 일정기간씩 온상태로 하는 제어를 수행할 수 있게 되어 있다.

상기와 마찬가지로 제 2 어드레스 지정회로 ADR로서 감지증폭기 SA의 우측의 5개로 1조를 이루는 33조의 워드선 (WL0R0∼WL0R4)∼(WL32R0∼WL32R4)에 대응하여 33단을 갖춘 제 2 시프트 레지스터 SRR이 이용되고 잇다. 제 2 워드선 구동회로 WDR은 메모리셀 어레이의 감지증폭기 SA의 우측의 행수에 대응하는 수의 워드선 구동회로 WD가 사용된다. 그리고, 제 2 시프트 레지스터 SRR의 각단 출력에 의해 대응하는 각조의 워드선 구동회로 WD를 선택제어하기 위해 제 2 시프트 레지스터 SRR의 각단출력이 대응하는 각조 5개의 워드선 구동회로 WD의 동작전원으로서 공급된다. 제 2 워드선 구동회로 WDR의 각 조 5개의 워드선 구동회로 WD는 상기 워드선 (WL0R0∼WL0R4)∼(WL32R0∼WL32R4)중 대응하는 조의 5개의 워드선 (WLiR0∼WLiR4)을 각 대응하여 구동한다. 더우기, 각조의 5개의 워드선 구동회로 WD에 순차적으로 구동입력을 공급하기 위해 5개의 배선 /R0∼/R4가 설치되어 있다.

이와 같은 제 2 워드선 구동회로 WDR을 이용함으로써 후술하는 바와 같은 1회의 직렬액세스시에 감지증폭기 SA의 우측의 각조 5개의 워드선 (WLIR0∼WLiR4)을 순서적으로 각각 일정기간씩 온상태로 하는 제어를 수행할 수 있게 되어 있다.

다음에, 제 1 도의 DRAM에서의 직렬액세스동작의 개요에 대하여 제 5 도 및 제 6 도를 참조하면서 설명한다.

제 5 도는 제 1 회째 ∼ 제 66 회째의 직렬액세스동작의 개요를 나타낸 동작상태 설명도이다.

제 6 도는 제 1 회째의 직렬액세스동작을 상세히 나타낸 동작상태 설명도이다.

제 6 도중 셀의 비트데이터를 식별하기 위한 부호 (1, m, Ci)중 1은 셀이 속하는 열의 번호(본 예에서는 1∼4중 어느 하나) 이고, m은 셀이 속하는 행의 번호(본 예에서는 0L∼32L, 0R∼32R중 어느 하나)이며 Ci는 셀내의 비트번호(캐패시터번호, 본 예에서는 C1∼C4중 어느 하나) 이다.

제 5 도 및 제 6 도에 있어서는, 초기상태에서 셀 MC0L, MC0R, MC1L, MC1R, …, MC31L, MC31R에 일련의 데이터(블록데이터)가 격납되고, MC32L 및 MC32R이 비사용상태(비기억상태)인 것으로 하며, 직렬액세스에 의해 상기 블록데이터를 순차적으로 독출함과 동시에 재기록하는 것으로 한다.

제 1 회째의 직렬액세스시에, 먼저 시각 t0에서는 워드선 WL0L0∼WL0L3을 순차적으로 온상태로 제어하여 셀 MC0L의 캐패시터 C1∼C4의 기억정보를 순서적으로 비트선 BL로 독출하고, 워드선 WLR1∼WL32R4를 순차적으로 온상태로 제어하여 상기 4비트정보를 동일 열의 감지증폭기 SA의 반대측의 사용하지 않은 상태인 하나의 셀(이 때는 MC32R이 해당된다)의 캐패시터 C1∼C4에 순서적으로 재기록하는 동작을 개시한다. 이 동작시에, 상기 4비트정보의 각 비트마다 동일행의 4열의 셀 MC0L의 기억정보를 동시에 각각 대응하는 비트선 BL로 독출하고, 시분할로 감지증폭기 SA에 의해 감지증폭하며, 각각 대응하는 동일 열의 감지증폭기 SA의 반대측의 사용하지 않은 상태인 하나의 셀 MC32R에 동시에 재기록한다. 이에 따라 16비트의 독출/격납이 이루어지게 된다.

상기 동작과 동일한 요령으로 시각 t1에서는 셀 MC0R의 4비트정보를 순서적으로 비트선 /BL로 독출하여 동일 열의 감지증폭기 SA의 반대측의 사용하지 않은 상태인 하나의 셀(이 때는 MC0L이 해당된다)에 재기록하는 동작을 개시한다.

그리고, 시각 t2에서는 셀 MC1L의 4비트정보를 순서적으로 비트선 BL으로 독출하여 동일 열의 감지증폭기 SA의 반대측의 사용하지 않은 상태인 하나의 셀(이 때는 MC0R이 해당된다)에 재기록하는 동작을 개시한다.

이와 같이 독출과 기록의 조합이 다른 동일 열내의 2개의 셀을 단위로 하는 독출/재기록동작을 4열의 순차적인 선택을 동반하면서 순차적으로 수행함으로써, 최종적으로 시각 t64에서는 셀 MC31R의 4비트정보가 셀 MC31L에 재기록된 상태로 되어 있다. 이에 따라 1024비트선 (16비트×64회)의 독출/격납이 이루어지게 된다.

그리고, 이후의 더미사이클기간에 워드선 WL32L1∼4를 온으로 하고, 다음회(제 2 회째)의 직렬액세스시에 최초의 기록대상으로 되는 셀 MC32L을 대기상태로 해둔다.

상기한 바와 같은 동일 열내의 2(n+1)개 즉 66개의 셀에 대한 제 1 회째의 직렬액세스에 의해 2n개 즉 64개의 셀에 격납되어 있는 연속적인 블록데이터(256비트)를 순차적으로 독출함과 동시에 이 독출전에 사용되지 않은 상태인 하나의 셀을 포함하는 64개의 메모리셀 MC32R, MC0L, MC0R, MC1L, MC1R, …, MC31L에 상기 블록데이터가 재기록되게 된다.

제 2 회째의 직렬액세스시에는 전회의 직렬액세스의 선두어드레스(워드선 어드레스)를 감지증폭기 SA의 반대측으로 이동시킴과 더불어 1셀분 만큼 복귀시키고, 셀 MC32R의 독출데이터를 셀 MC32L에 재기록하는 동작으로 부터 개시하여 최종적으로 셀 MC31L의 독출데이터를 셀 MC30R에 재기록한다. 그리고, 이후의 더미사이클기간에 다음회(제 3 회째)의 직렬액세스시에 최초의 기록의 대상으로 되는 셀 MC31R을 대기상태로 해둔다.

이 제 2 회째의 직렬액세스에 의해 상기 블록데이터가 셀 MC32L, MC32R, MC0L, MC0R, …, MC30R에 격납되게 된다.

이하, 상기한 직렬액세스와 동일한 요령으로, 전회의 직렬액세스의 선두어드레스를 감지증폭기 SA의 반대측으로 이동시킴과 더불어 1셀분 만큼 복귀시키고, 직렬액세스를 반복한다. 따라서, 제 66회째의 직렬액세스시에는 셀 MC0R의 독출데이터를 셀 MC0L에 재기록하는 동작으로 부터 개시하고, 최종적으로 셀 MC32L의 독출데이터를 셀 MC31R에 재기록한다. 그리고, 이후의 더미사이클기간에 다음회의 직렬액세스시에 최초의 기록대상으로 되는 MC32R을 대기상태로 해둔다. 이에 따라 블록데이터가 셀 MC0L, MC0R, MC1L, MC1R, …, MC31L, MC31R에 격납된 상태(초기상태)로 된다.

상기한 바와 같이 직렬액세스의 선두어드레스를 감지증폭기의 좌측과 우측으로 교대로 변화시키기 위해서는, 각 회의 직렬액세스 사이에서 전회의 직렬액세스조작의 최후에 독출된 셀의 워드선을 닫고, 감지증폭기 SA의 반대측의 사용되지 않은 상태인 셀의 워드선을 개방상태로 하는 준비수속이 필요하다.

상기한 1회의 직렬액세스마다 선두어드레스를 감지증폭기 SA의 좌측과 우측으로 교대로 변화시키고, 다음회에 액세스를 개시해야 할 워드선의 선두어드레스를 1셀분 만큼 복귀시키기 위한 기능을 상기 액세스 제어회로(10)에 구비시킬 수가 있다.

전자의 제어기능을 실현하기 위해서는, 일구체예로서 1회의 직렬액세스마다 플래그회로(도시하지 않음)의 출력을 반전시키고, 이 출력을 이용하여 직렬액세스의 선두어드레스를 감지증폭기 SA의 좌측과 우측으로 교대로 변화시키도록 제어하면 좋다.

후자의 제어기능을 실현하기 위해서는, 일구체예로서 감지증폭기 SA의 좌측과 우측에 대응하여 각각 33비트의 비트로테이터(bit rotator; 도시하지 않음)를 준비하여, 이 비트로테이터회로의 1비트를 초기설정에 의해 1상태로 세트하고, 1회의 직렬액세스마다 선두어드레스가 지정된 한 쪽의 비트로테이터회로를 1비트씩 로테이트시키고, 이 비트로테이터회로의 출력을 이용하여 선두어드레스를 1셀분만큼 복귀하도록 제어하면 좋다.

또한, 상기한 바와 같이 비트데이터에 대한 독출/격납동작을 감지증폭기 SA의 좌측의 셀과 우측의 셀에 대해 교대로 실시할 때, 독출데이터의 논리레벨과 격납데이터의 논리레벨이 역으로 될 경우에는, 직렬액세스가 기수회째인지 우수회째인지의 여부에 따라 메모리셀로 부터 독출되는 비트데이터가 본래의 논리레벨로 되어 있는지 역의 논리레벨로 되어 있는지의 여부를 나타내기 위한 플래그회로(도시하지 않음)와, 직렬액세스마다 상기 플래그회로를 참조하여, 메모리셀로 부터 독출된 비트데이터가 역의 논리레벨로 되어 있는 경우에는 그 논리레벨을 보정하는 보정회로(도시하지 않음)를 설치하는 것으로 대처해도 좋다.

다음에, 상기한 직렬액세스동작의 기본인 하나의 열에 대한 직렬액세스동작 및 4열의 순차절환동작에 대하여 상기한 제 1 회째의 직렬액세스에서의 시각 t0∼t1기간의 동작을 예로 들어 제 7 도의 타이밍파형도, 제 8 도의 동작시퀀스도 및 제 9 도의 타이밍파형도를 참조하면서 상세히 설명한다.

제 7 도는 상기 직렬액세스동작의 타이밍의 일예를 나타낸 타이밍파형도이고, 제 8 도는 제 7 도의 타이밍파형도에 대응하는 동작시퀀스를 나타낸 도면이며, 제 9 도는 상기 직렬액세스동작에서의 셀 MC0L의 캐패시터 C1으로 부터 데이터를 독출하여 셀 MC32R의 캐패시터 C1에 격납하는 동작기간의 4열의 순차적인 선택동작의 일예를 상세히 나타낸 타이밍파형도이다.

제 7 도에 있어서, PWRON은 DRAM의 동작전원을 투입하는 타이밍으로, 이 전원투입에 의해 DRAM회로의 초기화가 이루어진다.

칩이네이블신호 /CE는 활성상태(L레벨)의 기간이 직렬액세스의 독출/재기록동작기간을 규정하고, 비활성상태(H레벨)의 기간이 직렬액세스의 더미사이클기간을 규정하는 것으로, 전원투입에 대해 초기화가 이루어지므로 비활성상태로 된다.

셀선택신호 CELSELL의 0∼32는, 상기 제 1 시프트 레지스터 SRL의 각단 출력으로, 이 각단의 출력에 의해 대응하는 각조의 5개의 워드선 구동회로 WD가 동작가능상태로 된다. 상기 제 1 시프트 레지스터 SRL은, 각회의 직렬액세스동작시에 상기 칩이네이블신호 /CE의 활성화 타이밍으로 동기하여 최종단에 H레벨을 발생시킨 상태로 부터 재차 초단으로 복귀되어 최종단까지 순서적으로 H레벨을 발생시킨다. 다만, 전원투입후의 제 1 회째의 직렬액세스동작시에는 초단에 H레벨을 발생시킨 상태로 부터 최종단까지 순서적으로 H레벨을 발생하도록 제어된다.

셀선택신호 CELSELR의 0∼32는 상기 제 2 시프트 레지스터 SRR의 각단의 출력으로, 이 각단의 출력에 의해 대응하는 각조의 5개의 워드선 구동회로 WD가 동작가능하게 된다. 상기 제 2 시프트 레지스터 SRR의 각단출력은 제 1 시프트 레지스터 SRL의 각단출력보다 반사이클 지연되어 발생하도록 제어된다. 다만, 전원투입직후에는 최종단에 H레벨을 발생한 상태로 초기화된다.

신호 ROWCYC의 0∼3은 셀의 4비트 데이터의 각 비트에 대한 독출/재기록을 위해 순차적으로 액세스하는 기간이다. 전원투입에 의해 상기 신호 ROWCYC의 0∼3이 순서적으로 활성화되는 사이클이 개시되고, 이 사이클이 반복된다.

신호 /L0∼/L4는 상기 제 1 워드선 구동회로 WDL의 각조의 5개의 워드선 구동회로 WD에 순서적으로 구동입력을 공급하기 위한 배선의 신호이다. 이 신호 /L0∼/L4는 전원투입으로 부터 일정기간(상기 신호 ROWCYC의 0∼3의 활성화가 일순하는 기간)은 비활성상태를 유지하고, 이후 순서적으로 활성화되는 사이클이 개시되어 이 사이클이 반복한다. 이 경우, 신호 /L0의 오프타이밍과 신호 /L4의 온타이밍은 동일하게 설정되어 있다. 즉, 제 1 워드선 구동회로 WDL의 각조의 5개중 최초에 구동되는 하나의 구동종료타이밍과 최후에 구동되는 하나의 구동개시 타이밍은 동일하다. 이에 따라, 상기 신호 /L0∼/L4의 사이클 타임의 단축화가 도모되었다.

신호 /R0∼/R4는 상기 제 2 워드선 구동회로 WDR의 각조의 5개의 워드선 구동회로 WD에 순서적으로 구동입력을 공급하기 위한 배선의 신호이다. 이 신호 /R0∼/R4는 전원투입에 의해 순서적으로 활성화되는 사이클이 개시되어 이 사이클이 반복된다. 이 경우, 신호 /R0의 오프타이밍과 신호 /R4의 온타이밍은 동일하게 설정되어 있다. 즉, 제 2 워드선 구동회로 WDR의 각조의 5개중 최초에 구동되는 하나의 구동종료타이밍과 최후에 구동되는 하나의 구동개시 타이밍은 동일하다. 이에 따라, 상기 신호 /R0∼/R4의 사이클타임의 단축화가 도모되었다.

그리고, 상기 신호 /L0의 온타이밍(즉 제 1 워드선 구동회로 WDL의 각조의 5개중 최초에 구동되는 하나의 구동개시타이밍)과 신호 /R0의 온타이밍(즉, 제 2 워드선 구동회로 WDR의 각조의 5개중 최초에 구동되는 하나의 구동개시타이밍)은, 상기 제 1 시프트 레지스터 SRL의 각단출력의 반사이클분 어긋나고 있다.

더우기, 상기 신호 /L0의 온타이밍은 신호 /R0의 오프타이밍보다도 적은 지연으로 설정되어 있다. 즉, 상기 제 1 워드선 구동회로 WDL의 각조의 5개중 최초에 구동되는 하나의 구동개시 타이밍은 상기 제 2 워드선 구동회로 WDR의 각조의 5개중 최초에 구동되는 하나의 구동종료 타이밍보다 지연되고 있다. 마찬가지로, 상기 신호 /R0의 온타이밍은 상기 신호 /L0의 오프타이밍보다도 적은 지연으로 설정되어 있다. 즉, 상기 제 2 워드선 구동회로 WDR의 각조의 5개중 최초에 구동되는 하나의 구동개시 타이밍은 상기 제 1 워드선 구동회로 WDL의 각조의 5개중 최초에 구동되는 하나의 구동종료 타이밍보다 지연되고 있다.

현재 시각 t0(셀 MC32R의 트랜지스터 Q1이 오프상태, 트랜지스터 Q2∼Q5가 온상태, 다른 셀의 트랜지스터 Q1∼Q5가 오프상태인 때)에, 제1절환회로 SWL 및 제 2 절환회로 SWR이 각각 온상태로 제어되고 비트선 선충전회로 PR에 의해 디지트선쌍 DL, /DL 및 비트선쌍 BL, /BL이 전원전위 VCC로 일정기간동안 선충전된다. 이후, 셀 MC0L의 트랜지스터 Q1을 온으로 하면 각 셀 MC0L의 캐패시터 C1의 기억정보가 트랜지스터 Q1을 거쳐 각 비트선 BL…으로 독출된다.

이후, 제 1 열 CL1의 비트선 BL에 접속되어 있는 제 1 전송게이트 TG1L이 일정기간동안 온상태로 되어 상기 비트선 BL로 독출되고 있는 데이터가 디지트선 DL로 전달된다. 이후, 디지트선 /DL로 더미셀용량 C를 매개로 접속되어 있는 제 2 더미워드선 DWLR을 일정시간만큼 접지전위 VSS로 설정한다. 이에 따라 디지트선쌍 DL, /DL 사이에 제 1 열 CL1의 셀로 부터의 독출데이터에 따른 전위차가 발생한다. 그리고, ts의 타이밍에서 감지증폭기 SA를 일정시간동안 동작시키면 감지출력에 의해 디지트선 DL, /DL에 재기록전위가 설정된다. 이후, 열스위치회로 CSW를 일정시간동안 온상태로 하면 상기 디지트선 DL, /DL의 전위(제 1 열 CL1의 셀 MC0L의 캐패시터 C1로 부터의 독출정보)가 데이터선쌍 DQ, /DQ로 출력된다. 이후, 제 1 열 CL1의 비트선 /BL에 접속되어 있는 제 2 전송게이트 TG1R이 일정기간동안 온상태로 되어 이 기간동안에 상기 디지트선 /DL의 재기록전위가 제 1 열 CL1의 비트선 /BL로 전달된다.

다음에, 비트선 선충전회로 PR에 의해 디지트선쌍 DL, /DL이 재차 전원전위 VCC로 일정기간동안 선충전된다. 이후, 제 2 열 CL2의 비트선 BL에 접속되어 있는 제 1 전송게이트 TG2L이 일정기간동안 온상태로 되어 상기 비트선 BL에 독출되어 있는 데이터가 디지트선 DL로 전달된다. 이후, 상기 제 2 더미워드선 DWLR을 일정기간동안 접지전위 VSS로 설정한다. 이에 따라, 디지트선쌍 DL, /DL 사이에 제 2 열 CL2의 셀로 부터의 독출데이터에 따른 전위차가 발생한다. 그리고, ts의 타이밍에서 감지증폭기 SA를 일정시간동안 동작시키면 감지출력에 의해 디지트선 DL, /DL에 재기록전위가 설정된다. 이후, 열스위치회로 CSW를 일정시간동안 온상태로 하면 디지트선쌍 DL, /DL의 전위(제 2 열 CL2의 셀 MC0L의 캐패시터 C1으로 부터의 독출정보)가 데이터선쌍 DQ, /DQ로 출력된다. 이후, 제 2 열 CL2의 비트선 /BL에 접속되어 있는 제 2 전송게이트 TG2R이 일정기간동안 온상태로 되어 이 기간동안에 상기 디지트선 /DL의 재기록전위가 제 2 열 CL2의 비트선 /BL로 전달된다.

이하, 상기 동작에 따라 제 3 열 CL3의 셀 MC0L의 캐패시터 C1으로 부터 비트선 BL로 독출되고 있는 신호가 감지된 후에 제 3 열 CL3의 비트선 /BL로 전달되고, 더우기 제 4 열 CL4의 셀 MC0L의 캐패시터 C1로 부터 비트선 BL로 독출되고 있는 신호가 감지된 후에 제 4 열 CL4의 비트선 /BL로 전달된다.

그리고, 이후 제 1 열 CL1∼제 4 열 CL4의 셀 MC32R의 트랜지스터 Q2를 오프하면 각 셀 MC32R의 캐패시터 C1에 제 1 열 CL1∼제 4 열 CL4의 각 비트선 /BL의 데이터가 격납된다.

또, 상기 동작에 있어서 열선택을 수행하기 위해 제 1 전송게이트 TG1L∼TG4L의 게이트에 인가되는 제어신호 ø1L∼ø4L 및 제 2 전송게이트 TG1R∼TG4R의 게이트에 인가되는 제어신호 ø1R∼ø4R은, H레벨이 전원전위 VCC보다도 적어도 상기 전송게이트의 임계치전압분만큼 높게 승압된 신호를 이용할 필요가 있다.

또한, 열스위치 SWL을 제어하기 위한 신호 CSL은 H레벨이 전원전위 VCC보다도 상기 열스위치 SWL용의 전송게이트의 임계치전압분만큼 높게 승압된 신호를 이용하는 것이 바람직하다. 이 신호 CSL로서 H레벨이 전원전위 VCC와 동일한 신호를 이용할 수가 있는데, 이 경우에는 데이터선쌍 DQ, /DQ로 부터 디지트선쌍 DL, /DL로 데이터를 기록할 때에 감지증폭기 SA의 한 쌍의 입력노드를 전원전위 VCC의 전진폭까지 기록하기 때문에, 재저장용의 P채널 감지증폭기 PSA의 사이즈를 크게 할 필요가 생긴다.

다음에, 셀 MC32R의 트랜지스터 Q2가 오프상태, 셀 MC32R의 트랜지스터 Q3∼Q5가 온상태, 셀 MC0L의 트랜지스터 Q1이 온상태, 다른 셀의 트랜지스터 Q1∼Q5가 오프상태인 때에, 제1절환회로 SWL 및 제 2 절환회로 SWR이 각각 온상태로 제어되고, 비트선 선충전회로 PR에 의해 디지트선쌍 DL, /DL 및 비트선쌍 BL, /BL이 전원전위 VCC로 일정기간동안 선충전된다. 이후, 상기한 MC0L의 캐패시터 C1로 부터 데이터를 독출하여 셀 MC32R의 캐패시터 C1에 격납하는 동작에 따라, MC0L의 캐패시터 C2로 부터 데이터를 독출하여 셀 MC32R의 캐패시터 C2에 격납한다. 이 경우에는 셀 MC0L의 트랜지스터 Q2를 온으로 하고, 셀 MC32R의 트랜지스터 Q3를 오프로 하는 동작이 필요하다.

이하, 상기 동작에 따라 셀 MC0L의 트랜지스터 Q3를 온으로 하고 셀 MC32R의 트랜지스터 Q4를 오프로 하는 조작에 의해 MC0L의 캐패시터 C3로 부터 데이터를 독출하여 셀 MC32R의 캐패시터 C3에 격납하는 동작이 이루어지고, 셀 MC0L의 트랜지스터 Q4를 온으로 하고 셀 MC32R의 트랜지스터 Q5를 오프로 하는 조작에 의해 MC0L의 캐패시터 C4로 부터 데이터를 독출하여 셀 MC32R의 캐패시터 C4에 격납하는 동작이 이루어진다.

또, 상기 셀 MC32R의 트랜지스터 Q5를 오프함과 동시에 셀 MC0L의 트랜지스터 Q5를 온, 트랜지스터 Q1을 오프시킨다(이 동작은 이후에 예정되어 있는 다른 셀 MC0R의 기억정보를 독출하여 상기 셀 MC0L에 재기록하는 동작을 개시하는 시각 t1까지 수행하면 좋다). 이에 따라 셀 MC0L의 트랜지스터 Q1이 오프상태, 트랜지스터 Q2∼Q5가 온상태, 다른 셀의 트랜지스터 Q1∼Q5가 오프상태로 되어 이후에 예정되어 있는 다른 셀 MC0R의 독출 및 상기 셀 MC0L로의 재기록을 대기하는 상태로 된다.

또, 상기 DRAM에서의 기록은, 상술한 바와 같은 재기록의 타이밍에서 필요한 데이터를 비트선쌍 BL, /BL로 설정하면 좋다. 각 열 CL1∼CL4와 데이터입출력회로(도시하지 않음) 사이는 데이터선 DQ, /DQ에 의해 선택적으로 접속됨으로써 입력데이터의 기록이 이루어진다. 상기 데이터선 DQ, /DQ는 입력용, 출력용으로 분할해도 좋다.

또한, 메모리셀의 리플래시동작은 상기 열선택스위치 CSW를 오프로 한 상태에서 상술한 바와 같은 직렬액세스를 수행함으로써 가능하다. 이 경우, 외부로 부터의 리플래시신호에 따라, 혹은 리플래시타이머회로를 내장하고, 이 타이머 출력에 따라 일정한 사이클에서 리플래시동작을 수행하도록 하면 좋다.

상기한 바와 같은 제 1 도의 DRAM에 의하면, 독출하고자 하는 셀의 트랜지스터 Q1∼Q5를 소정의 순서로 온시킴으로써, 셀의 캐패시터 C1∼C4의 기억정보가 비트선 BL 또는 /BL에 순차적으로 독출되고, 각각 감지증폭기 SA가 동작된 시점에서 DRAM칩 바깥으로 순차적인 독출이 가능해진다. 즉, 4개의 디지탈정보(4비트)가 결정된 순서로 독출이 가능해진다. 그리고, 이와 같은 독출동작으로 열중에서 정보의 기억에 사용되고 있는 64개의 셀에 대하여 순차적으로 이루어지기 때문에, 4비트×64개×4열=1024비트(128바이트분)를 독출할 수 있게 된다.

더우기, 정보기억을 위한 메모리셀과는 별도로, 열당 2개씩(감지증폭기 SA의 양측에 하나씩)여분의 메모리셀을 갖춤으로써, 셀로 부터 시계열로 독출되는 정보를 재기록하기 위해 잠시동안 격납하는 수단을 생략할 수 있게 된다. 또한, 쉐어드 감지증폭방식을 채용하여 하나의 비트선감지증폭기를 복수개의 열에서 시분할적으로 공용하고 있기 때문에 패턴면적의 소형화, 고집적화가 가능해지므로 대단히 작은 칩사이즈로 실현할 수 있게 된다.

더우기, 어떠한 열의 감지증폭기의 한 쪽측에서의 셀로 부터 시계열로 독출되는 정보를 상기 셀과 동일 열내의 감지증폭기의 다른 쪽측에서의 하나의 사용하지 않은 상태인 셀에 순차적으로 재기록하도록 액세스할 때, 상기 감지증폭기의 다른 쪽측의 비트선의 전위를 재기록하기 위해 전원전위의 전진폭까지 변화시켜도 이 비트선과 다른 열의 감지증폭기의 한 쪽측에서의 셀로 부터 신호가 독출되고 있는 비트선 사이의 비트선간 용량결합은 거의 없다. 따라서, 상기 다른 열의 감지증폭기의 한 쪽측의 비트선에 대하여 비트선간 용량결합에 의해 중첩되는 잡음량은 억제되기 때문에, 계속해서 상기 다른 열의 감지증폭기의 한 쪽측에서의 셀로 부터 신호를 독출한 때의 감지동작의 지연이나 에러를 방지할 수 있게 된다.

또, 어떠한 열의 감지증폭기의 다른 쪽측의 비트선의 전위를 재기록하기 위해 전원전위의 전진폭까지 변화시켜도 이미 독출되어 있지 않은 다른 열의 감지증폭기의 다른 쪽측의 비트선을 전원전위로 선충전해둠으로써, 이 비트선에 대하여 중첩되는 잡음량은 억제된다.

또한, 상기 DRAM에서는 셀로 부터 시계열로 독출되는 각 비트정보는 독출직후에 재기록되기 때문에, 각 비트와도 독출/재기록에 필요한 감지증폭기 SA의 동작은 1회로 완료되어 저소비전력화가 가능해진다.

또한, 상기 비트선 BL, /BL과 감지증폭기 SA 사이에 삽입된 전송게이트중에서 상기 메모리셀로 부터 독출된 신호를 감지증폭기 SA측으로 전송할 때에 온상태로 제어된 전송게이트를 상기 전송직후에 오프상태로 제어하는 즉 메모리셀로 부터 정보를 독출할 때에는 감지증폭기 SA에 의한 비트선 BL의 충방전을 수행하지 않고, 재기록(혹은 기록)할 때만 감지증폭기 SA에 의해 비트선 BL의 충방전을 수행하도록 제어함으로써, 독출데이터와 재기록데이터가 다른 경우에 저소비 전력화가 가능해진다.

또, 상기 감지증폭기 SA는 상기 실시예와 같은 래치형 증폭기에 한정되지 않고, 비트선전위를 기준전위와 비교하는 차동형 증폭기를 이용해서 그 감지출력에 기초하여 기록회로(도시하지 않음)에 의해 비트선 BL 또는 /BL에 재기록전위를 설정하도록 해도 좋다.

또한, 상기 DRAM에 잇어서 더우기 메모리셀 어레이의 모든 열을 순차적으로 선택하고, 열선택을 예컨대 1열 시행시킬 때마다 선두어드레스를 1셀분만큼 복귀시켜 액세스하도록 하면, 모든 셀의 독출비트를 순서적으로 독출하는 것이 가능해진다.

또한, 상기 DRAM에서는 랜덤 액세스성이나 액세스타임에 어느 정도의 제한이 가해지게 되는데, 독출된 4비트를 비트데이터를 직렬·병렬변환하여 ×4비트구성의 DRAM을 실현하도록 설계하면, 완전히 랜덤액세스성을 유지할 수 있게 된다. 더우기, 메모리셀 어레이를 복수개의 서브어레이로 분할하고, 저전력화를 위해 복수개의 서브어레이중 일부(예컨대 2개 또는 4개)만을 동시에 활성화시키도록 구성하는 경우에는 직렬·병렬변환에 의해 ×8비트구성 또는 16비트구성의 DRAM을 실현할 수 있다.

또한, 상기 각 실시예에서는 캐패시터 C1∼C4의 각 타단을 캐패시터 플레이트전위 VPL에 공통으로 접속하고 있는 경우를 나타내었지만 캐패시터 C1∼C4의 각타단을 외부로 부터 인가되는 전원전위 VCC나 접지전위 VSS로 공통으로 접속해도 좋고, IEEE JOURNAL OF SOLID-STATE CIRCUITS ' VOL. SC-17, NO. 5, p. 872 OCT. 1982 A Storage-Node-Boosted RAM with Word-Line Delay Compensation에 도시되어 있는 바와 같은 캐패시터 플레이트를 클록동작시키는 기술을 이용해도 좋다. 또한, 1989 Symposium of VLSI Circuits, Digest of Tech. Papers, pp. 101-102 A Novel Memory Cell Architecture for High-Density DRAMs Fig. 1 (b)에 도시되어 있는 바와 같은 캐패시터 양단에 전송게이트를 접속하는 기술을 이용해도 좋다.

또, 상기 실시예에서 설명한 바와 같은 직렬액세스메모리에 통상의 RAM과 동일한 용장기술을 도입하는 것을 고려한 경우에는, 메모리셀 어레이의 특정의 위치에 예비행 및/또는 예비열을 설치해 두고, 메모리셀 어레이의 불량행 및/또는 예비열로 치환함으로써 불량칩을 구제하여 일정한 메모리용량을 갖춘 반도체 메모리를 실현하게 된다.

이 경우, 메모리셀 어레이의 불량행 및 또는 불량열이 예비행 및/또는 예비열보다도 많은 경우 또는 예비행 자신 및/또는 예비열자신이 불량인 경우에는 불량칩을 구제하는 것이 불가능하므로, 제조수율이 저하되게 된다.

또한, 메모리셀 어레이의 불량행 및 또는 불량열을 예비행 및/또는 예비열로 치환하기 위한 행어드레스 및/또는 열어드레스를 치환하기 위한 치환논리회로가 요구되는데, 메모리셀 어레이의 예비행 및/또는 예비열을 많이 설치하는 경우에는 치환논리회로의 구성이 복잡해진다는 문제가 있다.

이하, 상기한 바와 같은 문제를 해결하고, 직렬액세스의 대상으로 되는 메모리셀 어레이에 많은 불량행 및 또는 불량열이 많이 존재한다고 판명된 경우라도 불량칩을 구제할 수가 있으므로, 제조수율의 향상을 도모할 수가 있어서 메모리셀 어레이에 용장성을 도입하기 위한 회로구성이 간단하게 완료되는 반도체 기억장치를 실현하는 일예에 대하여 설명한다.

먼저, 상기 메모리셀 어레이로서 감지증폭기 SA의 양측에 일정한 메모리용량을 얻는데 필요하게 되는 j행(j는 본 예에서는 33×5)외에 k행(k는 예컨대 5)을 여분으로 갖도록 갖춘다. 그리고, 상기 제 1 시프트 레지스터 SRL로서 상기 메모리셀 어레이의 감 SA의 한 쪽측의 행수(j+k)의 1/k = (j/k) + 1 (본 예에서는 34)에 대응하는 단수를 갖추고 있다. 마찬가지로, 상기 제 2 시프트 레지스터 SRR로서 상기 메모리셀 어레이의 감지증폭기 SA의 다른 쪽측의 행수 (j+k) 의 1k = (j/k) + 1 에 대응하는 단수를 갖추고 있다.

그리고, 상기 제 1 시프트 레지스터 SRL의 소망하는 단(메모리셀 어레이의 예컨대 불량행에 대응하는 어드레스를 지정하는 단)을 바이패스시켜 전단으로 부터 후단으로 시프트시키는 것이 가능한 제 1 바이패스회로를 설치한다. 이 경우, 상기 제 1 바이패스회로는 상기 제 1 시프트 레지스터의 각단에 대응하여 설치한다. 또한, 상기 제 1 바이패스회로에 의한 바이패스의 대상으로 되는 시프트 레지스터단에 대한 바이패스의 가부를 제어하는 제 1 바이패스 제어회로를 설치한다. 이 경우, 상기 제 1 바이패스회로의 개수에 대응하여 즉 상기 시프트 레지스터(21)의 단수에 대응하여 설치한다.

마찬가지로, 상기 제 2 시프트 레지스터 SRR의 소망하는 단을 바이패스시킬 수가 있는 제 2 바이패스회로 및 이 바이패스회로에 의한 바이패스의 대상으로 되는 시프트 레지스터단에 대한 바이패스의 가부를 제어하는 제 2 바이패스 제어회로를 설치한다.

상기 구성의 직렬액세스 메모리에 의하면, 그 제조단계의 다이소트(diesort)시의 검사에 의해 메모리셀 어레이의 불량행이 존재하지 않는다고 판명된 경우에는 시프트 레지스터의 특정단(예컨대 최종단)을 바이패스시키도록 제어함으로써, 이 시프트 레지스터단에 의한 어드레스지정이 불가능한 상태로 설정하여 필요로 하는 일정한 메모리용량을 갖춘 메모리를 실현할 수 있게 된다. 이 경우, 메모리셀 어레이의 감지증폭기 SA의 양측에서 동일한 제어를 수행한다.

이에 반하여 메모리셀 어레이에 용장용의 행수 이하의 불량행이 존재한다고 판명된 경우에는, 이 불량행에 대응하는 어드레스를 지정하는 시프트 레지스터단을 바이패스시키도록 제어함으로써 이 시프트 레지스터단에 의한 어드레스지정이 불가능한 상태로 설정하여, 필요로 하는 일정한 메모리용량을 갖춘 메모리를 실현할 수 있게 된다. 이 경우, 메모리셀 어레이의 감지증폭기 SA의 양측에서 동일한 제어를 수행한다.

따라서, 메모리셀 어레이의 특정의 위치에 예비행을 설치하는 종래의 개념과는 다른 용장성을 도입할 수 있게 되고, 이 때문에 필요한 바이패스 제어회로의 회로구성은 간단히 완료되게 된다.

한편, 본원 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 캐스케이드형의 DRAM셀 어레이를 갖추고, 동일 열내의 복수개의 DRAM셀에 대하여 직렬로 액세스하는 방식을 채용한 반도체 기억장치에 있어서, 패턴면적의 소형화, 고집적화가 가능해진다. 더우기 임의의 열의 복수개의 메모리셀에 대한 직렬액세스시에 순차적으로 재기록하기 위해 비트선을 전원전위의 전진폭까지 변화시켜도 이 비트선과 다른 열의 메모리셀로 부터 신호가 독출되고 있는 비트선 사이의 비트선간 용량결합은 거의 없기 때문에, 비트선간 용량결합에 의해 다른 열의 비트선에 중첩되는 잡음량은 억제되고, 계속해서 다른 열의 메모리셀로 부터 신호를 독출한 때의 감지동작의 지연이나 에러를 방지할 수 있게 된다.

Claims

복수비트의 정보를 비트단위로 격납할 수 있는 캐스케이드형의 메모리셀(MC0L∼MC32L, MC0R∼MC32R)이 행렬모양으로 배열되고, 동일 행의 메모리셀에 공통으로 접속된 워드선 및 동일 열의 메모리셀에 공통으로 접속된 비트선을 갖춘 메모리셀 어레이와,

이 메모리셀 어레이에서의 복수개의 열마다 하나씩 설치되고, 상기 복수개의 열의 비트선 배선방향의 중앙부에 배치된 감지증폭기(SA),

이 감지증폭기(SA)의 양측에 대응하여 설치되고, 상기 복수개의 열을 선택적으로 상기 감지증폭기 (SA)에 전기적으로 접속하기 위한 제 1 절환회로 (SWL) 및 제 2 절환회로 (SWR),

상기 감지증폭기 (SA) 의 한 쪽측의 메모리셀로 부터의 독출시에 상기 감지증폭기 (SA)의 기준전위를 생성하는 제 1 더미셀회로 (DCL),

상기 감지증폭기 (SA)의 다른 쪽측의 메모리셀로 부터의 독출시에 상기 감지증폭기 (SA)의 감지기준전위를 생성하는 제 2 더미셀회로 (DCR),

상기 감지증폭기 (SA)의 한 쌍의 입력노드중 한 쪽과 상기 제 1 절환회로 (SWL)사이의 제 1 공통비트선 및 상기 감지증폭기의 한 쌍의 입력노드 중 다른 쪽과 상기 제 2 절환회로 (SWR) 사이의 제 2 공통비트선을 소정의 타이밍에서 소정의 전위로 선충전하는 비트선 선충전회로(PR),

상기 메모리셀 어레이에서의 동일 열내의 감지증폭기의 양측의 복수개의 메모리셀에 대하여 별도의 직렬로 어드레스지정을 수행하는 어드레스 지정회로(ADL, ADR),

이 어드레스 지정회로(ADL, ADR) 에 의해 지정되는 어드레스의 메모리셀에 접속되어 있는 워드선을 선택적으로 구동하는 워드선 구동회로 (WDL, WDR),

상기 메모리셀 어레이의 열선택을 행하기 위한 열선택회로 (SW) 및,

상기 메모리셀 어레이의 임의의 열의 복수개의 메모리셀에 대한 직렬액세스시에 상기 감지증폭기의 한 쪽측에서의 기억정보를 격납하고 있는 메모리셀중 하나로 부터 복수비트의 정보를 시계열로 독출하고, 이 복수비트의 정보를 상기 감지증폭기(SA) 의 다른 쪽측에서의 하나의 사용하지 않은 상태인 메모리셀에 순차적으로 재기록하도록 제어하는 액세스 제어회로(10)를 구비한 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서, 상기 액세스 제어회로(10)는 상기 복수개의 열에서의 각각 복수개의 메모리셀에 대한 직렬액세스시에 상기 복수개의 열을 순차적으로 선택하여 상기 복수개의 열에서 상기 감지증폭기 (SA)를 시분할적으로 공용하도록 제어하는 것을 특징으로 하는 반도체 기억장치.
제 1 항 또는 제 2 항에 있어서, 상기 메모리셀은 캐스케이드접속된 3개이상의 MOS트랜지스터(Q1∼Q5)의 양단이 동일 비트선에 접속된 캐스케이드 게이트와, 상기 각 MOS트랜지스터(Q1∼Q5)의 상호간의 접속노드에 대응하여 각 일단이 접속된 복수개의 정보기억용의 캐패시터(C1∼C4)로 이루어지고, 상기 복수개의 MOS트랜지스터(Q1∼Q5)의 각 게이트가 별도의 워드선에 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
제 3 항에 있어서, 상기 복수개의 열의 감지증폭기 (SA) 의 양단에서의 각각 복수개의 메모리셀은 연속적인 블록데이터를 기억하기 위한 n개의 메모리셀과, 직렬액세스의 최초에 상기 블록데이터의 최초의 기록을 수행하기 위한 하나의 메모리셀을 갖춘 것을 특징으로 하는 반도체 기억장치.
제 3 항에 있어서, 상기 액세스 제어회로(10)는 상기 임의의 열에서의 2개의 메모리셀에 대한 복수비트의 정보의 독출/재기록을 독출과 재기록의 조합이 다른 2개의 메모리셀을 단위로 하여 순차적으로 수행하도록 제어하고, 상기 임의의 열내의 2(n+1)개의 메모리셀에 대한 1회의 직렬액세스에서 2n개의 메모리셀에 격납되어 있는 연속적인 블록데이터를 순차적으로 독출함과 동시에, 이 독출전에 사용하지 않은 상태인 하나의 메모리셀을 포함하는 2n개의 메모리셀에 상기 블록데이터를 재기록하도록 제어하는 것을 특징으로 하는 반도체 기억장치.
제 5 항에 있어서, 상기 액세스 제어회로(10)는 상기 1회의 직렬액세스마다 다음 회에 액세스를 개시해야 할 메모리셀의 선두어드레스를, 상기 감지증폭기 (SA)의 한 쪽측으로 부터 다른 쪽측으로 교대로 변화시킴과 더불어 1메모리셀분만큼 시프트하도록 제어하는 기능을 구비한 것을 특징으로 하는 반도체 기억장치.
제 6 항에 있어서, 상기 액세스 제어회로(10)는 상기 직렬액세스가 기수회째인지 우수회째인지의 여부를 나타내기 위한 플래그회로와, 상기 직렬액세스마다 상기 플래그회로를 참조하여 액세스를 개시해야 할 메모리셀의 선두어드레스가 상기 감지증폭기 (SA)의 한 쪽측인지 다른 쪽측인지의 여부를 제어하는 것을 특징으로 하는 반도체 기억장치.
제 3 항에 있어서, 상기 어드레스 지정회로(ADL, ADR)는 상기 감지증폭기 (SA)의 한 쪽측의 동일 열내의 복수개의 셀에 대하여 직렬로 행어드레스지정을 수행하기 위한 제 1 어드레스 지정회로(ADL), 상기 감지증폭기 (SA)의 다른 쪽측의 동일 열내의 복수개의 셀에 대하여 직렬로 행어드레스지정을 수행하기 위한 제 2 어드레스 지정회로(ADR) 를 구비하고,

상기 워드선 구동회로는 상기 제 1 어드레스 지정회로(ADL) 의 출력에 따라 선택제어되는 제 1 워드선 구동회로(WDL)와, 상기 제 2 어드레스 지정회로 (ADR)의 출력에 따라 선택제어되는 제 2 워드선 구동회로(WDR)를 구비한 것을 특징으로 하는 반도체 기억장치.
제 8 항에 있어서, 상기 제 1 어드레스 지정회로(ADL)는 상기 메모리셀 어레이의 감지증폭기 (SA)의 한 쪽측의 워드선수의 k(정수)분의 1에 대응하는 단수를 갖춘 제 1 시프트 레지스터 (SRL)로 이루어지고, 상기 제 2 어드레스 지정회로(ADR)는 상기 메모리셀 어레이의 감지증폭기의 다른 쪽측의 워드선수의 k분의 1에 대응하는 단수를 갖춘 제 2 시프트 레지스터(SRR)로 이루어지며,

상기 제 1 시프트 레지스터(SRL)의 각단 출력에 의해 상기 제 1 워드선 구동회로(WDL)의 k개를 1조로 하는 각조를 선택제어하고, 상기 제 2 시프트 레지스터(SRR)의 각단출력에 의해 상기 제 2 워드선 구동회로(WDR)의 k개를 1조로 하는 각조를 선택제어하는 것을 특징으로 하는 반도체 기억장치.
제 9 항에 있어서, 상기 제 1 시프트 레지스터(SRL)의 각단출력과 상기 제 2 시프트 레지스터(SRR)의 각단출력은 서로 반사이클 어긋나 발생하는 것을 특징으로 하는 반도체 기억장치.
제 9 항에 있어서, 상기 제 1 워드선 구동회로(WDL)는 각조의 k개가 순서적으로 구동되고, 상기 제 2 워드선 구동회로(WDR)는 각조의 k개가 순서적으로 구동되는 것을 특징으로 하는 반도체 기억장치.
제 11 항에 있어서, 상기 제 1 워드선 구동회로(WDL)의 각조의 k개중 최초에 구동되는 하나의 구동개시 타이밍과 상기 제 2 워드선 구동회로(WDR)의 각조의 k개중 최초에 구동되는 하나의 구동개시타이밍은 상기 제 1 시프트 레지스터(SRL)의 각단 출력의 반사이클분 어긋나 있는 것을 특징으로 하는 반도체 기억장치.
제 11 항에 있어서, 제 1 워드선 구동회로(WDL)의 각조의 k개중 최초에 구동되는 하나의 구동종료 타이밍과 최후에 구동되는 하나의 구동개시 타이밍은 동일하므로, 상기 제 2 워드선 구동회로(WDR)의 각조의 k개중 최초에 구동되는 하나의 구동종료 타이밍과 최후에 구동되는 하나의 구동개시 타이밍은 동일한 것을 특징으로 하는 반도체 기억장치.
제 12 항에 있어서, 상기 제 1 워드선 구동회로(WDL)의 각조의 k개중 최초에 구동되는 하나의 구동개시 타이밍은 상기 제 2 워드선 구동회로(WDR)의 각조의 k개중 최초에 구동되는 하나의 구동종료 타이밍보다 지연되어 있고,

상기 제 2 워드선 구동회로(WDR)의 각조의 k개중 최초에 구동되는 하나의 구동개시 타이밍은, 상기 제 1 워드선 구동회로(WDL)의 각조의 k개중 최초에 구동되는 하나의 구동종료 타이밍보다 지연되어 있는 것을 특징으로 하는 반도체 기억장치.
제 1 항 또는 제 2 항에 있어서, 상기 비트선 선충전회로(PR)는 상기 제 1 공통비트선 및 제 2 공통비트선을 전원전위로 선충전하는 것을 특징으로 하는 반도체 기억장치.
제 1 항 또는 제 2 항에 있어서, 상기 제 1 더미셀회로(DCL)는 상기 제 1 공통비트선과 제 1 더미워드선 사이에 접속된 결합용량으로 이루어지고, 상기 제 2 더미셀회로(DCR)는 상기 제 2 공통비트선과 제 2 더미워드선 사이에 접속된 결합용량으로 이루어진 것을 특징으로 하는 반도체 기억장치.
제 6 항에 있어서, 상기 직렬액세스가 기수회째인지 우수회째인지의 여부에 따라 메모리셀로 부터 독출되는 복수비트의 정보가 본래의 논리레벨로 되어 있는지 역의 논리레벨로 되어 있는지의 여부를 나타내기 위한 플래그회로와, 상기 직렬액세스마다 상기 플래그회로를 참조하여, 메모리셀로 부터 독출된 복수비트의 정보가 역의 논리레벨로 되어 있는 경우에는 그 논리레벨을 보정하는 보정회로를 더 구비하는 것을 특징으로 하는 반도체 기억장치.
제 1 항 또는 제 2 항에 있어서, 상기 제 1 절환회로(SWL) 및 제 2 절환회로 (SWR)는 열의 비트선과 감지증폭기 사이에 삽입된 전송게이트로 이루어지고, 이 전송게이트중에서 상기 메모리셀로 부터 독출된 신호를 상기 감지증폭기로 전송할 때에 온상태로 제어된 전송게이트가 상기 전송직후에 오프상태로 제어되는 것을 특징으로 하는 반도체 기억장치.
제 1 항 또는 제 2 항에 있어서, 상기 메모리셀에서의 모든 열을 순차적으로 선택하는 회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.