JPH07147085A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH07147085A JPH07147085A JP5293577A JP29357793A JPH07147085A JP H07147085 A JPH07147085 A JP H07147085A JP 5293577 A JP5293577 A JP 5293577A JP 29357793 A JP29357793 A JP 29357793A JP H07147085 A JPH07147085 A JP H07147085A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11—INFORMATION STORAGE
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ダイナミック型のメモリセルにシリアルレジ
スタを付加してシリアルアクセスメモリを構成した場合
に、付加されるシリアルレジスタのチップ面積を低減す
ることにより、メモリチップのコストを低減する。 【構成】 ダイナミック型のセルアレイＣＡに対応して
設けられ、これよりデータを読み出すダイナミック型の
シリアルレジスタＳＲに対して、転送ゲート制御ブロッ
クＸ’ｆｅｒＣＴＬからの制御によりデータが読み出さ
れた時に、そのアドレスをアドレス比較ブロックＸ’ｆ
ｅｒＡｄｄに記憶しておき、リフレッシュ制御ブロック
ＲｅｆＣＴＬによるセルアレイＣＡのリフレッシュ中
に、リフレッシュ中のアドレスを、アドレス比較ブロッ
クＸ’ｆｅｒＡｄｄに与えることにより、記憶されたア
ドレスとリフレッシュアドレスが一致した場合に、転送
ゲート制御ブロックＸ’ｆｅｒＣＴＬを通じて、セルア
レイＣＡのデータをシリアルレジスタＳＲに転送し、シ
リアルレジスタＳＲのデータをリフレッシュする。
スタを付加してシリアルアクセスメモリを構成した場合
に、付加されるシリアルレジスタのチップ面積を低減す
ることにより、メモリチップのコストを低減する。 【構成】 ダイナミック型のセルアレイＣＡに対応して
設けられ、これよりデータを読み出すダイナミック型の
シリアルレジスタＳＲに対して、転送ゲート制御ブロッ
クＸ’ｆｅｒＣＴＬからの制御によりデータが読み出さ
れた時に、そのアドレスをアドレス比較ブロックＸ’ｆ
ｅｒＡｄｄに記憶しておき、リフレッシュ制御ブロック
ＲｅｆＣＴＬによるセルアレイＣＡのリフレッシュ中
に、リフレッシュ中のアドレスを、アドレス比較ブロッ
クＸ’ｆｅｒＡｄｄに与えることにより、記憶されたア
ドレスとリフレッシュアドレスが一致した場合に、転送
ゲート制御ブロックＸ’ｆｅｒＣＴＬを通じて、セルア
レイＣＡのデータをシリアルレジスタＳＲに転送し、シ
リアルレジスタＳＲのデータをリフレッシュする。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に係り、特に
ダイナミック型の記憶セルを有する半導体メモリに適用
して好適なメモリ装置に関する。
ダイナミック型の記憶セルを有する半導体メモリに適用
して好適なメモリ装置に関する。
【０００２】
【従来の技術】半導体メモリの容量が大きくなってくる
のに伴い、より使い易い、Ｘ１６やＸ３２といった、多
ビット構成のものが要求されるようになってきている。
また、データの入出力を高速に行うために、シリアルア
クセスなどの機能を持ったものが多くなってきている。
のに伴い、より使い易い、Ｘ１６やＸ３２といった、多
ビット構成のものが要求されるようになってきている。
また、データの入出力を高速に行うために、シリアルア
クセスなどの機能を持ったものが多くなってきている。
【０００３】特に、画像用のデータを扱う場合は、高速
なシリアルアクセスが不可欠になる。このため、メモリ
内部では、データを一括して並列転送し、しかる後に、
直列出力する構成が適用されるようになっている。これ
は、いわゆるデータの入出力部にパラレル−シリアル変
換回路部を設けて、高速でのデータ転送に対応するよう
にしたものである。したがって、フィールドメモリやビ
デオＲＡＭでは、セルアレイの１行分のデータを一括し
て記憶し、これからシリアルにデータを出力するレジス
タを有することになる。
なシリアルアクセスが不可欠になる。このため、メモリ
内部では、データを一括して並列転送し、しかる後に、
直列出力する構成が適用されるようになっている。これ
は、いわゆるデータの入出力部にパラレル−シリアル変
換回路部を設けて、高速でのデータ転送に対応するよう
にしたものである。したがって、フィールドメモリやビ
デオＲＡＭでは、セルアレイの１行分のデータを一括し
て記憶し、これからシリアルにデータを出力するレジス
タを有することになる。
【０００４】ところで、メモリ容量が大きくなって、多
ビット化が進むと、低消費電力と高速化を図るために、
メモリセルを多数のメモリアレイを多数に分割して設
け、選択したメモリアレイの中からさらに目的のセルを
選択するような構成が適用されるようになる。特に、ダ
イナミック型のセルを用いた場合には、セルに保存され
た微小なデータをセンス増幅するため、メモリセルをセ
ンス可能な範囲の数のセル数からなるセルアレイに分け
ることが必須となる。このような構成のものにおいてに
シリアル読み出しの機能を持たせようとすると、各セル
アレイに各々パラレル−シリアル変換のためのレジスタ
を設ける必要がある。
ビット化が進むと、低消費電力と高速化を図るために、
メモリセルを多数のメモリアレイを多数に分割して設
け、選択したメモリアレイの中からさらに目的のセルを
選択するような構成が適用されるようになる。特に、ダ
イナミック型のセルを用いた場合には、セルに保存され
た微小なデータをセンス増幅するため、メモリセルをセ
ンス可能な範囲の数のセル数からなるセルアレイに分け
ることが必須となる。このような構成のものにおいてに
シリアル読み出しの機能を持たせようとすると、各セル
アレイに各々パラレル−シリアル変換のためのレジスタ
を設ける必要がある。
【０００５】図５は、一般的なメモリの構成図であり、
特に４ＭのビデオＲＡＭの構成を例示するものである。
このメモリは、２５６ｋＸ１６の構成である。各セルア
レイブロックは１２８ｋビットのセルより構成される。
図において、領域Ｂがパラレル−シリアル変換のための
レジスタ部を示しており、それぞれが２５６ビットのレ
ジスタによって構成されている。一方、セルアレイの領
域Ｃには、メモリセルに加えて、センス増幅などのセル
の情報にアクセスするための機構が含まれる。
特に４ＭのビデオＲＡＭの構成を例示するものである。
このメモリは、２５６ｋＸ１６の構成である。各セルア
レイブロックは１２８ｋビットのセルより構成される。
図において、領域Ｂがパラレル−シリアル変換のための
レジスタ部を示しており、それぞれが２５６ビットのレ
ジスタによって構成されている。一方、セルアレイの領
域Ｃには、メモリセルに加えて、センス増幅などのセル
の情報にアクセスするための機構が含まれる。
【０００６】図５の領域Ｃと領域Ｂの比較からも判るよ
うに、パラレル−シリアル変換部を含む領域Ｂのチップ
全体の面積に占める割合は少なくない。
うに、パラレル−シリアル変換部を含む領域Ｂのチップ
全体の面積に占める割合は少なくない。
【０００７】図６は、図５において領域Ａの部分、つま
り１カラム分のレジスタを抜き出して示すブロック図で
ある。図６に示すように、メモリセルＭＣに接続される
ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）にはビット線Ｂ、／Ｂ
を介してセンス増幅器（センスアンプ）ＳＡが接続され
る。そして、センス増幅器ＳＡにはトランスファーゲー
トＴＧを介してシリアルレジスタＳＲが接続される。こ
のシリアルレジスタＳＲには高電位電源Ｖｃｃと低電位
電源Ｖｓｓから電源が供給される。シリアルレジスタＳ
Ｒは選択ゲートＳＧを介してデータ線ペアＤＱ、／ＤＱ
に接続される。トランスファーゲートＴＧは転送ゲート
信号Ｘ’ｆｅｒＧによりオン／オフ制御され、選択ゲー
トＳＧはゲート選択信号ＳＬによりオン／オフ制御され
る。
り１カラム分のレジスタを抜き出して示すブロック図で
ある。図６に示すように、メモリセルＭＣに接続される
ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）にはビット線Ｂ、／Ｂ
を介してセンス増幅器（センスアンプ）ＳＡが接続され
る。そして、センス増幅器ＳＡにはトランスファーゲー
トＴＧを介してシリアルレジスタＳＲが接続される。こ
のシリアルレジスタＳＲには高電位電源Ｖｃｃと低電位
電源Ｖｓｓから電源が供給される。シリアルレジスタＳ
Ｒは選択ゲートＳＧを介してデータ線ペアＤＱ、／ＤＱ
に接続される。トランスファーゲートＴＧは転送ゲート
信号Ｘ’ｆｅｒＧによりオン／オフ制御され、選択ゲー
トＳＧはゲート選択信号ＳＬによりオン／オフ制御され
る。
【０００８】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【０００９】ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）のいずれ
かが立ち上がると、メモリセルＭＣのデータはビット線
Ｂ、または／Ｂに出てくる。このセルデータに基づくわ
ずかな電位差はセンス増幅器ＳＡにより増幅される。こ
のような動作は、メモリセルのデータのリフレッシュお
よび目的のワード線ＷＬ（Ａ）、ＷＬ（Ｂ）のデータの
読み出しにおいて共通に行われる。
かが立ち上がると、メモリセルＭＣのデータはビット線
Ｂ、または／Ｂに出てくる。このセルデータに基づくわ
ずかな電位差はセンス増幅器ＳＡにより増幅される。こ
のような動作は、メモリセルのデータのリフレッシュお
よび目的のワード線ＷＬ（Ａ）、ＷＬ（Ｂ）のデータの
読み出しにおいて共通に行われる。
【００１０】さて、読み出しデータのシリアルレジスタ
ＳＲへの並列読み出しのコマンドがあるサイクルでは、
センス増幅器ＳＡによるセンス動作の後に、読み出しデ
ータのシリアルレジスタＳＲへのデータ転送が行われ
る。すなわち、センス増幅器ＳＡによるビット線Ｂ、／
Ｂの十分なセンスが進んだ後に、転送ゲート信号Ｘ’ｆ
ｅｒＧを立ち上げてトランスファーゲートＴＧを開き、
シリアルレジスタＳＲの内容をセンス増幅器ＳＡのデー
タに書き換える。この書き換えの動作は、例えば２５６
ビットのレジスタの全てについて同時に行われる。
ＳＲへの並列読み出しのコマンドがあるサイクルでは、
センス増幅器ＳＡによるセンス動作の後に、読み出しデ
ータのシリアルレジスタＳＲへのデータ転送が行われ
る。すなわち、センス増幅器ＳＡによるビット線Ｂ、／
Ｂの十分なセンスが進んだ後に、転送ゲート信号Ｘ’ｆ
ｅｒＧを立ち上げてトランスファーゲートＴＧを開き、
シリアルレジスタＳＲの内容をセンス増幅器ＳＡのデー
タに書き換える。この書き換えの動作は、例えば２５６
ビットのレジスタの全てについて同時に行われる。
【００１１】シリアルレジスタＳＲへのデータの書き込
みが終了すると、トランスファーゲートＴＧは閉じられ
る。その後、シリアルレジスタＳＲとデータ線ペアＤ
Ｑ、／ＤＱとを結ぶ選択ゲートＳＧをゲート選択信号Ｓ
Ｌを用いてひとつづつ開くことによって、データ線ペア
ＤＱ、／ＤＱを通じて、外部に、シリアルにデータが転
送される。
みが終了すると、トランスファーゲートＴＧは閉じられ
る。その後、シリアルレジスタＳＲとデータ線ペアＤ
Ｑ、／ＤＱとを結ぶ選択ゲートＳＧをゲート選択信号Ｓ
Ｌを用いてひとつづつ開くことによって、データ線ペア
ＤＱ、／ＤＱを通じて、外部に、シリアルにデータが転
送される。
【００１２】なお、シリアルレジスタＳＲはＣＭＯＳ構
成のフリップフロップであり、一度保持したデータは高
電位電源Ｖｃｃ、低電位電源Ｖｓｓからの電源供給が立
たれるまで保持される。
成のフリップフロップであり、一度保持したデータは高
電位電源Ｖｃｃ、低電位電源Ｖｓｓからの電源供給が立
たれるまで保持される。
【００１３】図７は、以上述べたような動作を実現する
ための、回路機能ブロックである。
ための、回路機能ブロックである。
【００１４】図７において、ワード線制御ブロックＷＬ
ＣＴＬは、ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を選択して
セルアレイＣＡのセンス動作を行わせるための制御を行
う。
ＣＴＬは、ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を選択して
セルアレイＣＡのセンス動作を行わせるための制御を行
う。
【００１５】ここで、選択されるワード線ＷＬ（Ａ）、
ＷＬ（Ｂ）は、データ転送のコマンドが出されるサイク
ルでは、データ読み出しされる行に対応するものであ
り、リフレッシュのコマンドが出されるサイクルでは、
一定の順序で全てのワード線ＷＬ（Ａ）、ＷＬ（Ｂ）が
一巡的に選択されるうちの１つである。
ＷＬ（Ｂ）は、データ転送のコマンドが出されるサイク
ルでは、データ読み出しされる行に対応するものであ
り、リフレッシュのコマンドが出されるサイクルでは、
一定の順序で全てのワード線ＷＬ（Ａ）、ＷＬ（Ｂ）が
一巡的に選択されるうちの１つである。
【００１６】また、転送ゲート制御ブロックＸ’ｆｅｒ
ＣＴＬは、転送のコマンドがあったサイクルで、転送す
べきワード線のアドレスをワード線制御ブロックＷＬＣ
ＴＬに与え、アドレス指定されたセルアレイＣＡからワ
ード線ＷＬ（Ａ）、ＷＬ（Ｂ）、ビット線Ｂ、／Ｂを通
じてセンス増幅器ＳＡにデータをセンスさせる。更に、
センス増幅器ＳＡでセンスされたデータを、トランスフ
ァーゲートＴＧに転送ゲート信号Ｘ’ｆｅｒＧを与える
ことにより、パラレル−シリアル変換回路を構成するシ
リアルレジスタＳＲに転送させる。
ＣＴＬは、転送のコマンドがあったサイクルで、転送す
べきワード線のアドレスをワード線制御ブロックＷＬＣ
ＴＬに与え、アドレス指定されたセルアレイＣＡからワ
ード線ＷＬ（Ａ）、ＷＬ（Ｂ）、ビット線Ｂ、／Ｂを通
じてセンス増幅器ＳＡにデータをセンスさせる。更に、
センス増幅器ＳＡでセンスされたデータを、トランスフ
ァーゲートＴＧに転送ゲート信号Ｘ’ｆｅｒＧを与える
ことにより、パラレル−シリアル変換回路を構成するシ
リアルレジスタＳＲに転送させる。
【００１７】一方、リフレッシュ制御ブロックＲｅｆＣ
ＴＬは、転送コマンドが出されているサイクル以外の時
間に、ダイナミックセルであるセルアレイＣＡを順番に
リフレッシュするために、一定の順序でアドレスを発生
させ、これを指定されたアドレスに対応するワード線Ｗ
Ｌ（Ａ）、ＷＬ（Ｂ）に送って、それぞれのワード線の
センス動作を通じて、リフレッシュを実行する。
ＴＬは、転送コマンドが出されているサイクル以外の時
間に、ダイナミックセルであるセルアレイＣＡを順番に
リフレッシュするために、一定の順序でアドレスを発生
させ、これを指定されたアドレスに対応するワード線Ｗ
Ｌ（Ａ）、ＷＬ（Ｂ）に送って、それぞれのワード線の
センス動作を通じて、リフレッシュを実行する。
【００１８】
【発明が解決しようとする課題】従来のメモリ装置は以
上のように構成されるので、シリアルレジスタＳＲのチ
ップ面積に占める割合が大きくなるという問題点があ
る。つまり、汎用のＤＲＡＭ構造にシリアルレジスタを
付加してフィールドメモリや画像用のメモリを作る場合
にであっても、面積の増大を極力抑える必要があるのは
当然で、チップ面積の低減、すなわちチップのコストを
下げることが最も重要なことの１つとされている。した
がって、ＤＲＡＭにシリアルレジスタを付加した場合の
チップ面積の増大がある程度を越えて大きくなり過ぎる
と、シリアルレジスタを付加したメモリを作るよりも、
汎用のＤＲＡＭを使用したほうがコストがかからないと
いうことになってしまう。このため、従来から、一般的
なＤＲＡＭ構成にデータのシリアル読み出し用のシリア
ルレジスタを付加しても、チップ面積の増大を最小限に
抑制した構造の実現が大きな課題とされてきた。
上のように構成されるので、シリアルレジスタＳＲのチ
ップ面積に占める割合が大きくなるという問題点があ
る。つまり、汎用のＤＲＡＭ構造にシリアルレジスタを
付加してフィールドメモリや画像用のメモリを作る場合
にであっても、面積の増大を極力抑える必要があるのは
当然で、チップ面積の低減、すなわちチップのコストを
下げることが最も重要なことの１つとされている。した
がって、ＤＲＡＭにシリアルレジスタを付加した場合の
チップ面積の増大がある程度を越えて大きくなり過ぎる
と、シリアルレジスタを付加したメモリを作るよりも、
汎用のＤＲＡＭを使用したほうがコストがかからないと
いうことになってしまう。このため、従来から、一般的
なＤＲＡＭ構成にデータのシリアル読み出し用のシリア
ルレジスタを付加しても、チップ面積の増大を最小限に
抑制した構造の実現が大きな課題とされてきた。
【００１９】本発明は、上記に鑑みてなされたもので、
その目的は、、ダイナミック型のメモリセルにシリアル
レジスタを付加してシリアルアクセスメモリを構成した
場合において、付加されるシリアルレジスタのチップ面
積が極力増大しないようにして、メモリチップのコスト
低減を可能にしたメモリ装置を提供することにある。
その目的は、、ダイナミック型のメモリセルにシリアル
レジスタを付加してシリアルアクセスメモリを構成した
場合において、付加されるシリアルレジスタのチップ面
積が極力増大しないようにして、メモリチップのコスト
低減を可能にしたメモリ装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明の第１のメモリ装
置は、行列状にメモリセルが配列されたメモリセルアレ
イと、前記メモリセルアレイの１行分の前記メモリセル
との間でデータのやり取りを行うと共に外部との間でデ
ータを入出力可能なレジスタと、前記メモリセルアレイ
の１行分のメモリセルから前記レジスタに転送したデー
タが有効である期間中に、前記レジスタ中のデータをリ
フレッシュするために、先に前記レジスタへデータ転送
したのと同一行の前記メモリセルアレイ中のメモリセル
をアクセスし、再度、前記レジスタへデータ転送させ
る、制御手段と、を備えるものとして構成される。
置は、行列状にメモリセルが配列されたメモリセルアレ
イと、前記メモリセルアレイの１行分の前記メモリセル
との間でデータのやり取りを行うと共に外部との間でデ
ータを入出力可能なレジスタと、前記メモリセルアレイ
の１行分のメモリセルから前記レジスタに転送したデー
タが有効である期間中に、前記レジスタ中のデータをリ
フレッシュするために、先に前記レジスタへデータ転送
したのと同一行の前記メモリセルアレイ中のメモリセル
をアクセスし、再度、前記レジスタへデータ転送させ
る、制御手段と、を備えるものとして構成される。
【００２１】本発明の第２のメモリ装置は、第１のメモ
リ装置において、前記メモリセルがダイナミック型のも
のであり、前記制御手段は、前記メモリセルアレイの各
行の前記メモリセルを順次アクセスしてデータのリフレ
ッシュ動作を行い、さらに、前記メモリセルアレイ中の
行のうちの前記レジスタへデータ転送した行のアドレス
を記憶保持し、この行のアドレスと、前記メモリセルア
レイのリフレッシュ動作対象としての行アドレスを比較
し、一致した場合には前記メモリセルアレイのこの行の
前記メモリセルから前記レジスタへ再びデータ転送を行
わせるものとして構成される。
リ装置において、前記メモリセルがダイナミック型のも
のであり、前記制御手段は、前記メモリセルアレイの各
行の前記メモリセルを順次アクセスしてデータのリフレ
ッシュ動作を行い、さらに、前記メモリセルアレイ中の
行のうちの前記レジスタへデータ転送した行のアドレス
を記憶保持し、この行のアドレスと、前記メモリセルア
レイのリフレッシュ動作対象としての行アドレスを比較
し、一致した場合には前記メモリセルアレイのこの行の
前記メモリセルから前記レジスタへ再びデータ転送を行
わせるものとして構成される。
【００２２】本発明の第３のメモリ装置は、第１又は第
２のメモリ装置において、前記レジスタはシリアルレジ
スタであるものとして構成される。
２のメモリ装置において、前記レジスタはシリアルレジ
スタであるものとして構成される。
【００２３】本発明の第４のメモリ装置は、第１〜第３
の１つのメモリ装置において、前記レジスタはトランジ
スタとしてｎチャンネルトランジスタのみを有するもの
として構成される。
の１つのメモリ装置において、前記レジスタはトランジ
スタとしてｎチャンネルトランジスタのみを有するもの
として構成される。
【００２４】本発明の第５のメモリ装置は、第１〜第３
の１つのメモリ装置において、前記レジスタはトランジ
スタとしてｐチャンネルトランジスタのみを有するもの
として構成される。
の１つのメモリ装置において、前記レジスタはトランジ
スタとしてｐチャンネルトランジスタのみを有するもの
として構成される。
【００２５】
【作用】メモリセルアレイ中の１行分のメモリセルアレ
イとレジスタとの間でデータのやり取りが行われる。メ
モリセルアレイの１行分からレジスタへのデータ転送時
においては、転送したデータが有効である期間中に、上
記と同一行のアクセス及び転送が行われ、レジスタ中の
データのリフレッシュが行われる。さらに、前記データ
転送したメモリセルアレイの行のアドレスと、メモリセ
ルアレイのリフレッシュ動作に係る行のアドレスとが比
較される。アドレスが一致した場合には、前記メモリセ
ルアレイの行から前記レジスタへ、再度、データ転送が
行われる。
イとレジスタとの間でデータのやり取りが行われる。メ
モリセルアレイの１行分からレジスタへのデータ転送時
においては、転送したデータが有効である期間中に、上
記と同一行のアクセス及び転送が行われ、レジスタ中の
データのリフレッシュが行われる。さらに、前記データ
転送したメモリセルアレイの行のアドレスと、メモリセ
ルアレイのリフレッシュ動作に係る行のアドレスとが比
較される。アドレスが一致した場合には、前記メモリセ
ルアレイの行から前記レジスタへ、再度、データ転送が
行われる。
【００２６】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００２７】図１は、本発明の一実施例に係るメモリ装
置のブロック図であり、特にメモリセルの１カラム分の
構成を示すものである。図１に示すように、シリアルレ
ジスタＳＲとしてはｎチャンネルＣＭＯＳトランジスタ
のみで構成されるダイナミック型のレジスタ構造を適用
している。図１において、図６と同一の要素には同一の
符号を付して説明を省略する。
置のブロック図であり、特にメモリセルの１カラム分の
構成を示すものである。図１に示すように、シリアルレ
ジスタＳＲとしてはｎチャンネルＣＭＯＳトランジスタ
のみで構成されるダイナミック型のレジスタ構造を適用
している。図１において、図６と同一の要素には同一の
符号を付して説明を省略する。
【００２８】図１の構成によれば、シリアルレジスタＳ
Ｒとして、ダイナミック型の構造のものを採用したの
で、図６に示したシリアルレジスタＳＲと比較して、約
半分の回路規模で実現できる。つまり、従来に比べてシ
リアルレジスタＳＲのチップ面積は約半分となる。
Ｒとして、ダイナミック型の構造のものを採用したの
で、図６に示したシリアルレジスタＳＲと比較して、約
半分の回路規模で実現できる。つまり、従来に比べてシ
リアルレジスタＳＲのチップ面積は約半分となる。
【００２９】しかし、この反面、シリアルレジスタＳＲ
として、データの保持能力をもったフリップフロップ構
造の代わりに、ダイナミック型のレジスタ構造を採用し
たことから、チップ面積は半分の面積になっても、デー
タを一定の時間しか保持できない。
として、データの保持能力をもったフリップフロップ構
造の代わりに、ダイナミック型のレジスタ構造を採用し
たことから、チップ面積は半分の面積になっても、デー
タを一定の時間しか保持できない。
【００３０】つまり、シリアルレジスタＳＲにおける、
データの保持期間は、ノードの電荷がリークなどで抜け
ていく時間であり、ダイナミックセルの電荷が抜けてい
く時間とほぼ同じである。そこで、シリアルレジスタＳ
Ｒのデータを保持するためには、ダイナミックセルと同
様にデータのリフレッシュを行う必要がある。
データの保持期間は、ノードの電荷がリークなどで抜け
ていく時間であり、ダイナミックセルの電荷が抜けてい
く時間とほぼ同じである。そこで、シリアルレジスタＳ
Ｒのデータを保持するためには、ダイナミックセルと同
様にデータのリフレッシュを行う必要がある。
【００３１】さて、メモリセルＭＣはダイナミック型で
あるので、リフレッシュ動作として、一定期間の内に
は、あるセルが属するワード線ＷＬ（Ａ）、ＷＬ（Ｂ）
が必ず選択されて、センス動作が行われる。この動作
は、メモリセルＭＣのデータが情報として十分に確定し
ている間に行われる。この動作を行う期間を、ダイナミ
ック型で構成されるシリアルレジスタＳＲのデータ保持
期間とメモリセルＭＣのデータの保持期間のいずれか短
い方に設定する。しかし、両者の期間はほぼ同じ程度で
あり、そのため短い方の期間を上記動作の期間としても
実際にはリフレッシュを頻繁に行わなければならなくな
るという問題が生じるおそれはない。
あるので、リフレッシュ動作として、一定期間の内に
は、あるセルが属するワード線ＷＬ（Ａ）、ＷＬ（Ｂ）
が必ず選択されて、センス動作が行われる。この動作
は、メモリセルＭＣのデータが情報として十分に確定し
ている間に行われる。この動作を行う期間を、ダイナミ
ック型で構成されるシリアルレジスタＳＲのデータ保持
期間とメモリセルＭＣのデータの保持期間のいずれか短
い方に設定する。しかし、両者の期間はほぼ同じ程度で
あり、そのため短い方の期間を上記動作の期間としても
実際にはリフレッシュを頻繁に行わなければならなくな
るという問題が生じるおそれはない。
【００３２】このように設定された期間内にシリアルレ
ジスタＳＲの内容がリフレッシュできれば、シリアルな
データの読み出しに対して、ＣＭＯＳタイプのフリップ
フロップと同じ条件が設定できる。すなわち、長い周期
でのデータの読み出しや、長い読み出し中断に対して
も、シリアルレジスタＳＲのデータを保証することがで
きる。
ジスタＳＲの内容がリフレッシュできれば、シリアルな
データの読み出しに対して、ＣＭＯＳタイプのフリップ
フロップと同じ条件が設定できる。すなわち、長い周期
でのデータの読み出しや、長い読み出し中断に対して
も、シリアルレジスタＳＲのデータを保証することがで
きる。
【００３３】図２は、図１におけるシリアルレジスタＳ
Ｒのリフレッシュ動作の説明図である。図２において、
（Ａ）はメモリセルからデータを読み出すために出され
るデータ転送のコマンド、（Ｂ）はセンス増幅器ＳＡの
センスデータをトランスファーゲートＴＧを通じてシリ
アルレジスタＳＲに転送する転送ゲート信号Ｘ’ｆｅｒ
Ｇ、（Ｃ）はメモリセルからデータを読み出すためにメ
モリセルにアドレスとして与えられるワード線データ転
送信号Ｘ’ｆｅｒｅｄＷＬ、（Ｄ）はメモリセルをリフ
レッシュする時にメモリセルにアドレスとして与えられ
るワード線リフレッシュ信号ＲｅｆＷＬをそれぞれ示す
ものである。
Ｒのリフレッシュ動作の説明図である。図２において、
（Ａ）はメモリセルからデータを読み出すために出され
るデータ転送のコマンド、（Ｂ）はセンス増幅器ＳＡの
センスデータをトランスファーゲートＴＧを通じてシリ
アルレジスタＳＲに転送する転送ゲート信号Ｘ’ｆｅｒ
Ｇ、（Ｃ）はメモリセルからデータを読み出すためにメ
モリセルにアドレスとして与えられるワード線データ転
送信号Ｘ’ｆｅｒｅｄＷＬ、（Ｄ）はメモリセルをリフ
レッシュする時にメモリセルにアドレスとして与えられ
るワード線リフレッシュ信号ＲｅｆＷＬをそれぞれ示す
ものである。
【００３４】データ転送コマンドがなく、且つメモリセ
ルＭＣからシリアルレジスタＳＲに対するデータの転送
がない時には、セルリフレッシュのサイクルがある周期
でワード線を順番に選択しながら入ってくる。これが、
図２（Ｄ）に示す、ワード線リフレッシュ信号ＲｅｆＷ
Ｌであり、アドレスｎ、ｎ＋１、ｎ＋２、ｎ＋３、…、
Ｎ−１、Ｎ、Ｎ＋１というように、メモリセルのアドレ
スを順番に指定しながら、ワード線ＷＬ（Ａ）、ＷＬ
（Ｂ）を選択する。このサイクルを通じて、メモリセル
はリフレッシュされる。
ルＭＣからシリアルレジスタＳＲに対するデータの転送
がない時には、セルリフレッシュのサイクルがある周期
でワード線を順番に選択しながら入ってくる。これが、
図２（Ｄ）に示す、ワード線リフレッシュ信号ＲｅｆＷ
Ｌであり、アドレスｎ、ｎ＋１、ｎ＋２、ｎ＋３、…、
Ｎ−１、Ｎ、Ｎ＋１というように、メモリセルのアドレ
スを順番に指定しながら、ワード線ＷＬ（Ａ）、ＷＬ
（Ｂ）を選択する。このサイクルを通じて、メモリセル
はリフレッシュされる。
【００３５】次に、データ転送のサイクルに入ると、図
２（Ａ）に示すように、データ転送のコマンドが入力さ
れる。このサイクルでは、同図（Ｃ）に示すように、メ
モリセルの転送すべき行のアドレス、例えばアドレスＮ
がワード線データ転送信号Ｘ’ｆｅｒｅｄＷＬとして与
えらる。そして、メモリセルでは、このアドレスＮに対
応するワード線ＷＬ（Ａ）、ＷＬ（Ｂ）が選択され、ビ
ット線Ｂ、／Ｂを介して、メモリセルのデータがセンス
増幅器ＳＡにセンスされる。次に、図２（Ｂ）に示すよ
うに、転送ゲート信号Ｘ’ｆｅｒＧを立ち上げ、トラン
スファーゲートＴＧを介してセンスされたデータをシリ
アルレジスタＳＲに転送する。
２（Ａ）に示すように、データ転送のコマンドが入力さ
れる。このサイクルでは、同図（Ｃ）に示すように、メ
モリセルの転送すべき行のアドレス、例えばアドレスＮ
がワード線データ転送信号Ｘ’ｆｅｒｅｄＷＬとして与
えらる。そして、メモリセルでは、このアドレスＮに対
応するワード線ＷＬ（Ａ）、ＷＬ（Ｂ）が選択され、ビ
ット線Ｂ、／Ｂを介して、メモリセルのデータがセンス
増幅器ＳＡにセンスされる。次に、図２（Ｂ）に示すよ
うに、転送ゲート信号Ｘ’ｆｅｒＧを立ち上げ、トラン
スファーゲートＴＧを介してセンスされたデータをシリ
アルレジスタＳＲに転送する。
【００３６】さて、ここで転送されたアドレスＮのメモ
リセルについてはリフレッシュが行われたのと同様の作
用がある。同様に、センス増幅器ＳＡからシリアルレジ
スタＳＲに書き込まれたデータは、この時点を起点とし
て一定の期間保持される。
リセルについてはリフレッシュが行われたのと同様の作
用がある。同様に、センス増幅器ＳＡからシリアルレジ
スタＳＲに書き込まれたデータは、この時点を起点とし
て一定の期間保持される。
【００３７】以上のようにして、データの転送サイクル
が終了しても、図２（Ｄ）に示すように、ワード線リフ
レッシュ信号ＲｅｆＷＬはメモリセルのアドレスを順次
選択しながら、ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を順次
立ち上げ、メモリセルのリフレッシュ動作を実行する。
したがって、その後に転送サイクルがない場合、このリ
フレッシュアドレスがＮとなった時に、図２（Ｂ）に示
すように、転送ゲート信号Ｘ’ｆｅｒＧを立ち上げ、ト
ランスファーゲートＴＧを通じてセンス増幅器ＳＡのデ
ータをシリアルレジスタＳＲに転送することにより、メ
モリセルのリフレッシュに合わせてシリアルレジスタＳ
Ｒをリフレッシュすることができる。つまり、シリアル
レジスタＳＲのデータを保持し続けることができる。
が終了しても、図２（Ｄ）に示すように、ワード線リフ
レッシュ信号ＲｅｆＷＬはメモリセルのアドレスを順次
選択しながら、ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を順次
立ち上げ、メモリセルのリフレッシュ動作を実行する。
したがって、その後に転送サイクルがない場合、このリ
フレッシュアドレスがＮとなった時に、図２（Ｂ）に示
すように、転送ゲート信号Ｘ’ｆｅｒＧを立ち上げ、ト
ランスファーゲートＴＧを通じてセンス増幅器ＳＡのデ
ータをシリアルレジスタＳＲに転送することにより、メ
モリセルのリフレッシュに合わせてシリアルレジスタＳ
Ｒをリフレッシュすることができる。つまり、シリアル
レジスタＳＲのデータを保持し続けることができる。
【００３８】なお、メモリセルのリフレッシュサイクル
の一巡時間は、シリアルレジスタＳＲのデータ保持時間
とメモリセルに必要なリフレッシュ期間の短い方に設定
されているので、メモリセルおよびシリアルレジスタＳ
Ｒのいずれのデータも保持されることになる。また、メ
モリセルのデータ転送におけるアドレスＮについても、
これが読み出しのために選択されてからリフレッシュに
より再びアドレスＮが選択されるようになるまでの期間
は、メモリセルの１リフレッシュ期間を超えないので、
シリアルレジスタＳＲのデータは確実に保持される。
の一巡時間は、シリアルレジスタＳＲのデータ保持時間
とメモリセルに必要なリフレッシュ期間の短い方に設定
されているので、メモリセルおよびシリアルレジスタＳ
Ｒのいずれのデータも保持されることになる。また、メ
モリセルのデータ転送におけるアドレスＮについても、
これが読み出しのために選択されてからリフレッシュに
より再びアドレスＮが選択されるようになるまでの期間
は、メモリセルの１リフレッシュ期間を超えないので、
シリアルレジスタＳＲのデータは確実に保持される。
【００３９】図３は、以上のような動作を実現するため
の、回路機能ブロックである。図３において示すよう
に、リフレッシュ制御ブロックＲｅｆＣＴＬ、ワード線
制御ブロックＷＬＣＴＬ、転送ゲート制御ブロックＸ’
ｆｅｒＣＴＬには、アドレス比較ブロックＸ’ｆｅｒＡ
ｄｄが接続されている。
の、回路機能ブロックである。図３において示すよう
に、リフレッシュ制御ブロックＲｅｆＣＴＬ、ワード線
制御ブロックＷＬＣＴＬ、転送ゲート制御ブロックＸ’
ｆｅｒＣＴＬには、アドレス比較ブロックＸ’ｆｅｒＡ
ｄｄが接続されている。
【００４０】以上述べたような構成において、データ転
送サイクルにおいては、ワード線制御ブロックＷＬＣＴ
Ｌから読み出しを行うセルアレイＣＡのアドレスに対応
するワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を立ち上げる。併
せて、転送ゲート制御ブロックＸ’ｆｅｒＣＴＬからの
転送ゲート信号Ｘ’ｆｅｒＧをトランスファーゲートＴ
Ｇに与えることにより、セルアレイＣＡからのデータを
ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を通じてセンスし、こ
れをセンス増幅器ＳＡからトランスファーゲートＴＧを
通じてシリアルレジスタＳＲにデータ転送する。
送サイクルにおいては、ワード線制御ブロックＷＬＣＴ
Ｌから読み出しを行うセルアレイＣＡのアドレスに対応
するワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を立ち上げる。併
せて、転送ゲート制御ブロックＸ’ｆｅｒＣＴＬからの
転送ゲート信号Ｘ’ｆｅｒＧをトランスファーゲートＴ
Ｇに与えることにより、セルアレイＣＡからのデータを
ワード線ＷＬ（Ａ）、ＷＬ（Ｂ）を通じてセンスし、こ
れをセンス増幅器ＳＡからトランスファーゲートＴＧを
通じてシリアルレジスタＳＲにデータ転送する。
【００４１】この時、転送ゲート制御ブロックＸ’ｆｅ
ｒＣＴＬからのデータ転送に併せて、アドレス比較ブロ
ックＸ’ｆｅｒＡｄｄはワード線制御ブロックＷＬＣＴ
Ｌで指定されたセルアレイＣＡのアドレスを取り込み記
憶しておく。
ｒＣＴＬからのデータ転送に併せて、アドレス比較ブロ
ックＸ’ｆｅｒＡｄｄはワード線制御ブロックＷＬＣＴ
Ｌで指定されたセルアレイＣＡのアドレスを取り込み記
憶しておく。
【００４２】一方、データ転送サイクルでない場合、リ
フレッシュ制御ブロックＲｅｆＣＴＬにより、ワード線
制御ブロックＷＬＣＴＬに順次リフレッシュアドレスを
与えながら、順次セルアレイＣＡのリフレッシュが行わ
れる。
フレッシュ制御ブロックＲｅｆＣＴＬにより、ワード線
制御ブロックＷＬＣＴＬに順次リフレッシュアドレスを
与えながら、順次セルアレイＣＡのリフレッシュが行わ
れる。
【００４３】このリフレッシュサイクル毎に、ワード線
制御ブロックＷＬＣＴＬからセルアレイＣＡに与えられ
るアドレスをアドレス比較ブロックＸ’ｆｅｒＡｄｄに
おいて記憶されたアドレスと比較し、これらのアドレス
が一致した場合には、転送ゲート制御ブロックＸ’ｆｅ
ｒＣＴＬを制御して、転送ゲート信号Ｘ’ｆｅｒＧを出
力させる。その結果、センス増幅器ＳＡとシリアルレジ
スタＳＲの間のトランスファーゲートＴＧが開き、セル
アレイＣＡからの読み出しデータがセンス増幅器ＳＡか
らトランスファーゲートＴＧを通じてシリアルレジスタ
ＳＲに転送され、シリアルレジスタＳＲのリフレッシュ
が行われる。
制御ブロックＷＬＣＴＬからセルアレイＣＡに与えられ
るアドレスをアドレス比較ブロックＸ’ｆｅｒＡｄｄに
おいて記憶されたアドレスと比較し、これらのアドレス
が一致した場合には、転送ゲート制御ブロックＸ’ｆｅ
ｒＣＴＬを制御して、転送ゲート信号Ｘ’ｆｅｒＧを出
力させる。その結果、センス増幅器ＳＡとシリアルレジ
スタＳＲの間のトランスファーゲートＴＧが開き、セル
アレイＣＡからの読み出しデータがセンス増幅器ＳＡか
らトランスファーゲートＴＧを通じてシリアルレジスタ
ＳＲに転送され、シリアルレジスタＳＲのリフレッシュ
が行われる。
【００４４】以上述べたように、メモリ容量が大きくな
り、セルアレイの数が多くなって、各アレイ毎にパラレ
ル−シリアル変換のためのシリアルレジスタを設ける必
要のある、シリアルアクセス機能を持ったメモリでは、
パラレル−シリアル変換のためのレジスタの構造を、ス
タティック型からダイナミック型にするだけで、この部
分のチップ面積を半減することができる。この場合、デ
ータの保持に問題が残るが、メモリセルのリフレッシュ
動作に併せて、パラレル−シリアル変換用のレジスタを
リフレッシュするように構成することで、機能的にはス
タティック型のシフトレジスタを用いた場合と全く同様
のものを実現することができる。
り、セルアレイの数が多くなって、各アレイ毎にパラレ
ル−シリアル変換のためのシリアルレジスタを設ける必
要のある、シリアルアクセス機能を持ったメモリでは、
パラレル−シリアル変換のためのレジスタの構造を、ス
タティック型からダイナミック型にするだけで、この部
分のチップ面積を半減することができる。この場合、デ
ータの保持に問題が残るが、メモリセルのリフレッシュ
動作に併せて、パラレル−シリアル変換用のレジスタを
リフレッシュするように構成することで、機能的にはス
タティック型のシフトレジスタを用いた場合と全く同様
のものを実現することができる。
【００４５】さて、ここで、以上のような構成が、特に
有効となる場合について説明する。
有効となる場合について説明する。
【００４６】図４は、入出力部にシリアルレジスタを有
するメモリの構成を数種類示すものである。
するメモリの構成を数種類示すものである。
【００４７】同図（ａ）は、ひとつのシリアルレジスタ
からセルアレイにデータ入力し、他のシリアルレジスタ
を通じてセルアレイからデータを読み出す構造を有す
る。このメモリは、先書き、先読み型のいわゆるＦＩＦ
Ｏと呼ばれるものである。
からセルアレイにデータ入力し、他のシリアルレジスタ
を通じてセルアレイからデータを読み出す構造を有す
る。このメモリは、先書き、先読み型のいわゆるＦＩＦ
Ｏと呼ばれるものである。
【００４８】この構造では、セルアレイに対して２つ配
置されるシリアルレジスタに対して、その一方にシリア
ルにデータを書き込み、順にセルアレイに１行づつ転送
して行き、その後に、書き込まれた順にセルアレイの行
のデータをもう一方のシリアルレジスタに転送し、これ
をシリアルに読み出すものである。
置されるシリアルレジスタに対して、その一方にシリア
ルにデータを書き込み、順にセルアレイに１行づつ転送
して行き、その後に、書き込まれた順にセルアレイの行
のデータをもう一方のシリアルレジスタに転送し、これ
をシリアルに読み出すものである。
【００４９】この形式のメモリにおいては、シリアル入
力されて、シリアル出力されるという１つのサイクルが
完了するまでは、セルアレイのデータが書き換えられる
ことはない。
力されて、シリアル出力されるという１つのサイクルが
完了するまでは、セルアレイのデータが書き換えられる
ことはない。
【００５０】つまり、シリアル出力のデータが転送され
たセルアレイのワード線のアドレスのデータは変化しな
いので、本発明の構成は有効に適用される。
たセルアレイのワード線のアドレスのデータは変化しな
いので、本発明の構成は有効に適用される。
【００５１】一方、同図（ｂ）はランダムアクセス可能
なセルアレイに対してシリアルにデータ出力するための
シリアルレジスタを持たせた構造のメモリ、いわゆるマ
ルチポートタイプのメモリである。
なセルアレイに対してシリアルにデータ出力するための
シリアルレジスタを持たせた構造のメモリ、いわゆるマ
ルチポートタイプのメモリである。
【００５２】このメモリでは、シリアルレジスタを通じ
てシリアルにデータを読み出している間に、セルアレイ
部のデータを独立に入出力できることを特長としてお
り、シリアルレジスタに転送されたワード線アドレスの
セルデータはシリアルレジスタからデータが読み出され
ている間にも更新されていく。
てシリアルにデータを読み出している間に、セルアレイ
部のデータを独立に入出力できることを特長としてお
り、シリアルレジスタに転送されたワード線アドレスの
セルデータはシリアルレジスタからデータが読み出され
ている間にも更新されていく。
【００５３】したがって、このような場合、ランダムア
クセスセルアレイのリフレッシュとシリアルレジスタの
リフレッシュを同じデータに基づいて行うことはできな
いので、本発明の適用はできないということになる。
クセスセルアレイのリフレッシュとシリアルレジスタの
リフレッシュを同じデータに基づいて行うことはできな
いので、本発明の適用はできないということになる。
【００５４】これに対して、同図（ｃ）は１つのシリア
ルレジスタを通じてセルアレイにデータを書き込み、同
じシリアルレジスタを通じてデータをシリアルに読み出
す構造を有するメモリである。このメモリでは、シリア
ル入力の期間と、シリアル出力の期間が同時に発生する
ことはない。このため、シリアルなデータの出力が行わ
れているかぎりは、セルアレイのデータの更新はないの
で、本発明の構成が効果的に適用可能である。
ルレジスタを通じてセルアレイにデータを書き込み、同
じシリアルレジスタを通じてデータをシリアルに読み出
す構造を有するメモリである。このメモリでは、シリア
ル入力の期間と、シリアル出力の期間が同時に発生する
ことはない。このため、シリアルなデータの出力が行わ
れているかぎりは、セルアレイのデータの更新はないの
で、本発明の構成が効果的に適用可能である。
【００５５】なお、上記実施例では、シリアルレジスタ
ＳＲとして、ｎチャンネルＭＯＳトランジスタにより構
成されるダイナミック型のレジスタを適用した構成を例
示したが、ｐチャンネルＭＯＳトランジスタを用いた構
成であってもよく、同様の効果を得ることができるもの
である。
ＳＲとして、ｎチャンネルＭＯＳトランジスタにより構
成されるダイナミック型のレジスタを適用した構成を例
示したが、ｐチャンネルＭＯＳトランジスタを用いた構
成であってもよく、同様の効果を得ることができるもの
である。
【００５６】以上述べたように、本発明の実施例では、
ダイナミック型のメモリセルに対して、データのシリア
ル出力用に対応して設けたシリアルレジスタにダイナミ
ック型を適用し、このシリアルレジスタのリフレッシュ
をメモリセルのリフレッシュに合わせて実行することに
よりシリアルレジスタのデータを保持するように構成し
たので、シリアルレジスタ部のチップ面積が小さくな
り、コストを低減できる。
ダイナミック型のメモリセルに対して、データのシリア
ル出力用に対応して設けたシリアルレジスタにダイナミ
ック型を適用し、このシリアルレジスタのリフレッシュ
をメモリセルのリフレッシュに合わせて実行することに
よりシリアルレジスタのデータを保持するように構成し
たので、シリアルレジスタ部のチップ面積が小さくな
り、コストを低減できる。
【００５７】
【発明の効果】本発明によれば、メモリセルアレイから
レジスタへのデータ転送後、レジスタ内のデータが有効
なうちに上記のデータ転送を再度行ってデータリフレッ
シュするようにしたので、レジスタを小面積のものとし
て構成し、メモリに占めるレジスタの面積を大きく削減
することができる。
レジスタへのデータ転送後、レジスタ内のデータが有効
なうちに上記のデータ転送を再度行ってデータリフレッ
シュするようにしたので、レジスタを小面積のものとし
て構成し、メモリに占めるレジスタの面積を大きく削減
することができる。
【図１】本発明の一実施例に係るメモリ装置の１カラム
分のブロック図である。
分のブロック図である。
【図２】図１の構成の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】図１の構成に適用される回路機能ブロック図で
ある。
ある。
【図４】入出力部にシリアルレジスタを有するメモリ構
成を複数種類示すものである。
成を複数種類示すものである。
【図５】一般的なメモリの構成図である。
【図６】図５の構成の領域Ａの構成を示す従来例のブロ
ック図である。
ック図である。
【図７】図６の構成に適用される回路機能ブロック図で
ある。
ある。
ＷＬ（Ａ）、ＷＬ（Ｂ） ワード線 Ｂ、／Ｂ ビット線 ＳＡ センス増幅器 ＳＲ シリアルレジスタ ＴＧ トランスファーゲート ＳＧ 選択ゲート ＤＱ、／ＤＱ データ線ペア ＲｅｆＣＴＬ リフレッシュ制御ブロック ＷＬＣＴＬ ワード線制御ブロック Ｘ’ｆｅｒＣＴＬ 転送ゲート制御ブロック Ｘ’ｆｅｒＡｄｄ アドレス比較ブロック ＣＡ セルアレイ
Claims (5)
- 【請求項１】行列状にメモリセルが配列されたメモリセ
ルアレイと、 前記メモリセルアレイの１行分の前記メモリセルとの間
でデータのやり取りを行うと共に外部との間でデータを
入出力可能なレジスタと、 前記メモリセルアレイの１行分のメモリセルから前記レ
ジスタに転送したデータが有効である期間中に、前記レ
ジスタ中のデータをリフレッシュするために、先に前記
レジスタへデータ転送したのと同一行の前記メモリセル
アレイ中のメモリセルをアクセスし、再度、前記レジス
タへデータ転送させる、制御手段と、 を備えることを特徴とするメモリ装置。 - 【請求項２】前記メモリセルがダイナミック型のもので
あり、 前記制御手段は、前記メモリセルアレイの各行の前記メ
モリセルを順次アクセスしてデータのリフレッシュ動作
を行い、さらに、前記メモリセルアレイ中の行のうちの
前記レジスタへデータ転送した行のアドレスを記憶保持
し、この行のアドレスと、前記メモリセルアレイのリフ
レッシュ動作対象としての行アドレスを比較し、一致し
た場合には前記メモリセルアレイのこの行の前記メモリ
セルから前記レジスタへ再びデータ転送を行わせる、請
求項１のメモリ装置。 - 【請求項３】前記レジスタはシリアルレジスタである、
請求項１又は２に記載のメモリ装置。 - 【請求項４】前記レジスタはトランジスタとしてｎチャ
ンネルトランジスタのみを有する、請求項１〜３の１つ
に記載のメモリ装置。 - 【請求項５】前記レジスタはトランジスタとしてｐチャ
ンネルトランジスタのみを有する、請求項１〜３の１つ
に記載のメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293577A JP2937717B2 (ja) | 1993-11-24 | 1993-11-24 | メモリ装置 |
| KR1019940030715A KR0150500B1 (ko) | 1993-11-24 | 1994-11-22 | 메모리 장치 |
| US08/343,111 US5537359A (en) | 1993-11-24 | 1994-11-22 | Memory device |
| EP94118498A EP0654790B1 (en) | 1993-11-24 | 1994-11-24 | Memory device |
| DE69417994T DE69417994T2 (de) | 1993-11-24 | 1994-11-24 | Speicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293577A JP2937717B2 (ja) | 1993-11-24 | 1993-11-24 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147085A true JPH07147085A (ja) | 1995-06-06 |
| JP2937717B2 JP2937717B2 (ja) | 1999-08-23 |
Family
ID=17796541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5293577A Expired - Fee Related JP2937717B2 (ja) | 1993-11-24 | 1993-11-24 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5537359A (ja) |
| EP (1) | EP0654790B1 (ja) |
| JP (1) | JP2937717B2 (ja) |
| KR (1) | KR0150500B1 (ja) |
| DE (1) | DE69417994T2 (ja) |
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|---|---|---|---|---|
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| US5930178A (en) * | 1997-11-17 | 1999-07-27 | International Business Machines Corporation | Bitline voltage stabilization device and method |
| FR2819091B1 (fr) * | 2000-12-29 | 2003-04-11 | St Microelectronics Sa | Rafraichissement de memoire dram |
| US7127559B2 (en) * | 2001-07-10 | 2006-10-24 | Micron Technology, Inc. | Caching of dynamic arrays |
| US7062761B2 (en) | 2001-07-10 | 2006-06-13 | Micron Technology, Inc. | Dynamic arrays and overlays with bounds policies |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197992A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH07107797B2 (ja) * | 1987-02-10 | 1995-11-15 | 三菱電機株式会社 | ダイナミツクランダムアクセスメモリ |
| JP2664810B2 (ja) * | 1991-03-07 | 1997-10-22 | 株式会社東芝 | メモリセルアレイ分割型半導体記憶装置 |
-
1993
- 1993-11-24 JP JP5293577A patent/JP2937717B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-22 US US08/343,111 patent/US5537359A/en not_active Expired - Lifetime
- 1994-11-22 KR KR1019940030715A patent/KR0150500B1/ko not_active IP Right Cessation
- 1994-11-24 DE DE69417994T patent/DE69417994T2/de not_active Expired - Fee Related
- 1994-11-24 EP EP94118498A patent/EP0654790B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0654790A3 (en) | 1995-08-16 |
| US5537359A (en) | 1996-07-16 |
| KR950015376A (ko) | 1995-06-16 |
| DE69417994D1 (de) | 1999-05-27 |
| KR0150500B1 (ko) | 1998-12-01 |
| EP0654790A2 (en) | 1995-05-24 |
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| DE69417994T2 (de) | 1999-09-16 |
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