KR950015376A - 메모리장치 - Google Patents
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Abstract
본 발명은 다이나믹형의 메모리셀에 직렬 레지스터를 부가하고 직렬 액세스 메모리를 구성한 경우에 부가되는 직렬 레지스터의 칩면적을 저감함으로써 메모리칩의 비용을 절감한다.
다이나믹형의 셀어레이(CA)에 대응해서 설치되고, 이에 의해 데이터를 독출하는 다이나믹형의 직렬 레지스터(SR)에 대해 전송게이트 제어블록(X'fer CTL)으로부터의 제어에 의해 데이터가 독출되었을 때에 이 어드레스를 어드레스 비료블록(X'ferAdd)에 기억해두고, 리프레쉬 제어블록(RefCTL)에 의한 셀어레이(CA)의 리프레쉬 중에 리프레쉬중의 어드레스를 어드레스 비교블록(X’ferAdd)에 줌으로써 기억된 어드레스와 리프레쉬 어드레스가 일치된 경우에 전송게이트 제어블록(X'ferCTL)을 통해 셀어레이(CA)의 데이터를 직렬 레지스터(SR)에 전송하고 질력 레지스터(5R)의 데이터를 리프레쉬한다.
〈선택도〉제3도
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 메모리장치의 1열의 블록도,
제2도는 제1도의 구성에 대한 동작을 설명하기 위한 타이밍도,
제3도는 제1도의 구성에 적용되는 회로기능 블록도,
제4도는 입출력부에 직렬레지스터를 갖춘 메모리 구성을 여러 종류 나타낸 도면.
Claims (6)
- 행열 형상으로 메모리셀(MC)이 배열된 메모리셀 어레이(CA)와, 이 메모리셀 어레이(CA)의 1행분의 데이터의 교환을 상기 메모리셀(MC)과의 사이에서 행함과 더불어 외부와의 사이에서 데이터를 입출력 할 수 있는 레지스터(SR) 및, 상기 메모리셀 어레이(CA)의 1행분의 메모리셀(MC)로부터 상기 레지스터(SR)에 전송된 데이터가 유효한 기간 중에 상기 레지스터(SR) 중의 데이터를 리프레쉬하기 위해 먼저 상기 레즈스터(SR)로 데이터전송된 것과 동일 행의 상기 메모리셀 어레이(CA) 중의 메모리셀을 액세스하고, 다시 상기 레지스터(SR)로 데이터 전송시키는 재어수단(RefCTL, WLCTL, X'ferCTL, X'ferAdd)은 상기 메모리셀 어레이의 각 행의 상기 메모리셀을 순차적으로 액세스해서 데이터의 리프레쉬 동작을 행하고, 다시 상기 메모리셀 어레이(CA) 중의 행내의 상기 레지스터로 데이터 전송된 행의 어드레스를 기억유지하고, 이 행의 어드레스와 상기 메모리셀 어레이(CA)의 리프레쉬 동작 대상으로서의 행어드레스를 비교하고, 일치된 경우에는 상기 메모리셀 어레이(CA)의 이 행의 상기 메모리셀(MC)로부터 상기 레지스터(SR)로 다시 데이터전송을 행하는 것을 특징으로 하는 메모리장치.
- 제1항 또는 제2항에 있어서, 상기 레지스터(SR)는 직렬레지스터인 것을 특징으로 하는 메모리장치
- 제1항 또는 제2항중 어느 한 항에 있어서. 상기 레지스터(SR)는 트랜지스터로서 n채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
- 제1항 또는 제2항중 어느 한 항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 P채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
- 제3항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 n채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.
- 제3항에 있어서, 상기 레지스터(SR)는 트랜지스터로서 p채널 트랜지스터만을 갖춘 것을 특징으로 하는 메모리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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