KR930001210A - 비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 - Google Patents

비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 Download PDF

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KR930001210A
KR930001210A KR1019920009795A KR920009795A KR930001210A KR 930001210 A KR930001210 A KR 930001210A KR 1019920009795 A KR1019920009795 A KR 1019920009795A KR 920009795 A KR920009795 A KR 920009795A KR 930001210 A KR930001210 A KR 930001210A
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사또루 소노베
히데오 아베
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

내용 없음

Description

비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 종래의 플래그 레지스터의 블럭도.
제1b도는 제1a도에 도시된 플래그 레지스터 내의 셀 및 R/W 제어 장치의 상세한 회로도.
제2a도는 본 발명에 따른 제1실시예의 플래그 레지스터의 블럭도.
제2b도는 제2a도에 도시된 플래그 레지스터내의 셀 및 R/W 제어 장치의 상세한 회로도.
제3도는 본 발명에 따른 제2실시예의 플래그 레지스터의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
001, 400, 800 : 플래그 레지스터 020, 420, 870 : R/W 제어 장치
010∼017, 410∼417, 810∼817 : 레지스터
501∼507 : …570∼577 : 메모리 셀
600∼607 : 830∼837 : 어드레스 신호
620∼627, 630∼637 : 850∼857, 860∼867 : 데이타 입출력 단자
640∼647 : 셀 클리어 신호 700 : 래치 회로
701, 702 : 인버터
703, 704 : 제1 및 제 2스위칭 트랜지스터
820∼827 : AND 게이트 841 : 셀 초기화 신호

Claims (3)

  1. 각각 어레이 형으로 배열된 다수의 메모리 셀(501∼507…570∼577)을 갖는 다수의 레지스터(410∼417 : 810-817), 상기 다수의 메모리 셀에서 데이타를 판독 및 기록하기 위한 다수의 데이타 라인(710, 711), 상기 다수의 레지스터 내의 상기 다수의 메모리 셀에 각각 접속되고, 각 상기 레지스터내의 대응하는 특정 메모리 셀을 지정하기 위해 어드레스 신호(600∼607:830∼837)을 각각 전송하기 위한 다수의 어드레스 라인(712), 상기 다수의 메모리 셀 내에 데이타 판독 및 기록을 제어하는 제어 장치(420 : 870), 데이타를 상기 제어 장치에 입력 및 출력하는 다수의 데이타 입력 및 데이타 출력 단자(620∼627, 630∼637 : 850∼857, 860∼867), 상기 제어 장치에 접속되고, 데이타 기록을 허용하기 위해 기록 엔에이블 신호를 인가하는 기록 엔에이블 신호 입력 단자, 및 상기 메모리 셀 내에 저장된 데이타를 클리어하기 위한 셀 클리어 신호(640∼647) 또는 상기 메모리 셀 내의 데이타 초기화를 수행하기 위한 셀 초기화 신호가 인가되는 적어도 하나의 제어신호 입력 단자를 포함하고, 데이타 판독, 데이타 기록 및 데이타 클리어 또는 데이타 초기화가 상기 다수의 데이타 라인 및 상기 다수의 어드레스 라인을 통해 이루어지는 것을 특징으로하는 반도체 기억 회로.
  2. 제1항에 있어서, 상기 각 레지스터(811∼817)내의 상기 다수의 메모리 셀과 동일한 수의 다수의 AND 게이트(820∼827)을 포함하고, 상기 다수의 AND 게이트의 각각이 상기 어드레스 신호(830∼837)을 한 입력단자에서 수신하고 다른 입력 단자에서는 셀 초기화 신호(841)을 수신하는 것을 특징으로 하는 반도체 기억 회로.
  3. 제1항에 있어서, 상기 각 메모리 셀이 병렬이면서 반대 방향으로 접속된 2개의 인버터(701, 702)로 구성되는 래치 회로(700), 및 소스-드레인 출입구가 상기 래치 회로와 상기 다수의 데이타 라인(710, 711) 사이에 각각 접속되고, 게이트 단자가 상기 어드레스 라인(712)에 접속되는 제1 및 제2스위칭 트랜지스터(703, 704)를 포함하고, 상기 래치 회로가 상기 제1 및 제2스위칭 트랜지스터를 통해 상기 다수의 데이타 라인에 선택적으로 접속 및 단절되는 것을 특징으로 하는 반도체 기억 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920009795A 1991-06-06 1992-06-05 비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 KR950008440B1 (ko)

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JP3134539A JPH04360095A (ja) 1991-06-06 1991-06-06 半導体記憶回路

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KR950008440B1 KR950008440B1 (ko) 1995-07-31

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EP0517260A1 (en) 1992-12-09
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US5402381A (en) 1995-03-28

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